JPS63261168A - Ｍｏｓ技術の高圧レベル検出回路 - Google Patents
Ｍｏｓ技術の高圧レベル検出回路Info
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- JPS63261168A JPS63261168A JP63082844A JP8284488A JPS63261168A JP S63261168 A JPS63261168 A JP S63261168A JP 63082844 A JP63082844 A JP 63082844A JP 8284488 A JP8284488 A JP 8284488A JP S63261168 A JPS63261168 A JP S63261168A
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- 238000000034 method Methods 0.000 title claims 2
- 238000005516 engineering process Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 9
- 230000015654 memory Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ技術の高圧レベル検出回路に関するも
のである。
のである。
従来の技術
ＭＯＳ集積回路では、通常、供給電圧等の高圧レベルを
正確に検出することが難しい。これは、トランジスタパ
ラメータが約±２０％の精度で決定されるので、基準電
圧を決定するのが極めて難しいからである。電圧源は、
通常、ＭＯＳトランジスタによって構成される。さらに
、問題の電圧が高いほど、基準電圧レベルの変動数が多
くなる。
正確に検出することが難しい。これは、トランジスタパ
ラメータが約±２０％の精度で決定されるので、基準電
圧を決定するのが極めて難しいからである。電圧源は、
通常、ＭＯＳトランジスタによって構成される。さらに
、問題の電圧が高いほど、基準電圧レベルの変動数が多
くなる。
これは、ある電圧Ｖｐｐがセルをプログラミングするの
に使用され、別の電圧、通常は供給電圧Ｖｃｃがセルの
読み出しに使用されるＥＰＲＯＭ、ＥＥＰＲＯＭもしく
は類似のメモリ等のＭＯＳ集積回路では、特に問題とな
る。これらのメモリは、約１０Ｖの電圧Ｖｆｌｌｌでプ
ログラムされるように形成されている。その時、メモリ
セルの状態は変化することができるので、読み出し電圧
Ｖｃｃがこの値に達すると、問題が生じる。従って、読
み出し電圧、すなわち供給電圧は、この場合は］、ＯＶ
未満の正確な値に限定しなければならない。
に使用され、別の電圧、通常は供給電圧Ｖｃｃがセルの
読み出しに使用されるＥＰＲＯＭ、ＥＥＰＲＯＭもしく
は類似のメモリ等のＭＯＳ集積回路では、特に問題とな
る。これらのメモリは、約１０Ｖの電圧Ｖｆｌｌｌでプ
ログラムされるように形成されている。その時、メモリ
セルの状態は変化することができるので、読み出し電圧
Ｖｃｃがこの値に達すると、問題が生じる。従って、読
み出し電圧、すなわち供給電圧は、この場合は］、ＯＶ
未満の正確な値に限定しなければならない。
発明が解決しようとする課題
本発明は、高圧レベルが所定の値を越えた時信号を発生
させる、ＭＯＳ技術の高圧レベルを検出する回路を提供
して、上記の問題点を解決することを目的とする。ＥＰ
ＲＯＭもしくはＥＥＰＲＯＭの場合、読み出し回路等の
回路をオフ状態にするために、この信号を使用すること
ができる。
させる、ＭＯＳ技術の高圧レベルを検出する回路を提供
して、上記の問題点を解決することを目的とする。ＥＰ
ＲＯＭもしくはＥＥＰＲＯＭの場合、読み出し回路等の
回路をオフ状態にするために、この信号を使用すること
ができる。
課題を解決するための手段
本発明によると、ＭＯＳ技術で高圧レベルＶｃｃを検出
する回路は、少なくとも１つのＰ型Ｍ○Ｓトランジスタ
と１つのＮ型ＭＯＳトランジスタからなる電圧源を備え
る。この電圧源は、出力電圧ＶＡを出力する。この出力
電圧ＶＡは、以下のとおりである： Ｖｃｃ≦Ｃの時、（］ ／−Ｖ Ａ ＜ Ｖ Ｔ ＮＶ
ＣＣ＞Ｃの時、Ｖ八−Ｖｃｃ−Ｃ 但し、ＶＴＮはＮ型トランジスタのしきい値電圧であり
、Ｃはほぼ一定の電圧である。この回路は、さらに、高
圧Ｉ／ベベルｃｃが所定のしきい値を越えた時切換わる
出力論理レベルを出力する手段を備える。この手段は、
電圧源に接続されている。
する回路は、少なくとも１つのＰ型Ｍ○Ｓトランジスタ
と１つのＮ型ＭＯＳトランジスタからなる電圧源を備え
る。この電圧源は、出力電圧ＶＡを出力する。この出力
電圧ＶＡは、以下のとおりである： Ｖｃｃ≦Ｃの時、（］ ／−Ｖ Ａ ＜ Ｖ Ｔ ＮＶ
ＣＣ＞Ｃの時、Ｖ八−Ｖｃｃ−Ｃ 但し、ＶＴＮはＮ型トランジスタのしきい値電圧であり
、Ｃはほぼ一定の電圧である。この回路は、さらに、高
圧Ｉ／ベベルｃｃが所定のしきい値を越えた時切換わる
出力論理レベルを出力する手段を備える。この手段は、
電圧源に接続されている。
本発明の好ましい実施態様では、電圧源は、各々が対応
するｌ・ランジスタのソースに接続されたＮ型パッドで
形成され、電圧Ｖｃｃと出力ノードΔとの間に直列に接
続されたｎ個のＰ型ＭＯＳトランジスタ （ｎは１以」
二）と、出力ノードＡと低電圧すなわちアースとの間に
接続された１つのＮ型ＭＯＳ＋・ランジスクによって構
成されている。そのＰ型及びＮ型トランジスタは、対応
するトランジスタのドレインもしくはソースに直接接続
されている。同様に、高圧１ノベルＶｃｃが所定のしき
い値を越えた時切換わる出力論理レベルを出力するため
に使用される手段は、第１のＮ型ＭＯＳトランジスタを
備える。このトランジスタのゲートは電圧源に、ソース
は電流が出現するとすぐに電圧を」二げる手段を介して
低電圧すなわちアースに、ドレインはスイッチとなる手
段を介して供給電圧に接続されている。このドレインは
、出力端子を形成する。
するｌ・ランジスタのソースに接続されたＮ型パッドで
形成され、電圧Ｖｃｃと出力ノードΔとの間に直列に接
続されたｎ個のＰ型ＭＯＳトランジスタ （ｎは１以」
二）と、出力ノードＡと低電圧すなわちアースとの間に
接続された１つのＮ型ＭＯＳ＋・ランジスクによって構
成されている。そのＰ型及びＮ型トランジスタは、対応
するトランジスタのドレインもしくはソースに直接接続
されている。同様に、高圧１ノベルＶｃｃが所定のしき
い値を越えた時切換わる出力論理レベルを出力するため
に使用される手段は、第１のＮ型ＭＯＳトランジスタを
備える。このトランジスタのゲートは電圧源に、ソース
は電流が出現するとすぐに電圧を」二げる手段を介して
低電圧すなわちアースに、ドレインはスイッチとなる手
段を介して供給電圧に接続されている。このドレインは
、出力端子を形成する。
Ｎ型ＭＯＳトランジスタのソースの電圧を上げる手段は
、別のＮ型ＭＯＳ）ランジスクを備えることが好ましい
。このトランジスタのゲートは電圧Ｖｃｃに、ソースは
低電圧に、ドレインは第１のＮ型ＭＯＳ）ランジスクの
ソースに接続されている。スイッチ手段は、Ｐ型ＭＯＳ
トランジスタを備える。そのソースは電圧Ｖｃｃに、ゲ
ートは低電圧すなわちアースに、ドレインは第１のＮ型
ＭＯＳトランジスタのドレインに接続されている。この
場合、Ｐ型ＭＯＳトランジスタのＷ／Ｌの比は１より小
さく、第１のＮ型ＭＯＳトランジスタのＷ／Ｌの比は１
よりかなり大きい。従って、電圧Ｖｃｃ、低電圧Ｖｓｓ
ずなわちアースの何れかは、第１のＮ型ＭＯＳトランジ
スタが導通状態かそうでないかによって、出力端子に出
力される。
、別のＮ型ＭＯＳ）ランジスクを備えることが好ましい
。このトランジスタのゲートは電圧Ｖｃｃに、ソースは
低電圧に、ドレインは第１のＮ型ＭＯＳ）ランジスクの
ソースに接続されている。スイッチ手段は、Ｐ型ＭＯＳ
トランジスタを備える。そのソースは電圧Ｖｃｃに、ゲ
ートは低電圧すなわちアースに、ドレインは第１のＮ型
ＭＯＳトランジスタのドレインに接続されている。この
場合、Ｐ型ＭＯＳトランジスタのＷ／Ｌの比は１より小
さく、第１のＮ型ＭＯＳトランジスタのＷ／Ｌの比は１
よりかなり大きい。従って、電圧Ｖｃｃ、低電圧Ｖｓｓ
ずなわちアースの何れかは、第１のＮ型ＭＯＳトランジ
スタが導通状態かそうでないかによって、出力端子に出
力される。
供給電圧の高圧レベルが所定のしきい値を越えた時切換
わる出力論理レベルを出力する手段の出力は、インバー
タに接続されているのが好ましい。
わる出力論理レベルを出力する手段の出力は、インバー
タに接続されているのが好ましい。
この場合、スイッチ手段は、第１のＰ型ＭＯＳ）ランジ
スクを備える。このトランジスタのソースは電圧Ｖｃｃ
に、ゲートはインバータの出力に、ドレインはそのイン
バータの入力に接続されている。
スクを備える。このトランジスタのソースは電圧Ｖｃｃ
に、ゲートはインバータの出力に、ドレインはそのイン
バータの入力に接続されている。
このスイッチ手段は、また、第２のＰ型ＭＯＳ）ランジ
スクを備える。このｌ・ランジスタは、第１のＰ型ＭＯ
Ｓトランジスタに並列に接続されており、また、そのゲ
ートは回路を初期設定する信号を受けるように接続され
ている。第１のＰ型ＭＯＳトランジスタはインバータの
出力信号に応じてオンかオフになり、第２のＰ型ＭＯＳ
トランジスタは回路を初期設定するのに使用される。
スクを備える。このｌ・ランジスタは、第１のＰ型ＭＯ
Ｓトランジスタに並列に接続されており、また、そのゲ
ートは回路を初期設定する信号を受けるように接続され
ている。第１のＰ型ＭＯＳトランジスタはインバータの
出力信号に応じてオンかオフになり、第２のＰ型ＭＯＳ
トランジスタは回路を初期設定するのに使用される。
本発明のその他の特徴及び利点は、添付図面を参照して
行う以下の様々な実施例の説明によってより明らかとな
ろう。
行う以下の様々な実施例の説明によってより明らかとな
ろう。
分かり易くするために、同一構成要素には、同じ参照番
号を付けた。
号を付けた。
実施例
本発明によるＭＯＳ技術の高圧レベル検出回路は、第１
図に示すように、電圧源１、高圧レベルＶｃｃが所定の
しきい値を越えると切り換わる出力論理レベルを出力す
る手段２及び、必要に応じてインバータＩを備える。よ
り詳しく言えば、電圧源１は、直列接続されたｎ個のＰ
型ＭＯＳトランジスタＴＰＩ、ＴＰ２、ＴＰ３・・・Ｔ
Ｐｎと１個のＮ型ＭＯＳトランジスタＴＮＩを備える。
図に示すように、電圧源１、高圧レベルＶｃｃが所定の
しきい値を越えると切り換わる出力論理レベルを出力す
る手段２及び、必要に応じてインバータＩを備える。よ
り詳しく言えば、電圧源１は、直列接続されたｎ個のＰ
型ＭＯＳトランジスタＴＰＩ、ＴＰ２、ＴＰ３・・・Ｔ
Ｐｎと１個のＮ型ＭＯＳトランジスタＴＮＩを備える。
Ｐ型ＭＯＳトランジスタの数は、第１に高圧レベルが検
出される電圧Ｖｃｃに応じて、第２に種々のトランジス
タのしきい値電圧に応じて、選択される。
出される電圧Ｖｃｃに応じて、第２に種々のトランジス
タのしきい値電圧に応じて、選択される。
さらに詳細には、Ｐ型ＭＯＳ）ランジスクＴＰ１は、ソ
ースが電圧ＶＣＣに、ドレインがＰ型Ｍ○Ｓトランジス
タＴＰ２に接続されるように、接続されている。そのＰ
型ＭＯＳ）ランジスクＴＰ２のドレインは、Ｐ型ＭＯＳ
）ランジスクＴＰ３のソースに接続されており、以下同
様である。Ｐ型ＭＯＳトランジスタＴＰηのドレインは
、電圧源の出力端子であるノードＡに接続されている。
ースが電圧ＶＣＣに、ドレインがＰ型Ｍ○Ｓトランジス
タＴＰ２に接続されるように、接続されている。そのＰ
型ＭＯＳ）ランジスクＴＰ２のドレインは、Ｐ型ＭＯＳ
）ランジスクＴＰ３のソースに接続されており、以下同
様である。Ｐ型ＭＯＳトランジスタＴＰηのドレインは
、電圧源の出力端子であるノードＡに接続されている。
また、Ｐ型ＭＯＳ）ランジスクＴＰＩからＴＰｎのゲー
トは、各々、対応するトランジスタのドレインに接続さ
れている。本発明によると、Ｐ型Ｍ○ＳトランジスタＴ
ＰＩからＴＰｎは、各々、互いに分離されたＮ型のウェ
ル内に形成されており、そのウェルは、各々、対応する
Ｐ型ＭＯＳトランジスタのソースに接続されている。従
って、Ｐ型ＭＯＳ）ランジスクのしきい値電圧は、基板
の効果、すなわち電圧／基板電圧に応じたしきい値電圧
における変動が除去されるので、正確に決定することが
できる。また、電圧源はＮ型トランジスタＴＮｌを備え
る。このトランジスタのソースは低電圧Ｖｓｓすなわち
アースに、ドレインは出力ノードＡに接続されている。
トは、各々、対応するトランジスタのドレインに接続さ
れている。本発明によると、Ｐ型Ｍ○ＳトランジスタＴ
ＰＩからＴＰｎは、各々、互いに分離されたＮ型のウェ
ル内に形成されており、そのウェルは、各々、対応する
Ｐ型ＭＯＳトランジスタのソースに接続されている。従
って、Ｐ型ＭＯＳ）ランジスクのしきい値電圧は、基板
の効果、すなわち電圧／基板電圧に応じたしきい値電圧
における変動が除去されるので、正確に決定することが
できる。また、電圧源はＮ型トランジスタＴＮｌを備え
る。このトランジスタのソースは低電圧Ｖｓｓすなわち
アースに、ドレインは出力ノードＡに接続されている。
このＰ型ＭＯＳトランジスタＴＰＩからＴＰｎのしきい
値電圧は、同じであることが好ましい。
値電圧は、同じであることが好ましい。
この場合、ノードＡの電圧は、
Ｖｃｃ＜ｎ−ＶＴＰ＋ＶＴＮ （トランジスタＴＮＩと
ＴＰＩがオフ）ならばＶｓｓとＶＴＮの間にあり、Ｖｃ
ｃ＞ｎ−ＶＴＰ＋ＶＴＮならばＶｃｃ−ｎ−ＶＴＰに等
しい。但し、ＶＴＰはＰ型トランジスタのしきい値電圧
を示し、ＶＴＮはＮ型）・ランジスクのしきい値電圧を
示す。
ＴＰＩがオフ）ならばＶｓｓとＶＴＮの間にあり、Ｖｃ
ｃ＞ｎ−ＶＴＰ＋ＶＴＮならばＶｃｃ−ｎ−ＶＴＰに等
しい。但し、ＶＴＰはＰ型トランジスタのしきい値電圧
を示し、ＶＴＮはＮ型）・ランジスクのしきい値電圧を
示す。
この電圧源１は、第１のＮ型トランジスタＴＮ２を備え
る手段２に接続されている。そのソースは第２のＮ型Ｍ
ＯＳトランジスタＴＮ３を介して低電圧すなわちアース
に接続されており、そのＮ型ＭＯＳ）ランジスクＴＮ３
のゲートはＶｃｃに接続されている。従って、このＮ型
ＭＯＳトランジスタＴＮ３は、常にオン状態である。ま
た、トランジスＴＮ２のドレインはＰ型ＭＯＳ）ランジ
スクＴＰＯのドレインに接続されており、そのＰ型ＭＯ
Ｓ）ランジスクＴＰＯのソースは電圧Ｖｃｃに、ゲート
は低電圧すなわちアースに接続されている。
る手段２に接続されている。そのソースは第２のＮ型Ｍ
ＯＳトランジスタＴＮ３を介して低電圧すなわちアース
に接続されており、そのＮ型ＭＯＳ）ランジスクＴＮ３
のゲートはＶｃｃに接続されている。従って、このＮ型
ＭＯＳトランジスタＴＮ３は、常にオン状態である。ま
た、トランジスＴＮ２のドレインはＰ型ＭＯＳ）ランジ
スクＴＰＯのドレインに接続されており、そのＰ型ＭＯ
Ｓ）ランジスクＴＰＯのソースは電圧Ｖｃｃに、ゲート
は低電圧すなわちアースに接続されている。
トランジスタＴＰＯとＴＮ２の間のノードＢは、手段２
の出力端子として働く。第１図に示すように、ノードＢ
はインバータ■に接続されており、検出回路の出力信号
はインバータ出力端子Ｃで出力される。第１図に示した
検出回路の操作態様を以下に説明する。
の出力端子として働く。第１図に示すように、ノードＢ
はインバータ■に接続されており、検出回路の出力信号
はインバータ出力端子Ｃで出力される。第１図に示した
検出回路の操作態様を以下に説明する。
第１図に示した回路では、ｎ −ＶＴＰ＋ＶＴＮに等し
い電圧Ｖｃｃを検出することができる。電圧ＶｃｃｌＪ
（ＶＴＰ＋ＶＴＮより低い時、どこにも電流は流れない
。ノードＡのＮ圧は、ＶＮより低い。
い電圧Ｖｃｃを検出することができる。電圧ＶｃｃｌＪ
（ＶＴＰ＋ＶＴＮより低い時、どこにも電流は流れない
。ノードＡのＮ圧は、ＶＮより低い。
すなわち、Ｎ型ＭＯＳ）ランジスクＴＮＩのしきい値電
圧より低い。従って、トランジスタＴＮ２は、オフにな
る。さらに、ノードＢはＶｃｃにある。これは、ゲート
がアースに接続されているトランジスタＴＰＯが導通で
あり、電圧ＶｃｃをノードＢに印加するからである。ま
た、ゲートが電圧Ｖｃｃを受けるトランジスタＴＮ３も
導通であり、電流が流れるとすぐにソース電圧を上げる
ことによってトランジスタＴＮ２が導通になるのを防ぐ
。
圧より低い。従って、トランジスタＴＮ２は、オフにな
る。さらに、ノードＢはＶｃｃにある。これは、ゲート
がアースに接続されているトランジスタＴＰＯが導通で
あり、電圧ＶｃｃをノードＢに印加するからである。ま
た、ゲートが電圧Ｖｃｃを受けるトランジスタＴＮ３も
導通であり、電流が流れるとすぐにソース電圧を上げる
ことによってトランジスタＴＮ２が導通になるのを防ぐ
。
電圧Ｖｃｃがｎ−ＶＴＰ＋ＶＴＮを越えると、ノードＡ
の電圧は上がり、続いてＶｃｃが上がる。この時、トラ
ンジスタＴＮ２はオンになり、ノードＢをＶｓｓにする
。トランジスタＴＮ２のＷ／Ｌの比は１より極めて大き
くように設計されており、一方トランジスタＴＰＯのＷ
／Ｌの比は１より極めで小さいので、このようにトラン
ジスタＴＮ２が導通になると、ノードＢの電圧はＶｓｓ
になる。
の電圧は上がり、続いてＶｃｃが上がる。この時、トラ
ンジスタＴＮ２はオンになり、ノードＢをＶｓｓにする
。トランジスタＴＮ２のＷ／Ｌの比は１より極めて大き
くように設計されており、一方トランジスタＴＰＯのＷ
／Ｌの比は１より極めで小さいので、このようにトラン
ジスタＴＮ２が導通になると、ノードＢの電圧はＶｓｓ
になる。
例えば、２ミクロンＣ，−ＭＯＳ技術では、Ｐ型ＭＯＳ
トランジスタＴＰＯのＷ／Ｌ比は２／２５であり、一方
、Ｎ型ＭＯＳトランジスタＴＮ２のＷ／Ｌ比は１０／２
である。ノードＢがＶｓｓ （すなわぢ、論理状態「０
」）にある時、インバータｒの出力端子Ｃに論理状態「
１」、ずなわぢ回路をオフにするのに使用される検出信
号が出力される。
トランジスタＴＰＯのＷ／Ｌ比は２／２５であり、一方
、Ｎ型ＭＯＳトランジスタＴＮ２のＷ／Ｌ比は１０／２
である。ノードＢがＶｓｓ （すなわぢ、論理状態「０
」）にある時、インバータｒの出力端子Ｃに論理状態「
１」、ずなわぢ回路をオフにするのに使用される検出信
号が出力される。
第２図に示した回路は、ｎ−ＶＴＰ＋ＶＴＮより大きい
値の電圧Ｖｃｃが検出されるとすぐにＰ型ＭＯＳトラン
ジスタＴＰＯをオフにするために使用される。この時、
インバータ■は高圧レベル検出回路の必須の部品であり
、トランジスタＴＰＯに代わりに使用されているＰ型Ｍ
ＯＳトランジスタＴＰ５は、低電圧すなわちアースに接
続されるのに代わって、出力端子Ｃに接続されている。
値の電圧Ｖｃｃが検出されるとすぐにＰ型ＭＯＳトラン
ジスタＴＰＯをオフにするために使用される。この時、
インバータ■は高圧レベル検出回路の必須の部品であり
、トランジスタＴＰＯに代わりに使用されているＰ型Ｍ
ＯＳトランジスタＴＰ５は、低電圧すなわちアースに接
続されるのに代わって、出力端子Ｃに接続されている。
しかし、この装置を初期設定するた砧には、Ｐ型ＭＯＳ
トランジスタＴＰ６が使用されている。このトランジス
タＴＰ６のソースは電圧Ｖｃｃに、ドレ・インはノート
Ｉ３に、ゲートはリセット信号Ｒを受ける。ように接続
されている。このトランジスタＴＰ６は、検出回路が作
動始めると、ノードＢを電圧Ｖｃｃに決定するのに使用
される。次に、ノードＢがＶｓｓになるとすぐに、イン
バータ出力端子Ｃのレベルは論理状ｇ ｒ］、、、ｉに
なる。従って、トランジスタ′ｉ’ ｌ） ５をスフに
し、ノードＢの電圧をＶｓｓに保つ。
トランジスタＴＰ６が使用されている。このトランジス
タＴＰ６のソースは電圧Ｖｃｃに、ドレ・インはノート
Ｉ３に、ゲートはリセット信号Ｒを受ける。ように接続
されている。このトランジスタＴＰ６は、検出回路が作
動始めると、ノードＢを電圧Ｖｃｃに決定するのに使用
される。次に、ノードＢがＶｓｓになるとすぐに、イン
バータ出力端子Ｃのレベルは論理状ｇ ｒ］、、、ｉに
なる。従って、トランジスタ′ｉ’ ｌ） ５をスフに
し、ノードＢの電圧をＶｓｓに保つ。
第１図及び第２図を参照して説明した回路は、以下のよ
うな多くに利点を備える； −検出電圧が、Ｖ＝ （ｎ −ＶＴＰ−１−ＶＴＮ）±
１０％である。従って、安定度が高い製造方法を利用す
ると、Ｐ型ＭＯＳトランジスタもしくはＮ型ＭＯＳ）ラ
ンジヌタのしきい値電圧は常に高い精度で制御される。
うな多くに利点を備える； −検出電圧が、Ｖ＝ （ｎ −ＶＴＰ−１−ＶＴＮ）±
１０％である。従って、安定度が高い製造方法を利用す
ると、Ｐ型ＭＯＳトランジスタもしくはＮ型ＭＯＳ）ラ
ンジヌタのしきい値電圧は常に高い精度で制御される。
一電圧Ｖｃｃが所定のしきい値を越えたことが検出され
るまで、回路の静的消費が無い。通常の操作では、上記
の回路は使用されないが、自動現金支払い機で、安全装
置として使用される。
るまで、回路の静的消費が無い。通常の操作では、上記
の回路は使用されないが、自動現金支払い機で、安全装
置として使用される。
第１図は、本発明による検出回路の第１の実施例の回路
図であり； 第２図は、本発明による検出回路の第２の実施例の回路
図である。 （主な参照番号） １・・・電圧源 ２・・・出力論理レベルを出力する手段ＴＰＩ、ＴＰ２
・・・ＴＰｎ・・・Ｐ型ＭＯＳ＋−ランジスタＴＮＩ、
ＴＮ２・・−ＴＮｎ・・−Ｎ型ＭＯＳトランジスタト・
・インバータ Ａ、Ｂ・・・ノードＣ・・・インバータ
の出力 ’Ｉｆ 許出願人 ニス ジェー ニス トムソン−
ミクロエレクトロニック ニス、アー。
図であり； 第２図は、本発明による検出回路の第２の実施例の回路
図である。 （主な参照番号） １・・・電圧源 ２・・・出力論理レベルを出力する手段ＴＰＩ、ＴＰ２
・・・ＴＰｎ・・・Ｐ型ＭＯＳ＋−ランジスタＴＮＩ、
ＴＮ２・・−ＴＮｎ・・−Ｎ型ＭＯＳトランジスタト・
・インバータ Ａ、Ｂ・・・ノードＣ・・・インバータ
の出力 ’Ｉｆ 許出願人 ニス ジェー ニス トムソン−
ミクロエレクトロニック ニス、アー。
Claims (9)
- （１）ＭＯＳ技術による供給電圧Ｖｃｃの高圧レベルを
検出する回路であって、該回路は少なくとも１つのＰ型
ＭＯＳトランジスタと１つのＮ型ＭＯＳトランジスタを
からなる電圧源を備え、以下の出力電圧ＶＡ； Ｖｃｃ≦Ｃの時、０＜ＶＡ＜ＶＴＮ Ｖｃｃ＞Ｃの時、ＶＡ＝Ｖｃｃ−Ｃ （但し、ＶＴＮはＮ型トランジスタのしきい値電圧であ
り、Ｃはほぼ一定の電圧である） を出力し、さらに高圧レベルＶｃｃが所定のしきい値を
越えると切り換わる出力論理レベルを出力する手段を備
え、この手段は、電圧源に接続されていることを特徴と
する回路。 - （２）上記の電圧源は、各々が対応するトランジスタの
ソースに接続されたＮ型ウェルに形成され、電圧Ｖｃｃ
と出力ノードＡとの間に直列に接続されたｎ個のＰ型Ｍ
ＯＳトランジスタと、該出力ノードＡと低電圧すなわち
アースとの間に接続された１つのＮ型ＭＯＳトランジス
タによって構成されており、該Ｐ型トランジスタとＮ型
トランジスタのゲートが各々対応するトランジスタのド
レインもしくはソースに接続されていることを特徴とす
る請求項１に記載の回路。 - （３）上記の高圧レベルＶｃｃが所定のしきい値を越え
ると切り換わる出力論理レベルを出力する手段が、ゲー
トは上記電圧源に、ソースは電流が流れるとすぐにその
電圧を上げる手段を介して低電圧すなわちアースに、且
つドレインはスイッチ手段を介してＶｃｃに接続された
第１のＮ型ＭＯＳトランジスタを備え、その出力端子が
該ドレインに形成されていることを特徴とする請求項１
に記載の回路。 - （４）上記の第１のＮ型ＭＯＳトランジスタのソースの
電圧を上げる手段が、第２のＮ型ＭＯＳトランジスタを
備え、そのゲートはＶｃｃに、ソースは低電圧に、ドレ
インは上記の第１のトランジスタのドレインに接続され
ていることを特徴とする請求項３に記載の回路。 - （５）上記のスイッチ手段は、Ｐ型ＭＯＳトランジスタ
を備え、そのソースはＶｃｃに、ゲートは低電圧すなわ
ちアースに、及びドレインが上記の第１のトランジスタ
のドレインに接続されていることを特徴とする請求項３
に記載の装置。 - （６）上記Ｐ型ＭＯＳトランジスタのＷ／Ｌの比は１よ
りかなり小さく、上記Ｎ型ＭＯＳトランジスタのＷ／Ｌ
の比は１よりかなり大きいことを特徴とする請求項５に
記載の回路。 - （７）２ミクロンＣ−ＭＯＳ技術により、上記のＰ型Ｍ
ＯＳトランジスタではＷ／Ｌ＝２／２５であり、上記の
Ｎ型ＭＯＳトランジスタではＷ／Ｌ＝１０／２であるこ
とを特徴とする請求項６に記載の回路。 - （８）上記の高圧レベルＶｃｃが所定のしきい値を越え
ると切り換わる出力論理レベルを出力する手段の出力は
、インバータに接続されていることを特徴とする請求項
１から６のいずれか１項に記載の方法。 - （９）上記のスイッチ手段は、ソースが電圧Ｖｃｃに、
ゲートが上記のインバータの出力に、及びドレインが該
インバータの入力に接続された第１のＰ型ＭＯＳトラン
ジスタと、該第１のＰ型ＭＯＳトランジスタに並列に接
続され、そのゲートが上記回路を初期設定するのに使用
される信号を受けるように接続されている第２のＰ型Ｍ
ＯＳトランジスタとを有していることを特徴とする請求
項６に記載の回路。
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| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
| US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
| JP2007147389A (ja) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | 電源電圧検出回路 |
| JP2009198476A (ja) * | 2008-01-24 | 2009-09-03 | Ricoh Co Ltd | 電圧検出回路 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656104B1 (fr) * | 1989-12-15 | 1992-09-11 | Sgs Thomson Microelectronics | Circuit de detection de seuil de tension d'alimentation vcc a faible dependance de la temperature et des variations des parametres technologiques. |
| DE69022829T2 (de) * | 1989-12-20 | 1996-03-14 | Texas Instruments Inc | Schaltung mit Hysterese für Spannungsquelle. |
| FR2674633B1 (fr) * | 1991-03-28 | 1995-06-23 | Sgs Thomson Microelectronics | Circuit de detection d'un seuil haut d'une tension d'alimentation. |
| US5181187A (en) * | 1991-03-29 | 1993-01-19 | Silicon Storage Technology, Inc. | Low power voltage sensing circuit |
| FR2690008B1 (fr) * | 1991-05-29 | 1994-06-10 | Gemplus Card Int | Memoire avec cellule memoire eeprom a effet capacitif et procede de lecture d'une telle cellule memoire. |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
| JP2784615B2 (ja) * | 1991-10-16 | 1998-08-06 | 株式会社半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| FR2683342B1 (fr) * | 1991-10-31 | 1994-01-07 | Gemplus Card International | Circuit d'interface pour carte a circuit integre. |
| FR2686989B1 (fr) * | 1992-01-30 | 1997-01-17 | Gemplus Card Int | Procede de comptage de securite pour un compteur electronique binaire. |
| JPH05217387A (ja) * | 1992-02-05 | 1993-08-27 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JP3217498B2 (ja) * | 1992-10-29 | 2001-10-09 | 富士通株式会社 | 半導体集積回路装置 |
| FR2703501B1 (fr) * | 1993-04-01 | 1995-05-19 | Gemplus Card Int | Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire. |
| FR2703526B1 (fr) * | 1993-04-02 | 1995-05-19 | Gemplus Card Int | Circuit de déclenchement automatique. |
| FR2705810B1 (fr) * | 1993-05-26 | 1995-06-30 | Gemplus Card Int | Puce de carte à puce munie d'un moyen de limitation du nombre d'authentifications. |
| JPH0712902A (ja) * | 1993-06-17 | 1995-01-17 | Fujitsu Ltd | 半導体集積回路 |
| US5668483A (en) * | 1995-06-21 | 1997-09-16 | Micron Quantum Devices, Inc. | CMOS buffer having stable threshold voltage |
| US5723990A (en) * | 1995-06-21 | 1998-03-03 | Micron Quantum Devices, Inc. | Integrated circuit having high voltage detection circuit |
| US5760655A (en) * | 1995-06-21 | 1998-06-02 | Micron Quantum Devices, Inc. | Stable frequency oscillator having two capacitors that are alternately charged and discharged |
| US5550500A (en) * | 1995-06-23 | 1996-08-27 | Alliance Semiconductor Corporation | Timing delay modulation scheme for integrated circuits |
| US5581206A (en) * | 1995-07-28 | 1996-12-03 | Micron Quantum Devices, Inc. | Power level detection circuit |
| FR2739737B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
| FR2739706B1 (fr) * | 1995-10-09 | 1997-11-21 | Inside Technologies | Perfectionnements aux cartes a memoire |
| US5793775A (en) * | 1996-01-26 | 1998-08-11 | Micron Quantum Devices, Inc. | Low voltage test mode operation enable scheme with hardware safeguard |
| FR2775090B1 (fr) * | 1998-02-13 | 2000-12-29 | Roland Moreno | Objet portatif de type carte a microcircuit comprenant des moyens de supervision des commandes qui lui sont appliquees |
| FR2822956B1 (fr) * | 2001-04-02 | 2003-06-06 | St Microelectronics Sa | Dispositif de detection d'alimentation |
| CN101655517B (zh) * | 2008-08-21 | 2011-09-14 | 联咏科技股份有限公司 | 电压检测电路与电压检测方法 |
| US9628061B2 (en) * | 2015-01-14 | 2017-04-18 | Macronix International Co., Ltd. | Power drop detector circuit and operating method of same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465068A (en) * | 1977-11-02 | 1979-05-25 | Toshiba Corp | Voltage detection circuit |
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
| JPS5990951A (ja) * | 1982-10-18 | 1984-05-25 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積半導体構体 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1474930A (en) * | 1973-12-12 | 1977-05-25 | Itt | Integrable circuit for monitoring a supply voltage |
| JPS58151124A (ja) * | 1982-03-04 | 1983-09-08 | Ricoh Co Ltd | レベル変換回路 |
| JPS5940393A (ja) * | 1982-08-31 | 1984-03-06 | Nec Corp | メモリ回路 |
| DE3336640A1 (de) * | 1982-10-13 | 1984-04-19 | General Electric Co., Schenectady, N.Y. | Elektrische steueranordnung mit netz-ein-reset-schaltung |
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| US4709172A (en) * | 1985-08-19 | 1987-11-24 | Dallas Semiconductor Corporation | Input-voltage detector circuit for CMOS integrated circuit |
-
1987
- 1987-04-03 FR FR8704721A patent/FR2613491B1/fr not_active Expired
-
1988
- 1988-03-18 DE DE8888400663T patent/DE3873148T2/de not_active Expired - Fee Related
- 1988-03-18 EP EP88400663A patent/EP0289370B1/fr not_active Expired - Lifetime
- 1988-04-04 JP JP63082844A patent/JP2995204B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-22 US US07/658,449 patent/US5097146A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465068A (en) * | 1977-11-02 | 1979-05-25 | Toshiba Corp | Voltage detection circuit |
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| JPS58190775A (ja) * | 1982-04-30 | 1983-11-07 | Fujitsu Ltd | 電源電圧検出回路 |
| JPS5990951A (ja) * | 1982-10-18 | 1984-05-25 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積半導体構体 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
| US5864247A (en) * | 1995-08-21 | 1999-01-26 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6246624B1 (en) | 1995-08-21 | 2001-06-12 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit power-on/off reset circuit and semiconductor device |
| US6538482B2 (en) | 1995-08-21 | 2003-03-25 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6822493B2 (en) | 1995-08-21 | 2004-11-23 | Matsushita Electronics Corporation | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US6882193B2 (en) | 1995-08-21 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Voltage detection circuit, power-on/off reset circuit, and semiconductor device |
| US5929679A (en) * | 1996-03-22 | 1999-07-27 | Nec Corporation | Voltage monitoring circuit capable of reducing power dissipation |
| JP2007147389A (ja) * | 2005-11-25 | 2007-06-14 | Fujitsu Ltd | 電源電圧検出回路 |
| JP2009198476A (ja) * | 2008-01-24 | 2009-09-03 | Ricoh Co Ltd | 電圧検出回路 |
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