JP3919176B2 - 補正回路、遅延回路およびリングオシレータ回路 - Google Patents
補正回路、遅延回路およびリングオシレータ回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を構成するトランジスターに対して、製造上の条件、電源電圧・温度等の物理的条件に起因する特性変動を補正するための制御信号を生成する補正回路、その補正回路を備えた遅延回路およびリングオシレータ回路に関し、特に、内部同期式半導体記憶装置等において基準クロック発生回路（タイミング発生回路）等に好適に利用することができる補正回路、遅延回路およびリングオシレータ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体集積回路において、タイミング発生回路等として利用される遅延回路には、ＣＭＯＳトランジスターを用いたものがある。このＣＭＯＳトランジスターを用いた遅延回路は、トランジスターの駆動負荷、トランジスターのＯＮ抵抗、トランジスターのドライブ電流等によって決定されるトランジスターの信号伝達遅延特性を利用している。
【０００３】
図６は、トランジスターの信号伝達遅延特性を利用した従来の遅延回路１００の構成例を示す回路図である。
【０００４】
この遅延回路１００は、電源端子（電源電圧）と接地端子（接地電圧：アース）との間に、Ｐチャネル型（以下、Ｐｃｈと略記する）トランジスター１０１とＮチャネル型（以下、Ｎｃｈと略記する）トランジスター１０２とが相補対接続されてなる複数のインバーター回路１０３が直列に接続されている。各インバーター回路１０３を構成するＰｃｈトランジスター１０１およびＮｃｈトランジスター１０２のゲートには、入力端子から入力される信号もしくは前段のインバーター回路１０３から出力される信号がそれぞれ入力される。Ｐｃｈトランジスター１０１およびＮｃｈトランジスター１０２の接続部からは、後段のインバーター回路１０３または出力端子に信号が出力されるようになっている。
【０００５】
例えば、入力端子から入力される信号もしくは前段のインバーター回路１０３から出力される信号がＨレベル（電源電位レベル）の信号である場合には、Ｐｃｈトランジスター１０１がＯＦＦ状態（非導通状態）となり、Ｎｃｈトランジスター１０２がＯＮ状態（導通状態）となるため、Ｐｃｈトランジスター１０１およびＮｃｈトランジスター１０２の接続部からは、Ｌレベル（接地電位レベル）の信号が後段のインバーター回路１０３または出力端子に出力される。また、入力端子から入力される信号もしくは前段のインバーター回路１０３から出力される信号がＬレベルの信号である場合には、Ｐｃｈトランジスター１０１がＯＮ状態となり、Ｎｃｈトランジスター１０２がＯＦＦ状態となるため、Ｐｃｈトランジスター１０１およびＮｃｈトランジスター１０２の接続部からは、Ｈレベルの信号が後段のインバーター回路１０３または出力端子に出力される。
【０００６】
次に、このように構成された遅延回路１００における遅延時間について説明する。なお、遅延時間は、遅延回路において、入力信号電圧と出力信号電圧とがそれぞれ、ある所定の電位になる時間として規定される。
【０００７】
図７は、上記遅延回路１００における入力信号電圧と出力信号電圧とのタイミングを示すタイミング図である。この図７では、電源電圧をＶＣＣ、接地電圧をＧＮＤとしている。また、遅延時間は、遅延回路１００において、入力信号電圧と出力信号電圧とがそれぞれ１／２ＶＣＣの電位になる時間としている。
【０００８】
遅延回路１００の遅延時間は、遅延回路を構成するトランジスター特性（ドライブ電流、閾値）等によって大きく変動する。一般に、トランジスター特性は、遅延回路に使用される電源電圧、遅延回路の周囲温度、遅延回路の製造時に発生するトランジスターのゲート膜厚、ゲート幅、ゲート長等の各種プロセスばらつき等によって変動する。
【０００９】
従って、図６に示すような単純なインバーター回路１０３からなる遅延回路１００において、図７に示す遅延時間には、このような電源電圧、周囲温度、製造時の各種プロセスばらつき等による変動が存在する。この遅延時間の変動は、半導体集積回路を構成するその他の回路に対して、必ずしもよい結果をもたらすとは限らない。例えば、ある条件下において、ある遅延時間を設定した場合、他の条件下では不要な遅延時間（長すぎる遅延時間）となる場合もあり、その反対に、短すぎる遅延時間となる場合もある。
【００１０】
このような問題を解決するために、特開平７−３８３９４号公報等には、遅延時間をコントロールするための回路が提案されている。
【００１１】
図８は、遅延時間をコントロールするための補正回路２１０および２２０を設けた従来の遅延回路２００の構成例を示す回路図である。
【００１２】
この遅延回路２００は、Ｐｃｈトランジスター２０１とＮｃｈトランジスター２０２とが相補対接続された論理反転回路２０３と電源端子との間にＰｃｈトランジスター２０４ａが直列に接続されたインバータ回路２０５ａと、Ｐｃｈトランジスター２０１とＮｃｈトランジスター２０２とが相補対接続された論理反転回路２０３と接地端子との間にＮｃｈトランジスタ２０４ｂが直列に接続されたインバーター回路２０５ｂとが、交互に複数段（ここでは２段ずつ４段）直列に接続されて構成されている。
【００１３】
論理反転回路２０３を構成するＰｃｈトランジスター２０１およびＮｃｈトランジスター２０２のゲートには入力端子から入力される信号もしくは前段の論理反転回路２０３から出力される信号がそれぞれ入力され、Ｐｃｈトランジスター２０１およびＮｃｈトランジスター２０２の接続部から後段の論理反転回路２０３または出力端子に信号が出力されるようになっている。
【００１４】
また、インバーター回路２０５ａを構成するＰｃｈトランジスター２０４ａのゲート電極には第１の補正回路２１０で生成された電圧（制御信号）が供給され、インバーター回路２０５ｂを構成するＮｃｈトランジスター２０４ｂのゲート電極には第２の補正回路２２０で生成された電圧（制御信号）が供給されるようになっている。
【００１５】
この遅延回路２００においては、Ｐｃｈトランジスター２０４ａとＮｃｈトランジスター２０５ｂとによって遅延時間が支配的にコントロールされるように、各トランジスターの駆動能力等を調整することによって、第１の補正回路２１０および第２の補正回路２２０からの出力電圧（制御信号）特性に応じて遅延時間をコントロールすることが可能となる。その結果、どのような条件下においても、遅延回路２００による遅延時間をほぼ一定とすることができる。
【００１６】
図９（ａ）および図９（ｂ）は、それぞれ、上記特開平７―３８３９４号公報に示されている第１の補正回路２１０および第２の補正回路２２０の動作時における回路構成を示す等価回路図である。
【００１７】
第１の補正回路２１０は、電源端子と接地端子との間に、ゲート電極が接地電位に接続されたＰｃｈトランジスター３０１と抵抗３０２とがこの順に直列に接続され、Ｐｃｈトランジスター３０１と抵抗３０２との接続部（ＰＯノード）から電圧（制御信号）ＰＯが出力されるようになっている。また、第２の補正回路２２０は、電源端子と接地端子との間に、抵抗３０４とＮｃｈトランジスター３０３ととがこの順に直列に接続され、Ｎｃｈトランジスター３０３と抵抗３０４との接続部（ＮＯノード）から電圧（制御信号）ＮＯが出力されるようになっている。
【００１８】
次に、このように構成された第１の補正回路２１０および第２の補正回路２２０の動作について説明する。これらの第１の補正回路２１０および第２の補正回路２２０の出力電圧は、トランジスターの電流―電圧特性と抵抗の電流―電圧特性とによって決定される。
【００１９】
図１０（ａ）および図１０（ｂ）は、それぞれ、第１の補正回路２１０および第２の補正回路２２０を構成するそれぞれの素子（トランジスターおよび抵抗）単体の電流−電圧特性を示すグラフである。
【００２０】
図１０（ａ）に示す特性４０１は、第１の補正回路２１０を構成するＰｃｈトランジスター３０１の電流−電圧特性を示し、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は０となる。また、縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。図１０（ａ）に示す特性４０２は、第１の補正回路２１０を構成する抵抗３０２の電流−電圧特性を示し、横軸は、抵抗３０２の両端部の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合には抵抗３０２の両端部の電圧差は０となり、ＰＯ電圧がＶＣＣの場合には抵抗３０２の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、抵抗３０２に流れる電流を示す。
【００２１】
図１０（ｂ）に示す特性４０３は、第２の補正回路２２０を構成するＮｃｈトランジスター３０３の電流−電圧特性を示し、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は０となり、ＮＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。図１０（ｂ）に示す特性４０３は、第２の補正回路２２０を構成する抵抗３０４の電流−電圧特性を示し、横軸は、抵抗３０４の両端部の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合には抵抗の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＮＯ電圧がＶＣＣの場合には抵抗３０４の両端部の電圧差は０となる。また、縦軸は、抵抗３０４に流れる電流を示す。
【００２２】
第１の補正回路２１０および第２の補正回路２２０においては、トランジスターと抵抗とが直列に接続されているため、図１０（ａ）に示すトランジスターの電流―電圧特性４０１と抵抗の電流―電圧特性４０２との交点ａ、および図１０（ｂ）に示すトランジスターの電流―電圧特性４０３と抵抗の電流―電圧特性４０４との交点ｃが、それぞれ、第１の補正回路２１０および第２の補正回路２２０からの出力電圧および出力電流となる。
【００２３】
次に、上記従来の遅延回路２００において、遅延時間をコントロールする原理について説明する。なお、以下の説明において、トランジスターの能力が上がる（または下がる）とは、トランジスターのソース電極−ドレイン電極間に流れる電流が増加する（または減少する）ことを示すものとする。
【００２４】
図９（ａ）に示す第１の補正回路２１０においてＰＯノードから出力される電圧（ＰＯ出力電圧）は、制御信号として図８に示すＰｃｈトランジスター２０４ａに入力され、図９（ａ）に示す第２の補正回路２２０においてＮＯノードから出力される電圧（ＮＯ出力電圧）は、制御信号として図８に示すＮｃｈトランジスター２０４ｂに入力される。
【００２５】
例えば、図９（ａ）に示すＰＯノードの電位が高くなると、その出力電圧（ＰＯ出力電圧）は制御信号として図８に示すＰｃｈトランジスター２０４ａのゲート電極に入力されるので、Ｐｃｈトランジスター２０４ａのＯＮ抵抗が高くなる。その結果、Ｐｃｈトランジスター２０４ａの能力が下がり、遅延時間が長くなる。その反対に、図９（ａ）に示すＰＯノードの電位が低くなると、図８（ａ）に示すＰｃｈトランジスター２０４ａのＯＮ抵抗が低くなる。その結果、Ｐｃｈトランジスター２０４ａの能力が上がり、遅延時間が短縮される。
【００２６】
一方、図９（ｂ）に示すＮＯノードの電位が低くなると、その出力電圧（ＮＯ出力電圧）は制御信号として図８に示すＮｃｈトランジスター２０４ｂのゲート電極に入力されるので、Ｎｃｈトランジスター２０４ｂのＯＮ抵抗が高くなる。その結果、Ｎｃｈトランジスター２０４ｂの能力が下がり、遅延時間が長くなる。その反対に、図９（ｂ）に示すＮＯノードの電位が高くなると、図８（ｂ）に示すＮｃｈトランジスター２０４ｂのＯＮ抵抗が低くなる。その結果、Ｎｃｈトランジスター２０４ｂの能力が上がり、遅延時間が短縮される。
【００２７】
図８に示す遅延回路２００について、その遅延時間を考えると、図８に示すＰｃｈトランジスター２０４ａまたはＮｃｈトランジスター２０４ｂの能力が下がると遅延時間が長くなり、Ｐｃｈトランジスター２０４ａまたはＮｃｈトランジスター２０４ｂの能力が上がると遅延時間が短縮される。
【００２８】
以上の点を考慮して、例えば、周囲温度のばらつきと遅延時間との関係について、説明する。一般に、回路の周囲温度が低温になると、その回路に含まれるトランジスターの閾値電圧は高くなるものの、トランジスターを構成するソース電極、ドレイン電極およびチャネル型領域等の半導体特性から、トランジスター能力は上がる。従って、図９（ａ）および図９（ｂ）に示すＮＯノードまたはＰＯノードの電位が一定であれば、遅延回路２００による遅延時間は短縮される。
【００２９】
次に、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正２２０の周辺温度が低温になった場合について、遅延回路２００の動作を考える。
【００３０】
図１１（ａ）は、第１の補正回路２１０の周辺温度が低温になった場合の電流−電圧特性の変化を示すグラフである。図１１（ａ）に示すように、補正回路２１０の周辺温度が低温になると、図９（ａ）に示すＰｃｈトランジスター３０１の能力が上がる。その結果、図１１（ａ）に示すトランジスターの電流−電圧特性４０１ａが特性４０１ｂに変化して、図１１（ａ）に示すＰＯ電圧が電圧Ａから電圧Ｂに上がり、図９（ａ）に示すＰＯノードから出力される電圧（制御信号）が高くなる。
【００３１】
図１１（ｂ）は、第２の補正回路２２０の周辺温度が低温になった場合の電流−電圧特性の変化を示すグラフである。図１１（ｂ）に示すように、補正回路２２０の周辺温度が低温になると、図８（ｂ）に示すＮｃｈトランジスター３０３の能力が上がる。その結果、図１１（ｂ）に示すトランジスターの電流−電圧特性４０３ａが特性４０３ｂに変化して、図１１（ｂ）に示すＮＯ電圧が電圧Ｃから電圧Ｄに下がり、図９（ｂ）に示すＮＯノードから出力される電圧（制御信号）が低くなる。
【００３２】
図９（ａ）に示すＰＯ出力電圧および図９（ｂ）に示すＮＯ出力電圧は、それぞれ、図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂのゲート電極に入力されていることから、図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂ共にＯＮ抵抗が上り、Ｐｃｈトランジスター２０４ａおよびＮｃｈ２０４ｂの能力が下がる。従って、補正回路の周囲温度が低温になるという変化は、図８に示す遅延回路２００において、遅延時間を延ばすように作用する。
【００３３】
上述したように、図８に示すＮＯノードおよびＰＯノードの電位が一定である場合には、遅延回路２００の周囲温度が低温になると遅延時間が短縮されるが、図９（ａ）および図９（ｂ）に示すＰＯ出力電圧およびＮＯ出力電圧が遅延時間を延ばすように変化するため、それぞれの遅延時間を短縮する作用、および延ばす作用が相殺されて、遅延時間を一定にすることが可能となる。
【００３４】
図１２（ａ）および図１２（ｂ）は、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０の出力電圧と温度との関係（出力電圧の温度依存特性）をそれぞれ示すグラフである。図１２（ａ）および図１２（ｂ）に示すような温度依存特性を有する第１の補正回路２１０および第２の補正回路２２０によれば、図８に示す遅延回路２２０において、温度変化に対して遅延時間をコントロールすることが可能となる。
【００３５】
また、半導体集積回路の製造時に発生するプロセスばらつきに関しても、上記説明と同様に、図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂの能力が下がる方向に特性のばらつきが発生すると、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０は、図８に示す遅延回路２００において遅延時間が一定になる方向に、その出力電圧（ＰＯ電圧およびＮＯ電圧）を変化させる。また、図８に示すＮｃｈトランジスター２０４ｂにのみ、特性のばらつきが発生した場合には、図９（ｂ）に示す第２の補正回路２２０において、図３に示すＮｃｈトランジスター２０４ｂのゲート電極に入力されるＮＯノードのみ、ＮＯ電圧が変化する。図８に示すＰｃｈトランジスター２０４ａにのみ、特性のばらつきが発生した場合についても、同様に、図９（ａ）に示す第１の補正回路２１０において、図８に示すＰｃｈトランジスター２０４ａのゲート電極に入力されるＰＯノードのみ、ＰＯ電圧が変化する。
【００３６】
次に、回路に供給される電源電圧が変化した場合について考える。
【００３７】
図１３（ａ）は、第１の補正回路２１０に供給される電源電圧が変化した場合の電流−電圧特性の変化を示すグラフである。図１３（ａ）に示すように、第１の補正回路２１０に供給される電源電圧が電圧１から電圧２に変化した場合、図９（ａ）に示す補正回路２１０を構成するＰｃｈトランジスター３０１のゲート電極−ソース電極間の電圧差が大きくなる。その結果、図１３（ａ）に示すＰｃｈトランジスターの電流−電圧特性４０３ａが特性４０３ｃに変化して、図１３（ａ）に示すＰＯ電圧が電圧Ａから電圧Ｂに上がり、図９（ａ）に示すＰＯノードから出力される電圧（制御信号）が高くなる。
【００３８】
図１３（ｂ）は、第２の補正回路２２０に供給される電源電圧が変化した場合の電流−電圧特性の変化を示すグラフである。図１３（ｂ）に示すように、第２の補正回路２２０に供給される電源電圧が電圧１から電圧２に変化した場合、図９（ｂ）に示す第２の補正回路２２０を構成する抵抗３０４の両端部の電圧差が大きくなり、図１３（ｂ）に示す抵抗の電流−電圧特性４０４ａが特性４０４ｂに変化する。また、Ｎｃｈトランジスター３０３の電流−電圧特性４０３ａは特性４０３ｃに変化する。その結果、図９（ｂ）に示すＮＯノードから出力される電圧（制御信号）を電源電圧に依存しないようにすることが可能となり、例えば、ＮＯ出力電圧を、電源電圧に依存せず、ほぼ一定の電圧Ｃにすることも可能である。
【００３９】
図１４（ａ）および図１４（ｂ）は、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０の出力電圧と電源電圧との関係（出力電圧の電源電圧依存特性）をそれぞれ示すグラフである。
【００４０】
上述したように、図８に示すＮＯノードおよびＰＯノードの電位が一定である場合には、遅延回路２００に供給される電源電圧が高くなると遅延時間が短縮されるが、図１４（ａ）および図１４（ｂ）に示すような電源電圧依存特性を有する第１の補正回路２１０および第２の補正回路２２０によれば、図８に示す遅延回路２２０において、図１４（ａ）および図１４（ｂ）に示すＰＯ出力電圧およびＮＯ出力電圧が遅延時間を延ばすように変化するため、それぞれの遅延時間を短縮する作用、および延ばす作用が相殺されて、遅延時間を一定にすることが可能となる。
【００４１】
以上説明したように、図８に示す遅延回路２００において、図９（ａ）および図９（ｂ）に示すような第１の補正回路２１０および第２の補正回路２２０を設けることによって、周囲温度、電源電圧、半導体集積回路の製造時におけるプロセスばらつき等に起因する遅延時間のばらつきを抑えるか、または、周囲温度、電源電圧、プロセスばらつき等に対する遅延時間の依存性を自由にコントロールすることができる。
【００４２】
【発明が解決しようとする課題】
上述したように、第１の補正回路２１０および第２の補正回路２２０を設けた従来の遅延回路２２０によれば、遅延時間のばらつきを抑えるか、または周囲温度、電源電圧、プロセスばらつき等に対する遅延時間の依存性をコントロールすることが可能である。
【００４３】
しかしながら、実際の半導体プロセスで作製される抵抗についても、温度依存特性が存在している。例えば、拡散抵抗は正の温度依存特性を有しており、ポリシリコン抵抗は負の温度依存特性を有している。抵抗が温度依存特性を有する場合、例えば、図１２に示す電流−電圧特性において周囲温度が低温になったときに抵抗値が下がる場合には、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０のＰＯノードおよびＮＯノードから出力される電圧は、必ずしも遅延回路２００を構成するトランジスターの特性変化を補正する方向に変化するわけではない。その結果、遅延回路２００における遅延時間のばらつきを抑えるか、またはコントロールすることができなくなる。
【００４４】
また、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０では、プロセスばらつきによって抵抗値がばらつく場合、例えば、図１５（ａ）に示すように第１の補正回路２１０において抵抗３０２の電流−電圧特性４０２ａが特性４０２ｂに変化した場合、そのＰＯ出力電圧は図１５（ａ）に示す電圧Ａから電圧Ｂに変化する。また、図１５（ｂ）に示すように第２の補正回路２２０において抵抗３０４の電流−電圧特性４０４ａが特性４０２ｃに変化した場合、そのＮＯ出力電圧は図１５（ｂ）に示す電圧Ｃから電圧Ｄに変化する。
【００４５】
これらのＰＯ出力電圧ＢおよびＮＯ出力電圧Ｄが図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂのそれぞれの閾値電圧を超えない場合には、遅延回路として動作しないことが考えられる。従って、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０では、抵抗値のばらつき方によって、そのＰＯ出力電圧およびＮＯ出力電圧が図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂの閾値以下の電圧になるというおそれがある。
【００４６】
さらに、実際の使用時において、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０では、定常的に電源端子ＶＣＣ−接地端子ＧＮＤ間に貫通電流が流れる。
【００４７】
これを防ぐため、スタンバイ機能を有する半導体記憶装置等において、例えばそのスタンバイ機能を解除する信号（ＣＥＢ信号）を設けて、ＣＥＢ信号がＧＮＤレベル（Ｌレベル）のときにスタンバイ解除状態、ＶＣＣレベル（Ｈレベル）のときにスタンバイ状態とすることが考えられる。
【００４８】
図１６は、図８に示す第１の補正回路２１０および第２の補正回路２２０に対してＣＥＢ信号を入力するように構成した補正回路システム２３０を示す回路図である。この回路構成については、特開平７―３８３９４号公報に開示されている。
【００４９】
この補正回路システム２３０では、第１の補正回路２１０を構成するＰｃｈトランジスター３０１のゲート電極にＣＥＢ信号が入力され、第２の補正回路２２０を構成するＮｃｈトランジスター３０３のゲート電極にＣＥＢ信号をインバーター回路３０５によって反転した信号が入力されている。
【００５０】
この補正回路システム２３０では、例えば、ＣＥＢ信号がＨレベルからＬレベルへと遷移してスタンバイ状態からスタンバイ解除状態へと遷移した場合に、図１６に示すＰＯノードはＧＮＤレベルから図１０（ａ）に示すＰＯ出力電圧へ遷移する。このように電圧が遷移する場合、図１６に示すＰＯノードの電位がＧＮＤレベルのときには図１０（ａ）にｃで示す電流となり、図１０（ａ）に示すＰＯ出力電圧になるまで、図１０（ａ）に示すｃ電流からａ電流へと遷移しながら、図１６に示すＰＯノードに接続される負荷を充電する。この図１０（ａ）に示すｃ電流からａ電流への遷移は、図１６に示すＰｃｈトランジスター３０１の飽和領域動作特性による。そのため、図１０（ａ）に示すｃ電流とａ電流は、ほぼ同じ電流となる。
【００５１】
同様に、図１６に示すＮＯノード電位はＶＣＣレベルから図１０（ｂ）に示すＮＯ出力電圧へと遷移する。このように電圧が遷移する場合、図１０（ｂ）に示すｄ電流からｂ電流へと遷移しながら、図１６に示すＮＯノードに接続される負荷を充電する。この図１０（ｂ）に示すｄ電流からｂ電流への遷移は、図１６に示すＮｃｈトランジスター３０３の飽和領域動作特性による。そのため、図１０（ｂ）に示すｄ電流とｂ電流とは、ほぼ同じ電流となる。
【００５２】
また、図１６に示す補正回路システム２３０においては、ＣＥＢ信号がＧＮＤレベルの期間、電源端子ＶＣＣ−接地端子ＧＮＤ間に貫通電流が流れる。この電流は、図１０に示すａ電流およびｂ電流である。半導体記憶装置等では、一般に、全体の消費電流低減を図るため、このような貫通電流を抑えるように抵抗およびトランジスター能力の調整が行われる。
【００５３】
しかしながら、例えば、図１６に示すＰＯノードおよびＮＯノードの駆動負荷が大きい場合、上述したような貫通電流を減らすと、ＣＥＢ信号がＨレベルからＬレベルへと遷移したスタンバイ解除状態において、図１０（ａ）に示すＧＮＤレベルからＰＯ出力電圧になるまでの時間、および図１０（ｂ）に示すＶＣＣレベルからＮＯ出力電圧になるまでの時間が長くなることがある。これは、図１６に示すＰｃｈトランジスター３０１とＮｃｈトランジスター３０３の飽和領域電流によって制限されるためである。図１６に示す補正回路システム２３０は、図１０（ａ）に示すＰＯ出力電圧および図１０（ｂ）に示すＮＯ出力電圧になって初めて、その補正効果を発揮するので、その電圧になるまでの時間が長くなると、スタンバイ解除状態から図１０（ａ）に示すＰＯ出力電圧および図１０（ｂ）に示すＮＯ出力電圧になるまで、補正回路システム２３０を使用することができず、その結果、この補正回路システム２３０を利用した遅延回路を使用することができないということになる。
【００５４】
従来においては、スタンバイ解除状態から、なるべく早く遅延回路を使用したい場合には、図１０（ａ）に示すａ電流および図１０（ｂ）に示すｂ電流を増加させ、図１６に示すＰｃｈトランジスター３０１およびＮｃｈトランジスター３０３の飽和領域電流自体を多くするという手法が用いられていた。これによって、図１０（ａ）に示すｃ電流−ａ電流、および図１０（ｂ）に示すｄ電流−ｂ電流を増加させて、ＰＯ出力電圧およびＮＯ出力電圧になるまでの時間を早くすることができる。しかしながら、この手法では、図１６に示す補正回路システム２３０を用いた半導体記憶装置全体において、消費電流の低減化を妨げる要因となっていた。
【００５５】
本発明は、上述したような課題を解決するためになされたものであり、抵抗の温度依存特性による遅延時間のばらつきをコントロールし、抵抗のプロセスばらつきによって遅延回路が動作しないことを防ぎ、さらに、スタンバイ機能を有する場合に、スタンバイ解除時に補正回路からの出力電圧を高速に所望の電圧に遷移させることができる補正回路、遅延回路およびリングオシレータ回路を提供することを目的とする。
【００５６】
【課題を解決するための手段】
本発明の補正回路は、半導体集積回路を構成するトランジスターの特性変動を補正するための制御信号を生成する補正回路において、入力される電圧を所定の電位だけ下げて出力する定電圧低下素子と、所定のゲート電圧が入力され、制御信号の特性を決定する電圧を出力するトランジスターと、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子が直列に接続された抵抗部とが、電源端子と接地端子との間に、この順に、または逆の順に直列に接続されており、該トランジスターと該抵抗部との接続点から制御信号を出力し、そのことにより上記目的が達成される。
【００５７】
好ましくは、前記トランジスターと、他の定電圧低下素子とが並列に接続されている。
【００５８】
好ましくは、前記定電圧低下素子および他の定電圧低下素子は、順方向にバイアスされるダイオード、またはダイオード接続されたトランジスターによって構成されている。
【００５９】
好ましくは、前記抵抗部は、多結晶シリコンからなる抵抗素子と、不純物が導入された拡散抵抗素子とによって構成されている。
【００６０】
好ましくは、前記定電圧低下素子と電源端子との間もしくは該定電圧低下素子と接地端子との間、または、該定電圧低下素子と前記トランジスターとの間に、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子が直列に接続されている。
【００６１】
好ましくは、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターと該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６２】
好ましくは、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＰチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６３】
好ましくは、前記スイッチ素子がＰチャネル型トランジスターであり、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＰチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６４】
好ましくは、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターと該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６５】
好ましくは、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＮチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６６】
好ましくは、前記スイッチ素子がＮチャネル型トランジスターであり、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＮチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６７】
本発明の遅延回路は、Ｐチャネル型トランジスターとＮチャネル型トランジスターとが直列に接続された論理反転回路と、該論理反転回路と電源端子との間に直列に接続されたＰチャネル型スイッチトランジスターおよび該論理反転回路と接地端子との間に直列に接続されたＮチャネル型スイッチトランジスターの少なくとも一方とを備えるインバータ回路が１段もしくは多段直列接続された直列接続部、請求項６〜請求項８のいずれかに記載の補正回路によって構成される第１の補正回路、並びに請求項９〜請求項１１のいずれかに記載の補正回路によって構成される第２の補正回路を有し、該Ｐチャネル型スイッチトランジスターのゲート電極に該第１の補正回路から制御信号が供給され、該Ｎチャネル型スイッチトランジスターのゲート電極に該第２の補正回路から制御信号が供給され、そのことにより上記目的が達成される。
【００６８】
本発明のリングオシレータ回路は、Ｐチャネル型トランジスターとＮチャネル型トランジスターとが直列に接続された論理反転回路と、該論理反転回路と電源端子との間に接続されたＰチャネル型スイッチトランジスターおよび該論理反転回路と接地端子との間に接続されたＮチャネル型スイッチトランジスターの少なくとも一方とを備えるインバータ回路が奇数段直列接続され、最終段のインバーター回路の出力部が初段のインバーター回路の入力部に帰還直列接続された帰還直列接続部、請求項６〜請求項８のいずれかに記載の補正回路によって構成される第１の補正回路、並びに請求項９〜請求項１１のいずれかに記載の補正回路によって構成される第２の補正回路を有し、該Ｐチャネル型スイッチトランジスターのゲート電極に該第１の補正回路から制御信号が供給され、該Ｎチャネル型スイッチトランジスターのゲート電極に該第２の補正回路から制御信号が供給され、そのことにより上記目的が達成される。
【００６９】
以下に、本発明の作用について説明する。
【００７０】
本発明にあっては、製造上の条件、電源電圧・温度等の物理的条件に起因するトランジスター特性の変動を補正するための制御信号を生成する補正回路において、抵抗の温度依存特性による遅延時間のばらつきをコントロールするために、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子、例えば正の温度係数を有する抵抗と負の温度係数を有する抵抗を直列に接続して、所望の温度依存特性を有する抵抗部を作製する。
【００７１】
また、抵抗のプロセスばらつきによって遅延回路が動作しないことを防止するために、補正回路の出力電圧の特性を決定する素子である、所定のゲート電圧が入力されるトランジスターと直列に、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる定電圧低下素子を接続して、補正回路から出力される上限電圧および下限電圧を制御する。
【００７２】
さらに、スタンバイ機能を有する場合に、スタンバイ解除時に、補正回路からの出力電圧を高速に所望の電圧に遷移させるために、所望の電圧に遷移中に影響を及ぼすように、所定のゲート電圧が入力されるトランジスターと並列に、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる他の定電圧低下素子を接続する。補正回路の出力電圧が所望の電圧に遷移中は、ほぼ、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる定電圧低下素子によって補正電圧特性が決定されるため、所定のゲート電圧が入力されるトランジスターの飽和電流特性によらず、高速に補正回路の出力負荷を充電することができる。
【００７３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００７４】
図１は、本発明の一実施形態である遅延回路４０の構成を示す回路図である。
【００７５】
この遅延回路４０は、図８に示す従来の遅延回路２００における、第１の補正回路２１０および第２の補正回路２２０の代りに、第１の補正回路１０および第２の補正回路２０が設けられている。そして、インバーター回路２０５ａを構成するＰｃｈトランジスター２０４ａのゲート電極に第１の補正回路１０で生成された電圧（制御信号）が供給され、インバーター回路２０５ｂを構成するＮｃｈトランジスター２０４ｂのゲート電極に第２の補正回路２０で生成された電圧（制御信号）が供給されるようになっている。
【００７６】
図２は、本発明の一実施形態である補正回路システム３０の構成を示す回路図である。
【００７７】
この補正回路システム３０は、図１５に示す従来の補正回路システム２３０における、第１の補正回路２１０および第２の補正回路２２０の代りに、第１の補正回路１０および第２の補正回路２０が設けられている。
【００７８】
第１の補正回路１０は、電源端子と接地端子との間に、複数のトランジスター１ａ〜１ｅによって構成されるトランジスター部１と、２種類の抵抗２ａおよび２ｂによって構成される抵抗部２とがこの順に直列に接続されており、トランジスター部１と抵抗部２との接続部（ＰＯノード）から電圧（制御信号）ＰＯが出力されるようになっている。
【００７９】
第１の補正回路１０のトランジスター部１は、第１のトランジスター部６と第２のトランジスター部７とを有している。第１のトランジスター部６は、ゲート電極とドレイン電極とが接続（ダイオード接続）されたＰｃｈトランジスター１ｂと、このＰｃｈトランジスター１ｂと直列に接続されて、ゲート電圧が所定の電位ＧＮＤに接続されたＰｃｈトランジスター１ｃとを有している。このＰｃｈトランジスター１ｃは、制御信号の特性を決定する素子として機能し、Ｐｃｈトランジスター１ｂは、定電圧低下素子として機能する。
【００８０】
また、第２のトランジスター部７は、第１のトランジスター部６と共用のＰｃｈトランジスター１ｂと、このＰｃｈトランジスター１ｂと直列に接続され、ダイオード接続されたＰｃｈトランジスター１ｄと、このＰｃｈトランジスター１ｄと直列に接続され、ダイオード接続されたＰｃｈトランジスター１ｅとを有している。第２のトランジスター部７を構成するＰｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅは、第１のトランジスター部６を構成するＰｃｈトランジスター１ｃとは並列に接続されている。このＰｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅは、他の定電圧低下素子として機能する。
【００８１】
さらに、Ｐｃｈトランジスター１ｂと電源端子との間には、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子としてＰｃｈトランジスター１ａが直列に接続されている。Ｐｃｈトランジスター１ａのゲート電極には、スタンバイ解除状態のときにＧＮＤレベル（Ｌレベル）、スタンバイ状態のときにＶＣＣレベル（Ｈレベル）となるＣＥＢ信号が入力されている。これによって、スタンバイ状態のときに電源端子から接地端子に流れる貫通電流を遮断することができる。
【００８２】
第１の補正回路１０の抵抗部２は、抵抗２ａおよび抵抗２ｂが直列に接続されている。抵抗２ａは抵抗値の温度依存特性（温度係数）が負の特性を有する抵抗であり、抵抗２ｂは温度係数が正の特性を有する抵抗である。温度係数が負の特性を有する抵抗としては、例えばポリシリコン抵抗等が挙げられる。また、温度係数が正の特性を有する抵抗としては、例えば拡散抵抗等が挙げられる。
【００８３】
このように、正の温度依存特性を有する抵抗２ａと負の温度依存特性を有する抵抗２ｂとを直列に接続することによって、所望の温度依存特性を有する抵抗を作製することができる。例えば、温度依存特性が無い抵抗を作製することも可能である。図２に示す抵抗部２のような構成とすることによって、第１の補正回路１０において、抵抗の温度依存特性が出力電圧に与える影響をコントロールすることが可能になる
第２の補正回路２０は、電源端子と接地端子との間に、２種類の抵抗４ａおよび４ｂによって構成される抵抗部４と、複数のトランジスター３ａ〜３ｅによって構成されるトランジスター部３とがこの順に直列に接続されており、トランジスター部３と抵抗部４との接続部（ＮＯノード）から電圧（制御信号）ＮＯが出力されるようになっている。
【００８４】
第２の補正回路２０のトランジスター部３は、第１のトランジスター部８と第２のトランジスター部９とを有している。第１のトランジスター部８は、ゲート電極とドレイン電極とが接続（ダイオード接続）されたＮｃｈトランジスター３ｂと、このＮｃｈトランジスター３ｂと直列に接続されて、ゲート電圧が所定の電位ＶＣＣに接続されたＮｃｈトランジスター３ｃとを有している。このＮｃｈトランジスター３ｃは、制御信号の特性を決定する素子として機能し、Ｎｃｈトランジスター３ｂは、定電圧低下素子として機能する。
【００８５】
また、第２のトランジスター部９は、第１のトランジスター部８と共用のＮｃｈトランジスター３ｂと、このＮｃｈトランジスター３ｂと直列に接続され、ダイオード接続されたＮｃｈトランジスター３ｄと、このＮｃｈトランジスター３ｄと直列に接続され、ダイオード接続されたＮｃｈトランジスター３ｅとを有している。第２のトランジスター部９を構成するＮｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅは、第１のトランジスター部８を構成するＮｃｈトランジスター３ｃとは並列に接続されている。このＮｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅは、他の定電圧低下素子として機能する。
【００８６】
さらに、Ｎｃｈトランジスター３ｂと接地端子との間には、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子として、Ｎｃｈトランジスター３ａが直列に接続されている。Ｎｃｈトランジスター３ａのゲート電極には、スタンバイ解除状態のときにＧＮＤレベル（Ｌレベル）、スタンバイ状態のときにＶＣＣレベル（Ｈレベル）となるＣＥＢ信号をインバーター回路５によって反転させた信号が入力されている。これによって、スタンバイ状態のときに電源端子から接地端子に流れる貫通電流を遮断することができる。
【００８７】
第２の補正回路２０の抵抗部４は、抵抗４ａおよび４ｂが直列に接続されている。抵抗４ａは抵抗値の温度係数が負の特性を有する抵抗であり、抵抗４ｂは温度係数が正の特性を有する抵抗である。
【００８８】
このように正の温度依存特性を有する抵抗４ａと負の温度依存特性を有する抵抗４ｂとを直列に接続することによって、所望の温度依存特性を有する抵抗を作製することができる。例えば、温度依存特性が無い抵抗を作製することも可能である。図２に示す抵抗部４のような構成とすることによって、第２の補正回路２０において、抵抗の温度依存特性が出力電圧に与える影響をコントロールすることが可能になる。
【００８９】
次に、このように構成された本実施形態の補正回路システム３０における、第１の補正回路２０および第２の補正回路２０の動作について説明する。第１の補正回路１０および第２の補正回路２０の出力電圧は、それぞれ、トランジスター部１および３の電流―電圧特性と、抵抗部２および４の電流―電圧特性とによって決定される。
【００９０】
図３（ａ）は、第１の補正回路１０を構成するトランジスター部１および抵抗部２の電流−電圧特性を示すグラフであり、図３（ｂ）は、第２の補正回路２０を構成するトランジスター部３および抵抗部４の電流−電圧特性を示すグラフである。
【００９１】
図３（ａ）に示すトランジスター部１の電流−電圧特性において、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は０となる。縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。また、抵抗部２の電流−電圧特性において、横軸は、抵抗の両端部の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合には抵抗の両端部の電圧差は０となり、ＰＯ電圧がＶＣＣの場合には抵抗の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、抵抗部２に流れる電流を示す。
【００９２】
また、図３（ｂ）に示すトランジスター部３の電流−電圧特性において、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は０となり、ＮＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となる。縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。また、抵抗部４の電流−電圧特性において、横軸は、抵抗の両端部の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合には抵抗の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合には抵抗の両端部の電圧差は０となる。また、縦軸は、抵抗部４に流れる電流を示す。
【００９３】
図３（ａ）および図３（ｂ）に示す特性６１および特性６３は、それぞれ、第１の補正回路１０および第２の補正回路２０を構成するトランジスター部１およびトランジスター部３の電流−電圧特性を示し、特性６２および特性６４は、それぞれ、第１の補正回路１０および第２の補正回路２０を構成する抵抗部２および定後部４の電流−電圧特性を示す。また、特性６７は、第１の補正回路１０において第２のトランジスター部７を構成する、ダイオード接続されたＰｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅの直列接続部における電流−電圧特性を示し、特性６９は、第２の補正回路２０において第２のトランジスター部９を構成する、ダイオード接続されたＮｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの直列接続部における電流−電圧特性を示す。さらに、特性６１ｂおよび特性６３ｂは、それぞれ、第１の補正回路１０および第２の補正回路２０を構成する、ダイオード接続されたＰｃｈトランジスター１ｂおよびＮｃｈトランジスター３ｂの単体での電流−電圧特性を示す。
【００９４】
第１の補正回路１０においては、トランジスター部１と抵抗部２とが直列に接続されているため、図３（ａ）に示すトランジスター部１の電流―電圧特性６１と抵抗部２の電流―電圧特性６２との交点１０が、第１の補正回路１０からの出力電圧Ｅおよび出力電流となる。また、第２の補正回路２０においては、トランジスター部３と抵抗部４とが直列に接続されているため、図３（ｂ）に示すトランジスター部３の電流―電圧特性６３と抵抗部４の電流―電圧特性６４との交点１２が、第２の補正回路２０からの出力電圧Ｆおよび出力電流となる。また、図３（ａ）および図３（ｂ）には、比較のために、それぞれ、図９（ａ）および図９（ｂ）に示す従来の第１の補正回路２１０および第２の補正回路２２０から同一の電圧ＥおよびＦが出力される場合について、トランジスター３０１の電流−電圧特性４０１およびトランジスター３０３の電流−電圧特性４０３を示している。
【００９５】
第１の補正回路１０においては、Ｐｃｈトランジスター１ｂのゲート電極とドレイン電極とが同一ノードである（ダイオード接続されている）ため、図２に示すＰＯノードからの出力電圧に対して、Ｐｃｈトランジスター１ｂの閾値電圧分だけ電圧制限がかかる。従って、第１の補正回路１０を構成するトランジスター部１の最大電圧は、Ｐｃｈトランジスター１ｂの電流−電圧特性６１ｂによって制限され、図３（ａ）に示す電圧４となる。この場合、例えば、第１の補正回路１０を構成する抵抗部２の抵抗値がばらついて、例えば図３（ａ）に示す抵抗部２の電流−電圧特性６２が「α」方向にばらついても、図２に示すＰＯノードから図３（ａ）に４で示す電圧以下の出力電圧が得られる。図２に示すＰＯノードから出力される電圧は、図１に示す遅延回路４０において、Ｐｃｈトランジスター２０４ａのゲート電極に入力される。その電圧が図３（ａ）に４で示す電圧以下であり、図１に示すＰｃｈトランジスター２０４ａの閾値電圧を超えるため、Ｐｃｈトランジスター２０４ａがＯＦＦ状態になることはない。
【００９６】
第２の補正回路２０についても、同様に、Ｎｃｈトランジスター３ｂのゲート電極とドレイン電極とが同一ノードである（ダイオード接続されている）ため、図２に示すＮＯノードからの出力電圧に対して、Ｎｃｈトランジスター３ｂの閾値電圧分だけ電圧制限がかかる。従って、第２の補正回路２０を構成するトランジスター部３の最小電圧は、Ｎｃｈトランジスター３ｂの電流−電圧特性６３ｂによって制限され、図３（ｂ）に示す電圧８となる。この場合、例えば、第２の補正回路２０を構成する抵抗部４の抵抗値がばらついて、例えば図３（ｂ）に示す抵抗部４の電流−電圧特性６４が「β」方向にばらついても、図２に示すＮＯノードから図３（ｂ）に８で示す電圧以上の出力電圧が得られる。図２に示すＮＯノードから出力される電圧は、図１に示す遅延回路４０のＮｃｈトランジスター２０４ｂのゲート電極に入力される。その電圧が図３（ｂ）に８で示す電圧以上であり、図１に示すＮｃｈトランジスター２０４ｂの閾値電圧を超えるため、Ｎｃｈトランジスター２０４ｂがＯＦＦ状態になることはない。
【００９７】
従って、本実施形態によれば、補正回路システム３０を構成する抵抗の特性がばらついても、ＰＯノードから出力される電圧がＰｃｈトランジスター２０４ａの閾値電圧を超え、ＮＯノードから出力される電圧がＮｃｈトランジスター２０４ｂが閾値電圧を超えるため、Ｐｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂがＯＦＦ状態になることはなく、遅延回路４０を動作させることができる。
【００９８】
また、上述したように、図９（ａ）に示す従来の第１の補正回路２１０においては、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＰＯノードから負荷を充電する電流は、図３（ａ）に示す電流−電圧特性４０１における飽和電流領域９から１０へと遷移する。
【００９９】
一方、本実施形態の第１の補正回路１０においては、図２に示す第２のトランジスター部７を構成する、ダイオード接続されたＰｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅの直列接続部における電流−電圧特性は、図３（ａ）に特性６７で示すように、Ｐｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅの各閾値電圧が３段分だけ電源電圧ＶＣＣから低下した特性を示す。この第２のトランジスター部７は、第１のトランジスター部６と並列に接続されているため、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＰＯノードから負荷を充電する電流は、図３（ａ）に示す電流−電圧曲線６１における１→２→３と遷移する。
【０１００】
このように、第１の補正回路１０において図３（ａ）に示す１→２→３と遷移する電流によるＰＯノードから負荷への充電は、従来の第１の補正回路２１０において図３（ａ）に示す９から１０へと遷移する電流の充電時間と比較して、明らかに高速に充電することができる。また、第１の補正回路１０では、図９（ａ）に示す従来の第１の補正回路２１０と同程度の充電時間で良いのであれば、１→２→３と遷移する電流を少なくすることができ、従来の第１の補正回路２１０のように飽和領域電流を多くする必要が無いため、図３（ａ）に示すＥ電圧出力時に電源端子から接地端子に流れる貫通電流を低減することが可能となる。
【０１０１】
また、図９（ｂ）に示す従来の第２の補正回路２２０についても、同様に、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＮＯノードから負荷を充電する電流は、図３（ｂ）に示す電流−電圧特性４０３における飽和電流領域１１から１２へと遷移する。
【０１０２】
一方、本実施形態の第２の補正回路２０においては、図２に示す第２のトランジスター部９を構成する、ダイオード接続されたＮｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの直列接続部における電流−電圧特性は、図３（ｂ）に特性６９で示すように、Ｎｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの各閾値電圧が３段分だけ電源電圧ＧＮＤから高くなった特性を示す。この第２のトランジスター部９は、第１のトランジスター部８と並列に接続されているため、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＮＯノードから負荷を充電する電流は、図３（ｂ）に示す電流−電圧曲線６３における５→６→７と遷移する。
【０１０３】
このように、第２の補正回路２０において図３（ｂ）に示す５→６→７と遷移する電流によるＮＯノードから負荷への充電は、従来の第２の補正回路２２０において図３（ｂ）に示す１１から１２へと遷移する電流の充電時間と比較して、明らかに高速に充電することができる。従って、本実施形態において、第２の補正回路２０では、図９（ｂ）に示す従来の第２の補正回路２２０と同程度の充電時間で良いのであれば、５→６→７と遷移する電流を少なくすることができ、従来の補正回路２２０のように飽和領域電流を多くする必要が無いため、図３（ｂ）に示すＦ電圧出力時に電源端子から接地端子に流れる貫通電流を低減することが可能となる。
【０１０４】
従って、本実施形態の第１の補正回路１０および第２の補正回路２０によれば、従来の補正回路２１０および２２０に比べて、スタンバイ解除時に補正回路の出力負荷を高速に充電することができ、また、回路動作電流の低減化を図ることができる。
【０１０５】
本実施形態の第１の補正回路１０および第２の補正回路２０において、その出力電圧は、トランジスター部１およびトランジスター部３の電流―電圧特性と抵抗部２および抵抗部４の電流―電圧特性とによって決定されるため、周囲温度のばらつき、製造工程におけるプロセスのばらつき、電源電圧の変化などによるトランジスタの特性変動が生じても、従来の補正回路と同様に、遅延時間のばらつきを抑えるように制御することができる。
【０１０６】
上記実施形態において、図２に示すソース電極とゲート電極とが同一ノードとされている（ダイオード接続された）Ｐｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄ、Ｐｃｈトランジスター１ｅ、Ｎｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの代りに、順方向にバイアスされたダイオードを用いてもよい。
【０１０７】
図４は、本発明の他の実施形態である補正回路システム３１の構成を示す回路図である。ここでは、スタンバイ状態を解除した状態から出力電圧へ遷移するときに、高速性を要求されない場合について説明する。
【０１０８】
この補正回路システム３１は、図２に示す実施形態１の補正回路システム３０における、第１の補正回路１０および第２の補正回路２０において、他の定電圧低下素子を構成する、Ｐｃｈトランジスター１ａとＰｃｈトランジスター１ｂとの直列接続部、およびＮｃｈトランジスター３ａとＮｃｈトランジスター３ｂとの直列接続部が設けられていない。
【０１０９】
第１の補正回路１０は、電源端子と接地端子との間に、複数のトランジスター１ａ〜１ｃと、２種類の抵抗２ａおよび２ｂによって構成される抵抗部２とがこの順に直列に接続されており、トランジスター１ｃと抵抗部２との接続部（ＰＯノード）から電圧（制御信号）ＰＯが出力されるようになっている。
【０１１０】
この補正回路システム３１は、スタンバイ状態を解除した状態から出力電圧へ遷移するときに、高速性を要求されないため、第１の補正回路１０には実施形態１のような第２のトランジスター部７が設けられておらず、電源端子から、スイッチ素子としてのＰｃｈトランジスター１ａ、ゲート電極とドレイン電極とが接続（ダイオード接続）されて定電圧低下素子として機能するＰｃｈトランジスター１ｂ、およびゲート電圧が所定の電位ＧＮＤに接続されて制御信号の特性を決定する素子として機能するＰｃｈトランジスター１ｃがこの順に直列に接続されている。また、本実施形態２において第１の補正回路１０を構成する抵抗部２は、実施形態１において第１の補正回路１０を構成する抵抗部２と同様である。
【０１１１】
同様に、第２の補正回路２０には実施形態１のような第２のトランジスター部９が設けられておらず、接地端子から、スイッチ素子としてのＮｃｈトランジスター３ａ、ゲート電極とドレイン電極とが接続（ダイオード接続）されたＮｃｈトランジスター３ｂ、およびゲート電圧が所定の電位ＶＣＣに接続されたＮｃｈトランジスター３ｃがこの順に直列に接続されている。また、本実施形態２において第２の補正回路２０を構成する抵抗部２は、実施形態１において第１の補正回路１０を構成する抵抗部４と同様である。
【０１１２】
上記実施形態において、図４に示すＰｃｈトランジスター１ａの代わりに、Ｐｃｈトランジスター１ｃにスタンバイ解除信号ＣＥＢを入力して、Ｐｃｈトランジスター１ａを省略してもよい。また、図４に示すＮｃｈトランジスター３ａの代わりに、Ｎｃｈトランジスター３ｃにスタンバイ解除信号ＣＥＢの反転信号を入力して、Ｎｃｈトランジスター３ａを省略してもよい。また、図４に示すＰｃｈトランジスター１ａとＰｃｈトランジスター１ｂとを入れ替えてもよく、Ｎｃｈトランジスター３ａとＮｃｈトランジスター３ｂとを入れ替えてもよい。
【０１１３】
図５は、本発明の一実施形態であるリングオシレーター回路５０の構成を示す回路図である。
【０１１４】
このリングオシレータ回路５０は、Ｐｃｈトランジスター５１とＮｃｈトランジスター５２とが相補対接続された論理反転回路５３と電源端子との間に接続されたＰｃｈトランジスター５４ａと、論理反転回路５３と接地端子との間に接続されたＮｃｈトランジスター５５ａとを有するインバーター回路５５が奇数段直列に接続され、最終段のインバーター回路の出力部が初段のインバーター回路の入力部に帰還直列接続されると共にインバーター回路５６の入力部に接続されている。
【０１１５】
各インバーター回路５５を構成するＰｃｈトランジスター５４ａのゲート電極には第１の補正回路１０で生成された電圧（制御信号）が供給され、各インバーター回路５５を構成するＮｃｈトランジスター５４ｂのゲート電極には第２の補正回路２０（または第２の補正回路２１）で生成された電圧（制御信号）が供給されるようになっている。
【０１１６】
このリングオシレータ回路５０では、第１の補正回路１０および第２の補正回路２０を用いることによって、電圧、温度、プロセスばらつき等によらず、安定した周波数出力を実現することが可能となる。
【０１１７】
尚、上記各実施形態においては、第１の補正回路と第２の補正回路とを用いて補正回路システムを構成したが、どちらか一方のみによって回路を構成することも可能である。
【０１１８】
【発明の効果】
以上説明したように、本発明によれば、製造上の条件、電源電圧・温度等の物理的条件に起因するトランジスター特性の変動を補正するための制御信号を生成する補正回路において、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子、例えば正の温度係数を有する抵抗と負の温度係数を有する抵抗を直列に接続して、所望の温度依存特性を有する抵抗部を作製することによって、抵抗の温度依存特性による遅延時間のばらつきをコントロールすることができる。
【０１１９】
また、補正回路の出力電圧の特性を決定する素子として機能する、所定のゲート電圧が入力されるトランジスターと、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる定電圧低下素子とを直列に接続して、定電圧低下素子により補正回路から出力される上限電圧および下限電圧を制御することによって、抵抗のプロセスばらつきによって遅延回路が動作しないことを防止することができる。
【０１２０】
さらに、所定のゲート電圧が入力されるトランジスターと、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる他の定電圧低下素子とを並列に接続することによって、補正回路の出力電圧が所望の電圧に遷移中は、他の定電圧低下素子によって補正電圧特性を決定することができるため、スタンバイ機能を有する場合に、スタンバイ解除時に、補正回路からの出力電圧を高速に所望の電圧に遷移させることができる。
【０１２１】
従って、本発明によれば、電源電圧、温度、プロセスばらつき等によらず、安定した遅延時間を実現することができ、または、それらに対する依存性を任意にコントロールして遅延時間を作成することができる。また、スタンバイ機能付の半導体集積回路において、高速に遅延回路を動作させる場合に、低消費電力化を図ることが可能となる。さらに、チャージポンプ回路等のような昇圧回路に本発明のリングオシレーター回路を使用することによって、最大動作電流を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である遅延回路の構成を示す回路図である。
【図２】本発明の一実施形態である補正回路システムの構成を示す回路図である。
【図３】（ａ）および（ｂ）は、それぞれ、本発明の一実施形態である第１の補正回路および第２の補正回路における電流−電圧特性を示すグラフである。
【図４】本発明の他の実施形態である補正回路システムの構成を示す回路図である。
【図５】本発明の一実施形態であるリングオシレータ回路の構成を示す回路図である。
【図６】従来の遅延回路の構成を示す回路図である。
【図７】遅延時間について説明するためのタイミング図である。
【図８】従来の遅延回路の構成を示す回路図である。
【図９】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路の構成を示す回路図である。
【図１０】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路における電流−電圧特性を示すグラフである。
【図１１】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路において周辺温度を変化させた場合の電流−電圧特性を示すグラフである。
【図１２】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路における周辺温度と出力電圧との関係を示すグラフである。
【図１３】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路において電源電圧を変化させた場合の電流−電圧特性を示すグラフである。
【図１４】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路における電源電圧と出力電圧との関係を示すグラフである。
【図１５】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路において抵抗を変化させた場合の電流−電圧特性を示すグラフである。
【図１６】従来のスタンバイ機能付き補正回路の構成を示す回路図である。
【符号の説明】
１、３ トランジスター部
１ａ Ｐｃｈトランジスター（スイッチ素子）
１ｂ、１ｄ、１ｅ ダイオード接続されたＰｃｈトランジスター（定電圧低下素子）
１ｃ、３０１ ゲート電位が所定の電位に設定されたＰｃｈトランジスター
２、４ 抵抗部
２ａ、４ａ 温度係数が負の特性を有する抵抗
２ｂ、４ｂ 温度係数が正の特性を有する抵抗
２ａ Ｎｃｈトランジスター（スイッチ素子）
３ｂ、３ｄ、３ｅ ダイオード接続されたＮｃｈトランジスター（定電圧低下素子）
３ｃ、３０３ ゲート電位が所定の電位に設定されたＮｃｈトランジスター
５、５５、１０３、２０５ａ、２０５ｂ、３０５ インバーター回路
６、８ 第１のトランジスター部
７、９ 第２のトランジスター部
１０、２１０ 第１の補正回路
２０、２２０ 第２の補正回路
３０、３１、２３０ 補正回路システム
４０、１００、２００ 遅延回路
５０ リングオシレーター回路
５１、５４ａ、１０１、２０１、２０４ａ Ｐｃｈトランジスター
５２、５４ｂ、１０２、２０２、２０４ｂ Ｎｃｈトランジスター
５３、２０３ 論理反転回路
３０２、３０４ 抵抗
【発明の属する技術分野】
本発明は、半導体集積回路を構成するトランジスターに対して、製造上の条件、電源電圧・温度等の物理的条件に起因する特性変動を補正するための制御信号を生成する補正回路、その補正回路を備えた遅延回路およびリングオシレータ回路に関し、特に、内部同期式半導体記憶装置等において基準クロック発生回路（タイミング発生回路）等に好適に利用することができる補正回路、遅延回路およびリングオシレータ回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ半導体集積回路において、タイミング発生回路等として利用される遅延回路には、ＣＭＯＳトランジスターを用いたものがある。このＣＭＯＳトランジスターを用いた遅延回路は、トランジスターの駆動負荷、トランジスターのＯＮ抵抗、トランジスターのドライブ電流等によって決定されるトランジスターの信号伝達遅延特性を利用している。
【０００３】
図６は、トランジスターの信号伝達遅延特性を利用した従来の遅延回路１００の構成例を示す回路図である。
【０００４】
この遅延回路１００は、電源端子（電源電圧）と接地端子（接地電圧：アース）との間に、Ｐチャネル型（以下、Ｐｃｈと略記する）トランジスター１０１とＮチャネル型（以下、Ｎｃｈと略記する）トランジスター１０２とが相補対接続されてなる複数のインバーター回路１０３が直列に接続されている。各インバーター回路１０３を構成するＰｃｈトランジスター１０１およびＮｃｈトランジスター１０２のゲートには、入力端子から入力される信号もしくは前段のインバーター回路１０３から出力される信号がそれぞれ入力される。Ｐｃｈトランジスター１０１およびＮｃｈトランジスター１０２の接続部からは、後段のインバーター回路１０３または出力端子に信号が出力されるようになっている。
【０００５】
例えば、入力端子から入力される信号もしくは前段のインバーター回路１０３から出力される信号がＨレベル（電源電位レベル）の信号である場合には、Ｐｃｈトランジスター１０１がＯＦＦ状態（非導通状態）となり、Ｎｃｈトランジスター１０２がＯＮ状態（導通状態）となるため、Ｐｃｈトランジスター１０１およびＮｃｈトランジスター１０２の接続部からは、Ｌレベル（接地電位レベル）の信号が後段のインバーター回路１０３または出力端子に出力される。また、入力端子から入力される信号もしくは前段のインバーター回路１０３から出力される信号がＬレベルの信号である場合には、Ｐｃｈトランジスター１０１がＯＮ状態となり、Ｎｃｈトランジスター１０２がＯＦＦ状態となるため、Ｐｃｈトランジスター１０１およびＮｃｈトランジスター１０２の接続部からは、Ｈレベルの信号が後段のインバーター回路１０３または出力端子に出力される。
【０００６】
次に、このように構成された遅延回路１００における遅延時間について説明する。なお、遅延時間は、遅延回路において、入力信号電圧と出力信号電圧とがそれぞれ、ある所定の電位になる時間として規定される。
【０００７】
図７は、上記遅延回路１００における入力信号電圧と出力信号電圧とのタイミングを示すタイミング図である。この図７では、電源電圧をＶＣＣ、接地電圧をＧＮＤとしている。また、遅延時間は、遅延回路１００において、入力信号電圧と出力信号電圧とがそれぞれ１／２ＶＣＣの電位になる時間としている。
【０００８】
遅延回路１００の遅延時間は、遅延回路を構成するトランジスター特性（ドライブ電流、閾値）等によって大きく変動する。一般に、トランジスター特性は、遅延回路に使用される電源電圧、遅延回路の周囲温度、遅延回路の製造時に発生するトランジスターのゲート膜厚、ゲート幅、ゲート長等の各種プロセスばらつき等によって変動する。
【０００９】
従って、図６に示すような単純なインバーター回路１０３からなる遅延回路１００において、図７に示す遅延時間には、このような電源電圧、周囲温度、製造時の各種プロセスばらつき等による変動が存在する。この遅延時間の変動は、半導体集積回路を構成するその他の回路に対して、必ずしもよい結果をもたらすとは限らない。例えば、ある条件下において、ある遅延時間を設定した場合、他の条件下では不要な遅延時間（長すぎる遅延時間）となる場合もあり、その反対に、短すぎる遅延時間となる場合もある。
【００１０】
このような問題を解決するために、特開平７−３８３９４号公報等には、遅延時間をコントロールするための回路が提案されている。
【００１１】
図８は、遅延時間をコントロールするための補正回路２１０および２２０を設けた従来の遅延回路２００の構成例を示す回路図である。
【００１２】
この遅延回路２００は、Ｐｃｈトランジスター２０１とＮｃｈトランジスター２０２とが相補対接続された論理反転回路２０３と電源端子との間にＰｃｈトランジスター２０４ａが直列に接続されたインバータ回路２０５ａと、Ｐｃｈトランジスター２０１とＮｃｈトランジスター２０２とが相補対接続された論理反転回路２０３と接地端子との間にＮｃｈトランジスタ２０４ｂが直列に接続されたインバーター回路２０５ｂとが、交互に複数段（ここでは２段ずつ４段）直列に接続されて構成されている。
【００１３】
論理反転回路２０３を構成するＰｃｈトランジスター２０１およびＮｃｈトランジスター２０２のゲートには入力端子から入力される信号もしくは前段の論理反転回路２０３から出力される信号がそれぞれ入力され、Ｐｃｈトランジスター２０１およびＮｃｈトランジスター２０２の接続部から後段の論理反転回路２０３または出力端子に信号が出力されるようになっている。
【００１４】
また、インバーター回路２０５ａを構成するＰｃｈトランジスター２０４ａのゲート電極には第１の補正回路２１０で生成された電圧（制御信号）が供給され、インバーター回路２０５ｂを構成するＮｃｈトランジスター２０４ｂのゲート電極には第２の補正回路２２０で生成された電圧（制御信号）が供給されるようになっている。
【００１５】
この遅延回路２００においては、Ｐｃｈトランジスター２０４ａとＮｃｈトランジスター２０５ｂとによって遅延時間が支配的にコントロールされるように、各トランジスターの駆動能力等を調整することによって、第１の補正回路２１０および第２の補正回路２２０からの出力電圧（制御信号）特性に応じて遅延時間をコントロールすることが可能となる。その結果、どのような条件下においても、遅延回路２００による遅延時間をほぼ一定とすることができる。
【００１６】
図９（ａ）および図９（ｂ）は、それぞれ、上記特開平７―３８３９４号公報に示されている第１の補正回路２１０および第２の補正回路２２０の動作時における回路構成を示す等価回路図である。
【００１７】
第１の補正回路２１０は、電源端子と接地端子との間に、ゲート電極が接地電位に接続されたＰｃｈトランジスター３０１と抵抗３０２とがこの順に直列に接続され、Ｐｃｈトランジスター３０１と抵抗３０２との接続部（ＰＯノード）から電圧（制御信号）ＰＯが出力されるようになっている。また、第２の補正回路２２０は、電源端子と接地端子との間に、抵抗３０４とＮｃｈトランジスター３０３ととがこの順に直列に接続され、Ｎｃｈトランジスター３０３と抵抗３０４との接続部（ＮＯノード）から電圧（制御信号）ＮＯが出力されるようになっている。
【００１８】
次に、このように構成された第１の補正回路２１０および第２の補正回路２２０の動作について説明する。これらの第１の補正回路２１０および第２の補正回路２２０の出力電圧は、トランジスターの電流―電圧特性と抵抗の電流―電圧特性とによって決定される。
【００１９】
図１０（ａ）および図１０（ｂ）は、それぞれ、第１の補正回路２１０および第２の補正回路２２０を構成するそれぞれの素子（トランジスターおよび抵抗）単体の電流−電圧特性を示すグラフである。
【００２０】
図１０（ａ）に示す特性４０１は、第１の補正回路２１０を構成するＰｃｈトランジスター３０１の電流−電圧特性を示し、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は０となる。また、縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。図１０（ａ）に示す特性４０２は、第１の補正回路２１０を構成する抵抗３０２の電流−電圧特性を示し、横軸は、抵抗３０２の両端部の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合には抵抗３０２の両端部の電圧差は０となり、ＰＯ電圧がＶＣＣの場合には抵抗３０２の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、抵抗３０２に流れる電流を示す。
【００２１】
図１０（ｂ）に示す特性４０３は、第２の補正回路２２０を構成するＮｃｈトランジスター３０３の電流−電圧特性を示し、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は０となり、ＮＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。図１０（ｂ）に示す特性４０３は、第２の補正回路２２０を構成する抵抗３０４の電流−電圧特性を示し、横軸は、抵抗３０４の両端部の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合には抵抗の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＮＯ電圧がＶＣＣの場合には抵抗３０４の両端部の電圧差は０となる。また、縦軸は、抵抗３０４に流れる電流を示す。
【００２２】
第１の補正回路２１０および第２の補正回路２２０においては、トランジスターと抵抗とが直列に接続されているため、図１０（ａ）に示すトランジスターの電流―電圧特性４０１と抵抗の電流―電圧特性４０２との交点ａ、および図１０（ｂ）に示すトランジスターの電流―電圧特性４０３と抵抗の電流―電圧特性４０４との交点ｃが、それぞれ、第１の補正回路２１０および第２の補正回路２２０からの出力電圧および出力電流となる。
【００２３】
次に、上記従来の遅延回路２００において、遅延時間をコントロールする原理について説明する。なお、以下の説明において、トランジスターの能力が上がる（または下がる）とは、トランジスターのソース電極−ドレイン電極間に流れる電流が増加する（または減少する）ことを示すものとする。
【００２４】
図９（ａ）に示す第１の補正回路２１０においてＰＯノードから出力される電圧（ＰＯ出力電圧）は、制御信号として図８に示すＰｃｈトランジスター２０４ａに入力され、図９（ａ）に示す第２の補正回路２２０においてＮＯノードから出力される電圧（ＮＯ出力電圧）は、制御信号として図８に示すＮｃｈトランジスター２０４ｂに入力される。
【００２５】
例えば、図９（ａ）に示すＰＯノードの電位が高くなると、その出力電圧（ＰＯ出力電圧）は制御信号として図８に示すＰｃｈトランジスター２０４ａのゲート電極に入力されるので、Ｐｃｈトランジスター２０４ａのＯＮ抵抗が高くなる。その結果、Ｐｃｈトランジスター２０４ａの能力が下がり、遅延時間が長くなる。その反対に、図９（ａ）に示すＰＯノードの電位が低くなると、図８（ａ）に示すＰｃｈトランジスター２０４ａのＯＮ抵抗が低くなる。その結果、Ｐｃｈトランジスター２０４ａの能力が上がり、遅延時間が短縮される。
【００２６】
一方、図９（ｂ）に示すＮＯノードの電位が低くなると、その出力電圧（ＮＯ出力電圧）は制御信号として図８に示すＮｃｈトランジスター２０４ｂのゲート電極に入力されるので、Ｎｃｈトランジスター２０４ｂのＯＮ抵抗が高くなる。その結果、Ｎｃｈトランジスター２０４ｂの能力が下がり、遅延時間が長くなる。その反対に、図９（ｂ）に示すＮＯノードの電位が高くなると、図８（ｂ）に示すＮｃｈトランジスター２０４ｂのＯＮ抵抗が低くなる。その結果、Ｎｃｈトランジスター２０４ｂの能力が上がり、遅延時間が短縮される。
【００２７】
図８に示す遅延回路２００について、その遅延時間を考えると、図８に示すＰｃｈトランジスター２０４ａまたはＮｃｈトランジスター２０４ｂの能力が下がると遅延時間が長くなり、Ｐｃｈトランジスター２０４ａまたはＮｃｈトランジスター２０４ｂの能力が上がると遅延時間が短縮される。
【００２８】
以上の点を考慮して、例えば、周囲温度のばらつきと遅延時間との関係について、説明する。一般に、回路の周囲温度が低温になると、その回路に含まれるトランジスターの閾値電圧は高くなるものの、トランジスターを構成するソース電極、ドレイン電極およびチャネル型領域等の半導体特性から、トランジスター能力は上がる。従って、図９（ａ）および図９（ｂ）に示すＮＯノードまたはＰＯノードの電位が一定であれば、遅延回路２００による遅延時間は短縮される。
【００２９】
次に、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正２２０の周辺温度が低温になった場合について、遅延回路２００の動作を考える。
【００３０】
図１１（ａ）は、第１の補正回路２１０の周辺温度が低温になった場合の電流−電圧特性の変化を示すグラフである。図１１（ａ）に示すように、補正回路２１０の周辺温度が低温になると、図９（ａ）に示すＰｃｈトランジスター３０１の能力が上がる。その結果、図１１（ａ）に示すトランジスターの電流−電圧特性４０１ａが特性４０１ｂに変化して、図１１（ａ）に示すＰＯ電圧が電圧Ａから電圧Ｂに上がり、図９（ａ）に示すＰＯノードから出力される電圧（制御信号）が高くなる。
【００３１】
図１１（ｂ）は、第２の補正回路２２０の周辺温度が低温になった場合の電流−電圧特性の変化を示すグラフである。図１１（ｂ）に示すように、補正回路２２０の周辺温度が低温になると、図８（ｂ）に示すＮｃｈトランジスター３０３の能力が上がる。その結果、図１１（ｂ）に示すトランジスターの電流−電圧特性４０３ａが特性４０３ｂに変化して、図１１（ｂ）に示すＮＯ電圧が電圧Ｃから電圧Ｄに下がり、図９（ｂ）に示すＮＯノードから出力される電圧（制御信号）が低くなる。
【００３２】
図９（ａ）に示すＰＯ出力電圧および図９（ｂ）に示すＮＯ出力電圧は、それぞれ、図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂのゲート電極に入力されていることから、図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂ共にＯＮ抵抗が上り、Ｐｃｈトランジスター２０４ａおよびＮｃｈ２０４ｂの能力が下がる。従って、補正回路の周囲温度が低温になるという変化は、図８に示す遅延回路２００において、遅延時間を延ばすように作用する。
【００３３】
上述したように、図８に示すＮＯノードおよびＰＯノードの電位が一定である場合には、遅延回路２００の周囲温度が低温になると遅延時間が短縮されるが、図９（ａ）および図９（ｂ）に示すＰＯ出力電圧およびＮＯ出力電圧が遅延時間を延ばすように変化するため、それぞれの遅延時間を短縮する作用、および延ばす作用が相殺されて、遅延時間を一定にすることが可能となる。
【００３４】
図１２（ａ）および図１２（ｂ）は、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０の出力電圧と温度との関係（出力電圧の温度依存特性）をそれぞれ示すグラフである。図１２（ａ）および図１２（ｂ）に示すような温度依存特性を有する第１の補正回路２１０および第２の補正回路２２０によれば、図８に示す遅延回路２２０において、温度変化に対して遅延時間をコントロールすることが可能となる。
【００３５】
また、半導体集積回路の製造時に発生するプロセスばらつきに関しても、上記説明と同様に、図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂの能力が下がる方向に特性のばらつきが発生すると、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０は、図８に示す遅延回路２００において遅延時間が一定になる方向に、その出力電圧（ＰＯ電圧およびＮＯ電圧）を変化させる。また、図８に示すＮｃｈトランジスター２０４ｂにのみ、特性のばらつきが発生した場合には、図９（ｂ）に示す第２の補正回路２２０において、図３に示すＮｃｈトランジスター２０４ｂのゲート電極に入力されるＮＯノードのみ、ＮＯ電圧が変化する。図８に示すＰｃｈトランジスター２０４ａにのみ、特性のばらつきが発生した場合についても、同様に、図９（ａ）に示す第１の補正回路２１０において、図８に示すＰｃｈトランジスター２０４ａのゲート電極に入力されるＰＯノードのみ、ＰＯ電圧が変化する。
【００３６】
次に、回路に供給される電源電圧が変化した場合について考える。
【００３７】
図１３（ａ）は、第１の補正回路２１０に供給される電源電圧が変化した場合の電流−電圧特性の変化を示すグラフである。図１３（ａ）に示すように、第１の補正回路２１０に供給される電源電圧が電圧１から電圧２に変化した場合、図９（ａ）に示す補正回路２１０を構成するＰｃｈトランジスター３０１のゲート電極−ソース電極間の電圧差が大きくなる。その結果、図１３（ａ）に示すＰｃｈトランジスターの電流−電圧特性４０３ａが特性４０３ｃに変化して、図１３（ａ）に示すＰＯ電圧が電圧Ａから電圧Ｂに上がり、図９（ａ）に示すＰＯノードから出力される電圧（制御信号）が高くなる。
【００３８】
図１３（ｂ）は、第２の補正回路２２０に供給される電源電圧が変化した場合の電流−電圧特性の変化を示すグラフである。図１３（ｂ）に示すように、第２の補正回路２２０に供給される電源電圧が電圧１から電圧２に変化した場合、図９（ｂ）に示す第２の補正回路２２０を構成する抵抗３０４の両端部の電圧差が大きくなり、図１３（ｂ）に示す抵抗の電流−電圧特性４０４ａが特性４０４ｂに変化する。また、Ｎｃｈトランジスター３０３の電流−電圧特性４０３ａは特性４０３ｃに変化する。その結果、図９（ｂ）に示すＮＯノードから出力される電圧（制御信号）を電源電圧に依存しないようにすることが可能となり、例えば、ＮＯ出力電圧を、電源電圧に依存せず、ほぼ一定の電圧Ｃにすることも可能である。
【００３９】
図１４（ａ）および図１４（ｂ）は、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０の出力電圧と電源電圧との関係（出力電圧の電源電圧依存特性）をそれぞれ示すグラフである。
【００４０】
上述したように、図８に示すＮＯノードおよびＰＯノードの電位が一定である場合には、遅延回路２００に供給される電源電圧が高くなると遅延時間が短縮されるが、図１４（ａ）および図１４（ｂ）に示すような電源電圧依存特性を有する第１の補正回路２１０および第２の補正回路２２０によれば、図８に示す遅延回路２２０において、図１４（ａ）および図１４（ｂ）に示すＰＯ出力電圧およびＮＯ出力電圧が遅延時間を延ばすように変化するため、それぞれの遅延時間を短縮する作用、および延ばす作用が相殺されて、遅延時間を一定にすることが可能となる。
【００４１】
以上説明したように、図８に示す遅延回路２００において、図９（ａ）および図９（ｂ）に示すような第１の補正回路２１０および第２の補正回路２２０を設けることによって、周囲温度、電源電圧、半導体集積回路の製造時におけるプロセスばらつき等に起因する遅延時間のばらつきを抑えるか、または、周囲温度、電源電圧、プロセスばらつき等に対する遅延時間の依存性を自由にコントロールすることができる。
【００４２】
【発明が解決しようとする課題】
上述したように、第１の補正回路２１０および第２の補正回路２２０を設けた従来の遅延回路２２０によれば、遅延時間のばらつきを抑えるか、または周囲温度、電源電圧、プロセスばらつき等に対する遅延時間の依存性をコントロールすることが可能である。
【００４３】
しかしながら、実際の半導体プロセスで作製される抵抗についても、温度依存特性が存在している。例えば、拡散抵抗は正の温度依存特性を有しており、ポリシリコン抵抗は負の温度依存特性を有している。抵抗が温度依存特性を有する場合、例えば、図１２に示す電流−電圧特性において周囲温度が低温になったときに抵抗値が下がる場合には、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０のＰＯノードおよびＮＯノードから出力される電圧は、必ずしも遅延回路２００を構成するトランジスターの特性変化を補正する方向に変化するわけではない。その結果、遅延回路２００における遅延時間のばらつきを抑えるか、またはコントロールすることができなくなる。
【００４４】
また、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０では、プロセスばらつきによって抵抗値がばらつく場合、例えば、図１５（ａ）に示すように第１の補正回路２１０において抵抗３０２の電流−電圧特性４０２ａが特性４０２ｂに変化した場合、そのＰＯ出力電圧は図１５（ａ）に示す電圧Ａから電圧Ｂに変化する。また、図１５（ｂ）に示すように第２の補正回路２２０において抵抗３０４の電流−電圧特性４０４ａが特性４０２ｃに変化した場合、そのＮＯ出力電圧は図１５（ｂ）に示す電圧Ｃから電圧Ｄに変化する。
【００４５】
これらのＰＯ出力電圧ＢおよびＮＯ出力電圧Ｄが図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂのそれぞれの閾値電圧を超えない場合には、遅延回路として動作しないことが考えられる。従って、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０では、抵抗値のばらつき方によって、そのＰＯ出力電圧およびＮＯ出力電圧が図８に示すＰｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂの閾値以下の電圧になるというおそれがある。
【００４６】
さらに、実際の使用時において、図９（ａ）および図９（ｂ）に示す第１の補正回路２１０および第２の補正回路２２０では、定常的に電源端子ＶＣＣ−接地端子ＧＮＤ間に貫通電流が流れる。
【００４７】
これを防ぐため、スタンバイ機能を有する半導体記憶装置等において、例えばそのスタンバイ機能を解除する信号（ＣＥＢ信号）を設けて、ＣＥＢ信号がＧＮＤレベル（Ｌレベル）のときにスタンバイ解除状態、ＶＣＣレベル（Ｈレベル）のときにスタンバイ状態とすることが考えられる。
【００４８】
図１６は、図８に示す第１の補正回路２１０および第２の補正回路２２０に対してＣＥＢ信号を入力するように構成した補正回路システム２３０を示す回路図である。この回路構成については、特開平７―３８３９４号公報に開示されている。
【００４９】
この補正回路システム２３０では、第１の補正回路２１０を構成するＰｃｈトランジスター３０１のゲート電極にＣＥＢ信号が入力され、第２の補正回路２２０を構成するＮｃｈトランジスター３０３のゲート電極にＣＥＢ信号をインバーター回路３０５によって反転した信号が入力されている。
【００５０】
この補正回路システム２３０では、例えば、ＣＥＢ信号がＨレベルからＬレベルへと遷移してスタンバイ状態からスタンバイ解除状態へと遷移した場合に、図１６に示すＰＯノードはＧＮＤレベルから図１０（ａ）に示すＰＯ出力電圧へ遷移する。このように電圧が遷移する場合、図１６に示すＰＯノードの電位がＧＮＤレベルのときには図１０（ａ）にｃで示す電流となり、図１０（ａ）に示すＰＯ出力電圧になるまで、図１０（ａ）に示すｃ電流からａ電流へと遷移しながら、図１６に示すＰＯノードに接続される負荷を充電する。この図１０（ａ）に示すｃ電流からａ電流への遷移は、図１６に示すＰｃｈトランジスター３０１の飽和領域動作特性による。そのため、図１０（ａ）に示すｃ電流とａ電流は、ほぼ同じ電流となる。
【００５１】
同様に、図１６に示すＮＯノード電位はＶＣＣレベルから図１０（ｂ）に示すＮＯ出力電圧へと遷移する。このように電圧が遷移する場合、図１０（ｂ）に示すｄ電流からｂ電流へと遷移しながら、図１６に示すＮＯノードに接続される負荷を充電する。この図１０（ｂ）に示すｄ電流からｂ電流への遷移は、図１６に示すＮｃｈトランジスター３０３の飽和領域動作特性による。そのため、図１０（ｂ）に示すｄ電流とｂ電流とは、ほぼ同じ電流となる。
【００５２】
また、図１６に示す補正回路システム２３０においては、ＣＥＢ信号がＧＮＤレベルの期間、電源端子ＶＣＣ−接地端子ＧＮＤ間に貫通電流が流れる。この電流は、図１０に示すａ電流およびｂ電流である。半導体記憶装置等では、一般に、全体の消費電流低減を図るため、このような貫通電流を抑えるように抵抗およびトランジスター能力の調整が行われる。
【００５３】
しかしながら、例えば、図１６に示すＰＯノードおよびＮＯノードの駆動負荷が大きい場合、上述したような貫通電流を減らすと、ＣＥＢ信号がＨレベルからＬレベルへと遷移したスタンバイ解除状態において、図１０（ａ）に示すＧＮＤレベルからＰＯ出力電圧になるまでの時間、および図１０（ｂ）に示すＶＣＣレベルからＮＯ出力電圧になるまでの時間が長くなることがある。これは、図１６に示すＰｃｈトランジスター３０１とＮｃｈトランジスター３０３の飽和領域電流によって制限されるためである。図１６に示す補正回路システム２３０は、図１０（ａ）に示すＰＯ出力電圧および図１０（ｂ）に示すＮＯ出力電圧になって初めて、その補正効果を発揮するので、その電圧になるまでの時間が長くなると、スタンバイ解除状態から図１０（ａ）に示すＰＯ出力電圧および図１０（ｂ）に示すＮＯ出力電圧になるまで、補正回路システム２３０を使用することができず、その結果、この補正回路システム２３０を利用した遅延回路を使用することができないということになる。
【００５４】
従来においては、スタンバイ解除状態から、なるべく早く遅延回路を使用したい場合には、図１０（ａ）に示すａ電流および図１０（ｂ）に示すｂ電流を増加させ、図１６に示すＰｃｈトランジスター３０１およびＮｃｈトランジスター３０３の飽和領域電流自体を多くするという手法が用いられていた。これによって、図１０（ａ）に示すｃ電流−ａ電流、および図１０（ｂ）に示すｄ電流−ｂ電流を増加させて、ＰＯ出力電圧およびＮＯ出力電圧になるまでの時間を早くすることができる。しかしながら、この手法では、図１６に示す補正回路システム２３０を用いた半導体記憶装置全体において、消費電流の低減化を妨げる要因となっていた。
【００５５】
本発明は、上述したような課題を解決するためになされたものであり、抵抗の温度依存特性による遅延時間のばらつきをコントロールし、抵抗のプロセスばらつきによって遅延回路が動作しないことを防ぎ、さらに、スタンバイ機能を有する場合に、スタンバイ解除時に補正回路からの出力電圧を高速に所望の電圧に遷移させることができる補正回路、遅延回路およびリングオシレータ回路を提供することを目的とする。
【００５６】
【課題を解決するための手段】
本発明の補正回路は、半導体集積回路を構成するトランジスターの特性変動を補正するための制御信号を生成する補正回路において、入力される電圧を所定の電位だけ下げて出力する定電圧低下素子と、所定のゲート電圧が入力され、制御信号の特性を決定する電圧を出力するトランジスターと、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子が直列に接続された抵抗部とが、電源端子と接地端子との間に、この順に、または逆の順に直列に接続されており、該トランジスターと該抵抗部との接続点から制御信号を出力し、そのことにより上記目的が達成される。
【００５７】
好ましくは、前記トランジスターと、他の定電圧低下素子とが並列に接続されている。
【００５８】
好ましくは、前記定電圧低下素子および他の定電圧低下素子は、順方向にバイアスされるダイオード、またはダイオード接続されたトランジスターによって構成されている。
【００５９】
好ましくは、前記抵抗部は、多結晶シリコンからなる抵抗素子と、不純物が導入された拡散抵抗素子とによって構成されている。
【００６０】
好ましくは、前記定電圧低下素子と電源端子との間もしくは該定電圧低下素子と接地端子との間、または、該定電圧低下素子と前記トランジスターとの間に、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子が直列に接続されている。
【００６１】
好ましくは、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターと該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６２】
好ましくは、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＰチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６３】
好ましくは、前記スイッチ素子がＰチャネル型トランジスターであり、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＰチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６４】
好ましくは、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターと該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６５】
好ましくは、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＮチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６６】
好ましくは、前記スイッチ素子がＮチャネル型トランジスターであり、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＮチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する。
【００６７】
本発明の遅延回路は、Ｐチャネル型トランジスターとＮチャネル型トランジスターとが直列に接続された論理反転回路と、該論理反転回路と電源端子との間に直列に接続されたＰチャネル型スイッチトランジスターおよび該論理反転回路と接地端子との間に直列に接続されたＮチャネル型スイッチトランジスターの少なくとも一方とを備えるインバータ回路が１段もしくは多段直列接続された直列接続部、請求項６〜請求項８のいずれかに記載の補正回路によって構成される第１の補正回路、並びに請求項９〜請求項１１のいずれかに記載の補正回路によって構成される第２の補正回路を有し、該Ｐチャネル型スイッチトランジスターのゲート電極に該第１の補正回路から制御信号が供給され、該Ｎチャネル型スイッチトランジスターのゲート電極に該第２の補正回路から制御信号が供給され、そのことにより上記目的が達成される。
【００６８】
本発明のリングオシレータ回路は、Ｐチャネル型トランジスターとＮチャネル型トランジスターとが直列に接続された論理反転回路と、該論理反転回路と電源端子との間に接続されたＰチャネル型スイッチトランジスターおよび該論理反転回路と接地端子との間に接続されたＮチャネル型スイッチトランジスターの少なくとも一方とを備えるインバータ回路が奇数段直列接続され、最終段のインバーター回路の出力部が初段のインバーター回路の入力部に帰還直列接続された帰還直列接続部、請求項６〜請求項８のいずれかに記載の補正回路によって構成される第１の補正回路、並びに請求項９〜請求項１１のいずれかに記載の補正回路によって構成される第２の補正回路を有し、該Ｐチャネル型スイッチトランジスターのゲート電極に該第１の補正回路から制御信号が供給され、該Ｎチャネル型スイッチトランジスターのゲート電極に該第２の補正回路から制御信号が供給され、そのことにより上記目的が達成される。
【００６９】
以下に、本発明の作用について説明する。
【００７０】
本発明にあっては、製造上の条件、電源電圧・温度等の物理的条件に起因するトランジスター特性の変動を補正するための制御信号を生成する補正回路において、抵抗の温度依存特性による遅延時間のばらつきをコントロールするために、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子、例えば正の温度係数を有する抵抗と負の温度係数を有する抵抗を直列に接続して、所望の温度依存特性を有する抵抗部を作製する。
【００７１】
また、抵抗のプロセスばらつきによって遅延回路が動作しないことを防止するために、補正回路の出力電圧の特性を決定する素子である、所定のゲート電圧が入力されるトランジスターと直列に、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる定電圧低下素子を接続して、補正回路から出力される上限電圧および下限電圧を制御する。
【００７２】
さらに、スタンバイ機能を有する場合に、スタンバイ解除時に、補正回路からの出力電圧を高速に所望の電圧に遷移させるために、所望の電圧に遷移中に影響を及ぼすように、所定のゲート電圧が入力されるトランジスターと並列に、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる他の定電圧低下素子を接続する。補正回路の出力電圧が所望の電圧に遷移中は、ほぼ、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる定電圧低下素子によって補正電圧特性が決定されるため、所定のゲート電圧が入力されるトランジスターの飽和電流特性によらず、高速に補正回路の出力負荷を充電することができる。
【００７３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００７４】
図１は、本発明の一実施形態である遅延回路４０の構成を示す回路図である。
【００７５】
この遅延回路４０は、図８に示す従来の遅延回路２００における、第１の補正回路２１０および第２の補正回路２２０の代りに、第１の補正回路１０および第２の補正回路２０が設けられている。そして、インバーター回路２０５ａを構成するＰｃｈトランジスター２０４ａのゲート電極に第１の補正回路１０で生成された電圧（制御信号）が供給され、インバーター回路２０５ｂを構成するＮｃｈトランジスター２０４ｂのゲート電極に第２の補正回路２０で生成された電圧（制御信号）が供給されるようになっている。
【００７６】
図２は、本発明の一実施形態である補正回路システム３０の構成を示す回路図である。
【００７７】
この補正回路システム３０は、図１５に示す従来の補正回路システム２３０における、第１の補正回路２１０および第２の補正回路２２０の代りに、第１の補正回路１０および第２の補正回路２０が設けられている。
【００７８】
第１の補正回路１０は、電源端子と接地端子との間に、複数のトランジスター１ａ〜１ｅによって構成されるトランジスター部１と、２種類の抵抗２ａおよび２ｂによって構成される抵抗部２とがこの順に直列に接続されており、トランジスター部１と抵抗部２との接続部（ＰＯノード）から電圧（制御信号）ＰＯが出力されるようになっている。
【００７９】
第１の補正回路１０のトランジスター部１は、第１のトランジスター部６と第２のトランジスター部７とを有している。第１のトランジスター部６は、ゲート電極とドレイン電極とが接続（ダイオード接続）されたＰｃｈトランジスター１ｂと、このＰｃｈトランジスター１ｂと直列に接続されて、ゲート電圧が所定の電位ＧＮＤに接続されたＰｃｈトランジスター１ｃとを有している。このＰｃｈトランジスター１ｃは、制御信号の特性を決定する素子として機能し、Ｐｃｈトランジスター１ｂは、定電圧低下素子として機能する。
【００８０】
また、第２のトランジスター部７は、第１のトランジスター部６と共用のＰｃｈトランジスター１ｂと、このＰｃｈトランジスター１ｂと直列に接続され、ダイオード接続されたＰｃｈトランジスター１ｄと、このＰｃｈトランジスター１ｄと直列に接続され、ダイオード接続されたＰｃｈトランジスター１ｅとを有している。第２のトランジスター部７を構成するＰｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅは、第１のトランジスター部６を構成するＰｃｈトランジスター１ｃとは並列に接続されている。このＰｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅは、他の定電圧低下素子として機能する。
【００８１】
さらに、Ｐｃｈトランジスター１ｂと電源端子との間には、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子としてＰｃｈトランジスター１ａが直列に接続されている。Ｐｃｈトランジスター１ａのゲート電極には、スタンバイ解除状態のときにＧＮＤレベル（Ｌレベル）、スタンバイ状態のときにＶＣＣレベル（Ｈレベル）となるＣＥＢ信号が入力されている。これによって、スタンバイ状態のときに電源端子から接地端子に流れる貫通電流を遮断することができる。
【００８２】
第１の補正回路１０の抵抗部２は、抵抗２ａおよび抵抗２ｂが直列に接続されている。抵抗２ａは抵抗値の温度依存特性（温度係数）が負の特性を有する抵抗であり、抵抗２ｂは温度係数が正の特性を有する抵抗である。温度係数が負の特性を有する抵抗としては、例えばポリシリコン抵抗等が挙げられる。また、温度係数が正の特性を有する抵抗としては、例えば拡散抵抗等が挙げられる。
【００８３】
このように、正の温度依存特性を有する抵抗２ａと負の温度依存特性を有する抵抗２ｂとを直列に接続することによって、所望の温度依存特性を有する抵抗を作製することができる。例えば、温度依存特性が無い抵抗を作製することも可能である。図２に示す抵抗部２のような構成とすることによって、第１の補正回路１０において、抵抗の温度依存特性が出力電圧に与える影響をコントロールすることが可能になる
第２の補正回路２０は、電源端子と接地端子との間に、２種類の抵抗４ａおよび４ｂによって構成される抵抗部４と、複数のトランジスター３ａ〜３ｅによって構成されるトランジスター部３とがこの順に直列に接続されており、トランジスター部３と抵抗部４との接続部（ＮＯノード）から電圧（制御信号）ＮＯが出力されるようになっている。
【００８４】
第２の補正回路２０のトランジスター部３は、第１のトランジスター部８と第２のトランジスター部９とを有している。第１のトランジスター部８は、ゲート電極とドレイン電極とが接続（ダイオード接続）されたＮｃｈトランジスター３ｂと、このＮｃｈトランジスター３ｂと直列に接続されて、ゲート電圧が所定の電位ＶＣＣに接続されたＮｃｈトランジスター３ｃとを有している。このＮｃｈトランジスター３ｃは、制御信号の特性を決定する素子として機能し、Ｎｃｈトランジスター３ｂは、定電圧低下素子として機能する。
【００８５】
また、第２のトランジスター部９は、第１のトランジスター部８と共用のＮｃｈトランジスター３ｂと、このＮｃｈトランジスター３ｂと直列に接続され、ダイオード接続されたＮｃｈトランジスター３ｄと、このＮｃｈトランジスター３ｄと直列に接続され、ダイオード接続されたＮｃｈトランジスター３ｅとを有している。第２のトランジスター部９を構成するＮｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅは、第１のトランジスター部８を構成するＮｃｈトランジスター３ｃとは並列に接続されている。このＮｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅは、他の定電圧低下素子として機能する。
【００８６】
さらに、Ｎｃｈトランジスター３ｂと接地端子との間には、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子として、Ｎｃｈトランジスター３ａが直列に接続されている。Ｎｃｈトランジスター３ａのゲート電極には、スタンバイ解除状態のときにＧＮＤレベル（Ｌレベル）、スタンバイ状態のときにＶＣＣレベル（Ｈレベル）となるＣＥＢ信号をインバーター回路５によって反転させた信号が入力されている。これによって、スタンバイ状態のときに電源端子から接地端子に流れる貫通電流を遮断することができる。
【００８７】
第２の補正回路２０の抵抗部４は、抵抗４ａおよび４ｂが直列に接続されている。抵抗４ａは抵抗値の温度係数が負の特性を有する抵抗であり、抵抗４ｂは温度係数が正の特性を有する抵抗である。
【００８８】
このように正の温度依存特性を有する抵抗４ａと負の温度依存特性を有する抵抗４ｂとを直列に接続することによって、所望の温度依存特性を有する抵抗を作製することができる。例えば、温度依存特性が無い抵抗を作製することも可能である。図２に示す抵抗部４のような構成とすることによって、第２の補正回路２０において、抵抗の温度依存特性が出力電圧に与える影響をコントロールすることが可能になる。
【００８９】
次に、このように構成された本実施形態の補正回路システム３０における、第１の補正回路２０および第２の補正回路２０の動作について説明する。第１の補正回路１０および第２の補正回路２０の出力電圧は、それぞれ、トランジスター部１および３の電流―電圧特性と、抵抗部２および４の電流―電圧特性とによって決定される。
【００９０】
図３（ａ）は、第１の補正回路１０を構成するトランジスター部１および抵抗部２の電流−電圧特性を示すグラフであり、図３（ｂ）は、第２の補正回路２０を構成するトランジスター部３および抵抗部４の電流−電圧特性を示すグラフである。
【００９１】
図３（ａ）に示すトランジスター部１の電流−電圧特性において、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は０となる。縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。また、抵抗部２の電流−電圧特性において、横軸は、抵抗の両端部の電圧差（ＰＯ電圧）を示し、ＰＯ電圧がＧＮＤの場合には抵抗の両端部の電圧差は０となり、ＰＯ電圧がＶＣＣの場合には抵抗の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となる。また、縦軸は、抵抗部２に流れる電流を示す。
【００９２】
また、図３（ｂ）に示すトランジスター部３の電流−電圧特性において、横軸は、あるゲート電圧におけるソース電極とドレイン電極との間の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合にはソース電極とドレイン電極との間の電圧差は０となり、ＮＯ電圧がＶＣＣの場合にはソース電極とドレイン電極との間の電圧差は（ＶＣＣ−ＧＮＤ）となる。縦軸は、ソース電極とドレイン電極との間に流れる電流を示す。また、抵抗部４の電流−電圧特性において、横軸は、抵抗の両端部の電圧差（ＮＯ電圧）を示し、ＮＯ電圧がＧＮＤの場合には抵抗の両端部の電圧差は（ＶＣＣ−ＧＮＤ）となり、ＰＯ電圧がＶＣＣの場合には抵抗の両端部の電圧差は０となる。また、縦軸は、抵抗部４に流れる電流を示す。
【００９３】
図３（ａ）および図３（ｂ）に示す特性６１および特性６３は、それぞれ、第１の補正回路１０および第２の補正回路２０を構成するトランジスター部１およびトランジスター部３の電流−電圧特性を示し、特性６２および特性６４は、それぞれ、第１の補正回路１０および第２の補正回路２０を構成する抵抗部２および定後部４の電流−電圧特性を示す。また、特性６７は、第１の補正回路１０において第２のトランジスター部７を構成する、ダイオード接続されたＰｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅの直列接続部における電流−電圧特性を示し、特性６９は、第２の補正回路２０において第２のトランジスター部９を構成する、ダイオード接続されたＮｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの直列接続部における電流−電圧特性を示す。さらに、特性６１ｂおよび特性６３ｂは、それぞれ、第１の補正回路１０および第２の補正回路２０を構成する、ダイオード接続されたＰｃｈトランジスター１ｂおよびＮｃｈトランジスター３ｂの単体での電流−電圧特性を示す。
【００９４】
第１の補正回路１０においては、トランジスター部１と抵抗部２とが直列に接続されているため、図３（ａ）に示すトランジスター部１の電流―電圧特性６１と抵抗部２の電流―電圧特性６２との交点１０が、第１の補正回路１０からの出力電圧Ｅおよび出力電流となる。また、第２の補正回路２０においては、トランジスター部３と抵抗部４とが直列に接続されているため、図３（ｂ）に示すトランジスター部３の電流―電圧特性６３と抵抗部４の電流―電圧特性６４との交点１２が、第２の補正回路２０からの出力電圧Ｆおよび出力電流となる。また、図３（ａ）および図３（ｂ）には、比較のために、それぞれ、図９（ａ）および図９（ｂ）に示す従来の第１の補正回路２１０および第２の補正回路２２０から同一の電圧ＥおよびＦが出力される場合について、トランジスター３０１の電流−電圧特性４０１およびトランジスター３０３の電流−電圧特性４０３を示している。
【００９５】
第１の補正回路１０においては、Ｐｃｈトランジスター１ｂのゲート電極とドレイン電極とが同一ノードである（ダイオード接続されている）ため、図２に示すＰＯノードからの出力電圧に対して、Ｐｃｈトランジスター１ｂの閾値電圧分だけ電圧制限がかかる。従って、第１の補正回路１０を構成するトランジスター部１の最大電圧は、Ｐｃｈトランジスター１ｂの電流−電圧特性６１ｂによって制限され、図３（ａ）に示す電圧４となる。この場合、例えば、第１の補正回路１０を構成する抵抗部２の抵抗値がばらついて、例えば図３（ａ）に示す抵抗部２の電流−電圧特性６２が「α」方向にばらついても、図２に示すＰＯノードから図３（ａ）に４で示す電圧以下の出力電圧が得られる。図２に示すＰＯノードから出力される電圧は、図１に示す遅延回路４０において、Ｐｃｈトランジスター２０４ａのゲート電極に入力される。その電圧が図３（ａ）に４で示す電圧以下であり、図１に示すＰｃｈトランジスター２０４ａの閾値電圧を超えるため、Ｐｃｈトランジスター２０４ａがＯＦＦ状態になることはない。
【００９６】
第２の補正回路２０についても、同様に、Ｎｃｈトランジスター３ｂのゲート電極とドレイン電極とが同一ノードである（ダイオード接続されている）ため、図２に示すＮＯノードからの出力電圧に対して、Ｎｃｈトランジスター３ｂの閾値電圧分だけ電圧制限がかかる。従って、第２の補正回路２０を構成するトランジスター部３の最小電圧は、Ｎｃｈトランジスター３ｂの電流−電圧特性６３ｂによって制限され、図３（ｂ）に示す電圧８となる。この場合、例えば、第２の補正回路２０を構成する抵抗部４の抵抗値がばらついて、例えば図３（ｂ）に示す抵抗部４の電流−電圧特性６４が「β」方向にばらついても、図２に示すＮＯノードから図３（ｂ）に８で示す電圧以上の出力電圧が得られる。図２に示すＮＯノードから出力される電圧は、図１に示す遅延回路４０のＮｃｈトランジスター２０４ｂのゲート電極に入力される。その電圧が図３（ｂ）に８で示す電圧以上であり、図１に示すＮｃｈトランジスター２０４ｂの閾値電圧を超えるため、Ｎｃｈトランジスター２０４ｂがＯＦＦ状態になることはない。
【００９７】
従って、本実施形態によれば、補正回路システム３０を構成する抵抗の特性がばらついても、ＰＯノードから出力される電圧がＰｃｈトランジスター２０４ａの閾値電圧を超え、ＮＯノードから出力される電圧がＮｃｈトランジスター２０４ｂが閾値電圧を超えるため、Ｐｃｈトランジスター２０４ａおよびＮｃｈトランジスター２０４ｂがＯＦＦ状態になることはなく、遅延回路４０を動作させることができる。
【００９８】
また、上述したように、図９（ａ）に示す従来の第１の補正回路２１０においては、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＰＯノードから負荷を充電する電流は、図３（ａ）に示す電流−電圧特性４０１における飽和電流領域９から１０へと遷移する。
【００９９】
一方、本実施形態の第１の補正回路１０においては、図２に示す第２のトランジスター部７を構成する、ダイオード接続されたＰｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅの直列接続部における電流−電圧特性は、図３（ａ）に特性６７で示すように、Ｐｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄおよびＰｃｈトランジスター１ｅの各閾値電圧が３段分だけ電源電圧ＶＣＣから低下した特性を示す。この第２のトランジスター部７は、第１のトランジスター部６と並列に接続されているため、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＰＯノードから負荷を充電する電流は、図３（ａ）に示す電流−電圧曲線６１における１→２→３と遷移する。
【０１００】
このように、第１の補正回路１０において図３（ａ）に示す１→２→３と遷移する電流によるＰＯノードから負荷への充電は、従来の第１の補正回路２１０において図３（ａ）に示す９から１０へと遷移する電流の充電時間と比較して、明らかに高速に充電することができる。また、第１の補正回路１０では、図９（ａ）に示す従来の第１の補正回路２１０と同程度の充電時間で良いのであれば、１→２→３と遷移する電流を少なくすることができ、従来の第１の補正回路２１０のように飽和領域電流を多くする必要が無いため、図３（ａ）に示すＥ電圧出力時に電源端子から接地端子に流れる貫通電流を低減することが可能となる。
【０１０１】
また、図９（ｂ）に示す従来の第２の補正回路２２０についても、同様に、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＮＯノードから負荷を充電する電流は、図３（ｂ）に示す電流−電圧特性４０３における飽和電流領域１１から１２へと遷移する。
【０１０２】
一方、本実施形態の第２の補正回路２０においては、図２に示す第２のトランジスター部９を構成する、ダイオード接続されたＮｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの直列接続部における電流−電圧特性は、図３（ｂ）に特性６９で示すように、Ｎｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの各閾値電圧が３段分だけ電源電圧ＧＮＤから高くなった特性を示す。この第２のトランジスター部９は、第１のトランジスター部８と並列に接続されているため、スタンバイ状態を解除した状態から出力電圧へと遷移するときに、ＮＯノードから負荷を充電する電流は、図３（ｂ）に示す電流−電圧曲線６３における５→６→７と遷移する。
【０１０３】
このように、第２の補正回路２０において図３（ｂ）に示す５→６→７と遷移する電流によるＮＯノードから負荷への充電は、従来の第２の補正回路２２０において図３（ｂ）に示す１１から１２へと遷移する電流の充電時間と比較して、明らかに高速に充電することができる。従って、本実施形態において、第２の補正回路２０では、図９（ｂ）に示す従来の第２の補正回路２２０と同程度の充電時間で良いのであれば、５→６→７と遷移する電流を少なくすることができ、従来の補正回路２２０のように飽和領域電流を多くする必要が無いため、図３（ｂ）に示すＦ電圧出力時に電源端子から接地端子に流れる貫通電流を低減することが可能となる。
【０１０４】
従って、本実施形態の第１の補正回路１０および第２の補正回路２０によれば、従来の補正回路２１０および２２０に比べて、スタンバイ解除時に補正回路の出力負荷を高速に充電することができ、また、回路動作電流の低減化を図ることができる。
【０１０５】
本実施形態の第１の補正回路１０および第２の補正回路２０において、その出力電圧は、トランジスター部１およびトランジスター部３の電流―電圧特性と抵抗部２および抵抗部４の電流―電圧特性とによって決定されるため、周囲温度のばらつき、製造工程におけるプロセスのばらつき、電源電圧の変化などによるトランジスタの特性変動が生じても、従来の補正回路と同様に、遅延時間のばらつきを抑えるように制御することができる。
【０１０６】
上記実施形態において、図２に示すソース電極とゲート電極とが同一ノードとされている（ダイオード接続された）Ｐｃｈトランジスター１ｂ、Ｐｃｈトランジスター１ｄ、Ｐｃｈトランジスター１ｅ、Ｎｃｈトランジスター３ｂ、Ｎｃｈトランジスター３ｄおよびＮｃｈトランジスター３ｅの代りに、順方向にバイアスされたダイオードを用いてもよい。
【０１０７】
図４は、本発明の他の実施形態である補正回路システム３１の構成を示す回路図である。ここでは、スタンバイ状態を解除した状態から出力電圧へ遷移するときに、高速性を要求されない場合について説明する。
【０１０８】
この補正回路システム３１は、図２に示す実施形態１の補正回路システム３０における、第１の補正回路１０および第２の補正回路２０において、他の定電圧低下素子を構成する、Ｐｃｈトランジスター１ａとＰｃｈトランジスター１ｂとの直列接続部、およびＮｃｈトランジスター３ａとＮｃｈトランジスター３ｂとの直列接続部が設けられていない。
【０１０９】
第１の補正回路１０は、電源端子と接地端子との間に、複数のトランジスター１ａ〜１ｃと、２種類の抵抗２ａおよび２ｂによって構成される抵抗部２とがこの順に直列に接続されており、トランジスター１ｃと抵抗部２との接続部（ＰＯノード）から電圧（制御信号）ＰＯが出力されるようになっている。
【０１１０】
この補正回路システム３１は、スタンバイ状態を解除した状態から出力電圧へ遷移するときに、高速性を要求されないため、第１の補正回路１０には実施形態１のような第２のトランジスター部７が設けられておらず、電源端子から、スイッチ素子としてのＰｃｈトランジスター１ａ、ゲート電極とドレイン電極とが接続（ダイオード接続）されて定電圧低下素子として機能するＰｃｈトランジスター１ｂ、およびゲート電圧が所定の電位ＧＮＤに接続されて制御信号の特性を決定する素子として機能するＰｃｈトランジスター１ｃがこの順に直列に接続されている。また、本実施形態２において第１の補正回路１０を構成する抵抗部２は、実施形態１において第１の補正回路１０を構成する抵抗部２と同様である。
【０１１１】
同様に、第２の補正回路２０には実施形態１のような第２のトランジスター部９が設けられておらず、接地端子から、スイッチ素子としてのＮｃｈトランジスター３ａ、ゲート電極とドレイン電極とが接続（ダイオード接続）されたＮｃｈトランジスター３ｂ、およびゲート電圧が所定の電位ＶＣＣに接続されたＮｃｈトランジスター３ｃがこの順に直列に接続されている。また、本実施形態２において第２の補正回路２０を構成する抵抗部２は、実施形態１において第１の補正回路１０を構成する抵抗部４と同様である。
【０１１２】
上記実施形態において、図４に示すＰｃｈトランジスター１ａの代わりに、Ｐｃｈトランジスター１ｃにスタンバイ解除信号ＣＥＢを入力して、Ｐｃｈトランジスター１ａを省略してもよい。また、図４に示すＮｃｈトランジスター３ａの代わりに、Ｎｃｈトランジスター３ｃにスタンバイ解除信号ＣＥＢの反転信号を入力して、Ｎｃｈトランジスター３ａを省略してもよい。また、図４に示すＰｃｈトランジスター１ａとＰｃｈトランジスター１ｂとを入れ替えてもよく、Ｎｃｈトランジスター３ａとＮｃｈトランジスター３ｂとを入れ替えてもよい。
【０１１３】
図５は、本発明の一実施形態であるリングオシレーター回路５０の構成を示す回路図である。
【０１１４】
このリングオシレータ回路５０は、Ｐｃｈトランジスター５１とＮｃｈトランジスター５２とが相補対接続された論理反転回路５３と電源端子との間に接続されたＰｃｈトランジスター５４ａと、論理反転回路５３と接地端子との間に接続されたＮｃｈトランジスター５５ａとを有するインバーター回路５５が奇数段直列に接続され、最終段のインバーター回路の出力部が初段のインバーター回路の入力部に帰還直列接続されると共にインバーター回路５６の入力部に接続されている。
【０１１５】
各インバーター回路５５を構成するＰｃｈトランジスター５４ａのゲート電極には第１の補正回路１０で生成された電圧（制御信号）が供給され、各インバーター回路５５を構成するＮｃｈトランジスター５４ｂのゲート電極には第２の補正回路２０（または第２の補正回路２１）で生成された電圧（制御信号）が供給されるようになっている。
【０１１６】
このリングオシレータ回路５０では、第１の補正回路１０および第２の補正回路２０を用いることによって、電圧、温度、プロセスばらつき等によらず、安定した周波数出力を実現することが可能となる。
【０１１７】
尚、上記各実施形態においては、第１の補正回路と第２の補正回路とを用いて補正回路システムを構成したが、どちらか一方のみによって回路を構成することも可能である。
【０１１８】
【発明の効果】
以上説明したように、本発明によれば、製造上の条件、電源電圧・温度等の物理的条件に起因するトランジスター特性の変動を補正するための制御信号を生成する補正回路において、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子、例えば正の温度係数を有する抵抗と負の温度係数を有する抵抗を直列に接続して、所望の温度依存特性を有する抵抗部を作製することによって、抵抗の温度依存特性による遅延時間のばらつきをコントロールすることができる。
【０１１９】
また、補正回路の出力電圧の特性を決定する素子として機能する、所定のゲート電圧が入力されるトランジスターと、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる定電圧低下素子とを直列に接続して、定電圧低下素子により補正回路から出力される上限電圧および下限電圧を制御することによって、抵抗のプロセスばらつきによって遅延回路が動作しないことを防止することができる。
【０１２０】
さらに、所定のゲート電圧が入力されるトランジスターと、順方向にバイアスされるダイオードまたはダイオード接続されたトランジスターからなる他の定電圧低下素子とを並列に接続することによって、補正回路の出力電圧が所望の電圧に遷移中は、他の定電圧低下素子によって補正電圧特性を決定することができるため、スタンバイ機能を有する場合に、スタンバイ解除時に、補正回路からの出力電圧を高速に所望の電圧に遷移させることができる。
【０１２１】
従って、本発明によれば、電源電圧、温度、プロセスばらつき等によらず、安定した遅延時間を実現することができ、または、それらに対する依存性を任意にコントロールして遅延時間を作成することができる。また、スタンバイ機能付の半導体集積回路において、高速に遅延回路を動作させる場合に、低消費電力化を図ることが可能となる。さらに、チャージポンプ回路等のような昇圧回路に本発明のリングオシレーター回路を使用することによって、最大動作電流を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である遅延回路の構成を示す回路図である。
【図２】本発明の一実施形態である補正回路システムの構成を示す回路図である。
【図３】（ａ）および（ｂ）は、それぞれ、本発明の一実施形態である第１の補正回路および第２の補正回路における電流−電圧特性を示すグラフである。
【図４】本発明の他の実施形態である補正回路システムの構成を示す回路図である。
【図５】本発明の一実施形態であるリングオシレータ回路の構成を示す回路図である。
【図６】従来の遅延回路の構成を示す回路図である。
【図７】遅延時間について説明するためのタイミング図である。
【図８】従来の遅延回路の構成を示す回路図である。
【図９】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路の構成を示す回路図である。
【図１０】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路における電流−電圧特性を示すグラフである。
【図１１】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路において周辺温度を変化させた場合の電流−電圧特性を示すグラフである。
【図１２】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路における周辺温度と出力電圧との関係を示すグラフである。
【図１３】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路において電源電圧を変化させた場合の電流−電圧特性を示すグラフである。
【図１４】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路における電源電圧と出力電圧との関係を示すグラフである。
【図１５】（ａ）および（ｂ）は、それぞれ、従来の第１の補正回路および第２の補正回路において抵抗を変化させた場合の電流−電圧特性を示すグラフである。
【図１６】従来のスタンバイ機能付き補正回路の構成を示す回路図である。
【符号の説明】
１、３ トランジスター部
１ａ Ｐｃｈトランジスター（スイッチ素子）
１ｂ、１ｄ、１ｅ ダイオード接続されたＰｃｈトランジスター（定電圧低下素子）
１ｃ、３０１ ゲート電位が所定の電位に設定されたＰｃｈトランジスター
２、４ 抵抗部
２ａ、４ａ 温度係数が負の特性を有する抵抗
２ｂ、４ｂ 温度係数が正の特性を有する抵抗
２ａ Ｎｃｈトランジスター（スイッチ素子）
３ｂ、３ｄ、３ｅ ダイオード接続されたＮｃｈトランジスター（定電圧低下素子）
３ｃ、３０３ ゲート電位が所定の電位に設定されたＮｃｈトランジスター
５、５５、１０３、２０５ａ、２０５ｂ、３０５ インバーター回路
６、８ 第１のトランジスター部
７、９ 第２のトランジスター部
１０、２１０ 第１の補正回路
２０、２２０ 第２の補正回路
３０、３１、２３０ 補正回路システム
４０、１００、２００ 遅延回路
５０ リングオシレーター回路
５１、５４ａ、１０１、２０１、２０４ａ Ｐｃｈトランジスター
５２、５４ｂ、１０２、２０２、２０４ｂ Ｎｃｈトランジスター
５３、２０３ 論理反転回路
３０２、３０４ 抵抗
Claims (13)
- 半導体集積回路を構成するトランジスターの特性変動を補正するための制御信号を生成する補正回路において、
入力される電圧を所定の電位だけ下げて出力する定電圧低下素子と、所定のゲート電圧が入力され、制御信号の特性を決定する電圧を出力するトランジスターと、抵抗値の温度依存特性が互いに異なる２種類の抵抗素子が直列に接続された抵抗部とが、電源端子と接地端子との間に、この順に、または逆の順に直列に接続されており、該トランジスターと該抵抗部との接続点から制御信号を出力する補正回路。 - 前記トランジスターと、他の定電圧低下素子とが並列に接続されている請求項１に記載の補正回路。
- 前記定電圧低下素子および他の定電圧低下素子は、順方向にバイアスされるダイオード、またはダイオード接続されたトランジスターによって構成されている請求項２に記載の補正回路。
- 前記抵抗部は、多結晶シリコンからなる抵抗素子と、多結晶シリコンに不純物が導入された拡散抵抗素子とによって構成されている請求項１〜請求項３のいずれかに記載の補正回路。
- 前記定電圧低下素子と電源端子との間もしくは該定電圧低下素子と接地端子との間、または、該定電圧低下素子と前記トランジスターとの間に、電源端子と接地端子との間の直流電流経路を遮断するためのスイッチ素子が直列に接続されている請求項１〜請求項４のいずれかに記載の補正回路。
- 前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターと該抵抗部の他方の端部との接続点から制御信号を出力する請求項１に記載の補正回路。
- 前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＰチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する請求項２に記載の補正回路。
- 前記スイッチ素子がＰチャネル型トランジスターであり、前記定電圧低下素子がダイオード接続されたＰチャネル型トランジスターであり、前記トランジスターがゲート電圧として接地電位が入力されるＰチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＰチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が接地端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する請求項５に記載の補正回路。
- 前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターと該抵抗部の他方の端部との接続点から制御信号を出力する請求項１に記載の補正回路。
- 前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＮチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する請求項２に記載の補正回路。
- 前記スイッチ素子がＮチャネル型トランジスターであり、前記定電圧低下素子がダイオード接続されたＮチャネル型トランジスターであり、前記トランジスターがゲート電圧として電源電位が入力されるＮチャネル型トランジスターであり、前記他の定電圧低下素子が２つのダイオード接続されたＮチャネル型トランジスターを直列に接続したものであり、前記抵抗部の一方の端部が電源端子に接続され、該トランジスターおよび該他の定電圧低下素子の並列接続部と該抵抗部の他方の端部との接続点から制御信号を出力する請求項５に記載の補正回路。
- Ｐチャネル型トランジスターとＮチャネル型トランジスターとが直列に接続された論理反転回路と、該論理反転回路と電源端子との間に直列に接続されたＰチャネル型スイッチトランジスターおよび該論理反転回路と接地端子との間に直列に接続されたＮチャネル型スイッチトランジスターの少なくとも一方とを備えるインバータ回路が１段もしくは多段直列接続された直列接続部、請求項６〜請求項８のいずれかに記載の補正回路によって構成される第１の補正回路、並びに請求項９〜請求項１１のいずれかに記載の補正回路によって構成される第２の補正回路を有し、該Ｐチャネル型スイッチトランジスターのゲート電極に該第１の補正回路から制御信号が供給され、該Ｎチャネル型スイッチトランジスターのゲート電極に該第２の補正回路から制御信号が供給される遅延回路。
- Ｐチャネル型トランジスターとＮチャネル型トランジスターとが直列に接続された論理反転回路と、該論理反転回路と電源端子との間に接続されたＰチャネル型スイッチトランジスターおよび該論理反転回路と接地端子との間に接続されたＮチャネル型スイッチトランジスターの少なくとも一方とを備えるインバータ回路が奇数段直列接続され、最終段のインバーター回路の出力部が初段のインバーター回路の入力部に帰還直列接続された帰還直列接続部、請求項６〜請求項８のいずれかに記載の補正回路によって構成される第１の補正回路、並びに請求項９〜請求項１１のいずれかに記載の補正回路によって構成される第２の補正回路を有し、該Ｐチャネル型スイッチトランジスターのゲート電極に該第１の補正回路から制御信号が供給され、該Ｎチャネル型スイッチトランジスターのゲート電極に該第２の補正回路から制御信号が供給されるリングオシレータ回路。
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