CN105869676A - 电压产生电路、调节器电路及半导体存储装置 - Google Patents

电压产生电路、调节器电路及半导体存储装置 Download PDF

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Abstract

本发明涉及电压产生电路、调节器电路及半导体存储装置。该电压产生电路包括：电荷泵电路，进行升压至比电源电压高的高电压；以及输出电压控制电路，以使经升压的上述高电压变成规定目标电压的方式进行控制，上述输出电压控制电路包括至少2个无偏移比较器电路、或至少1个无偏移比较器电路及至少1个差动放大器，上述无偏移比较器电路包括：耦合电容器，输入与上述高电压对应的电压；差动放大器，将来自上述耦合电容器的电压与规定的参考电压进行比较，并将比较结果电压输出至上述电荷泵电路；以及多个开关，分别连接于上述差动放大器，用以消除上述差动放大器的偏移。

Description

电压产生电路、调节器电路及半导体存储装置
技术领域
本发明涉及一种用于例如快闪存储器等半导体存储装置的电压产生电路以及调节器电路、以及包括上述电压产生电路及上述调节器电路的半导体存储装置及半导体装置。
背景技术
图1是表示现有的作为例如快闪存储器的非易失性存储装置的构成的方块图。
在图1中，非易失性存储装置构成为包括：
(1)储存数据的作为例如快闪存储器阵列的存储单元阵列20；
(2)页面缓冲器21，在将来自输入输出缓冲器31的数据，以页面单元(page unit)写入存储单元阵列20，或者以页面单元(page unit)读出来自存储单元阵列的数据，并输出至输入输出缓冲器31时使用；
(3)行解码器22，用以应对指定地址而指定存储单元阵列20的区块及字线；
(4)状态寄存器23，基于来自控制逻辑35的信号，临时储存该非易失性存储装置的状态，并输出至输入输出缓冲器31，产生就绪/忙碌信号(R/B信号)，并输出至R/B信号端子42；
(5)输入输出缓冲器31，临时储存经由输入输出端子41而输入输出的数据；
(6)命令解码器32，对来自输入输出缓冲器31的命令进行解码，并将所解码的命令数据输出至控制逻辑35；
(7)地址缓冲器33，临时储存来自输入输出缓冲器31的指定地址；
(8)电源接通重置电路36，基于外部电源电压VCC，输出重置信号，该重置信号用于在电源接通时重置该半导体芯片的工作；
(9)参考电压产生电路10，基于经由外部电源电压端子44而施加的外部电源电压VCC，产生规定的内部电源电压用参考电压VDDREF及规定的参考电压VREF；
(10)内部电源电压产生电路11，基于参考电压VDDREF产生内部电源电压VDD，并供给至各电路；
(11)高电压及中间电压产生及控制电路12，基于上述参考电压VREF，产生并输出数据写入(编程)及擦除所需的高电压(HV)及中间电压(MV)；以及
(12)控制逻辑35，基于来自命令解码器32的命令数据、经由控制信号端子43而输入的控制信号、或来自电源接通重置电路36的重置信号，对该非易失性存储装置内的各电路(包含参考电压产生电路10、内部电源电压产生电路11以及高电压及中间电压产生及控制电路12、页面缓冲器21、状态寄存器23)进行规定的控制。
如图1所示，在例如快闪存储器等非易失性存储装置中，需要产生高电压(HV)。
图2是表示现有的高电压产生电路的构成的电路图。此外，图3是表示图2的高电压产生电路的工作且表示高电压Vhv和时间的关系图。
例如在图1的NAND型快闪存储器等使用福勒-诺得海姆(FowlerNordheim)穿隧现象的非易失性存储装置中，为了产生比电源电压Vdd高的规定的高电压(HV)，以进行编程(数据写入)及数据擦除，而使用有电荷泵电路102。在图2中，高电压产生电路构成为包括：与门(and gate)101；电荷泵电路102；分压电阻RO、R1，用于将作为输出电压的高电压Vhv分压而获得分压电压Vdiv，以及差动放大器103，用于将分压电阻Vdiv与参考电压Vref进行比较。在此，如图3所示，对应于该差动放大器103的偏移电压值，自差动放大器103输出的致能信号EN是不同的且从参考电压Vref脱离跳脱点(trip point)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2008-178079号公报
[发明欲解决的技术问题]
在图2的高电压产生电路中，存在如下问题。
在图2中，存在的问题如下：比较器包括差动放大器或运算放大器，偏移电压相对于输入电压Vin＝Vref至Vin＝Vref±Voffset为止的跳脱点(trippoint)而产生误差，导致高电压Vhv偏离规定的目标电压Vtarget。假设，当偏移电压Voffset＝36mV(标准偏差的三倍)时，高电压Vhv会偏离目标电压Vtarget约3％(其中，参考电压Vref＝1.2V)。如果发生偏离上述3％，在使用递增步进脉冲编程(ISPP，Increment Step Pulse Program)法的情况下，会增大数据读出干扰，从而增大读出错误。此时，当步进电压Vstep＝103％时，在编程时临界电压分布宽度超过106％，数据读出时电压Vpass自6V偏离为6.18V的情况下，会产生非常差的读出干扰。此外，当读出电压自1.3V偏离-3％而减少0.04V时，每次步进0.025V的情况下，该电压减少需要1步或2步的修整(trimming)处理。
图4A是表示专利文献1中揭示的无偏移比较器电路的构成例的电路图。此外，图4B是表示图4A的无偏移比较器电路的工作的时序图(TimingChart)。
图4A的比较器电路构成为包括：开关124及开关125；取样与保持(sample and hold)用的输入电容器120；作为放大器增益a的放大电路的第一放大器121；作为放大器增益A的第二放大电路的第二放大器122；以及锁存电路(latch circuit)123。开关124连接于比较器电路的输入端子VIN与输入电容器120的一端子之间。开关125连接于接地与输入电容器120的一端子之间。输入电容器120的另一端子连接于第一放大器121的反相输入端子。第一放大器121的非反相输入端子接地。第一放大器121的输出端子经由锁存电路123而连接于比较器电路的输出端子OUT。而且，第一放大器121的输出端子连接于第二放大器122的输入端子。第二放大器122的输出端子经由开关126而连接于第一放大器121的反相输入端子。
第一放大器121的放大器增益a(例如10倍)设定得比第二放大器122的放大器增益A(例如100倍)低。而且，在取样状态下，使用第一放大器121及第二放大器122，在保持及比较状态下仅使用第一放大器121。
开关124及开关126是借助图4B所示的时钟脉冲信号φ1而被控制为接通或断开。开关125是借助图4B所示的时钟脉冲信号φ2而被控制为接通或断开。锁存电路123借助时钟脉冲信号φ2而对第一放大器121的输出端子的电压进行放大及锁存。如图4B所示，时钟脉冲信号φ1的相位与时钟脉冲信号φ2的相位互补。此外，时钟脉冲信号φ1与时钟脉冲信号φ2存在同时变成低电平的期间。因此，存在所有开关124、开关125、开关126同时断开的期间。
如以上说明般，使用有用于与输入信号耦合的输入电容器以及用于向输入侧反馈比较器的输出的反馈回路的无偏移比较器电路，在如专利文献1的A/D转换器的技术领域为众所周知。
图5A是表示将如现有的无偏移比较器电路单纯地应用于图2的电路的高电压产生电路的第一工作模式的电路图，图5B是表示图5A的高电压产生电路的第二工作模式的电路图。此外，图5C是表示图5A及图5B的高电压产生电路的工作且表示分压电压Vdiv和时间的关系图。在图5A及图5B中，高电压产生电路构成为包括或非门101A、电荷泵电路102、差动放大器103、锁存电路L1、开关S1、开关S2、开关S3以及输入电容器Cs。此外，在图5A及图5B中，Sclk为例如100kHz左右的系统时钟脉冲，Pclk为例如20MHz左右的电荷泵用时钟脉冲。此外，在锁存电路L1的两端分别产生致能信号EN及反相致能信号ENB。
在图5A及图5B中，说明如何消除偏移效应。首先，例如如图5A所示，当开关S2接通、开关S1断开且开关S3连接于参考电压Vref时，差动放大器103的反相输入端子电压Vm＝Vref+Voffset。此外，在图5B中，当开关S1接通、开关S2断开且开关S3连接于分压电压Vdiv时，包括反馈回路的差动放大器103以VdiV＝Vref的方式进行控制。
然而，这一类型的比较器电路并不用于控制电荷泵电路。原因是，在各开关S1～开关S3切换至偏移消除位置而消除偏移的期间，比较器电路无法控制电荷泵电路。
图5D是表示图5A及图5B的高电压产生电路的各状态下的工作例且表示高电压Vhv和时间的关系图。
在图5A的工作期间，由于开关S1断开，比较器电路无法反馈分压电压Vdiv，电荷泵电路102根据不反映分压电压Vdiv的锁存状态进行控制。因此，存在如下问题：当锁存电路L1锁存为高电平时，高电压Vhv增大，另一方面，当锁存电路L1锁存为低电平时，高电压Vhv减少，当装置状态变化而负载电流急剧增大时，高电压Vhv有可能急剧减少。
发明内容
本发明的目的在于提供一种与现有技术相比能稳定地工作、且高精度地控制规定的高电压的电压产生电路、调节器电路及包括上述电压产生电路及上述调节器电路的半导体存储装置、以及包括上述电压产生电路及上述调节器电路的半导体装置。
第一发明的电压产生电路是包括电荷泵电路及输出电压控制电路的高电压产生电路，
上述电荷泵电路进行升压至比电源电压高的高电压，
上述输出电压控制电路以经升压的上述高电压变成规定的目标电压的方式进行控制，上述电压产生电路的特征在于：
上述输出电压控制电路包括至少2个无偏移比较器电路、或至少1个无偏移比较器电路及至少1个差动放大器，
其中上述无偏移比较器电路包括：
耦合电容器，输入与上述高电压对应的电压；
差动放大器，将来自上述耦合电容器的电压与规定的参考电压进行比较，并将比较结果电压输出至上述电荷泵电路；以及
多个开关，分别连接于上述差动放大器，用来消除上述差动放大器的偏移。
在上述电压产生电路中，其特征在于，上述输出电压控制电路包括2个无偏移比较器电路，
上述2个无偏移比较器电路构成为，使用至少1个时钟脉冲，并使偏移消除期间与比较器工作期间相互交替地进行工作。
此外，在上述电压产生电路中，其特征在于，上述输出电压控制电路包括至少2个无偏移比较器电路，
上述至少2个无偏移比较器电路构成为，使用至少2个时钟脉冲，使偏移消除期间相互不重叠，且在各无偏移比较器电路中使偏移消除期间与比较器工作期间交替地进行工作。
而且，在上述电压产生电路中，其特征在于，上述输出电压控制电路包括1个无偏移比较器电路及1个差动放大器，
上述无偏移比较器电路构成为，使用至少1个时钟脉冲，使偏移消除期间与比较器工作期间相互交替地进行工作。
此外，在上述电压产生电路中，其特征在于，上述输出电压控制电路包括至少2个无偏移比较器电路及至少1个差动放大器，
上述至少2个无偏移比较器电路构成为，使用至少2个时钟脉冲，使偏移消除期间相互不重叠，且在各无偏移比较器电路中使偏移消除期间与比较器工作期间交替地进行工作。
此外，在上述电压产生电路中，其特征在于还包括分压电路，该分压电路将上述高电压分压成规定的对应的分压电压，并输出至上述输出电压控制电路。
而且，在上述电压产生电路中，其特征在于，上述分压电路将上述高电压分压成规定的对应的第一分压电压及第二分压电压，该第二分压电压低于上述第一分压电压，将上述第一分压电压输出至上述差动放大器，将上述第二分压电压输出至上述无偏移比较器电路。
此外，在上述电压产生电路中，其特征在于，上述分压电路将上述分压电压输出至上述无偏移比较器电路及上述差动放大器，
输入至上述无偏移比较器电路的参考电压高于输入至上述差动放大器的参考电压。
第二发明的调节器电路包括：
降电压电路，使输入电压降压为输出电压；以及
输出电压控制电路，将上述输出电压控制为规定的目标电压；上述调节器电路的特征在于，
上述输出电压控制电路包括至少2个无偏移比较器电路，
其中上述各无偏移比较器电路包括：
耦合电容器，输入与上述输出电压对应的电压；
差动放大器，将来自上述耦合电容器的电压与规定的参考电压进行比较，并将比较结果电压输出至上述降电压电路；以及
多个开关，分别连接于上述差动放大器，用来消除上述差动放大器的偏移。
在上述调节器电路中，其特征在于还包括分压电路，该分压电路将上述输出电压分压成规定的对应的分压电压，并输出至上述输出电压控制电路。
此外，在上述调节器电路中，其特征在于，上述2个无偏移比较器电路构成为，使用至少1个时钟脉冲，并使偏移消除期间与比较器工作期间相互交替地进行工作。
而且，在上述调节器电路中，其特征在于，上述至少2个无偏移比较器电路构成为，使用至少2个时钟脉冲，使偏移消除期间相互不重叠，且在各无偏移比较器电路中使偏移消除期间与比较器工作期间交替地进行工作。
此外，在上述调节器电路中，其特征在于，上述降电压电路包含第一MOS晶体管，该第一MOS晶体管为N通道MOS晶体管或P通道MOS晶体管。
此外，在上述调节器电路中，其特征在于还包括至少1个电平偏移器，上述至少1个电平偏移器对上述比较结果电压进行电压转换，并将经电压转换后的电压施加于上述第一MOS晶体管的栅极。
而且，在上述调节器电路中，其特征在于还包括：至少2个第二MOS晶体管，在上述输入电压与上述输出电压之间分别与上述第一MOS晶体管串联连接,且上述至少2个第二MOS晶体管相互并联地连接；以及
多个电平偏移器，对来自上述至少2个无偏移比较器电路的各比较结果电压进行电压转换，将经电压转换后的各电压分别施加于上述至少2个第二MOS晶体管的栅极。
第三发明的半导体存储装置的特征在于，包括上述电压产生电路。
第四发明的半导体装置的特征在于，包括上述电压产生电路。
第五发明的半导体存储装置的特征在于，包括上述调节器电路。
第六发明的半导体装置的特征在于，包括上述调节器电路。
因此，根据本发明的电压产生电路及调节器电路，与现有技术相比能稳定地工作，且可高精度地控制规定的高电压。
附图说明
图1是表示现有的非易失性存储装置的构成的方块图。
图2是表示现有的高电压产生电路的构成的电路图。
图3是表示图2的高电压产生电路的工作且表示高电压Vhv和时间的关系图。
图4A是表示专利文献1中揭示的无偏移比较器电路的构成例的电路图。
图4B是表示图4A的无偏移比较器电路的工作的时序图。
图5A是表示现有的高电压产生电路的第一工作模式的电路图。
图5B是表示图5A的高电压产生电路的第二工作模式的电路图。
图5C是表示图5A及图5B的高电压产生电路的工作且表示分压电压Vdiv和时间的关系图。
图5D是表示图5A及图5B的高电压产生电路的工作例且表示高电压Vhv和时间的关系图。
图6A是表示本发明的实施方式1的高电压产生电路的构成例的电路图。
图6B是表示图6A的比较器电路3的构成例的电路图。
图7A是表示本发明的实施方式2的高电压产生电路的构成例的电路图。
图7B是表示图7A的比较器电路3A的构成例的电路图。
图7C由图7A的时钟脉冲产生电路51产生的时钟脉冲Cclk1、时钟脉冲CcIk2的时序图。
图8是表示本发明的实施方式3的高电压产生电路的构成例的电路图。
图9是表示本发明的实施方式4的高电压产生电路的构成例的电路图。
图10A是表示本发明的实施方式5的调节器电路的构成例的电路图。
图10B是表示图10A的比较器电路3B的构成例的电路图。
图11A是表示本发明的实施方式6的调节器电路的构成例的电路图。
图11B是表示本发明的实施方式6的变形例的调节器电路的构成例的电路图。
图12是表示本发明的实施方式7的调节器电路的构成例的电路图。
图13是表示本发明的实施方式8的调节器电路的构成例的电路图。
图14A是表示本发明的实施方式9的高电压产生电路的构成例的电路图。
图14B是表示图14A的比较器电路3D的构成例的电路图。
图14C是由图14A的时钟脉冲产生电路51产生的时钟脉冲Cclk1～时钟脉冲Cclk4的时序图。
图15A是表示现有的快闪存储器的晶圆测试处理的一例的流程图。
图15B是表示实施方式的快闪存储器的晶圆测试处理的一例的流程图。
附图符号说明
1、1A、101：与门
2、2A：电荷泵电路
3、3A、3B、3C、3D、3-1、3-2、3A-1、3A-2、3B-1、3B-2、3C-1、3C-2、3D-1、3D-2：比较器电路
4、5：反相器
6：或门
7、7A：分压电路
8、8A：电平偏移器
10：参考电压产生电路
11：内部电源电压产生电路
12：高电压及中间电压产生及控制电路
20：存储单元阵列
21：页面缓冲器
22：行解码器
23：状态寄存器
31：输入输出缓冲器
32：命令解码器
33：地址缓冲器
35：控制逻辑
36：电源接通重置电路
41：输入输出端子
42：R/B信号端子
43：控制信号端子
44：外部电源电压端子
50、51、52：时钟脉冲产生电路
101A：或非门
102：电荷泵电路
103：差动放大器
120、Cs：输入电容器
121：第一放大器
122：第二放大器
123、L1：锁存电路
124、125、126、S1、S2、S3、S1a：开关
a、b：接点
A1、A2：差动放大器
Cclk、Cclk1～Cclk4：时钟脉冲
Co：电容器
EN、EN1、EN2：致能信号
ENB：反相致能信号
Pclk：电荷泵用时钟脉冲
Q1～Q6：MOS晶体管
R0、R1、R1a、r2：电阻
S1、S2、S3、S11、S12：步骤
Sclk：系统时钟脉冲
td：期间
V+、V-：电压
VCC：外部电源电压
Vdd：电源电压
Vdiv：分压电压
VDDREF：内部电源电压用参考电压
VDD：内部电源电压
Vhv：高电压
Vin：输入电压
VIN：输入端子
Vm：反相输入端子电压
Vo：输出电压
Voffset：偏移电压
Vpp：输出电压
VREF、Vref、Vref2：参考电压
Vstep：步进电压
Vtarget：目标电压
φ1、φ2：时钟脉冲信号
具体实施方式
以下，参照附图来说明本发明的实施方式。此外，在以下的各实施方式中，对相同的构成要素附加相同的附图标记。
实施方式1.
图6A是表示本发明的实施方式1的高电压产生电路的构成例的电路图，图6B是表示图6A的比较器电路3的构成例的电路图。在图6A中，高电压产生电路构成为包括与门1、电荷泵电路2、包含分压电阻RO、分压电阻R1的分压电路7、例如为无偏移比较器而构成输出电压控制电路的比较器电路3-1、比较器电路3-2(统称时为附图标记3)、反相器(inverter)4以及时钟脉冲产生电路50。此外，时钟脉冲产生电路50用于后述实施方式而省略图示。
在图6A中，将电荷泵用时钟脉冲Pclk输入至与门1的第一输入端子，将来自各比较器电路3-1及比较器电路3-2的输出电压作为致能信号EN而输入至与门1的第二输入端子。将来自与门1的输出电压输入至电荷泵电路2，电荷泵电路2将电源电压升压至比电源电压Vdd高的高电压Vhv，并予以输出。分压电阻RO、分压电阻R1在它们的各一端串联连接，电阻RO的另一端接地，电阻R1的另一端连接于电荷泵电路2的输出端子。
高电压Vhv经分压电阻RO、分压电阻R1分压之后，将与高电压Vhv对应的分压电压Vdiv输入至各比较器电路3-1及比较器电路3-2的各反相输入端子。此外，将规定的参考电压Vref输入至各比较器电路3-1及比较器电路3-2的非反相输入端子。比较器电路3-1基于来自时钟脉冲产生电路50的时钟脉冲Cclk而工作，对输入至反相输入端子的电压与输入至非反相输入端子的电压进行比较，将作为比较结果信号的输出电压Vo作为致能信号EN而输入至与门1的第二输入端子。此外，借助反相器4将来自时钟脉冲产生电路50的时钟脉冲Cclk反相之后，输入至比较器电路3-2的时钟脉冲端子。比较器电路3-2基于经反相的时钟脉冲Cclk而工作，对输入至反相输入端子的电压与输入至非反相输入端子的电压进行比较，将作为比较结果信号的输出电压Vo作为致能信号EN而输入至与门1的第二输入端子。
在图6B中，比较器电路3构成为包括：差动放大器A1，例如为运算放大器，以规定的电源电压Vdd工作；开关S1～开关S3；以及输入耦合电容器(以下成为输入电容器)Cs，用以使输入信号电容耦合。在图6B中，将输入至比较器电路3的非反相输入端子的电压V+输入至差动放大器A1的非反相输入端子，并连接于开关S3的接点a。此外，将输入至比较器电路3的反相输入端子的电压V-经由开关S3的接点b及共通端子、以及输入电容器Cs而输入至差动放大器A1的反相输入端子。自差动放大器A1输出的输出电压经由开关S2而反馈至反相输入端子，且经由开关S1而作为比较器电路3的输出电压Vo输出。此外，开关S1～开关S3是依据输入至时钟脉冲端子(φ)的时钟脉冲而如以下般被控制为接通或断开。
(A)当比较器比较工作期间＝电荷泵电路2受控制时：开关S1接通，开关S2断开，开关S3切换至接点b侧(分压电压Vdiv)。
(B)当偏移消除期间＝电荷泵电路2不受控制时：开关S1断开，开关S2接通，开关S3切换至接点a侧(参考电压Vref)。
在本实施方式中，特征为包括2个比较器电路3-1、比较器电路3-2，且使上述2个比较器电路3-1、比较器电路3-2交替地工作。当2个比较器电路3-1、比较器电路3-2中的一比较器为偏移消除期间时，另一比较器为比较器工作期间，电荷泵电路2无接缝地(seamless)、不中断地(continuously)被控制。因此，可以解决如上述般在电荷泵的非控制期间高电压Vhv增大或减少的问题。在此，由于2个比较器电路3-1、比较器电路3-2无法完全相同，因此，当分压电压Vdiv非常接近参考电压Vref时有一个输出高另一个输出低的情况，但最多1时钟脉冲的工作期间便能修正，所以没有问题。
如以上所说明，根据本实施方式，包括2个比较器电路3-1、比较器电路3-2，使上述2个比较器电路3-1、比较器电路3-2交替地工作，而使电荷泵电路2工作，因此，可解决电荷泵的非控制期间高电压Vhv增大或减少的问题。因此，与现有技术相比能稳定地工作，且可补偿差动放大器的偏移电压，高精度地控制规定的高电压。
此外，在本实施方式中，使用的是单相时钟脉冲Cclk，但本发明并不限定于此，亦可使用2个时钟脉冲互补的非重叠两相时钟脉冲。此外，亦可对开关S1、开关S2、开关S3分别分配个别的时钟脉冲。
实施方式2.
图7A是表示本发明的实施方式2的高电压产生电路的构成例的电路图，图7B是表示图7A的比较器电路3A的构成例的电路图。此外，图7C是由图7A的时钟脉冲产生电路51产生的时钟脉冲Cclk1、时钟脉冲Cclk2的时序图。
如图7A所示，实施方式2的高电压产生电路与图6A的实施方式1的高电压产生电路相比有以下不同点。
(1)还包括电荷泵电路2A与与门1A。
(2)因与门1A的存在而还包括反相器5。
(3)取代比较器电路3-1、比较器电路3-2，而包括比较器电路3A-1、比较器电路3A-2(统称时为附图标记3A)。
(4)取代时钟脉冲产生电路50而包括时钟脉冲产生电路51。此外，时钟脉冲产生电路51用于后述实施方式而省略图示。
以下，详细叙述不同点。
在图7A中，时钟脉冲产生电路51如图7C所示般以比较工作期间长于偏移消除期间、且各比较器电路3A-1、比较器电路3A-2的偏移消除期间不重叠的方式，产生各时钟脉冲Cclk1、时钟脉冲Cclk2。在此，各时钟脉冲Cclk1、时钟脉冲Cclk2的相位差Δθ为0＜Δθ＜180度的范围。
将时钟脉冲Pclk输入至与门1的第一输入端子，且经由反相器5而输入至与门1A的第一输入端子。与电荷泵电路2同样地，电荷泵电路2A将电源电压升压至规定的高电压Vhv并予以输出。此外，电荷泵电路2及电荷泵电路2A的各输出端子相互连接。比较器电路3A-1、比较器电路3A-2的输入端子侧的连接与实施方式1相同，但比较器电路3A-1与时钟脉冲Cclk1同步而将比较结果的输出电压Vo作为致能信号EN2输出至与门1A的第二输入端子。此外，比较器电路3A-2与时钟脉冲Cclk2同步而将比较结果的输出电压Vo作为致能信号EN1输出至与门1的第二输入端子。
在图7B中，比较器电路3A与图6A的比较器电路3相比有以下不同点。比较器电路3A而包括开关S1a取代开关S1。在此，将差动放大器A1的输出电压输入至开关S1a的接点a，开关S1a的接点b接地，且自开关S1a的共通端子输出输出电压Vo。开关S1a在偏移消除期间切换至接点b侧，在比较器比较工作期间切换至接点a侧。
在如上所述般构成的高电压产生电路中，设有2个电荷泵电路2、2A，且产生用于各比较器电路3A-1、比较器电路3A-2的2个时钟脉冲Cclk1、Cclk2。在此，各时钟脉冲Cclk1、Cclk2的比较器比较工作期间设定得比偏移消除期间长，时钟脉冲Cclk2自时钟脉冲Cclk1以规定的相位差Δθ偏移(shift)。在以上的高电压产生电路中，具有与实施方式1的作用效果相同的作用效果，并且具有以下的作用效果。如图7C所示，电荷泵电路2、电荷泵电路2A的工作时间的比例Top以下式表示。
Top＝比较工作期间/时钟脉冲的1循环期间(1)
因此，电荷泵电路2、电荷泵电路2A的性能不会大幅降低。此外，修正上述比例Top而将电荷泵电路2、2A分别设为实施方式1的电荷泵2的二分之一的尺寸，由此电流驱动能力与实施方式1同等，且可输出脉动(ripple)更小的高电压Vhv。
此外，将偏移消除期间略有偏移的比较器电路及对应的时钟脉冲以及电荷泵电路准备多个(2个以上)且使它们并联工作，由此可实现进一步减少输出高电压的脉动、或提高电流驱动能力的高电压产生电路。
实施方式3.
图8是表示本发明的实施方式3的高电压产生电路的构成例的电路图。如图8所示，实施方式3的高电压产生电路与图6A的实施方式1的高电压产生电路相比有以下不同点。
(1)取代比较器电路3-1，而包括实施方式2的比较器电路3A-1。
(2)取代比较器电路3-2，而包括作为不具有无偏移功能的通常的比较器的差动放大器A2。此外，向差动放大器A2的非反相输入端子输入参考电压Vref。
(3)还包括或门(OR Gate)6，该或门6运算来自比较器电路3A-1的输出电压Vo、与来自差动放大器A2的输出电压Vo的逻辑和，产生致能信号EN并输出至与门1的第二输入端子。
(4)取代分压电路7而包括分压电路7A，该分压电路7A是由电阻RO、电阻r2、电阻R1a(＝R1－r2)串联连接而构成。在此，在电阻RO与电阻r2的连接点产生分压电压Vdiv，在电阻R1a与电阻r2的连接点产生分压电压Vdiv2，并输入至差动放大器A2的反相输入端子。
在本实施方式中，特征为包括1个无偏移比较器电路3A-1以及差动放大器A2，该差动放大器A2为不具有无偏移功能的通常的比较器。差动放大器A2用以在高电压Vhv的升压期间恢复高电压Vhv的降低，且无偏移比较器电路3A-1用以在偏移消除期间恢复高电压Vhv的降低。另一方面，无偏移比较器电路3A-1在高电压Vhv为稳定状态时用以高电压Vhv的高精确的控制(regulation)调整。因此，在差动放大器A2中，可将比分压电压Vdiv略高的分压电压Vdiv2输入至反相输入端子，在高电压Vhv达到接近目标电压之间，无关于时钟脉冲Cclk而使电荷泵电路2连续地工作。之后，无偏移比较器电路3A-1以使高电压Vhv变成目标电压的方式高精度地工作。在偏移消除期间，电荷泵电路2停止工作，高电压Vhv应会略微降低。其结果，与实施方式2同样地，时钟脉冲Cclk1构成为具有比偏移消除期间长的比较工作期间。
如以上所说明，根据本实施方式，包括无偏移比较器电路3A-1及差动放大器A2，而使电荷泵电路2工作，因此，可解决电荷泵的非控制期间高电压Vhv增大或大幅减少的问题。因此，与现有技术相比能稳定地工作，且可高精确地控制规定的高电压。
实施方式4.
图9是表示本发明的实施方式4的高电压产生电路的构成例的电路图。如图9所示，实施方式4的高电压产生电路与图8的实施方式3的高电压产生电路相比有以下不同点。
(1)分压电路7的构成与实施方式1相同。在此，将分压电压Vdiv输入至比较器电路3A-1及差动放大器A2的各反相输入端子。
(2)作为输入至差动放大器A2的非反相输入端子的参考电压，使用比上述参考电压Vref低的参考电压Vref2。参考电压Vref2例如由下式表示。
Vref2＝Vref－ΔVref (2)
在此，ΔVref＝0.01V～0.1V。
借助如以上般构成，可获得与实施方式3相同的作用效果。
而且，在实施方式3及实施方式4中，借助如实施方式2般、准备两组以上无偏移比较器电路及对应的电荷泵电路，且将各偏移消除期间偏移设定，由此可获得与实施方式2相同的效果。
作为不具有无偏移功能的通常比较器的差动放大器可共用1个，但准备多个亦无问题，在此情况下，实施方式3中可设置多个电阻r2，在实施方式4中可设置多个Vref2。
实施方式5.
图10A是表示本发明的实施方式5的调节器电路的构成例的电路图，图10B是表示图10A的比较器电路3B的构成例的电路图。例如在NAND快闪存储器等非易失性存储装置中，是使用来自包括上述电荷泵电路的高电压产生电路的输出电压，利用电压调节器电路产生高电压(HV)至中间电压(MV)之间的各种电压，在以下的实施方式中，说明适于上述各电压的调节器电路。
在图10A中，实施方式5的调节器电路构成为包括2个比较器电路3B-1、3B-2(统称时为附图标记3B)、反相器4、分压电阻RO、分压电阻R1以及构成降电压电路的N通道MOS晶体管Q1，该降电压电路使输入的高电压Vhv降压为输出电压Vpp。
将高电压Vhv施加于MOS晶体管Q1的漏极，且施加在各比较器电路3B-1、比较器电路3B-2的各电源端子。将时钟脉冲Cclk供给至比较器电路3B-1，且经由反相器4而供给至比较器电路3B-2。将来自分压电路7的分压电压Vdiv输入至比较器电路3B-1及比较器电路3B-2的各反相输入端子。将规定的参考电压Vref输入至比较器电路3B-1及比较器电路3B-2的各非反相输入端子。将来自比较器电路3B-1、比较器电路3B-2的各输出电压Vo作为致能信号EN而施加于MOS晶体管Q1的闸极。而且，MOS晶体管Q1的源极产生自高电压Vhv降压后的规定的电压Vpp并予以输出。
在图10B中，比较器电路3B的构成与图6B的比较器电路3相同，但不同点为对电源端子施加高电压Vhv。虽未图示，但亦可包括其他电源Vdd。
如以上般构成的调节器电路构成为包括MOS晶体管Q1、分压电路7以及具有参考电压Vref的比较器电路3B-1、比较器电路3B-2，偏移的问题与之前的实施方式同样地共通。该调节器电路除了包括降电压用MOS晶体管Q1以外，与实施方式1的高电压产生电路同样地工作。因此，与实施方式1同样地，可高精确且稳定地产生规定的输出电压Vpp。
实施方式6.
图11A是表示本发明的实施方式6的调节器电路的构成例的电路图。如图11A所示，实施方式6的调节器电路与图10A的实施方式5的调节器电路相比有以下不同点。
(1)取代N通道MOS晶体管Q1，而包括构成降电压电路的P通道MOS晶体管Q2。此外，P通道MOS晶体管Q2的基底衬垫(substrate pad)连接于高电压Vhv。
(2)输入至比较器电路3B-1、比较器电路3B-2的输入电压不同。具体而言，将来自分压电路7的分压电压Vdiv输入至比较器电路3B-1、比较器电路3B-2的各非反相输入端子，将规定的参考电压Vref输入至比较器电路3B-1、比较器电路3B-2的各反相输入端子。
如以上般构成的调节器电路除了MOS晶体管Q2使用P通道MOS晶体管以外，与实施方式5同样地工作，从而与实施方式5同样地，可高精确且稳定地产生规定的输出电压Vpp。
实施方式6的变形例.
图11B是实施方式6的调节器电路的变形例，是与将实施方式1改成实施方式2同样地改变图11A的实施方式6的电路后的电路，与图11A的调节器电路相比有以下不同点。
(1)还包括P通道MOS晶体管Q4。此外，P通道MOS晶体管Q4的基底衬垫连接于高电压Vhv。
(2)取代比较器电路3B而包括比较器电路3C。比较器电路3C的构成与比较器电路3A相同，不同点为对电源端子施加高电压Vhv。虽未图示，但亦可包括其他电源Vdd。各比较器电路的输出分别连接于P通道MOS晶体管Q2及P通道MOS晶体管Q4的栅极。
(3)与实施方式2同样地包括2个时钟脉冲Cclk1、时钟脉冲Cclk2。
与实施方式2同样地，如以上般构成的实施方式6及其变形例的调节器电路将2个时钟脉冲的偏移消除期间偏移地设定，由此可获得与实施方式2相同的效果。与实施方式5同样地，可高精确且稳定地产生规定的输出电压Vpp，且可减少脉动电压。
实施方式7.
图12是表示本发明的实施方式7的调节器电路的构成例的电路图。如图12所示，实施方式7的调节器电路与图11A的实施方式6的调节器电路相比有以下不同点。
(1)包括P通道MOS晶体管Q3及N通道MOS晶体管Q4，且还包括电平偏移器8，该电平偏移器8使致能信号EN电平移位(升压)并施加于MOS晶体管Q2。
(2)取代比较器电路3B-1、比较器电路3B-2而包括比较器电路3-1、比较器电路3-2，且输入的电源电压与输入电压不同。具体而言，电源电压换成电源Vdd，将来自分压电路7的分压电压Vdiv输入至比较器电路3-1、比较器电路3-2的各反相输入端子，将规定的参考电压Vref输入至比较器电路3-1、比较器电路3-2的各非反相输入端子。
在此，MOS晶体管Q2～Q4构成降电压电路。以下，详细叙述不同点。
在图12的电平偏移器8中，将致能信号EN施加于MOS晶体管Q4的栅极，且MOS晶体管Q4的的源极接地。MOS晶体管Q4的漏极连接于MOS晶体管Q3的漏极及栅极、以及MOS晶体管Q2的栅极。将高电压Vhv施加于MOS晶体管Q2的源极及基底衬垫、MOS晶体管Q3的基底衬垫及源极，MOS晶体管Q2的漏极连接于分压电路7，且输出输出电压Vpp。
如以上般构成的调节器电路中，比较器电路3-1、比较器电路3-2的电源电压以规定的电源电压Vdd工作，电平偏移器8构成电平移位及逻辑一致电路。为了避免振荡，MOS晶体管Q2～Q4的尺寸需要谨慎地设定。此外，亦可构成为，连接在MOS晶体管Q2的栅极串联连接有电容器及电阻的电路(另一端接地)而防止振荡。
如以上般构成的调节器电路除了使用电平偏移器8以外，与实施方式5及实施方式6同样地工作，从而与实施方式5及实施方式6同样地可高精确且稳定地产生规定的输出电压Vpp。
实施方式8.
图13是表示本发明的实施方式8的调节器电路的构成例的电路图。如图13所示，实施方式8的调节器电路与图12的实施方式7的调节器电路相比有以下不同点。
(1)除了电平偏移器8之外，还包括进行电平移位(升压)的电平偏移器8A。
(2)还包括用于电平偏移器8的P通道MOS晶体管Q5以及用于电平偏移器8A的P通道MOS晶体管Q6。在此，在输入电压与输出电压之间，MOS晶体管Q5、MOS晶体管Q6与MOS晶体管Q2串联连接，且MOS晶体管Q5、MOS晶体管Q6相互并联地连接。此外，电平偏移器8、电平偏移器8A以高电压Vhv来驱动。
(3)取代比较器电路3-1、比较器电路3-2，而包括比较器电路3A-1、比较器电路3A-2。
与图13中，将高电压Vhv施加于MOS晶体管Q2的源极及基底衬垫，上述MOS晶体管Q2的栅极连接于MOS晶体管Q5、MOS晶体管Q6的各源极。比较器电路3A-2将作为比较结果的输出电压的致能信号EN1经由电平偏移器8而输出至MOS晶体管Q5的栅极。此外，比较器电路3A-1将作为比较结果的输出电压的致能信号EN2经由电平偏移器8A而输出至MOS晶体管Q6的栅极。MOS晶体管Q5、MOS晶体管Q6的漏极连接于分压电路7，产生规定的输出电压Vpp并予以输出。
如以上般构成的调节器电路中，比较器电路3A-1、比较器电路3A-2的电源电压以规定的电源电压Vdd工作，电平偏移器8构成电平移位及逻辑一致电路。为了避免振荡，MOS晶体管Q2～MOS晶体管Q6的尺寸需要谨慎地设定。尤其是，为了避免振荡而插入MOS晶体管Q2。
在此，与实施方式2同样地，本实施方式8包括2组以上的比较器电路、电平移位电路、PMOS晶体管及偏移消除期间略微偏移的时钟脉冲，由此可获得与实施方式2相同的效果。
如以上般构成的调节器电路除了使用电平偏移器8以外，与实施方式5及实施方式6同样地工作，从而与实施方式5及实施方式6同样地，可高精确且稳定地产生规定的输出电压Vpp。
实施方式9.
图14A是表示本发明的实施方式9的高电压产生电路的构成例的电路图，图14B是表示图14A的比较器电路3D的构成例的电路图。此外，图14C是由图14A的时钟脉冲产生电路52产生的时钟脉冲Cclk1～Cclk4的时序图，且是表示比较器电路3D-1、比较器电路3D-2的开关的连接的图。
如图14A所示，实施方式9的高电压产生电路与图6A的实施方式1的高电压产生电路相比有以下不同点。
(1)取代比较器电路3-1、比较器电路3-2，而包括比较器电路3D-1、比较器电路3D-2(统称时为附图标记3D)。
(2)在比较器电路3D的输出端还包括电容器Co。
(3)取代时钟脉冲产生电路50，包括时钟脉冲产生电路52。此外，相应地，删除反相器4。
以下，详细叙述不同点。
图14A中时钟脉冲产生电路52，如图14C所示，以不同时钟脉冲Cclk1、时钟脉冲Cclk2、或时钟脉冲Cclk3、时钟脉冲Cclk4控制各比较器电路的开关S1、开关S2、开关S3。目的在于，在自偏移消除期间移至比较器工作期间的瞬间，在比较器电路输出准确的比较结果之前需要一定的时间期间，因此，有必要在电荷泵的控制中不使用此迁移期间来进行。图14C中以期间td表示的时间期间是上述迁移所需的时间期间。
比较器电路3D-1与时钟脉冲Cclk1、时钟脉冲Cclk2同步地将比较结果的输出电压Vo作为致能信号EN而输出至与门1的第二输入端子，时钟脉冲Cclk1控制开关S1，时钟脉冲Cclk2控制开关S2及开关S3。在此，自开关S2及开关S3从偏移消除设定切换成比较器比较工作设定的瞬间起经过时间期间td之后，开关S1接通，将比较器输出Vo输出至致能信号EN。由此，比较器3D-1的比较工作的迁移期间虽然不会反应到致能信号EN，但该时间期间td仍由比较器3D-2控制，因此，与实施方式1同样地不中断地控制电荷泵。比较器电路3D-2亦与时钟脉冲Cclk3、时钟脉冲Cclk4同步地如上述般工作。时钟脉冲Cclk3为时钟脉冲Cclk1的反相时钟脉冲，时钟脉冲Cclk4是使时钟脉冲Cclk2以时钟脉冲Cclk1的一半周期移位后的时钟脉冲，从而达成上述工作。
因此，根据本时序的控制，可以避免比较器电路的比较器比较工作开始时的应对速度的迁移期间问题，从而可更高精确地进行电荷泵控制。
此外，虽然上述比较器电路的比较器比较工作开始时的应对速度的迁移期间问题在所有实施方式中共通，但借助如本实施方式9般适当地控制比较器电路的开关而可解决。此外，电容器Co用于切换比较器时减少噪音及应对速度调整。
实施方式的效果.
图15A是表示现有的快闪存储器的晶圆测试处理的一例的流程图。图15B是表示使用实施方式的高电压产生电路及调节器电路的情况下快闪存储器的晶圆测试处理的一例的流程图。
在图15A的步骤(step)S01中，在步骤S02中执行对各种电压进行修整的处理。然后，在步骤S03中，在电压修整之后监控电压。在此，步骤S02的各种电压例如为如下所示。
(1)用于高电压(HV)、中间电压(MV)及低电压(LV)的参考电压Vref、用于振荡电路的参考电压Vref、以及用于备用电路(standby circuit)的参考电压Vref；
(2)用于编程(数据写入)及数据擦除的高电压(HV)；
(3)用于编程(数据写入)、数据擦除及数据读出的中间电压(MV)；以及
(4)用于供给多个控制信号的电平的低电压(LV)。
相对于此，在将实施方式的高电压产生电路及调节器电路用于例如快闪存储器等非易失性存储装置的情况下，在图15B的步骤S11中，执行对BGR(band gap reference，能带间隙参考)参考电压Vrefw进行修整(调整)的处理之后，在步骤S12中在电压修整后执行电压监控处理便可。
在将实施方式的高电压产生电路及调节器电路用于例如快闪存储器等非易失性存储装置的情况下，不执行修整各种电压的处理，便可高精确且准确地控制来自包括电荷泵电路的高电压产生电路的高电压Vhv。不仅可自制造的半导体芯片中除去相关电路，且可大幅削减晶圆测试的工作时间及测试时间。在图15A的现有的晶圆测试中需要合计115个项目的处理，相对于此，若使用本实施方式，可减少至一半以下而变成约45个项目，可削减制造成本，且可大幅减少半导体芯片的大小。
变形例.
在以上的实施方式中，对高电压产生电路进行了说明，但本发明并不限定于此，亦可由至少产生比参考电压Vref高的电压的电压产生电路构成。
本实施方式的高电压产生电路并不限于NAND型快闪存储器，亦可应用于其他快闪存储器等非易失性半导体存储装置、例如用于电子设备的调节器电路、电源装置等的半导体装置。
在利用CMOS电路制作本电路的情况下，开关元件由MOS晶体管构成，电容器由MOS电容器或MOM(使用配线间电容)、MIS(使用形成于配线层间的绝缘膜)电容器构成，电阻由扩散层或多晶硅层构成。而且，分压电路除了可使用电阻分压以外，还可使用将电容器串联连接的电容分压电路。
[工业上的实用性]
如以上详细叙述般，根据本发明的电压产生电路及调节器电路，与现有技术相比能稳定地工作，且可高精确地控制规定的高电压。

Claims (19)

1.一种电压产生电路，包括进行升压至比电源电压高的高电压的电荷泵电路以及以使经升压的上述高电压变成规定参考电压的方式进行控制的输出电压控制电路，上述电压产生电路的特征在于：
上述输出电压控制电路包括至少2个无偏移比较器电路、或至少1个无偏移比较器电路及至少1个差动放大器，
其中上述无偏移比较器电路包括：
耦合电容器，输入与上述高电压对应的电压；
差动放大器，将来自上述耦合电容器的电压与规定的参考电压进行比较，并将比较结果电压输出至上述电荷泵电路；以及
多个开关，分别连接于上述差动放大器，用以消除上述差动放大器的偏移。
2.如权利要求1所述的电压产生电路，其中上述输出电压控制电路包括2个无偏移比较器电路，
上述2个无偏移比较器电路构成为，使用至少1个时钟脉冲，并使偏移消除期间与比较器工作期间相互交替地进行工作。
3.如权利要求1所述的电压产生电路，其中上述输出电压控制电路包括至少2个无偏移比较器电路，
上述至少2个无偏移比较器电路构成为，使用至少2个时钟脉冲，使偏移消除期间相互不重叠，且在各上述无偏移比较器电路中使上述偏移消除期间与比较器工作期间交替地进行工作。
4.如权利要求1所述的电压产生电路，其中上述输出电压控制电路包括1个无偏移比较器电路及1个差动放大器，
上述无偏移比较器电路构成为，使用至少1个时钟脉冲，并使偏移消除期间与比较器工作期间相互交替地进行工作。
5.如权利要求1所述的电压产生电路，其中上述输出电压控制电路包括至少2个无偏移比较器电路及至少1个差动放大器，
上述至少2个无偏移比较器电路构成为，使用至少2个时钟脉冲，使偏移消除期间相互不重叠，且在各上述无偏移比较器电路中使上述偏移消除期间与比较器工作期间交替地进行工作。
6.如权利要求1所述的电压产生电路，还包括分压电路，上述分压电路将上述高电压分压成规定的对应的分压电压，并输出至上述输出电压控制电路。
7.如权利要求6所述的电压产生电路，其中上述分压电路将上述高电压分压成规定的对应的第一分压电压及第二分压电压，该第二分压电压低于上述第一分压电压，将上述第一分压电压输出至上述差动放大器，将上述第二分压电压输出至上述无偏移比较器电路。
8.如权利要求6所述的电压产生电路，其中上述分压电路将上述分压电压输出至上述无偏移比较器电路及上述差动放大器，
输入至上述无偏移比较器电路的参考电压高于输入至上述差动放大器的参考电压。
9.一种调节器电路，包括：
降电压电路，使输入电压降压为输出电压；以及
输出电压控制电路，将上述输出电压控制为规定的目标电压，
上述调节器电路的特征在于：
上述输出电压控制电路包括至少2个无偏移比较器电路，
其中各上述无偏移比较器电路包括：
耦合电容器，输入与上述输出电压对应的电压；
差动放大器，将来自上述耦合电容器的电压与规定的参考电压进行比较，并将比较结果电压输出至上述降电压电路；以及
多个开关，分别连接于上述差动放大器，用以消除上述差动放大器的偏移。
10.如权利要求9所述的调节器电路，还包括分压电路，上述分压电路将上述输出电压分压成规定的对应的分压电压，并输出至上述输出电压控制电路。
11.如权利要求9所述的调节器电路，其中上述2个无偏移比较器电路构成为，使用至少1个时钟脉冲，并使偏移消除期间与比较器工作期间相互交替地进行工作。
12.如权利要求9所述的调节器电路，其中上述至少2个无偏移比较器电路构成为，使用至少2个时钟脉冲，使偏移消除期间相互不重叠，且在各上述无偏移比较器电路中使上述偏移消除期间与比较器工作期间交替地进行工作。
13.如权利要求9所述的调节器电路，其中上述降电压电路包含第一金属氧化物半导体晶体管，上述第一金属氧化物半导体晶体管为N通道金属氧化物半导体晶体管或P通道金属氧化物半导体晶体管。
14.如权利要求13所述的调节器电路，还包括至少1个电平偏移器，上述至少1个电平偏移器对上述比较结果电压进行电压转换，并将经电压转换后的电压施加于上述第一金属氧化物半导体晶体管的栅极。
15.如权利要求13所述的调节器电路，还包括：
至少2个第二金属氧化物半导体晶体管，在上述输入电压与上述输出电压之间分别与上述第一金属氧化物半导体晶体管串联连接，且上述至少2个第二金属氧化物半导体晶体管相互并联地连接；以及
多个电平偏移器，对来自上述至少2个无偏移比较器电路的各比较结果电压进行电压转换，并将经电压转换后的各电压分别施加于上述至少2个第二金属氧化物半导体晶体管的栅极。
16.一种半导体存储装置，其特征在于：包括如权利要求1所述的电压产生电路。
17.一种半导体装置，其特征在于：包括如权利要求1所述的电压产生电路。
18.一种半导体存储装置，其特征在于：包括如权利要求9所述的调节器电路。
19.一种半导体装置，其特征在于：包括如权利要求9所述的调节器电路。
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