CN108346441A - 电源电路及其存储器装置 - Google Patents

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CN108346441A CN201710176745.7A CN201710176745A CN108346441A CN 108346441 A CN108346441 A CN 108346441A CN 201710176745 A CN201710176745 A CN 201710176745A CN 108346441 A CN108346441 A CN 108346441A
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Abstract

本发明提供一种电源电路及其存储器装置。电源电路用于提供一工作电压至一存储器阵列，并且包括电压调整电路及电压反馈电路。电压调整电路接收一系统电压以提供工作电压。电压反馈电路耦接电压调整电路以接收工作电压，并且接收一数据锁定电压，其中电压反馈电路具有一非易失性(Non‑Volatile)存储器元件，反应于数据锁定电压而设定或重置。电压反馈电路依据非易失性存储器元件为设定或重置提供一反馈电压至电压调整电路，以设定工作电压的输出电平。

Description

电源电路及其存储器装置
技术领域
本发明是有关于一种电源电路，且特别是有关于一种电源电路及其存储器装置。
背景技术
非易失(Non-volatile)存储器已经普遍应用在各种不同电子装置中，以存储电子装置运作所需的程序代码及数据。在正常使用下，非易失存储器中的数据可以被重复写入，并且非易失存储器中的程序可以随时被更新，而数据的写入及程序代码的更新是非易失存储器中被广泛利用的功能。
然而，如果数据写入及程序更新等功能被不当使用者所利用时，电子装置中的操作系统便可以被远端的黑客侵入，轻易地篡改数据及程序代码，或者直接将非易失存储器中的数据擦除以破坏操作系统的运作。通常，操作系统会有一些防止黑客的检测与防范机制，然而操作系统中的防范机制是基于系统的运作基础，因此在防范机制启动之后，还是有可能被黑客破解而功亏一篑。
发明内容
本发明提供一种电源电路及其存储器装置，在需要数据保护时，可保护非易失性存储器元件不会被更改。
本发明的电源电路，用于提供一工作电压至一存储器阵列，并且包括电压调整电路及电压反馈电路。电压调整电路接收一系统电压以提供工作电压。电压反馈电路耦接电压调整电路以接收工作电压，并且接收一数据锁定电压，其中电压反馈电路具有一非易失性(Non-Volatile)存储器元件，反应于数据锁定电压而设定或重置。电压反馈电路依据非易失性存储器元件为设定或重置提供一反馈电压至电压调整电路，以设定其输出电压电平。
本发明的存储器装置，包括一存储器阵列及一如上所述的电源电路，其中电源电路用于提供一工作电压至存储器阵列。
基于上述，本发明实施例的电源电路及其存储器装置，可依据数据锁定电压设定或重置非易失性存储器元件，以调整工作电压的输出电平。藉此，在需要数据保护时，可调整工作电压的输出电平小于非易失性存储器元件的写入电压电平，以保护非易失性存储器元件不会被更改。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A为依据本发明一实施例的存储器装置的系统示意图。
图1B为依据本发明一实施例的工作电压的波形示意图。
图2为依据本发明一实施例的电源电路的电路示意图。
图3为依据本发明一实施例的电源电路的电路示意图。
图4为依据本发明一实施例的阻抗电路的电路示意图。
图5为依据本发明一实施例的写入电路的电路示意图。
图6为依据本发明一实施例的电源电路的电路示意图。
图7为依据本发明一实施例的电源电路的电路示意图。
图8为依据本发明一实施例的电源电路的电路示意图。
符号说明：
10：存储器装置
11：存储器阵列
100、200、300、600、700、800：电源电路
110、210、310：电压调整电路
120、220、320：电压反馈电路
211：第一逻辑电路
221、321、400：阻抗电路
311：第二逻辑电路
410、500：写入电路
610：事件检测电路
710：密码比对电路
810：输入电路
AND1：与门
CMP1、CMP2：比较器
CP1：电压泵
DX、DXa、DXb、DXc：数据锁定电压
EN：致能端
INPUT1：输入信号
INT1：第一反相器
INT2：第二反相器
INT3：第三反相器
LRD：读取电压电平
LWT：写入电压电平
MX1：第一金属氧化物半导体晶体管
MX2：第二金属氧化物半导体晶体管
MX3：第三金属氧化物半导体晶体管
MX4：第四金属氧化物半导体晶体管
MX5：第五金属氧化物半导体晶体管
MX6：第六金属氧化物半导体晶体管
MX7：第七金属氧化物半导体晶体管
MX8：第八金属氧化物半导体晶体管
MX9：第九金属氧化物半导体晶体管
NVRA、NVRB：非易失性存储器元件
OR1：或门
PSWD1：输入密码
R11、R21：第一电阻
R12、R22：第二电阻
RMX：电阻式随机存取存储器
Sen：致能信号
SW1、SW2：摆荡范围
VCS：控制电压
VDD：系统电压
VFB、VFB1、VFB2：反馈电压
Vpp：工作电压
VR1、VR2：参考电压
WR1、WR1a、WR2：写入启动电压
具体实施方式
图1A为依据本发明一实施例的存储器装置的系统示意图。图1B为依据本发明一实施例的工作电压的波形示意图。请参照图1A，在本实施例中，存储器装置10包括存储器阵列11及电源电路100。存储器阵列11具有多个阵列排列的非易失性(Non-Volatile)存储器元件NVRA。电源电路100耦接存储器阵列11，用于提供工作电压Vpp至存储器阵列11的非易失性存储器元件NVRA。
电源电路100包括电压调整电路110及电压反馈电路120。电压调整电路110接收系统电压VDD，以提供工作电压Vpp。电压反馈电路120耦接电压调整电路110以接收工作电压Vpp，并且接收数据锁定电压DX及写入启动电压WR1(对应第三写入启动电压)，其中电压反馈电路120具有非易失性存储器元件NARB。在此，写入启动电压WR1用以决定非易失性存储器元件NARB是否锁定，并且写入启动电压WR1预设为禁能状态(例如为高电压电平)；数据锁定电压DX用以决定非易失性存储器元件NARB的状态为设定或重置，亦即非易失性存储器元件NARB是反应于数据锁定电压DX而设定或重置，并且数据锁定电压DX预设为禁能状态(例如为低电压电平)。
接着，电压反馈电路120会依据工作电压Vpp提供反馈电压VFB至电压调整电路110，以控制工作电压Vpp维持于摆荡范围内，并且电压反馈电路120也会依据非易失性存储器元件NVRB为设定或重置，提供反馈电压VFB至电压调整电路110，以设定工作电压Vpp的输出电平。如图1B所示，当非易失性存储器元件NVRB为重置时，工作电压Vpp的输出电平(如摆荡范围SW1所示)大于等于非易失性存储器元件NVRB的写入电压电平LWT；当非易失性存储器元件NVRB为设置时，工作电压Vpp的输出电平(如摆荡范围SW2所示)小于写入电压电平LWT且大于等于读取电压电平LRD。
在本发明实施例中，非易失性存储器元件NVRB进行设定或重置时所接收的工作电压Vpp可以是由外部电路所提供。并且，电源电路100是不具有远端控制的能力，亦即电源电路100是不被外部控制电路所影响，例如存储器阵列11的控制器(未绘示)。
依据上述，当使用者有存储器阵列11的写入保护需求时，可以通过存储器装置10上的接脚设定数据锁定电压DX，以设定工作电压Vpp的输出电平小于写入电压电平LWT。藉此，可确保存储器阵列11中的非易失性存储器元件NVRA无法被更新(亦即抹除及写入)。并且，电源电路100可设计为不具有通信能力，亦即使用者仅能通过存储器装置10上的接脚设定电源电路100的状态，以提高存储器阵列11的写入保护的安全性。
图2为依据本发明一实施例的电源电路的电路示意图。请参照图1A、1B及2，其中相同或相似元件使用相同或相似标号。在本实施例中，电源电路200包括电压调整电路210及电压反馈电路220，并且工作电压Vpp大于系统电压VDD。
电压调整电路210包括电压泵CP1及第一逻辑电路211。电压泵CP1具有接收系统电压VDD的输入端、接收致能信号Sen的致能端EN及提供工作电压Vpp的输出端。第一逻辑电路211耦接电压反馈电路220以接收反馈电压VFB1，接收数据写入启动电压WR2(对应第一写入启动电压)，并且耦接电压泵CP1的致能端EN以提供致能信号Sen。其中，写入启动电压WR2是针对存储器阵列11的非易失性存储器元件NVRA所提供的写入启动电压，而写入启动电压WR1是针对电压反馈电路220的非易失性存储器元件NVRB所提供的写入启动电压。并且，当写入启动电压WR1致能时，写入启动电压WR2一定会致能；当写入启动电压WR2致能时，写入启动电压WR1不一定会致能。
在本实施例中，第一逻辑电路211包括与门AND1，其中与门AND1的输入端的其中之一接收写入启动电压WR2，与门AND1的输入端的其中另一耦接电压反馈电路220以接收反馈电压VFB1，与门AND1的输出端提供致能信号Sen。
电压反馈电路220包括比较器CMP1、第一电阻R11、第二电阻R12及阻抗电路221，其中阻抗电路221具有非易失性存储器元件NVRB。比较器CMP1具有接收参考电压VR1的正输入端(对应第一输入端)、负输入端(对应第二输入端)及提供反馈电压VFB1的输出端。第一电阻R11耦接于工作电压Vpp与比较器CMP1的负输入端之间。第二电阻R12耦接于比较器CMP1的负输入端与接地电压之间。
阻抗电路221并联第一电阻R11，并且接收数据锁定电压DX及写入启动电压WR1，其中阻抗电路221的电阻值反应于非易失性存储器元件NVRB为设定或重置，并且阻抗电路221依据写入启动电压WR1及数据锁定电压DX而设定或重置非易失性存储器元件NVRB。举例来说，当非易失性存储器元件NVRB为设定时，阻抗电路221的电阻值为低电阻值，亦即第一电阻R11会被旁路(bypass)掉；当非易失性存储器元件NVRB为重置时，阻抗电路221的电阻值为高电阻值，亦即第一电阻R11会与第二电阻R12进行分压。
进一步来说，当非易失性存储器元件NVRB为重置时，Vpp＝VR1×(R11+R12)/R12，其中Vpp为工作电压Vpp的电压电平，VR1为参考电压VR1的电压电平，R11为第一电阻R11的电阻值，R12为第二电阻R12的电阻值；当非易失性存储器元件NVRB为设置时，Vpp≈VR1。依据上述，参考电压VR1可以设计为接近读取电压电平LRD但高于读取电压电平LRD；并且，写入电压电平与读取电压电平的比值(亦即LWT:LRD)可以设计为(R11+R12):R12。
在本实施例中，第一逻辑电路211例如是包括与门AND1，但在其他实施例中，可以是相同逻辑运算或类似功能的逻辑电路。在本发明的一实施例中，可以忽略第一逻辑电路211，亦即将比较器CMP1的输出端提供的反馈电压VFB1直接传送至电压泵CP1的致能端EN。
图3为依据本发明一实施例的电源电路的电路示意图。请参照图1A至3，其中相同或相似元件使用相同或相似标号。在本实施例中，电源电路300包括电压调整电路310及电压反馈电路320，并且工作电压Vpp小于系统电压VDD。
电压调整电路310包括第一金属氧化物半导体晶体管MX1及第二逻辑电路311。第一金属氧化物半导体晶体管MX1的源极(对应第一源/漏极)接收系统电压VDD，第一金属氧化物半导体晶体管MX1的栅极(对应第一栅极)接收控制电压VCS，第一金属氧化物半导体晶体管MX1的漏极(对应第二源/漏极)提供工作电压Vpp。第二逻辑电路311耦接电压反馈电路320以接收反馈电压VFB2，接收写入启动电压WR2(对应第二写入启动电压)，并且耦接第一金属氧化物半导体晶体管MX1的栅极以提供控制信号VCS。
在本实施例中，第二逻辑电路311包括第一反相器INT1及或门OR1。第一反相器INT1的输入端接收写入启动电压WR2，第一反相器INT1的输出端提供反相后的写入启动电压/WR2。或门OR1的输入端的其中之一接收反馈电压VFB2，或门OR1的输入端的其中另一接收反相后的写入启动电压/WR2，并且或门OR1的输出端提供控制电压VCS。
电压反馈电路320包括比较器CMP2、第一电阻R21、第二电阻R22及阻抗电路321，其中阻抗电路321具有非易失性存储器元件NVRB。比较器CMP2具有接收参考电压VR2的负输入端(对应第一输入端)、正输入端(对应第二输入端)及提供反馈电压VFB2的输出端。第一电阻R21耦接于工作电压Vpp与比较器CMP2的正输入端之间。第二电阻R22耦接于比较器CMP2的正输入端与接地电压之间。
阻抗电路321并联第一电阻R21，并且接收数据锁定电压DX及写入启动电压WR1，其中阻抗电路321的电阻值反应于非易失性存储器元件NVRB为设定或重置，并且阻抗电路321依据写入启动电压WR1及数据锁定电压DX而设定或重置非易失性存储器元件NVRB。
在本实施例中，第二逻辑电路311例如包括第一反相器INT1及或门OR1，但在其他实施例中，可以是相同逻辑运算或类似功能的逻辑电路。在本发明的一实施例中，可以忽略第二逻辑电路311，亦即将比较器CMP2的输出端提供的反馈电压VFB2直接传送至第一金属氧化物半导体晶体管MX1的栅极。
图4为依据本发明一实施例的阻抗电路的电路示意图。请参照图2及图4，其中相同或相似元件使用相同或相似标号。在本实施例中，非易失性存储器元件NVRB是以电阻式随机存取存储器RMX为例，并且阻抗电路400包括电阻式随机存取存储器RMX、第二反相器INT2、第二金属氧化物半导体晶体管MX2、第三金属氧化物半导体晶体管MX3及写入电路410。
第二反相器INT2的输入端接收写入启动电压WR1。第二金属氧化物半导体晶体管MX2的漏极(对应第三源/漏极)接收工作电压Vpp，第二金属氧化物半导体晶体管MX2的栅极(对应第二栅极)耦接第二反相器INT2的输出端，第二金属氧化物半导体晶体管MX2的源极(对应第四源/漏极)耦接电阻式随机存取存储器RMX的正极端。第三金属氧化物半导体晶体管MX3的漏极(对应第五源/漏极)耦接电阻式随机存取存储器RMX的负极端，第三金属氧化物半导体晶体管MX3的栅极(对应第三栅极)耦接第二反相器INT2的输出端，第三金属氧化物半导体晶体管MX3的源极(对应第六源/漏极)接收接地电压。
写入电路410耦接电阻式随机存取存储器RMX的正极端及负极端，且接收写入启动电压WR1及数据锁定电压DX，以依据写入启动电压WR1及数据锁定电压DX设定或重置电阻式随机存取存储器RMX。
举例来说，当写入启动电压WR1为禁能时(例如为高电压电平)，第二金属氧化物半导体晶体管MX2及第三金属氧化物半导体晶体管MX3截止，此时写入电路410会设定为可写入模式，亦即写入电路410可设定或重置电阻式随机存取存储器RMX。当写入启动电压WR1为致能时(例如为低电压电平)，第二金属氧化物半导体晶体管MX2及第三金属氧化物半导体晶体管MX3导通，此时写入电路410会设定为不写入模式，亦即写入电路410不对电阻式随机存取存储器RMX进行设定或重置。
接着，当写入电路410为可写入模式且数据锁定电压DX为禁能时(例如为低电压电平)，写入电路410会提供负电压至电阻式随机存取存储器RMX以重置电阻式随机存取存储器RMX，此时电阻式随机存取存储器RMX的电阻值为高电阻值；当写入电路410为可写入模式且数据锁定电压DX为致能时(例如为高电压电平)，写入电路410会提供正电压至电阻式随机存取存储器RMX以设定电阻式随机存取存储器RMX，此时电阻式随机存取存储器RMX的电阻值为低电阻值。
在本实施例中，非易失性存储器元件NVRB是以电阻式随机存取存储器RMX为例，但在其他实施例中，其他型态的非易失性存储器元件NVRB可搭配金属氧化物半导体晶体管来达到与电阻式随机存取存储器RMX类似的功能。举例来说，以电压电平型的非易失性存储器元件NVRB为例，可将非易失性存储器元件NVRB所存储的电压提供至金属氧化物半导体晶体管的栅极，以设定阻抗电路(如400)的电阻值。
图5为依据本发明一实施例的写入电路的电路示意图。请参照图4及图5，其中相同或相似元件使用相同或相似标号。在本实施例中，写入电路500包括第三反相器INT3、第四金属氧化物半导体晶体管MX4、第五金属氧化物半导体晶体管MX5、第六金属氧化物半导体晶体管MX6、第七金属氧化物半导体晶体管MX7、第八金属氧化物半导体晶体管MX8及第九金属氧化物半导体晶体管MX9。第三反相器INT的输入端接收数据锁定电压DX。
第四金属氧化物半导体晶体管MX4的漏极(对应第七源/漏极)耦接电阻式随机存取存储器RMX的正极端，第四金属氧化物半导体晶体管MX4的栅极(对应第四栅极)接收写入启动电压WR1。第五金属氧化物半导体晶体管MX5的漏极(对应第九源/漏极)耦接电阻式随机存取存储器RMX的负极端，第五金属氧化物半导体晶体管MX5的栅极(对应第五栅极)接收写入启动电压WR1。
第六金属氧化物半导体晶体管MX6的漏极(对应第十一源/漏极)耦接第四金属氧化物半导体晶体管MX4的源极(对应第八源/漏极)，第六金属氧化物半导体晶体管MX6的栅极(对应第六栅极)接收数据锁定电压DX，第六金属氧化物半导体晶体管MX6的源极(对应第十二源/漏极)接收工作电压Vpp。第七金属氧化物半导体晶体管MX7的漏极(对应第十三源/漏极)耦接第五金属氧化物半导体晶体管MX5的源极(对应第十源/漏极)，第七金属氧化物半导体晶体管MX7的栅极(对应第七栅极)接收数据锁定电压DX，第七金属氧化物半导体晶体管MX7的源极(对应第十四源/漏极)接收接地电压。
第八金属氧化物半导体晶体管MX8的漏极(对应第十五源/漏极)耦接第四金属氧化物半导体晶体管MX4的源极，第八金属氧化物半导体晶体管MX8的栅极(对应第八栅极)耦接第三反相器INT3的输出端，第八金属氧化物半导体晶体管MX8的源极(对应第十六源/漏极)接收接地电压。第九金属氧化物半导体晶体管MX9的漏极(对应第十七源/漏极)耦接第五金属氧化物半导体晶体管MX5的源极，第九金属氧化物半导体晶体管MX9的栅极(对应第九栅极)耦接第三反相器INT3的输出端，第九金属氧化物半导体晶体管MX9的源极(对应第十八源/漏极)接收工作电压Vpp。
图6为依据本发明一实施例的电源电路的电路示意图。请参照图1A、1B及图6，电源电路600大致相同于电源电路100，其不同之处在于电源电路600还包括事件检测电路610，其中相同或相似元件使用相同或相似标号。事件检测电路610耦接电压反馈电路120，用以检测一事件是否发生，并且对应地提供数据锁定电压DXa。换言之，当事件未发生时，事件检测电路610提供禁能的数据锁定电压DXa(例如为低电压电平)，以重置非易失性存储器元件NVRB；当事件发生时，事件检测电路610提供致能的数据锁定电压DXa(例如为高电压电平)，以通过数据锁定电压DXa设定非易失性存储器元件NVRB。
其中，上述事件可以是电路型态的突发事件，例如电压急降或急升、电流急降或急升；可以是网路型态的突发事件，例如遭受网路攻击、网路线路中断；又或者是任何型态的事故，例如火灾、地震、豪雨、…等。上述为举例以说明，本发明实施例不以此为限。
图7为依据本发明一实施例的电源电路的电路示意图。请参照图1A、1B及图7，电源电路700大致相同于电源电路100，其不同之处在于电源电路700还包括密码比对电路710，其中相同或相似元件使用相同或相似标号。密码比对电路710耦接电压反馈电路120，用以提供写入启动电压WR1a及数据锁定电压DXb。进一步来说，当密码比对电路710接收至输入密码PSWD1时，会比对输入密码PSWD1是否正确。并且，当输入密码PSWD1第一次正确时，则致能写入启动电压WR1a及数据锁定电压DXb，以进行数据保护；当输入密码PSWD1第二次正确时，则禁能写入启动电压WR1a及数据锁定电压DXb，以解除数据保护。
在本实施例中，密码比对电路710是提供写入启动电压WR1a及数据锁定电压DXb，但在其他实施例中，密码比对电路710可以仅提供写入启动电压WR1a及数据锁定电压DXb的其中之一，此依据电路设计而定，本发明实施例不以此为限。
图8为依据本发明一实施例的电源电路的电路示意图。请参照图1A、1B及图8，电源电路800大致相同于电源电路100，其不同之处在于电源电路800还包括输入电路810，其中相同或相似元件使用相同或相似标号。输入电路810耦接电压反馈电路120，并且接收输入信号INPUT1以提供数据锁定电压DXc。进一步来说，当输入信号INPUT1表示要进行数据保护时，输入电路810可通过数据锁定电压压DXc设定非易失性存储器元件NVRB；当输入信号INPUT1表示不需要数据保护时，输入电路810可通过数据锁定电压压DXc重置非易失性存储器元件NVRB。
综上所述，本发明实施例的电源电路及其存储器装置，可依据数据锁定电压设定或重置非易失性存储器元件，以调整工作电压的输出电平。藉此，在需要数据保护时，可调整工作电压的输出电平小于非易失性存储器元件的写入电压电平，以保护非易失性存储器元件不会被更改。并且，电源电路中可配置事件检测电路，以在事件发生时致能数据锁定电压。或者，电源电路中可配置密码比对电路，以在使用者输入正确的密码时致能/禁能数据锁定电压。又或者，电源电路中可配置输入电路，并且依据输入信号致能或禁能数据锁定电压。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (13)

1.一种电源电路，其特征在于，用于提供一工作电压至一存储器阵列，包括：
一电压调整电路，接收一系统电压，以提供该工作电压；以及
一电压反馈电路，耦接该电压调整电路以接收该工作电压，并且接收一数据锁定电压，其中该电压反馈电路具有一非易失性存储器元件，反应于该数据锁定电压而设定或重置，并且该电压反馈电路依据该非易失性存储器元件为一设定状态或一重置状态以提供一反馈电压至该电压调整电路，以设定该工作电压的一输出电平。
2.如权利要求1所述的电源电路，其特征在于，该电压反馈电路包括：
一比较器，具有接收一参考电压的一第一输入端、一第二输入端及提供该反馈电压的一输出端；
一第一电阻，耦接于该工作电压与该第二输入端之间；
一第二电阻，耦接于该第二输入端与一接地电压之间；
一阻抗电路，并联该第一电阻且具有该非易失性存储器元件，并且该阻抗电路的电阻值反应于该非易失性存储器元件为该设定状态或该重置状态。
3.如权利要求2所述的电源电路，其特征在于，该电压调整电路包括：
一电压泵，具有接收该系统电压的一输入端、接收一致能信号的一致能端及提供该工作电压的一输出端；以及
一第一逻辑电路，耦接该电压反馈电路以接收该反馈电压，接收一第一写入启动电压，并且耦接该致能端以提供该致能信号。
4.如权利要求2所述的电源电路，其特征在于，该电压调整电路包括：
一第一金属氧化物半导体晶体管，具有接收该系统电压的一第一源/漏极、接收一控制电压的一第一栅极及提供该工作电压的一第二源/漏极；以及
一第二逻辑电路，耦接该电压反馈电路以接收该反馈电压，接收一第二写入启动电压，并且耦接该第一栅极以提供该控制电压。
5.如权利要求4所述的电源电路，其特征在于，该第二逻辑电路包括：
一第一反相器，具有接收该第二写入启动电压的一输入端及提供反相后的该第二写入启动电压的一输出端；
一或门，该或门的输入端接收该反馈电压及反相后的该第二写入启动电压，并且该或门的输出端提供该控制电压。
6.如权利要求2所述的电源电路，其特征在于，该非易失性存储器元件为一电阻式随机存取存储器，当该电阻式随机存取存储器为该设定状态时，该阻抗电路的电阻值为低电阻值，当该电阻式随机存取存储器为该重置状态时，该阻抗电路的电阻值为高电阻值。
7.如权利要求6所述的电源电路，其特征在于，该阻抗电路还接收一第三写入启动电压，并且该阻抗电路依据该第三写入启动电压及该数据锁定电压而设定或重置该非易失性存储器元件。
8.如权利要求7所述的电源电路，其特征在于，该阻抗电路包括：
该电阻式随机存取存储器，具有一正极端及一负极端；
一第二反相器，具有接收该第三写入启动电压的一输入端及一输出端；
一第二金属氧化物半导体晶体管，具有接收该工作电压的一第三源/漏极、耦接该第二反相器的该输出端的一第二栅极及耦接该正极端的一第四源/漏极；
一第三金属氧化物半导体晶体管，具有耦接该负极端的一第五源/漏极、耦接该第二反相器的该输出端的一第三栅极及接收该接地电压的一第六源/漏极；以及
一写入电路，耦接该正极端及该负极端，且接收该第三写入启动电压及该数据锁定电压，以依据该第三写入启动电压及该数据锁定电压设定或重置该电阻式随机存取存储器。
9.如权利要求8所述的电源电路，其特征在于，该写入电路包括：
一第四金属氧化物半导体晶体管，具有耦接该正极端的一第七源/漏极、接收该第三写入启动电压的一第四栅极及一第八源/漏极；
一第五金属氧化物半导体晶体管，具有耦接该负极端的一第九源/漏极、接收该第三写入启动电压的一第五栅极及一第十源/漏极；
一第六金属氧化物半导体晶体管，具有耦接该第八源/漏极的一第十一源/漏极、接收该数据锁定电压的一第六栅极及接收该工作电压的一第十二源/漏极；
一第七金属氧化物半导体晶体管，具有耦接该第十源/漏极的一第十三源/漏极、接收该数据锁定电压的一第七栅极及接收该接地电压的一第十四源/漏极；
一第三反相器，具有接收该数据锁定电压的一输入端及一输出端；
一第八金属氧化物半导体晶体管，具有耦接该第八源/漏极的一第十五源/漏极、耦接收该第三反相器的该输出端的一第八栅极及接收该接地电压的一第十六源/漏极；以及
一第九金属氧化物半导体晶体管，具有耦接该第十源/漏极的一第十七源/漏极、耦接收该第三反相器的该输出端的一第九栅极及接收该工作电压的一第十八源/漏极。
10.如权利要求9所述的电源电路，其特征在于，还包括一密码比对电路，用以提供该第三写入启动电压，当该密码比对电路接收一输入密码时，比对该输入密码，并且当该输入密码正确时，致能该第三写入启动电压。
11.如权利要求1所述的电源电路，其特征在于，当该非易失性存储器元件为该重置状态时，该工作电压的输出电平大于等于一写入电压电平，当该非易失性存储器元件为该设定状态时，该工作电压的输出电平小于该写入电压电平且大于等于一读取电压电平。
12.如权利要求1所述的电源电路，其特征在于，还包括一事件检测电路，用以检测一事件是否发生，并且对应地提供该数据锁定电压，当该事件发生时，通过该数据锁定电压设定该非易失性存储器元件。
13.一种存储器装置，其特征在于，包括：
一存储器阵列；以及
一如权利要求1所述的电源电路，用于提供一工作电压至该存储器阵列。
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