TWI603336B - 電源電路及其記憶體裝置 - Google Patents

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Description

電源電路及其記憶體裝置
本發明是有關於一種電源電路，且特別是有關於一種電源電路及其記憶體裝置。
非揮發（Non-volatile）記憶體已經普遍應用在各種不同電子裝置中，以儲存電子裝置運作所需的程式碼及資料。在正常使用下，非揮發記憶體中的資料可以被重覆寫入，並且非揮發記憶體中的程式可以隨時被更新，而資料的寫入及程式碼的更新是非揮發記憶體中被廣泛利用的功能。
然而，如果資料寫入及程式更新等功能被不當使用者所利用時，電子裝置中的操作系統便可以被遠端的駭客侵入，輕易地篡改資料及程式碼，或者直接將非揮發記憶體中的資料擦除以破壞操作系統的運作。通常，操作系統會有一些防止駭客的偵測與防範機制，然而操作系統中的防範機制是基於系統的運作基礎，因此在防範機制啟動之後，還是有可能被駭客破解而功虧一簣。
本發明提供一種電源電路及其記憶體裝置，在需要資料保護時，可保護非揮發性記憶體元件不會被更改。
本發明的電源電路，用於提供一工作電壓至一記憶體陣列，並且包括電壓調整電路及電壓回授電路。電壓調整電路接收一系統電壓以提供工作電壓。電壓回授電路耦接電壓調整電路以接收工作電壓，並且接收一資料鎖定電壓，其中電壓回授電路具有一非揮發性（Non-Volatile）記憶體元件，反應於資料鎖定電壓而設定或重置。電壓回授電路依據非揮發性記憶體元件為設定或重置提供一回授電壓至電壓調整電路，以設定其輸出電壓準位。
本發明的記憶體裝置，包括一記憶體陣列及一如上所述的電源電路，其中電源電路用於提供一工作電壓至記憶體陣列。
基於上述，本發明實施例的電源電路及其記憶體裝置，可依據資料鎖定電壓設定或重置非揮發性記憶體元件，以調整工作電壓的輸出準位。藉此，在需要資料保護時，可調整工作電壓的輸出準位小於非揮發性記憶體元件的寫入電壓準位，以保護非揮發性記憶體元件不會被更改。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為依據本發明一實施例的記憶體裝置的系統示意圖。圖1B為依據本發明一實施例的工作電壓的波形示意圖。請參照圖1A，在本實施例中，記憶體裝置10包括記憶體陣列11及電源電路100。記憶體陣列11具有多個陣列排列的非揮發性（Non-Volatile）記憶體元件NVRA。電源電路100耦接記憶體陣列11，用於提供工作電壓Vpp至記憶體陣列11的非揮發性記憶體元件NVRA。
電源電路100包括電壓調整電路110及電壓回授電路120。電壓調整電路110接收系統電壓VDD，以提供工作電壓Vpp。電壓回授電路120耦接電壓調整電路110以接收工作電壓Vpp，並且接收資料鎖定電壓DX及寫入啟動電壓WR1（對應第三寫入啟動電壓），其中電壓回授電路120具有非揮發性記憶體元件NARB。在此，寫入啟動電壓WR1用以決定非揮發性記憶體元件NARB是否鎖定，並且寫入啟動電壓WR1預設為禁能狀態（例如為高電壓準位）；資料鎖定電壓DX用以決定非揮發性記憶體元件NARB的狀態為設定或重置，亦即非揮發性記憶體元件NARB是反應於資料鎖定電壓DX而設定或重置，並且資料鎖定電壓DX預設為禁能狀態（例如為低電壓準位）。
接著，電壓回授電路120會依據工作電壓Vpp提供回授電壓VFB至電壓調整電路110，以控制工作電壓Vpp維持於擺盪範圍內，並且電壓回授電路120也會依據非揮發性記憶體元件NVRB為設定或重置，提供回授電壓VFB至電壓調整電路110，以設定工作電壓Vpp的輸出準位。如圖1B所示，當非揮發性記憶體元件NVRB為重置時，工作電壓Vpp的輸出準位(如擺盪範圍SW1所示)大於等於非揮發性記憶體元件NVRB的寫入電壓準位LWT；當非揮發性記憶體元件NVRB為設置時，工作電壓Vpp的輸出準位(如擺盪範圍SW2所示)小於寫入電壓準位LWT且大於等於讀取電壓準位LRD。
在本發明實施例中，非揮發性記憶體元件NVRB進行設定或重置時所接收的工作電壓Vpp可以是由外部電路所提供。並且，電源電路100是不具有遠端控制的能力，亦即電源電路100是不被外部控制電路所影響，例如記憶體陣列11的控制器（未繪示）。
依據上述，當使用者有記憶體陣列11的寫入保護需求時，可以透過記憶體裝置10上的接腳設定資料鎖定電壓DX，以設定工作電壓Vpp的輸出準位小於寫入電壓準位LWT。藉此，可確保記憶體陣列11中的非揮發性記憶體元件NVRA無法被更新（亦即抹除及寫入）。並且，電源電路100可設計為不具有通訊能力，亦即使用者僅能透過記憶體裝置10上的接腳設定電源電路100的狀態，以提高記憶體陣列11的寫入保護的安全性。
圖2為依據本發明一實施例的電源電路的電路示意圖。請參照圖1及2，其中相同或相似元件使用相同或相似標號。在本實施例中，電源電路200包括電壓調整電路210及電壓回授電路220，並且工作電壓Vpp大於系統電壓VDD。
電壓調整電路210包括電壓幫浦CP1及第一邏輯電路211。電壓幫浦CP1具有接收系統電壓VDD的輸入端、接收致能信號Sen的致能端EN及提供工作電壓Vpp的輸出端。第一邏輯電路211耦接電壓回授電路220以接收回授電壓VFB1，接收資料寫入啟動電壓WR2（對應第一寫入啟動電壓），並且耦接電壓幫浦CP1的致能端EN以提供致能信號Sen。其中，寫入啟動電壓WR2是針對記憶體陣列11的非揮發性記憶體元件NVRA所提供的寫入啟動電壓，而寫入啟動電壓WR1是針對電壓回授電路220的非揮發性記憶體元件NVRB所提供的寫入啟動電壓。並且，當寫入啟動電壓WR1致能時，寫入啟動電壓WR2一定會致能；當寫入啟動電壓WR2致能時，寫入啟動電壓WR1不一定會致能。
在本實施例中，第一邏輯電路211包括及閘AND1，其中及閘AND1的輸入端的其中之一接收寫入啟動電壓WR2，及閘AND1的輸入端的其中另一耦接電壓回授電路220以接收回授電壓VFB1，及閘AND1的輸出端提供致能信號Sen。
電壓回授電路220包括比較器CMP1、第一電阻R11、第二電阻R12及阻抗電路221，其中阻抗電路221具有非揮發性記憶體元件NVRB。比較器CMP1具有接收參考電壓VR1的正輸入端（對應第一輸入端）、負輸入端（對應第二輸入端）及提供回授電壓VFB1的輸出端。第一電阻R11耦接於工作電壓Vpp與比較器CMP1的負輸入端之間。第二電阻R12耦接於比較器CMP1的負輸入端與接地電壓之間。
阻抗電路221並聯第一電阻R11，並且接收資料鎖定電壓DX及寫入啟動電壓WR1，其中阻抗電路221的電阻值反應於非揮發性記憶體元件NVRB為設定或重置，並且阻抗電路221依據寫入啟動電壓WR1及資料鎖定電壓DX而設定或重置非揮發性記憶體元件NVRB。舉例來說，當非揮發性記憶體元件NVRB為設定時，阻抗電路221的電阻值為低電阻值，亦即第一電阻R11會被旁路（bypass）掉；當非揮發性記憶體元件NVRB為重置時，阻抗電路221的電阻值為高電阻值，亦即第一電阻R11會與第二電阻R12進行分壓。
進一步來說，當非揮發性記憶體元件NVRB為重置時，Vpp=VR1×(R11+R12)/R12，其中Vpp為工作電壓Vpp的電壓準位，VR1為參考電壓VR1的電壓準位，R11為第一電阻R11的電阻值，R12為第二電阻R12的電阻值；當非揮發性記憶體元件NVRB為設置時，Vpp≈VR1。依據上述，參考電壓VR1可以設計為接近讀取電壓準位LRD但高於讀取電壓準位LRD；並且，寫入電壓準位與讀取電壓準位的比值（亦即LWT:LRD）可以設計為(R11+R12):R12。
在本實施例中，第一邏輯電路211例如是包括及閘AND1，但在其他實施例中，可以是相同邏輯運算或類似功能的邏輯電路。在本發明的一實施例中，可以忽略第一邏輯電路211，亦即將比較器CMP1的輸出端提供的回授電壓VFB1直接傳送至電壓幫浦CP1的致能端EN。
圖3為依據本發明一實施例的電源電路的電路示意圖。請參照圖1至3，其中相同或相似元件使用相同或相似標號。在本實施例中，電源電路300包括電壓調整電路310及電壓回授電路320，並且工作電壓Vpp小於系統電壓VDD。
電壓調整電路310包括第一金氧半電晶體MX1及第二邏輯電路311。第一金氧半電晶體MX1的源極（對應第一源/汲極）接收系統電壓VDD，第一金氧半電晶體MX1的閘極（對應第一閘極）接收控制電壓VCS，第一金氧半電晶體MX1的汲極（對應第二源/汲極）提供工作電壓Vpp。第二邏輯電路311耦接電壓回授電路320以接收回授電壓VFB2，接收寫入啟動電壓WR2（對應第二寫入啟動電壓），並且耦接第一金氧半電晶體MX1的閘極以提供控制信號VCS。
在本實施例中，第二邏輯電路311包括第一反相器INT1及或閘OR1。第一反相器INT1的輸入端接收寫入啟動電壓WR2，第一反相器INT1的輸出端提供反相後的寫入啟動電壓/WR2。或閘OR1的輸入端的其中之一接收回授電壓VFB2，或閘OR1的輸入端的其中另一接收反相後的寫入啟動電壓/WR2，並且或閘OR1的輸出端提供控制電壓VCS。
電壓回授電路320包括比較器CMP2、第一電阻R21、第二電阻R22及阻抗電路321，其中阻抗電路321具有非揮發性記憶體元件NVRB。比較器CMP2具有接收參考電壓VR2的負輸入端（對應第一輸入端）、正輸入端（對應第二輸入端）及提供回授電壓VFB2的輸出端。第一電阻R21耦接於工作電壓Vpp與比較器CMP2的正輸入端之間。第二電阻R22耦接於比較器CMP2的正輸入端與接地電壓之間。
阻抗電路321並聯第一電阻R21，並且接收資料鎖定電壓DX及寫入啟動電壓WR1，其中阻抗電路321的電阻值反應於非揮發性記憶體元件NVRB為設定或重置，並且阻抗電路321依據寫入啟動電壓WR1及資料鎖定電壓DX而設定或重置非揮發性記憶體元件NVRB。
在本實施例中，第二邏輯電路311例如包括第一反相器INT1及或閘OR1，但在其他實施例中，可以是相同邏輯運算或類似功能的邏輯電路。在本發明的一實施例中，可以忽略第二邏輯電路311，亦即將比較器CMP2的輸出端提供的回授電壓VFB2直接傳送至第一金氧半電晶體MX1的閘極。
圖4為依據本發明一實施例的阻抗電路的電路示意圖。請參照圖2及圖4，其中相同或相似元件使用相同或相似標號。在本實施例中，非揮發性記憶體元件NVRB是以電阻式隨機存取記憶體RMX為例，並且阻抗電路400包括電阻式隨機存取記憶體RMX、第二反相器INT2、第二金氧半電晶體MX2、第三金氧半電晶體MX3及寫入電路410。
第二反相器INT2的輸入端接收寫入啟動電壓WR1。第二金氧半電晶體MX2的汲極（對應第三源/汲極）接收工作電壓Vpp，第二金氧半電晶體MX2的閘極（對應第二閘極）耦接第二反相器INT2的輸出端，第二金氧半電晶體MX2的源極（對應第四源/汲極）耦接電阻式隨機存取記憶體RMX的正極端。第三金氧半電晶體MX3的汲極（對應第五源/汲極）耦接電阻式隨機存取記憶體RMX的負極端，第三金氧半電晶體MX3的閘極（對應第三閘極）耦接第二反相器INT2的輸出端，第三金氧半電晶體MX3的源極（對應第六源/汲極）接收接地電壓。
寫入電路410耦接電阻式隨機存取記憶體RMX的正極端及負極端，且接收寫入啟動電壓WR1及資料鎖定電壓DX，以依據寫入啟動電壓WR1及資料鎖定電壓DX設定或重置電阻式隨機存取記憶體RMX。
舉例來說，當寫入啟動電壓WR1為禁能時（例如為高電壓準位），第二金氧半電晶體MX2及第三金氧半電晶體MX3截止，此時寫入電路410會設定為可寫入模式，亦即寫入電路410可設定或重置電阻式隨機存取記憶體RMX。當寫入啟動電壓WR1為致能時（例如為低電壓準位），第二金氧半電晶體MX2及第三金氧半電晶體MX3導通，此時寫入電路410會設定為不寫入模式，亦即寫入電路410不對電阻式隨機存取記憶體RMX進行設定或重置。
接著，當寫入電路410為可寫入模式且資料鎖定電壓DX為禁能時（例如為低電壓準位），寫入電路410會提供負電壓至電阻式隨機存取記憶體RMX以重置電阻式隨機存取記憶體RMX，此時電阻式隨機存取記憶體RMX的電阻值為高電阻值；當寫入電路410為可寫入模式且資料鎖定電壓DX為致能時（例如為高電壓準位），寫入電路410會提供正電壓至電阻式隨機存取記憶體RMX以設定電阻式隨機存取記憶體RMX，此時電阻式隨機存取記憶體RMX的電阻值為低電阻值。
在本實施例中，非揮發性記憶體元件NVRB是以電阻式隨機存取記憶體RMX為例，但在其他實施例中，其他型態的非揮發性記憶體元件NVRB可搭配金氧半電晶體來達到與電阻式隨機存取記憶體RMX類似的功能。舉例來說，以電壓準位型的非揮發性記憶體元件NVRB為例，可將非揮發性記憶體元件NVRB所儲存的電壓提供至金氧半電晶體的閘極，以設定阻抗電路（如400）的電阻值。
圖5為依據本發明一實施例的寫入電路的電路示意圖。請參照圖4及圖5，其中相同或相似元件使用相同或相似標號。在本實施例中，寫入電路500包括第三反相器INT3、第四金氧半電晶體MX4、第五金氧半電晶體MX5、第六金氧半電晶體MX6、第七金氧半電晶體MX7、第八金氧半電晶體MX8及第九金氧半電晶體MX9。第三反相器INT的輸入端接收資料鎖定電壓DX。
第四金氧半電晶體MX4的汲極（對應第七源/汲極）耦接電阻式隨機存取記憶體RMX的正極端，第四金氧半電晶體MX4的閘極（對應第四閘極）接收寫入啟動電壓WR1。第五金氧半電晶體MX5的汲極（對應第九源/汲極）耦接電阻式隨機存取記憶體RMX的負極端，第五金氧半電晶體MX5的閘極（對應第五閘極）接收寫入啟動電壓WR1。
第六金氧半電晶體MX6的汲極（對應第十一源/汲極）耦接第四金氧半電晶體MX4的源極（對應第八源/汲極），第六金氧半電晶體MX6的閘極（對應第六閘極）接收資料鎖定電壓DX，第六金氧半電晶體MX6的源極（對應第十二源/汲極）接收工作電壓Vpp。第七金氧半電晶體MX7的汲極（對應第十三源/汲極）耦接第五金氧半電晶體MX5的源極（對應第十源/汲極），第七金氧半電晶體MX7的閘極（對應第七閘極）接收資料鎖定電壓DX，第七金氧半電晶體MX7的源極（對應第十四源/汲極）接收接地電壓。
第八金氧半電晶體MX8的汲極（對應第十五源/汲極）耦接第四金氧半電晶體MX4的源極，第八金氧半電晶體MX8的閘極（對應第八閘極）耦接第三反相器INT3的輸出端，第八金氧半電晶體MX8的源極（對應第十六源/汲極）接收接地電壓。第九金氧半電晶體MX9的汲極（對應第十七源/汲極）耦接第五金氧半電晶體MX5的源極，第九金氧半電晶體MX9的閘極（對應第九閘極）耦接第三反相器INT3的輸出端，第九金氧半電晶體MX9的源極（對應第十八源/汲極）接收工作電壓Vpp。
圖6為依據本發明一實施例的電源電路的電路示意圖。請參照圖1及圖6，電源電路600大致相同於電源電路100，其不同之處在於電源電路600更包括事件偵測電路610，其中相同或相似元件使用相同或相似標號。事件偵測電路610耦接電壓回授電路120，用以偵測一事件是否發生，並且對應地提供資料鎖定電壓DXa。換言之，當事件未發生時，事件偵測電路610提供禁能的資料鎖定電壓DXa（例如為低電壓準位），以重置非揮發性記憶體元件NVRB；當事件發生時，事件偵測電路610提供致能的資料鎖定電壓DXa（例如為高電壓準位），以透過資料鎖定電壓DXa設定非揮發性記憶體元件NVRB。
其中，上述事件可以是電路型態的突發事件，例如電壓急降或急升、電流急降或急升；可以是網路型態的突發事件，例如遭受網路攻擊、網路線路中斷；又或者是任何型態的事故，例如火災、地震、豪雨、…等。上述為舉例以說明，本發明實施例不以此為限。
圖7為依據本發明一實施例的電源電路的電路示意圖。請參照圖1及圖7，電源電路700大致相同於電源電路100，其不同之處在於電源電路700更包括密碼比對電路710，其中相同或相似元件使用相同或相似標號。密碼比對電路710耦接電壓回授電路120，用以提供寫入啟動電壓WR1a及資料鎖定電壓DXb。進一步來說，當密碼比對電路710接收至輸入密碼PSWD1時，會比對輸入密碼PSWD1是否正確。並且，當輸入密碼PSWD1第一次正確時，則致能寫入啟動電壓WR1a及資料鎖定電壓DXb，以進行資料保護；當輸入密碼PSWD1第二次正確時，則禁能寫入啟動電壓WR1a及資料鎖定電壓DXb，以解除資料保護。
在本實施例中，密碼比對電路710是提供寫入啟動電壓WR1a及資料鎖定電壓DXb，但在其他實施例中，密碼比對電路710可以僅提供寫入啟動電壓WR1a及資料鎖定電壓DXb的其中之一，此依據電路設計而定，本發明實施例不以此為限。
圖8為依據本發明一實施例的電源電路的電路示意圖。請參照圖1及圖8，電源電路800大致相同於電源電路100，其不同之處在於電源電路800更包括輸入電路810，其中相同或相似元件使用相同或相似標號。輸入電路810耦接電壓回授電路120，並且接收輸入信號INPUT1以提供資料鎖定電壓DXc。進一步來說，當輸入信號INPUT1表示要進行資料保護時，輸入電路810可透過資料鎖定電壓壓DXc設定非揮發性記憶體元件NVRB；當輸入信號INPUT1表示不需要資料保護時，輸入電路810可透過資料鎖定電壓壓DXc重置非揮發性記憶體元件NVRB。
綜上所述，本發明實施例的電源電路及其記憶體裝置，可依據資料鎖定電壓設定或重置非揮發性記憶體元件，以調整工作電壓的輸出準位。藉此，在需要資料保護時，可調整工作電壓的輸出準位小於非揮發性記憶體元件的寫入電壓準位，以保護非揮發性記憶體元件不會被更改。並且，電源電路中可配置事件偵測電路，以在事件發生時致能資料鎖定電壓。或者，電源電路中可配置密碼比對電路，以在使用者輸入正確的密碼時致能/禁能資料鎖定電壓。又或者，電源電路中可配置輸入電路，並且依據輸入信號致能或禁能資料鎖定電壓。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體裝置 11‧‧‧記憶體陣列 100、200、300、600、700、800‧‧‧電源電路 110、210、310‧‧‧電壓調整電路 120、220、320‧‧‧電壓回授電路 211‧‧‧第一邏輯電路 221、321、400‧‧‧阻抗電路 311‧‧‧第二邏輯電路 410、500‧‧‧寫入電路 610‧‧‧事件偵測電路 710‧‧‧密碼比對電路 810‧‧‧輸入電路 AND1‧‧‧及閘 CMP1、CMP2‧‧‧比較器 CP1‧‧‧電壓幫浦 DX、DXa、DXb、DXc‧‧‧資料鎖定電壓 EN‧‧‧致能端 INPUT1‧‧‧輸入信號 INT1‧‧‧第一反相器 INT2‧‧‧第二反相器 INT3‧‧‧第三反相器 LRD‧‧‧讀取電壓準位 LWT‧‧‧寫入電壓準位 MX1‧‧‧第一金氧半電晶體 MX2‧‧‧第二金氧半電晶體 MX3‧‧‧第三金氧半電晶體 MX4‧‧‧第四金氧半電晶體 MX5‧‧‧第五金氧半電晶體 MX6‧‧‧第六金氧半電晶體 MX7‧‧‧第七金氧半電晶體 MX8‧‧‧第八金氧半電晶體 MX9‧‧‧第九金氧半電晶體 NVRA、NVRB‧‧‧非揮發性記憶體元件 OR1‧‧‧或閘 PSWD1‧‧‧輸入密碼 R11、R21‧‧‧第一電阻 R12、R22‧‧‧第二電阻 RMX‧‧‧電阻式隨機存取記憶體 Sen‧‧‧致能信號 SW1、SW2‧‧‧擺盪範圍 VCS‧‧‧控制電壓 VDD‧‧‧系統電壓 VFB、VFB1、VFB2‧‧‧回授電壓 Vpp‧‧‧工作電壓 VR1、VR2‧‧‧參考電壓 WR1、WR1a、WR2‧‧‧寫入啟動電壓
圖1A為依據本發明一實施例的記憶體裝置的系統示意圖。 圖1B為依據本發明一實施例的工作電壓的波形示意圖。 圖2為依據本發明一實施例的電源電路的電路示意圖。 圖3為依據本發明一實施例的電源電路的電路示意圖。 圖4為依據本發明一實施例的阻抗電路的電路示意圖。 圖5為依據本發明一實施例的寫入電路的電路示意圖。 圖6為依據本發明一實施例的電源電路的電路示意圖。 圖7為依據本發明一實施例的電源電路的電路示意圖。 圖8為依據本發明一實施例的電源電路的電路示意圖。
10‧‧‧記憶體裝置
11‧‧‧記憶體陣列
100‧‧‧電源電路
110‧‧‧電壓調整電路
120‧‧‧電壓回授電路
DX‧‧‧資料鎖定電壓
NVRA、NVRB‧‧‧非揮發性記憶體元件
VDD‧‧‧系統電壓
VFB‧‧‧回授電壓
Vpp‧‧‧工作電壓
WR1‧‧‧寫入啟動電壓

Claims (13)

  1. 一種電源電路，用於提供一工作電壓至一記憶體陣列，包括： 一電壓調整電路，接收一系統電壓，以提供該工作電壓；以及 一電壓回授電路，耦接該電壓調整電路以接收該工作電壓，並且接收一資料鎖定電壓，其中該電壓回授電路具有一非揮發性（Non-Volatile）記憶體元件，反應於該資料鎖定電壓而設定或重置，並且該電壓回授電路依據該非揮發性記憶體元件為一設定狀態或一重置狀態以提供一回授電壓至該電壓調整電路，以設定該工作電壓的一輸出準位。
  2. 如申請專利範圍第1項所述的電源電路，其中該電壓回授電路包括： 一比較器，具有接收一參考電壓的一第一輸入端、一第二輸入端及提供該回授電壓的一輸出端； 一第一電阻，耦接於該工作電壓與該第二輸入端之間； 一第二電阻，耦接於該第二輸入端與一接地電壓之間； 一阻抗電路，並聯該第一電阻且具有該非揮發性記憶體元件，並且該阻抗電路的電阻值反應於該非揮發性記憶體元件為該設定狀態或該重置狀態。
  3. 如申請專利範圍第2項所述的電源電路，其中該電壓調整電路包括： 一電壓幫浦，具有接收該系統電壓的一輸入端、接收一致能信號的一致能端及提供該工作電壓的一輸出端；以及 一第一邏輯電路，耦接該電壓回授電路以接收該回授電壓，接收一第一寫入啟動電壓，並且耦接該致能端以提供該致能信號。
  4. 如申請專利範圍第2項所述的電源電路，其中該電壓調整電路包括： 一第一金氧半電晶體，具有接收該系統電壓的一第一源/汲極、接收一控制電壓的一第一閘極及提供該工作電壓的一第二源/汲極；以及 一第二邏輯電路，耦接該電壓回授電路以接收該回授電壓，接收一第二寫入啟動電壓，並且耦接該第一閘極以提供該控制電壓。
  5. 如申請專利範圍第4項所述的電源電路，其中該第二邏輯電路包括： 一第一反相器，具有接收該第二寫入啟動電壓的一輸入端及提供反相後的該第二寫入啟動電壓的一輸出端； 一或閘，該或閘的輸入端接收該回授電壓及反相後的該第二寫入啟動電壓，並且該或閘的輸出端提供該控制電壓。
  6. 如申請專利範圍第2項所述的電源電路，其中該非揮發性記憶體元件為一電阻式隨機存取記憶體，當該電阻式隨機存取記憶體為該設定狀態時，該阻抗電路的電阻值為低電阻值，當該電阻式隨機存取記憶體為該重置狀態時，該阻抗電路的電阻值為高電阻值。
  7. 如申請專利範圍第6項所述的電源電路，其中該阻抗電路更接收一第三寫入啟動電壓，並且該阻抗電路依據該第三寫入電壓及該資料鎖定電壓而設定或重置該非揮發性記憶體元件。
  8. 如申請專利範圍第7項所述的電源電路，其中該阻抗電路包括： 該電阻式隨機存取記憶體，具有一正極端及一負極端； 一第二反相器，具有接收該第三寫入啟動電壓的一輸入端及一輸出端； 一第二金氧半電晶體，具有接收該工作電壓的一第三源/汲極、耦接該第二反相器的該輸出端的一第二閘極及耦接該正極端的一第四源/汲極； 一第三金氧半電晶體，具有耦接該負極端的一第五源/汲極、耦接該第二反相器的該輸出端的一第三閘極及接收該接地電壓的一第六源/汲極；以及 一寫入電路，耦接該正極端及該負極端，且接收該第三寫入啟動電壓及該資料鎖定電壓，以依據該第三寫入啟動電壓及該資料鎖定電壓設定或重置該電阻式隨機存取記憶體。
  9. 如申請專利範圍第8項所述的電源電路，其中該寫入電路包括： 一第四金氧半電晶體，具有耦接該正極端的一第七源/汲極、接收該第三寫入啟動電壓的一第四閘極及一第八源/汲極； 一第五金氧半電晶體，具有耦接該負極端的一第九源/汲極、接收該第三寫入啟動電壓的一第五閘極及一第十源/汲極； 一第六金氧半電晶體，具有耦接該第八源/汲極的一第十一源/汲極、接收該資料鎖定電壓的一第六閘極及接收該工作電壓的一第十二源/汲極； 一第七金氧半電晶體，具有耦接該第十源/汲極的一第十三源/汲極、接收該資料鎖定電壓的一第七閘極及接收該接地電壓的一第十四源/汲極； 一第三反相器，具有接收該資料鎖定電壓的一輸入端及一輸出端； 一第八金氧半電晶體，具有耦接該第八源/汲極的一第十五源/汲極、耦接收該第三反相器的該輸出端的一第八閘極及接收該接地電壓的一第十六源/汲極；以及 一第九金氧半電晶體，具有耦接該第十源/汲極的一第十七源/汲極、耦接收該第三反相器的該輸出端的一第九閘極及接收該工作電壓的一第十八源/汲極。
  10. 如申請專利範圍第9項所述的電源電路，更包括一密碼比對電路，用以提供該第三寫入啟動電壓，當該密碼比對電路接收一輸入密碼時，比對該輸入密碼，並且當該輸入密碼正確時，致能該第三寫入啟動電壓。
  11. 如申請專利範圍第1項所述的電源電路，其中當該非揮發性記憶體元件為該重置狀態時，該工作電壓的輸出準位大於等於一寫入電壓準位，當該非揮發性記憶體元件為該設定狀態時，該工作電壓的輸出準位小於該寫入電壓準位且大於等於一讀取電壓準位。
  12. 如申請專利範圍第1項所述的電源電路，更包括一事件偵測電路，用以偵測一事件是否發生，並且對應地提供該資料鎖定電壓，當該事件發生時，透過該資料鎖定電壓設定該非揮發性記憶體元件。
  13. 一種記憶體裝置，包括： 一記憶體陣列；以及 一如申請專利範圍第1項所述的電源電路，用於提供一工作電壓至該記憶體陣列。
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