KR20220057840A - 글리치 검출기, 이를 포함하는 보안 소자 및 전자 시스템 - Google Patents

글리치 검출기, 이를 포함하는 보안 소자 및 전자 시스템 Download PDF

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Abstract

글리치 검출기는 센싱 블록, 글리치-펄스 생성기 및 비교 블록을 포함한다. 센싱 블록은 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성한다. 글리치-펄스 생성기는 제1 전원 전압 또는 글리치 전압을 수신하여, 제1 전원 전압에 글리치(glitch)가 발생하는 순간에 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성한다. 비교 블록은 적어도 하나의 펄스 전압에 포함되는 펄스를 기초로 글리치 전압과 적어도 하나의 기준 전압을 비교하여, 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성한다.

Description

글리치 검출기, 이를 포함하는 보안 소자 및 전자 시스템{GLITCH DETECTOR, SECURITY DEVICE INCLUDING THE SAME AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 글리치 검출기, 상기 글리치 검출기를 포함하는 보안 소자 및 상기 보안 소자를 포함하는 전자 시스템에 관한 것이다.
최근에는 보안 데이터를 처리 및/또는 저장하는 보안 소자가 널리 사용되고 있다. 보안 소자의 내부에 저장된 데이터는 안전하게 보관되어야 하며, 상기 데이터가 외부로 유출되는 경우에는 사용자에게 커다란 위험이 될 수 있다. 특히, 공격자가 보안 소자의 내부에 저장된 데이터를 알아내기 위하여 직접적으로 보안 소자의 내부의 신호를 모니터링하는 경우, 치명적으로 데이터가 손실될 수 있다. 따라서 보안 소자는 비정상적인 조건(예를 들어, 비정상적인 전압, 주파수, 온도, 글리치, 또는 빛 노출 등)을 검출하기 위한 대응되는 검출기들을 포함하며, 예를 들어 글리치 검출기를 포함할 수 있다. 이 때, 글리치 검출기는 비정상적인 동작 조건을 검출하기 위해 이용되며, 정상적인 동작 조건에서는 보안 소자의 동작에 영향을 미치지 않을 수 있다.
본 발명의 일 목적은 정전류(static current) 소모가 상대적으로 적은 글리치 검출기를 제공하는 것이다.
본 발명의 다른 목적은 상기 글리치 검출기를 포함하는 보안 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 보안 소자를 포함하는 전자 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 글리치 검출기는 센싱 블록, 글리치-펄스 생성기 및 비교 블록을 포함한다. 상기 센싱 블록은 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성한다. 상기 글리치-펄스 생성기는 상기 제1 전원 전압 또는 상기 글리치 전압을 수신하여, 상기 제1 전원 전압에 글리치(glitch)가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성한다. 상기 비교 블록은 상기 적어도 하나의 펄스 전압에 포함되는 상기 펄스를 기초로 상기 글리치 전압과 상기 적어도 하나의 기준 전압을 비교하여, 상기 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 보안 소자는 보안 메모리, 보안 프로세서, 글리치 검출기 및 리셋 신호 생성기를 포함한다. 상기 보안 메모리는 보안 데이터를 저장한다. 상기 보안 프로세서는 상기 보안 데이터를 처리하고, 리셋 신호에 기초하여 리셋된다. 상기 글리치 검출기는 제1 전원 전압에 글리치(glitch)가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성한다. 상기 리셋 신호 생성기는 상기 적어도 하나의 검출 전압에 기초하여 상기 리셋 신호를 생성한다. 상기 글리치 검출기는 센싱 블록, 글리치-펄스 생성기 및 비교 블록을 포함한다. 상기 센싱 블록은 상기 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성한다. 상기 글리치-펄스 생성기는 상기 제1 전원 전압 또는 상기 글리치 전압을 수신하여, 상기 제1 전원 전압에 상기 글리치가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성한다. 상기 비교 블록은 상기 적어도 하나의 펄스 전압에 포함되는 상기 펄스를 기초로 상기 글리치 전압과 상기 적어도 하나의 기준 전압을 비교하여, 상기 적어도 하나의 검출 전압을 생성한다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전자 시스템은 프로세서 및 보안 소자를 포함한다. 상기 프로세서는 노말 동작을 제어한다. 상기 보안 소자는 보안 동작을 제어한다. 상기 보안 소자는 보안 메모리, 보안 프로세서, 글리치 검출기 및 리셋 신호 생성기를 포함한다. 상기 보안 메모리는 보안 데이터를 저장한다. 상기 보안 프로세서는 상기 보안 데이터를 처리하고, 리셋 신호에 기초하여 리셋된다. 상기 글리치 검출기는 제1 전원 전압에 글리치(glitch)가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성한다. 상기 리셋 신호 생성기는 상기 적어도 하나의 검출 전압에 기초하여 상기 리셋 신호를 생성한다. 상기 글리치 검출기는 센싱 블록, 글리치-펄스 생성기 및 비교 블록을 포함한다. 상기 센싱 블록은 상기 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성한다. 상기 글리치-펄스 생성기는 상기 제1 전원 전압 또는 상기 글리치 전압을 수신하여, 상기 제1 전원 전압에 상기 글리치가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성한다. 상기 비교 블록은 상기 적어도 하나의 펄스 전압에 포함되는 상기 펄스를 기초로 상기 글리치 전압과 상기 적어도 하나의 기준 전압을 비교하여, 상기 적어도 하나의 검출 전압을 생성한다.
상기와 같은 본 발명의 실시예들에 따른 글리치 검출기는 글리치를 전달하는 센싱 블록, 글리치 발생 시 펄스를 만들어 내는 글리치-펄스 생성기, 및 비교 동작 및 글리치 검출 동작을 수행하는 비교 블록을 포함하여 구현될 수 있다. 이 때, 비교 블록은 래치 타입 비교기를 포함하여 구현될 수 있다. 래치 타입 비교기는 주기적으로 토글하는 클럭 신호에 기초하여 동작하는 대신에, 글리치-펄스 생성기로부터 생성되는 펄스 전압에 기초하여 동작할 수 있다. 글리치가 발생하는 순간에만 펄스를 생성하고 이에 기초하여 비교 동작을 수행함으로써, 글리치를 빠르게 원하는 순간에만 검출할 수 있다. 따라서, 글리치가 발생하지 않는 정상 동작 시에는 정전류 및 전력 소모가 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 보안 소자 및 전자 시스템은 상기와 같은 본 발명의 실시예들에 따른 글리치 검출기를 포함함으로써, 외부 공격에 의한 보안 데이터의 유출이나 파괴, 변조 등으로부터 보안 데이터를 보호할 수 있고, 보안 성능이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 글리치 검출기를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 글리치 검출기의 구체적인 일 예를 나타내는 도면이다.
도 3은 도 2의 글리치 검출기의 동작을 설명하기 위한 타이밍도이다.
도 4a 및 4b는 도 2의 글리치 검출기에 포함되는 제1 글리치-펄스 생성 회로의 예를 나타내는 도면들이다.
도 5는 도 4a의 제1 글리치-펄스 생성 회로의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 2의 글리치 검출기에 포함되는 제1 래치 타입 비교기의 일 예를 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 글리치 검출기의 구체적인 다른 예를 나타내는 도면이다.
도 8은 도 7의 글리치 검출기의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 7의 글리치 검출기에 포함되는 제2 글리치-펄스 생성 회로의 일 예를 나타내는 도면이다.
도 10은 도 9의 제2 글리치-펄스 생성 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 글리치 검출기의 구체적인 또 다른 예를 나타내는 도면이다.
도 12는 도 11의 글리치 검출기의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 실시예들에 따른 글리치 검출 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 실시예들에 따른 보안 소자를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 보안 소자의 동작 방법을 설명하기 위한 순서도이다.
도 16은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 글리치 검출기를 나타내는 블록도이다.
도 1을 참조하면, 글리치 검출기(100)는 센싱 블록(sensing block)(200), 글리치-펄스 생성기(glitch-to-pulse generator)(300) 및 비교 블록(comparing block)(400)을 포함한다.
센싱 블록(200)은 제1 전원 전압(AVDD)에 기초하여 글리치 전압(VGLITCH) 및 적어도 하나의 기준 전압(VREF)을 생성한다. 예를 들어, 센싱 블록(200)은 글리치 전압(VGLITCH)을 생성하는 센싱 회로 및 적어도 하나의 기준 전압(VREF)을 생성하는 기준 전압 생성 회로를 포함할 수 있다.
제1 전원 전압(AVDD)은 글리치 검출기(100)를 포함하는 임의의 전자 장치 및/또는 시스템을 구동하는데 이용되는 전압이며, 예를 들어 아날로그 전원 전압일 수 있다. 글리치 전압(VGLITCH)은 제1 전원 전압(AVDD)에 대응하는 전압이며, 예를 들어 제1 전원 전압(AVDD)과 실질적으로 동일한 파형을 가질 수 있다. 적어도 하나의 기준 전압(VREF)은 글리치(glitch)를 센싱/검출하는데 이용되는 전압이며, 예를 들어 제1 기준 전압 및 상기 제1 기준 전압보다 낮은 제2 기준 전압 중 적어도 하나를 포함할 수 있다.
글리치-펄스 생성기(300)는 제1 전원 전압(AVDD) 또는 글리치 전압(VGLITCH)을 수신하여, 제1 전원 전압(AVDD)에 글리치가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압(VPULSE)을 생성한다.
예를 들어, 상기 글리치는 상기 제1 기준 전압보다 높은 업 글리치(up glitch)(또는 양의 글리치(positive glitch)) 및 상기 제2 기준 전압보다 낮은 다운 글리치(down glitch)(또는 음의 글리치(negative glitch))를 포함할 수 있다. 글리치-펄스 생성기(300)는 상기 업 글리치를 센싱하여 제1 펄스 전압을 생성하는 제1 글리치-펄스 생성 회로 및 상기 다운 글리치를 센싱하여 제2 펄스 전압을 생성하는 제2 글리치-펄스 생성 회로 중 적어도 하나를 포함할 수 있다.
비교 블록(400)은 적어도 하나의 펄스 전압(VPULSE)에 포함되는 상기 펄스를 기초로 글리치 전압(VGLITCH)과 적어도 하나의 기준 전압(VREF)을 비교하여, 상기 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압(VDET)을 생성한다. 예를 들어, 비교 블록(400)은 래치 타입 비교기를 포함하여 구현될 수 있다.
예를 들어, 비교 블록(400)은 상기 제1 펄스 전압이 활성화된 경우에만 글리치 전압(VGLITCH)과 상기 제1 기준 전압을 비교하여 상기 업 글리치가 발생하는 경우에 활성화되는 제1 검출 전압을 생성하는 제1 래치 타입 비교기 및 상기 제2 펄스 전압이 활성화된 경우에만 글리치 전압(VGLITCH)과 상기 제2 기준 전압을 비교하여 상기 다운 글리치가 발생하는 경우에 활성화되는 제2 검출 전압을 생성하는 제2 래치 타입 비교기 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 글리치 검출기(100)는, 글리치를 전달하는 센싱 블록(200), 글리치 발생 시 펄스를 만들어 내는 글리치-펄스 생성기(300), 및 비교 동작 및 글리치 검출 동작을 수행하는 비교 블록(400)을 포함하여 구현될 수 있다. 이 때, 비교 블록(400)은 래치 타입 비교기를 포함하여 구현될 수 있다. 상기 래치 타입 비교기는 주기적으로 토글하는 클럭 신호에 기초하여 동작하는 대신에, 글리치-펄스 생성기(300)로부터 생성되는 펄스 전압에 기초하여 동작할 수 있다. 글리치가 발생하는 순간에만 펄스를 생성하고 이에 기초하여 비교 동작을 수행함으로써, 글리치를 빠르게 원하는 순간에만 검출할 수 있다. 따라서, 글리치가 발생하지 않는 정상 동작 시에는 정전류(static current) 및 전력 소모가 감소할 수 있다.
도 2는 본 발명의 실시예들에 따른 글리치 검출기의 구체적인 일 예를 나타내는 도면이다.
도 2를 참조하면, 글리치 검출기(100a)는 센싱 블록(200a), 글리치-펄스 생성기(300a) 및 비교 블록(400a)을 포함한다.
센싱 블록(200a)은 제1 회로부(210) 및 제2 회로부(220)를 포함할 수 있다. 제1 회로부(210)는 제1 전원 전압(AVDD)에 기초하여 글리치 전압(VGLITCH)을 생성하며, 센싱 회로에 대응할 수 있다. 제2 회로부(220)는 제1 전원 전압(AVDD)에 기초하여 제1 기준 전압(VPOS_REF)을 생성하며, 기준 전압 생성 회로에 대응할 수 있다. 제1 기준 전압(VPOS_REF)은 업 글리치를 검출하는데 이용될 수 있다.
제1 회로부(210)는 저항들(R11, R12) 및 커패시터들(C11, C12)을 포함할 수 있다. 저항들(R11, R12)은 제1 전원 전압(AVDD)과 접지 전압 사이에 직렬 연결되며, 커패시터들(C11, C12) 또한 제1 전원 전압(AVDD)과 상기 접지 전압 사이에 직렬 연결될 수 있다. 저항 및 커패시터(R11, C11)는 제1 전원 전압(AVDD)과 글리치 전압(VGLITCH)을 출력하는 노드(N11) 사이에 병렬 연결될 수 있다. 저항 및 커패시터(R11, C11)는 노드(N11)와 상기 접지 전압 사이에 병렬 연결될 수 있다.
제2 회로부(220)는 저항들(R13, R14, R15) 및 커패시터(C13)를 포함할 수 있다. 저항들(R13, R14)은 제1 전원 전압(AVDD)과 상기 접지 전압 사이에 직렬 연결될 수 있다. 저항(R13)은 제1 전원 전압(AVDD)과 노드(N12) 사이에 연결될 수 있다. 저항(R14)은 노드(N12)와 상기 접지 전압 사이에 연결될 수 있다. 저항(R15)은 노드(N12)와 제1 기준 전압(VPOS_REF)을 출력하는 노드(N13) 사이에 연결될 수 있다. 커패시터(C13)는 노드(N13)와 상기 접지 전압 사이에 연결될 수 있다. 저항들(R13, R14)의 저항 값에 따라서 제1 기준 전압(VPOS_REF)의 레벨이 결정될 수 있다.
글리치-펄스 생성기(300a)는 제1 글리치-펄스 생성 회로(g-to-p circuit1)(310)를 포함할 수 있다. 제1 글리치-펄스 생성 회로(310)는 제1 기준 전압(VPOS_REF)보다 높은 상기 업 글리치를 센싱하여 제1 펄스 전압(VPOS_PULSE)을 생성할 수 있다. 제1 글리치-펄스 생성 회로(310)는 양의(positive) 글리치-펄스 생성 회로라고 부를 수도 있다. 제1 글리치-펄스 생성 회로(310)의 구체적인 구조에 대해서는 도 4a 및 4b를 참조하여 후술하도록 한다.
비교 블록(400a)은 제1 래치 타입 비교기(410)를 포함할 수 있다. 제1 래치 타입 비교기(410)는 제1 펄스 전압(VPOS_PULSE)이 활성화된 경우에만 글리치 전압(VGLITCH)과 제1 기준 전압(VPOS_REF)을 비교하여 제1 검출 전압(VPOS_DET)을 생성할 수 있다. 제1 래치 타입 비교기(410)의 구체적인 구조에 대해서는 도 6을 참조하여 후술하도록 한다.
일 실시예에서, 글리치 검출기(100a)는 주기적으로 토글(toggle) 또는 스윙(swing)하는 클럭 신호를 수신하지 않을 수 있다. 일반적으로, 래치 타입 비교기는 동작 속도가 매우 빠르고 구동을 위한 클럭 신호가 필요하며 이에 따라 전류 및 전력 소모가 매우 클 수 있다. 이에 비하여, 본 발명의 실시예들에 따른 글리치 검출기(100a)에 포함되는 래치 타입 비교기(410)는 클럭 신호를 이용하지 않고, 제1 글리치-펄스 생성 회로(310)로부터 글리치 발생 시에만 생성되는 펄스를 이용하여 비교 동작을 수행하여 순간적으로 발생하는 글리치를 빠른 속도로 검출할 수 있다.
이에 따라, 글리치 검출기(100a)에서 소모되는 정전류의 양은 미리 정해진 전류량보다 적을 수 있다. 예를 들어, 상기 미리 정해진 전류량은 기존의 글리치 검출기에서 소모되는 정전류의 양일 수 있다. 특히 글리치가 발생하지 않는 정상 동작 구간에서 래치 타입 비교기(410)에 의한 전력 소모가 거의 없으며, 글리치가 발생하는 순간에만 매우 적은 전력이 소모될 수 있다. 따라서, 전력 소모가 감소하면서 글리치를 효과적으로 검출할 수 있다.
도 3은 도 2의 글리치 검출기의 동작을 설명하기 위한 타이밍도이다.
도 2 및 3을 참조하면, 제1 전원 전압(AVDD)에 업 글리치가 발생함에 따라, 제1 전원 전압(AVDD)에 대응하는 글리치 전압(VGLITCH)의 레벨 또한 순간적으로 증가하였다가 감소할 수 있다. 예를 들어, 글리치 전압(VGLITCH)의 레벨은 시간 t11에서 제1 기준 전압(VPOS_REF)의 레벨보다 높아지고, 시간 t13에서 제1 기준 전압(VPOS_REF)의 레벨보다 낮아질 수 있다.
제1 펄스 전압(VPOS_PULSE)은 상기 업 글리치에 대응하는 펄스를 포함할 수 있다. 예를 들어, 제1 펄스 전압(VPOS_PULSE)은 시간 t12에서 로우 레벨에서 하이 레벨로 천이하고, 시간 t14에서 상기 하이 레벨에서 상기 로우 레벨로 천이하며, 이에 따라 시간 t12부터 t14 사이에서 상기 하이 레벨의 펄스를 가질 수 있다. 예를 들어, 시간 t12는 시간 t11로부터 미리 정해진 지연 시간만큼 경과한 시간이며, 시간 t14는 시간 t13로부터 상기 미리 정해진 지연 시간만큼 경과한 시간일 수 있다. 예를 들어, 도 4a 및 4b를 참조하여 후술하는 것처럼 제1 글리치-펄스 생성 회로(310)는 상기 지연 시간을 구현하기 위한 지연부를 포함할 수 있다.
제1 검출 전압(VPOS_DET)은 제1 펄스 전압(VPOS_PULSE)과 실질적으로 동일한 파형을 가질 수 있다. 예를 들어, 제1 검출 전압(VPOS_DET)은 시간 t12에서 로우 레벨에서 하이 레벨로 천이하고, 시간 t14에서 상기 하이 레벨에서 상기 로우 레벨로 천이하며, 이에 따라 시간 t12부터 t14 사이에서 상기 하이 레벨을 유지할 수 있다. 제1 검출 전압(VPOS_DET)이 하이 레벨을 가지는 경우에 상기 업 글리치가 발생한 것으로 판단할 수 있다.
도 4a 및 4b는 도 2의 글리치 검출기에 포함되는 제1 글리치-펄스 생성 회로의 예를 나타내는 도면들이다.
도 4a를 참조하면, 제1 글리치-펄스 생성 회로(310a)는 회로부(312a) 및 인버터(314)를 포함할 수 있다. 제1 글리치-펄스 생성 회로(310a)는 지연부(316)를 더 포함할 수 있다.
회로부(312a)는 제1 전원 전압(AVDD) 및 글리치 전압(VGLITCH) 중 하나, 제1 기준 전류(IR1), 및 제2 전원 전압(DVDD)에 기초하여, 제1 전원 전압(AVDD)에 상기 업 글리치가 발생하는 경우에 활성화되는 제1 센싱 전압(VPOS_SEN)을 생성할 수 있다. 도 4a는 회로부(312a)가 제1 전원 전압(AVDD)에 기초하여 동작하는 경우를 예시하고 있다. 제2 전원 전압(DVDD)은 회로부(312a)를 구동하는데 이용되는 전압이며, 예를 들어 디지털 전원 전압일 수 있다.
회로부(312a)는 PMOS(p-type metal oxide semiconductor) 트랜지스터들(PT21, PT22, PT23), 전류원(313), NMOS(n-type metal oxide semiconductor) 트랜지스터들(NT21, NT22), 저항(R21) 및 커패시터(C21)를 포함할 수 있다.
PMOS 트랜지스터(PT21)는 제2 전원 전압(DVDD)과 노드(N21) 사이에 연결되고, 노드(N21)와 연결되는 게이트 전극을 포함할 수 있다. PMOS 트랜지스터(PT22)는 제2 전원 전압(DVDD)과 노드(N22) 사이에 연결되고, 노드(N21)와 연결되는 게이트 전극을 포함할 수 있다. PMOS 트랜지스터(PT23)는 제2 전원 전압(DVDD)과 제1 센싱 전압(VPOS_SEN)을 출력하는 노드(N23) 사이에 연결되고, 노드(N21)와 연결되는 게이트 전극을 포함할 수 있다. 전류원(313)은 노드(N21)와 접지 전압 사이에 연결되고, 제1 기준 전류(IR1)를 생성할 수 있다. NMOS 트랜지스터(NT21)는 노드(N22)와 상기 접지 전압 사이에 연결되고, 노드(N22)와 연결되는 게이트 전극을 포함할 수 있다. NMOS 트랜지스터(NT22)는 노드(N23)와 상기 접지 전압 사이에 연결되고, 저항(R21) 및 커패시터(C21)와 연결되는 게이트 전극을 포함할 수 있다. 저항(R21)은 노드(N22)와 NMOS 트랜지스터(NT22)의 게이트 전극 사이에 연결될 수 있다. 커패시터(C21)는 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)과 NMOS 트랜지스터(NT22)의 게이트 전극 사이에 연결될 수 있다. 한편, 회로부(312a)가 글리치 전압(VGLITCH)에 기초하여 동작하는 경우에, 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)이 아닌 글리치 전압(VGLITCH)에 대응하는 전압(예를 들어, VGLITCH_MON)이 커패시터(C21)에 인가될 수 있다.
PMOS 트랜지스터들(PT21, PT22, PT23)을 통하여 각각 전류들(I11, I12, I13)이 흐르고 NMOS 트랜지스터들(NT21, NT22)을 통하여 각각 전류들(I14, I15)이 흐를 수 있다. 전류들(I11, I12, I13, I14, I15) 중 적어도 일부의 변화에 따라 제1 센싱 전압(VPOS_SEN)의 레벨이 변경될 수 있으며, 이에 대해서는 도 5를 참조하여 후술하도록 한다.
인버터(314)는 제1 센싱 전압(VPOS_SEN)을 반전하여 제1 펄스 전압(VPOS_PULSE)에 대응하는 전압을 생성할 수 있다.
지연부(316)는 인버터(314)의 출력을 지연시켜 제1 펄스 전압(VPOS_PULSE)을 생성할 수 있다. 예를 들어, 도시하지는 않았으나, 지연부(316)는 직렬 연결된 복수 개의(예를 들어, 짝수 개의) 인버터들을 포함할 수 있다.
도 4b를 참조하면, 제1 글리치-펄스 생성 회로(310b)는 회로부(312b) 및 인버터(314)를 포함하며, 지연부(316)를 더 포함할 수 있다.
회로부(312b)의 구성이 일부 변경되는 것을 제외하면, 제1 글리치-펄스 생성 회로(310b)는 도 4a의 제1 글리치-펄스 생성 회로(310a)와 실질적으로 동일할 수 있다.
회로부(312b)는 PMOS 트랜지스터들(PT21, PT22, PT23), NMOS 트랜지스터들(NT21, NT22), 저항들(R21, R22) 및 커패시터(C21)를 포함할 수 있다. 도 4a의 전류원(313)이 저항(R22)으로 대체될 수 있으며, 이에 따라 회로부(312b)는 상대적으로 간단한 구조를 가질 수 있다.
도 5는 도 4a의 제1 글리치-펄스 생성 회로의 동작을 설명하기 위한 타이밍도이다.
도 3, 4a 및 5를 참조하면, 글리치가 발생하지 않는 정상 동작 시에 PMOS 트랜지스터(PT21)를 흐르는 전류(I11)는 제1 기준 전류(IR1)와 실질적으로 동일할 수 있다. PMOS 트랜지스터(PT22)를 흐르는 전류(I12)와 NMOS 트랜지스터(NT21)를 흐르는 전류(I14)는 실질적으로 서로 동일하며, 각각 PMOS 트랜지스터(PT21)를 흐르는 전류(I11)와 실질적으로 동일할 수 있다. 다만 PMOS 트랜지스터(PT23)를 흐르는 전류(I13)와 NMOS 트랜지스터(NT22)를 흐르는 전류(I15)는 서로 다르며, 예를 들어 PMOS 트랜지스터(PT23)를 흐르는 전류(I13)는 PMOS 트랜지스터(PT21)를 흐르는 전류(I11)의 약 2배이고 NMOS 트랜지스터(NT22)를 흐르는 전류(I15)는 PMOS 트랜지스터(PT21)를 흐르는 전류(I11)와 실질적으로 동일할 수 있다.
상술한 것처럼, PMOS 트랜지스터(PT23)를 흐르는 전류(I13)와 NMOS 트랜지스터(NT22)를 흐르는 전류(I15) 사이에 의도적으로 전류 미스매치(mismatch)를 형성하는 경우에, 제1 센싱 전압(VPOS_SEN)의 레벨은 제2 전원 전압(DVDD)의 레벨과 실질적으로 동일하며, 제1 펄스 전압(VPOS_PULSE)의 레벨은 상기 접지 전압의 레벨과 실질적으로 동일할 수 있다.
제1 전원 전압(AVDD)에 업 글리치가 발생하는 경우에, 글리치 전압(VGLITCH)의 파형은 도 3에 도시된 것처럼 변화하며, 이에 따라 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)의 파형 또한 글리치 전압(VGLITCH)의 파형과 실질적으로 동일하게 변화할 수 있다.
도 5에 도시된 것처럼 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)의 파형이 변화함에 따라, 커패시터(C21)에 의해서 상기 업 글리치가 순간적으로 NMOS 트랜지스터(NT22)의 게이트 전극에 인가되며, NMOS 트랜지스터(NT22)의 게이트 전극의 전압은 순간적으로 양의 방향(+)으로 증가할 수 있다. 이에 따라, NMOS 트랜지스터(NT22)의 게이트-소스 전압(VGS)이 증가하면서 NMOS 트랜지스터(NT22)를 흐르는 전류(I15)가 PMOS 트랜지스터(PT23)를 흐르는 전류(I13)보다 커질 수 있다. NMOS 트랜지스터(NT22)를 흐르는 전류(I15)에 의해 제1 센싱 전압(VPOS_SEN)의 레벨은 상기 접지 전압의 레벨로 감소하고, 제1 펄스 전압(VPOS_PULSE)의 레벨은 제2 전원 전압(DVDD)의 레벨로 증가하며, 이에 따라 제1 펄스 전압(VPOS_PULSE) 내에 펄스가 형성될 수 있다.
이 때, 제1 센싱 전압(VPOS_SEN)의 천이 시점은 전압(AVDD_MON)과 유사하게 시간 t11 및 t13이며, 제1 펄스 전압(VPOS_PULSE)의 천이 시점은 지연부(316)에 의해 상기 지연 시간만큼 지연된 시간 t12 및 t14일 수 있다.
도 6은 도 2의 글리치 검출기에 포함되는 제1 래치 타입 비교기의 일 예를 나타내는 도면이다.
도 6을 참조하면, 제1 래치 타입 비교기(410a)는 PMOS 트랜지스터들(PT31, PT32, PT33, PT34), NMOS 트랜지스터들(NT31, NT32, NT33, NT34, NT35) 및 인버터(412)를 포함할 수 있다.
PMOS 트랜지스터들(PT31, PT32)은 제2 전원 전압(DVDD)과 노드(N31) 사이에 병렬 연결될 수 있다. PMOS 트랜지스터(PT31)의 게이트 전극은 제1 펄스 전압(VPOS_PULSE)이 반전된 제1 반전 펄스 전압(/VPOS_PULSE)을 수신하고, PMOS 트랜지스터(PT32)의 게이트 전극은 노드(N32)와 연결될 수 있다. PMOS 트랜지스터들(PT33, PT34)은 제2 전원 전압(DVDD)과 노드(N32) 사이에 병렬 연결될 수 있다. PMOS 트랜지스터(PT33)의 게이트 전극은 노드(N31)와 연결되고, PMOS 트랜지스터(PT34)의 게이트 전극은 제1 반전 펄스 전압(/VPOS_PULSE)을 수신할 수 있다.
NMOS 트랜지스터들(NT31, NT32)은 노드(N31)와 노드(N33) 사이에 직렬 연결될 수 있다. NMOS 트랜지스터(NT31)의 게이트 전극은 노드(N32)와 연결되고, NMOS 트랜지스터(NT32)의 게이트 전극은 제1 기준 전압(VPOS_REF)을 수신할 수 있다. NMOS 트랜지스터들(NT33, NT34)은 노드(N32)와 노드(N33) 사이에 직렬 연결될 수 있다. NMOS 트랜지스터(NT33)의 게이트 전극은 노드(N31)와 연결되고, NMOS 트랜지스터(NT34)의 게이트 전극은 글리치 전압(VGLITCH)을 수신할 수 있다. NMOS 트랜지스터(NT35)는 노드(N33)와 접지 전압 사이에 연결되고, 제1 펄스 전압(VPOS_PULSE)을 수신하는 게이트 전극을 포함할 수 있다.
인버터(412)는 노드(N32)의 전압을 반전하여 제1 검출 전압(VPOS_DET)을 생성할 수 있다.
한편, 도 6에 도시된 제1 래치 타입 비교기(410a)의 구조는 예시적일 뿐이며, 실시예에 따라서 다양하게 변경될 수 있다.
도 7은 본 발명의 실시예들에 따른 글리치 검출기의 구체적인 다른 예를 나타내는 도면이다. 이하 도 2와 중복되는 설명은 생략한다.
도 7을 참조하면, 글리치 검출기(100b)는 센싱 블록(200b), 글리치-펄스 생성기(300b) 및 비교 블록(400b)을 포함한다.
센싱 블록(200b)은 제1 회로부(210) 및 제3 회로부(230)를 포함할 수 있다. 제1 회로부(210)는 제1 전원 전압(AVDD)에 기초하여 글리치 전압(VGLITCH)을 생성하며, 센싱 회로에 대응할 수 있다. 제3 회로부(230)는 제1 전원 전압(AVDD)에 기초하여 제2 기준 전압(VNEG_REF)을 생성하며, 기준 전압 생성 회로에 대응할 수 있다. 제2 기준 전압(VNEG_REF)은 다운 글리치를 검출하는데 이용될 수 있다. 예를 들어, 제2 기준 전압(VNEG_REF)은 제1 기준 전압(VPOS_REF)보다 낮은 레벨을 가질 수 있다.
제1 회로부(210)는 저항들(R11, R12) 및 커패시터들(C11, C12)을 포함할 수 있다. 제1 회로부(210)의 구조는 도 2의 제1 회로부(210)와 실질적으로 동일하며, 저항들(R11, R12) 및 커패시터들(C11, C12)의 연결 관계는 도 2를 참조하여 상술한 것과 실질적으로 동일할 수 있다.
제3 회로부(230)는 저항들(R16, R17, R18) 및 커패시터(C14)를 포함할 수 있다. 저항들(R16, R17)은 제1 전원 전압(AVDD)과 상기 접지 전압 사이에 직렬 연결될 수 있다. 저항(R16)은 제1 전원 전압(AVDD)과 노드(N14) 사이에 연결될 수 있다. 저항(R17)은 노드(N14)와 상기 접지 전압 사이에 연결될 수 있다. 저항(R18)은 노드(N14)와 제2 기준 전압(VNEG_REF)을 출력하는 노드(N15) 사이에 연결될 수 있다. 커패시터(C14)는 노드(N15)와 상기 접지 전압 사이에 연결될 수 있다. 저항들(R16, R17)의 저항 값에 따라서 제2 기준 전압(VNEG_REF)의 레벨이 결정될 수 있다.
글리치-펄스 생성기(300b)는 제2 글리치-펄스 생성 회로(g-to-p circuit2)(320)를 포함할 수 있다. 제2 글리치-펄스 생성 회로(320)는 제2 기준 전압(VNEG_REF)보다 낮은 상기 다운 글리치를 센싱하여 제2 펄스 전압(VNEG_PULSE)을 생성할 수 있다. 제2 글리치-펄스 생성 회로(320)는 음의(negative) 글리치-펄스 생성 회로라고 부를 수도 있다. 제2 글리치-펄스 생성 회로(320)의 구체적인 구조에 대해서는 도 9를 참조하여 후술하도록 한다.
비교 블록(400b)은 제2 래치 타입 비교기(420)를 포함할 수 있다. 제2 래치 타입 비교기(420)는 제2 펄스 전압(VNEG_PULSE)이 활성화된 경우에만 글리치 전압(VGLITCH)과 제2 기준 전압(VNEG_REF)을 비교하여 제2 검출 전압(VNEG_DET)을 생성할 수 있다.
일 실시예에서, 도 2의 글리치 검출기(100a)와 유사하게, 글리치 검출기(100b)는 주기적으로 토글 또는 스윙하는 클럭 신호를 수신하지 않으며, 글리치 검출기(100b)에서 소모되는 정전류의 양은 기준 전류량보다 적을 수 있다.
도 8은 도 7의 글리치 검출기의 동작을 설명하기 위한 타이밍도이다. 이하 도 3과 중복되는 설명은 생략한다.
도 7 및 8을 참조하면, 제1 전원 전압(AVDD)에 다운 글리치가 발생함에 따라, 제1 전원 전압(AVDD)에 대응하는 글리치 전압(VGLITCH)의 레벨 또한 순간적으로 감소하였다가 증가할 수 있다. 예를 들어, 글리치 전압(VGLITCH)의 레벨은 시간 t21에서 제2 기준 전압(VNEG_REF)의 레벨보다 낮아지고, 시간 t23에서 제2 기준 전압(VNEG_REF)의 레벨보다 높아질 수 있다.
제2 펄스 전압(VNEG_PULSE)은 상기 다운 글리치에 대응하는 펄스를 포함할 수 있다. 예를 들어, 제2 펄스 전압(VNEG_PULSE)은 시간 t22에서 로우 레벨에서 하이 레벨로 천이하고, 시간 t24에서 상기 하이 레벨에서 상기 로우 레벨로 천이하며, 이에 따라 시간 t22부터 t24 사이에서 상기 하이 레벨의 펄스를 가질 수 있다. 예를 들어, 시간 t22는 시간 t21로부터 미리 정해진 지연 시간만큼 경과한 시간이며, 시간 t24는 시간 t23로부터 상기 미리 정해진 지연 시간만큼 경과한 시간일 수 있다. 예를 들어, 도 9를 참조하여 후술하는 것처럼 제2 글리치-펄스 생성 회로(320)는 상기 지연 시간을 구현하기 위한 지연부를 포함할 수 있다.
제2 검출 전압(VNEG_DET)은 제2 펄스 전압(VNEG_PULSE)과 실질적으로 동일한 파형을 가질 수 있다. 예를 들어, 제2 검출 전압(VNEG_DET)은 시간 t22에서 로우 레벨에서 하이 레벨로 천이하고, 시간 t24에서 상기 하이 레벨에서 상기 로우 레벨로 천이하며, 이에 따라 시간 t22부터 t24 사이에서 상기 하이 레벨을 유지할 수 있다. 제2 검출 전압(VNEG_DET)이 하이 레벨을 가지는 경우에 상기 다운 글리치가 발생한 것으로 판단할 수 있다.
도 9는 도 7의 글리치 검출기에 포함되는 제2 글리치-펄스 생성 회로의 일 예를 나타내는 도면이다. 이하 도 4a 및 4b와 중복되는 설명은 생략한다.
도 9를 참조하면, 제2 글리치-펄스 생성 회로(320a)는 회로부(322), 제1 인버터(324) 및 제2 인버터(326)를 포함할 수 있다. 제2 글리치-펄스 생성 회로(320a)는 지연부(328)를 더 포함할 수 있다.
회로부(322)는 제1 전원 전압(AVDD) 및 글리치 전압(VGLITCH) 중 하나, 제2 기준 전류(IR2), 및 제2 전원 전압(DVDD)에 기초하여, 제1 전원 전압(AVDD)에 상기 다운 글리치가 발생하는 경우에 활성화되는 제2 센싱 전압(VNEG_SEN)을 생성할 수 있다. 도 9는 회로부(322)가 제1 전원 전압(AVDD)에 기초하여 동작하는 경우를 예시하고 있다.
회로부(322)는 PMOS 트랜지스터들(PT41, PT42, PT43), 전류원(323), NMOS 트랜지스터들(NT41, NT42), 저항(R41) 및 커패시터(C41)를 포함할 수 있다.
PMOS 트랜지스터(PT41)는 제2 전원 전압(DVDD)과 노드(N41) 사이에 연결되고, 노드(N41)와 연결되는 게이트 전극을 포함할 수 있다. PMOS 트랜지스터(PT42)는 제2 전원 전압(DVDD)과 노드(N42) 사이에 연결되고, 노드(N41)와 연결되는 게이트 전극을 포함할 수 있다. PMOS 트랜지스터(PT43)는 제2 전원 전압(DVDD)과 제2 센싱 전압(VNEG_SEN)을 출력하는 노드(N43) 사이에 연결되고, 저항(R41) 및 커패시터(C41)와 연결되는 게이트 전극을 포함할 수 있다. 전류원(323)은 노드(N41)와 접지 전압 사이에 연결되고, 제2 기준 전류(IR2)를 생성할 수 있다. NMOS 트랜지스터(NT41)는 노드(N42)와 상기 접지 전압 사이에 연결되고, 노드(N42)와 연결되는 게이트 전극을 포함할 수 있다. NMOS 트랜지스터(NT42)는 노드(N43)와 상기 접지 전압 사이에 연결되고, 노드(N42)와 연결되는 게이트 전극을 포함할 수 있다. 저항(R41)은 노드(N41)와 PMOS 트랜지스터(PT43)의 게이트 전극 사이에 연결될 수 있다. 커패시터(C41)는 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)과 MOS 트랜지스터(PT43)의 게이트 전극 사이에 연결될 수 있다.
PMOS 트랜지스터들(PT41, PT42, PT43)을 통하여 각각 전류들(I21, I22, I23)이 흐르고 NMOS 트랜지스터들(NT41, NT42)을 통하여 각각 전류들(I24, I25)이 흐를 수 있다. 전류들(I21, I22, I23, I24, I25) 중 적어도 일부의 변화에 따라 제2 센싱 전압(VNEG_SEN)의 레벨이 변경될 수 있으며, 이에 대해서는 도 10을 참조하여 후술하도록 한다.
제1 및 제2 인버터들(324, 326)은 서로 직렬 연결되고, 제2 센싱 전압(VNEG_SEN)에 기초하여 제2 펄스 전압(VNEG_PULSE)에 대응하는 전압을 생성할 수 있다.
지연부(328)는 제2 인버터(326)의 출력을 지연시켜 제2 펄스 전압(VNEG_PULSE)을 생성할 수 있다.
한편, 도시하지는 않았으나, 도 4b를 참조하여 상술한 것처럼 전류원(323)이 저항으로 대체될 수도 있다.
도 10은 도 9의 제2 글리치-펄스 생성 회로의 동작을 설명하기 위한 타이밍도이다. 이하 도 5와 중복되는 설명은 생략한다.
도 8, 9 및 10을 참조하면, 글리치가 발생하지 않는 정상 동작 시에 PMOS 트랜지스터(PT41)를 흐르는 전류(I21)는 제2 기준 전류(IR2)와 실질적으로 동일할 수 있다. PMOS 트랜지스터(PT42)를 흐르는 전류(I22)와 NMOS 트랜지스터(NT41)를 흐르는 전류(I24)는 실질적으로 서로 동일하며, 각각 PMOS 트랜지스터(PT41)를 흐르는 전류(I21)와 실질적으로 동일할 수 있다. 다만 PMOS 트랜지스터(PT43)를 흐르는 전류(I23)와 NMOS 트랜지스터(NT42)를 흐르는 전류(I45)는 서로 다르며, 예를 들어 PMOS 트랜지스터(PT43)를 흐르는 전류(I23)는 PMOS 트랜지스터(PT41)를 흐르는 전류(I21)와 실질적으로 동일하고 NMOS 트랜지스터(NT42)를 흐르는 전류(I25)는 PMOS 트랜지스터(PT41)를 흐르는 전류(I21)의 약 2배일 수 있다.
상술한 것처럼, PMOS 트랜지스터(PT43)를 흐르는 전류(I23)와 NMOS 트랜지스터(NT42)를 흐르는 전류(I25) 사이에 의도적으로 전류 미스매치를 형성하는 경우에, 제2 센싱 전압(VNEG_SEN)의 레벨은 상기 접지 전압의 레벨과 실질적으로 동일하며, 제2 펄스 전압(VNEG_PULSE)의 레벨 또한 상기 접지 전압의 레벨과 실질적으로 동일할 수 있다.
도 9 및 10에 도시된 제2 글리치-펄스 생성 회로(320a)의 동작은 도 3 및 4에 도시된 제1 글리치-펄스 생성 회로(310a)의 동작과 유사하지만 반대로 이루어질 수 있다.
구체적으로, 제1 전원 전압(AVDD)에 다운 글리치가 발생하는 경우에, 글리치 전압(VGLITCH)의 파형은 도 8에 도시된 것처럼 변화하며, 이에 따라 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)의 파형 또한 글리치 전압(VGLITCH)의 파형과 실질적으로 동일하게 변화할 수 있다.
도 10에 도시된 것처럼 제1 전원 전압(AVDD)에 대응하는 전압(AVDD_MON)의 파형이 변화함에 따라, 커패시터(C41)에 의해서 상기 다운 글리치가 순간적으로 PMOS 트랜지스터(PT43)의 게이트 전극에 인가되며, PMOS 트랜지스터(PT43)의 게이트 전극의 전압은 순간적으로 음의 방향(-)으로 감소할 수 있다. 이에 따라, PMOS 트랜지스터(PT43)를 흐르는 전류(I23)가 NMOS 트랜지스터(NT42)를 흐르는 전류(I23)보다 커질 수 있다. PMOS 트랜지스터(PT43)를 흐르는 전류(I23)에 의해 제2 센싱 전압(VNEG_SEN)의 레벨은 제2 전원 전압(DVDD)의 레벨로 증가하고, 제2 펄스 전압(VNEG_PULSE)의 레벨 또한 제2 전원 전압(DVDD)의 레벨로 증가하며, 이에 따라 제2 펄스 전압(VNEG_PULSE) 내에 펄스가 형성될 수 있다.
이 때, 제2 센싱 전압(VNEG_SEN)의 천이 시점은 전압(AVDD_MON)과 유사하게 시간 t21 및 t23이며, 제2 펄스 전압(VNEG_PULSE)의 천이 시점은 지연부(328)에 의해 상기 지연 시간만큼 지연된 시간 t22 및 t24일 수 있다.
한편, 도시하지는 않았으나, 도 7의 글리치 검출기(100b)에 포함되는 제2 래치 타입 비교기(420)의 구조는 도 6을 참조하여 상술한 것과 유사할 수 있다. 다만 도 6의 예와 비교하여, PMOS 트랜지스터들(PT31, PT32, PT33, PT34)이 NMOS 트랜지스터들로 변경되면서 상기 접지 전압과 연결되고, NMOS 트랜지스터들(NT31, NT32, NT33, NT34, NT35)이 PMOS 트랜지스터들로 변경되면서 제2 전원 전압(DVDD)과 연결되며, 이 때 NMOS 트랜지스터(NT32)에 대응하는 PMOS 트랜지스터의 게이트 전극은 글리치 전압(VGLITCH)을 수신하고 NMOS 트랜지스터(NT34)에 대응하는 PMOS 트랜지스터의 게이트 전극은 제2 기준 전압(VNEG_REF)을 수신하도록 구현될 수 있다. 다만 상술한 것처럼 제2 래치 타입 비교기(420)의 구조는 실시예에 따라서 다양하게 변경될 수 있다.
도 11은 본 발명의 실시예들에 따른 글리치 검출기의 구체적인 또 다른 예를 나타내는 도면이다. 이하 도 2 및 7과 중복되는 설명은 생략한다.
도 11을 참조하면, 글리치 검출기(100c)는 센싱 블록(200c), 글리치-펄스 생성기(300c) 및 비교 블록(400c)을 포함한다. 글리치 검출기(100c)는 도 2의 글리치 검출기(100a) 및 도 7의 글리치 검출기(100b)를 병합한 구조를 가질 수 있다.
센싱 블록(200c)은 제1 회로부(210), 제2 회로부(220) 및 제3 회로부(230)를 포함할 수 있다. 제1 회로부(210)는 제1 전원 전압(AVDD)에 기초하여 글리치 전압(VGLITCH)을 생성하며, 센싱 회로에 대응할 수 있다. 제2 회로부(220)는 제1 전원 전압(AVDD)에 기초하여 제1 기준 전압(VPOS_REF)을 생성하고, 제3 회로부(230)는 제1 전원 전압(AVDD)에 기초하여 제2 기준 전압(VNEG_REF)을 생성하며, 제2 및 제3 회로부들(220, 230)은 기준 전압 생성 회로에 대응할 수 있다.
제1 회로부(210)는 저항들(R11, R12) 및 커패시터들(C11, C12)을 포함하고, 제2 회로부(220)는 저항들(R13, R14, R15) 및 커패시터(C13)를 포함하며, 제3 회로부(230)는 저항들(R16, R17, R18) 및 커패시터(C14)를 포함할 수 있다. 제1 회로부(210), 제2 회로부(220) 및 제3 회로부(230)의 구조는 도 2 및 7의 제1 회로부(210), 제2 회로부(220) 및 제3 회로부(230)와 실질적으로 동일하며, 저항들(R11, R12, R13, R14, R15, R16, R17, R18) 및 커패시터들(C11, C12, C13, C14)의 연결 관계는 도 2 및 7을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
글리치-펄스 생성기(300c)는 제1 글리치-펄스 생성 회로(310) 및 제2 글리치-펄스 생성 회로(320)를 포함할 수 있다. 제1 글리치-펄스 생성 회로(310)는 제1 기준 전압(VPOS_REF)보다 높은 상기 업 글리치를 센싱하여 제1 펄스 전압(VPOS_PULSE)을 생성할 수 있다. 제2 글리치-펄스 생성 회로(320)는 제2 기준 전압(VNEG_REF)보다 낮은 상기 다운 글리치를 센싱하여 제2 펄스 전압(VNEG_PULSE)을 생성할 수 있다. 제1 글리치-펄스 생성 회로(310) 및 제2 글리치-펄스 생성 회로(320)는 도 2 및 7의 제1 글리치-펄스 생성 회로(310) 및 제2 글리치-펄스 생성 회로(320)와 실질적으로 동일할 수 있다.
비교 블록(400c)은 제1 래치 타입 비교기(410) 및 제2 래치 타입 비교기(420)를 포함할 수 있다. 제1 래치 타입 비교기(410)는 제1 펄스 전압(VPOS_PULSE)이 활성화된 경우에만 글리치 전압(VGLITCH)과 제1 기준 전압(VPOS_REF)을 비교하여 제1 검출 전압(VPOS_DET)을 생성할 수 있다. 제2 래치 타입 비교기(420)는 제2 펄스 전압(VNEG_PULSE)이 활성화된 경우에만 글리치 전압(VGLITCH)과 제2 기준 전압(VNEG_REF)을 비교하여 제2 검출 전압(VNEG_DET)을 생성할 수 있다. 제1 래치 타입 비교기(410) 및 제2 래치 타입 비교기(420)는 도 2 및 7의 제1 래치 타입 비교기(410) 및 제2 래치 타입 비교기(420)와 실질적으로 동일할 수 있다.
도 12는 도 11의 글리치 검출기의 동작을 설명하기 위한 타이밍도이다. 이하 도 3 및 8과 중복되는 설명은 생략한다.
도 11 및 12를 참조하면, 제1 전원 전압(AVDD)에 업 글리치가 발생한 경우에 글리치 전압(VGLITCH), 제1 펄스 전압(VPOS_PULSE) 및 제1 검출 전압(VPOS_DET)의 변화는 도 2 및 3을 참조하여 상술한 것과 실질적으로 동일하며, 시간 t31, t32, t33 및 t34는 도 3의 시간 t11, t12, t13 및 t14와 실질적으로 동일할 수 있다. 제1 전원 전압(AVDD)에 다운 글리치가 발생한 경우에 글리치 전압(VGLITCH), 제2 펄스 전압(VNEG_PULSE) 및 제2 검출 전압(VNEG_DET)의 변화는 도 7 및 8을 참조하여 상술한 것과 실질적으로 동일하며, 시간 t35, t36, t37 및 t38은 도 8의 시간 t21, t22, t23 및 214와 실질적으로 동일할 수 있다. 제1 검출 전압(VPOS_DET) 및 제2 검출 전압(VNEG_DET) 중 적어도 하나가 하이 레벨을 가지는 경우에 상기 업 글리치 및 상기 다운 글리치 중 적어도 하나가 발생한 것으로 판단할 수 있다.
도 13은 본 발명의 실시예들에 따른 글리치 검출 방법을 설명하기 위한 순서도이다.
도 1 및 13을 참조하면, 본 발명의 실시예들에 따른 글리치 검출 방법에서, 제1 전원 전압(AVDD)에 기초하여 글리치 전압(VGLITCH) 및 적어도 하나의 기준 전압(VREF)을 생성한다(단계 S100). 예를 들어, 적어도 하나의 기준 전압(VREF)은 업 글리치를 검출하기 위한 제1 기준 전압(VPOS_REF) 및 다운 글리치를 검출하기 위한 제2 기준 전압(VNEG_REF) 중 적어도 하나를 포함할 수 있다.
제1 전원 전압(AVDD) 또는 글리치 전압(VGLITCH)을 수신하여, 제1 전원 전압(AVDD)에 글리치가 발생하는 순간에 상기 글리치를 펄스로 변환하여 적어도 하나의 펄스 전압(VPULSE)을 생성한다(단계 S200). 예를 들어, 적어도 하나의 펄스 전압(VPULSE)은 상기 업 글리치에 대응하는 제1 펄스 전압(VPOS_PULSE) 및 상기 다운 글리치에 대응하는 제2 펄스 전압(VNEG_PULSE) 중 적어도 하나를 포함할 수 있다.
적어도 하나의 펄스 전압(VPULSE)에 포함되는 상기 펄스를 기초로 글리치 전압(VGLITCH)과 적어도 하나의 기준 전압(VREF)을 비교하여, 상기 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압(VDET)을 생성한다(단계 S200). 예를 들어, 적어도 하나의 검출 전압(VDET)은 상기 업 글리치의 검출을 나타내는 제1 검출 전압(VPOS_DET) 및 상기 다운 글리치의 검출을 나타내는 제2 검출 전압(VNEG_DET) 중 적어도 하나를 포함할 수 있다.
단계 S100은 센싱 블록(200)에 의해 수행되고, 단계 S200은 글리치-펄스 생성기(300)에 의해 수행되며, 단계 S300은 비교 블록(400)에 의해 수행될 수 있다. 예를 들어, 도 4a 및 5를 참조하여 상술한 구조 및 동작과, 도 9 및 10을 참조하여 상술한 구조 및 동작 중 적어도 하나를 이용하여 단계 S200이 수행될 수 있고, 도 3 및 6을 참조하여 상술한 구조 및 동작과, 도 8을 참조하여 상술한 구조 및 동작 중 적어도 하나를 이용하여 단계 S300이 수행될 수 있다.
도 14는 본 발명의 실시예들에 따른 보안 소자를 나타내는 블록도이다.
도 14를 참조하면, 보안 소자(1000)는 보안 메모리(1100), 보안 프로세서(1200), 글리치 검출기(1300) 및 리셋 신호 생성기(1400)를 포함한다. 예를 들어, 보안 소자(1000)는 스마트 카드(smart card), SE(secure element) 등일 수 있다.
보안 메모리(1100)는 보안 데이터(SDAT)를 저장하고, 보안 프로세서(1200)는 보안 데이터(SDAT)를 처리한다. 예를 들어, 보안 데이터(SDAT)는 암호키(cryptographic key), 주요 데이터(sensitive data), 주요 코드 등을 포함할 수 있다. 예를 들어, 보안 메모리(1100) 및 보안 프로세서(1200)는 전원 전압(VDD)에 기초하여 동작할 수 있다. 예를 들어, 전원 전압(VDD)은 제1 전원 전압(AVDD)에 기초하여 생성될 수 있다.
일 실시예에서, 보안 메모리(1100)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수 있다.
일 실시예에서, 보안 프로세서(1200)는 CPU(central processing unit), 마이크로프로세서(microprocessor) 등과 같은 임의의 프로세싱 장치를 포함할 수 있다.
일 실시예에서, 보안 소자(1000)는 마이크로프로빙(microprobing), 소프트웨어 공격(software attack), 도청(eavesdropping), 오류 주입(fault injection) 등과 같은 부정 조작(tampering) 공격으로부터 보호되도록 부정 조작 방지(tamper-resistant) 기능을 가질 수 있다.
마이크로프로빙은 칩 표면을 직접 액세스하기 위해 사용될 수 있다. 소프트웨어 공격은 프로세서의 일반적인 통신 인터페이스를 이용하며 프로토콜에서 발생되는 보안 취약점(security vulnerability), 암호 알고리즘, 또는 알고리즘 실행을 활용할 수 있다. 도청은 모든 공급 및 인터페이스 접속들의 아날로그 특성들과 정상적인 동작 동안 프로세서에 의해서 생성되는 전자기 방사를 측정할 수 있다. 오류 주입은 비정상적인 환경 조건을 이용하여 추가적인 접근을 제공하는 프로세서의 오동작을 생성할 수 있다. 마이크로프로빙은 직접적인 어택 기술(invasive attack technique)이며, 많은 시간을 필요로 한다. 나머지 기술들은 간접적인 어택 기술(non-invasive attack technique)이다.
상기 간접적인 어택 기술로서, 글리치 어택(glitch attach)은 보안 소자(1200)가 예측 불가능하게 동작되도록 외부로부터 인가되는 신호 또는 전원에 이상한 신호를 가함으로써 보안 소자(1200)를 마음대로 해킹하는 것을 나타낸다. 예를 들어, 보안 소자(1200)의 내부 구성요소를 구동하기 위한 전압(예를 들어, 제1 전원 전압(AVDD))에 글리치를 주어 보안 메모리(1100)로부터 보안 데이터(SDAT)를 유출하는 방법이 시도될 수 있다.
글리치 검출기(1300)는 제1 전원 전압(AVDD)에 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압(VDET)을 생성한다. 글리치 검출기(1300)는 본 발명의 실시예들에 따른 글리치 검출기이며, 도 1 내지 13을 참조하여 상술한 것처럼 구현될 수 있다. 글리치가 발생하는 순간에만 펄스를 생성하고 이에 기초하여 비교 동작을 수행함으로써, 글리치를 빠르게 원하는 순간에만 검출할 수 있다. 따라서, 글리치가 발생하지 않는 정상 동작 시에는 정전류 및 전력 소모가 감소할 수 있다.
리셋 신호 생성기(1400)는 적어도 하나의 검출 전압(VDET)에 기초하여 리셋 신호(RST)를 생성한다. 예를 들어, 리셋 신호(RST)의 파형은 제1 검출 전압(VPOS_DET) 및 제2 검출 전압(VNEG_DET) 중 적어도 하나의 파형과 실질적으로 동일할 수 있다. 리셋 신호(RST)는 보안 프로세서(1200)에 제공되며, 보안 프로세서(1200)는 리셋 신호(RST)에 기초하여 리셋된다. 따라서, 보안 소자(1000)는 외부 공격에 의한 보안 데이터(SDAT)의 유출이나 파괴, 변조 등으로부터 보안 데이터(SDAT)를 보호할 수 있고, 보안 소자(1000)의 보안 성능이 향상될 수 있다.
한편, 도 14에서는 리셋 신호(RST)가 보안 프로세서(1200)에만 제공되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않을 수 있다. 예를 들어, 리셋 신호(RST)는 보안 메모리(1100)에도 제공될 수 있으며, 보안 메모리(1100) 또한 리셋 신호(RST)에 기초하여 리셋될 수 있다.
도 15는 본 발명의 실시예들에 따른 보안 소자의 동작 방법을 설명하기 위한 순서도이다.
도 14 및 15를 참조하면, 본 발명의 실시예들에 따른 보안 소자의 동작 방법에서, 제1 전원 전압(AVDD)에 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압(VDET)을 생성한다(단계 S1100). 단계 S1100은 도 13을 참조하여 상술한 본 발명의 실시예들에 따른 글리치 검출 방법에 기초하여 수행될 수 있다.
적어도 하나의 검출 전압(VDET)에 기초하여 리셋 신호(RST)를 생성하고(단계 S1200), 리셋 신호(RST)에 기초하여 보안 프로세서(1200)를 리셋한다(단계 S1300). 실시예에 따라서, 보안 메모리(1100) 또한 리셋 신호(RST)에 기초하여 리셋될 수 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 16은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 16을 참조하면, 전자 시스템(2000)은 프로세서(2010), 메모리 장치(2020), 보안 소자(2030), 입출력 장치(2040), 파워 서플라이(2050) 및 디스플레이 장치(2060)를 포함할 수 있다. 전자 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(2010)는 전자 시스템(2000)의 전반적인 동작을 제어하고, 운영 체제, 어플리케이션 등을 실행할 수 있다. 메모리 장치(2020)는 전자 시스템(2000)의 동작에 필요한 데이터들을 저장할 수 있다. 입출력 장치(2040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스, 리모트 컨트롤러 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(2050)는 전자 시스템(2000)의 동작에 필요한 파워를 공급할 수 있다. 디스플레이 장치(2060)는 영상을 표시할 수 있다.
프로세서(2010)는 노말 동작을 제어하고, 보안 소자(2030)는 보안 동작을 제어할 수 있다. 보안 소자(2030)는 본 발명의 실시예들에 따른 보안 소자이며, 도 14 내지 15를 참조하여 상술한 것처럼 구현될 수 있다. 글리치가 발생하는 순간에만 펄스를 생성하고 이에 기초하여 비교 동작을 수행하는 글리치 검출기(2032)를 포함함으로써, 글리치를 빠르게 원하는 순간에만 검출할 수 있다. 따라서, 글리치가 발생하지 않는 정상 동작 시에는 정전류 및 전력 소모가 감소할 수 있다. 보안 소자(2030)는 외부 공격에 의한 보안 데이터의 유출이나 파괴, 변조 등으로부터 보안 데이터를 보호할 수 있고, 보안 소자(2030) 및 이를 포함하는 전자 시스템(2000)의 보안 성능이 향상될 수 있다.
일 실시예에서, 전자 시스템(2000)은 보안 관련 시스템이며, 글리치 검출기(2032)는 해킹(hacking) 방지용 검출기로 사용될 수 있다. 다른 실시예에서, 전자 시스템(2000)은 어플리케이션 프로세서(application processor; AP), 웨어러블 장치 등과 같은 모바일 시스템이며, 글리치 검출기(2032)는 저전력으로 동작하는 해킹 방지용 검출기로 사용될 수 있다. 또 다른 실시예에서, 전자 시스템(2000)은 오토모티브 시스템이며, 글리치 검출기(2032)는 안전(safety) 관련 검출기로 사용될 수 있다.
본 발명의 실시예들은 글리치 검출기 및 보안 소자를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone), 오토모티브(automotive) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성하는 센싱 블록;
    상기 제1 전원 전압 또는 상기 글리치 전압을 수신하여, 상기 제1 전원 전압에 글리치(glitch)가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성하는 글리치-펄스 생성기; 및
    상기 적어도 하나의 펄스 전압에 포함되는 상기 펄스를 기초로 상기 글리치 전압과 상기 적어도 하나의 기준 전압을 비교하여, 상기 글리치가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성하는 비교 블록을 포함하는 글리치 검출기.
  2. 제 1 항에 있어서, 상기 글리치-펄스 생성기는,
    제1 기준 전압보다 높은 업 글리치(up glitch)를 센싱하여 제1 펄스 전압을 생성하는 제1 글리치-펄스 생성 회로를 포함하는 것을 특징으로 하는 글리치 검출기.
  3. 제 2 항에 있어서, 상기 제1 글리치-펄스 생성 회로는,
    상기 제1 전원 전압 및 상기 글리치 전압 중 하나, 제1 기준 전류, 및 제2 전원 전압에 기초하여, 상기 제1 전원 전압에 상기 업 글리치가 발생하는 경우에 활성화되는 제1 센싱 전압을 생성하는 제1 회로부; 및
    상기 제1 센싱 전압을 반전하여 상기 제1 펄스 전압을 생성하는 제1 인버터를 포함하는 것을 특징으로 하는 글리치 검출기.
  4. 제 3 항에 있어서, 상기 제1 회로부는,
    상기 제2 전원 전압과 제1 노드 사이에 연결되고, 상기 제1 노드와 연결되는 게이트 전극을 포함하는 제1 PMOS(p-type metal oxide semiconductor) 트랜지스터;
    상기 제2 전원 전압과 제2 노드 사이에 연결되고, 상기 제1 노드와 연결되는 게이트 전극을 포함하는 제2 PMOS 트랜지스터;
    상기 제2 전원 전압과 상기 제1 센싱 전압을 출력하는 제3 노드 사이에 연결되고, 상기 제1 노드와 연결되는 게이트 전극을 포함하는 제3 PMOS 트랜지스터;
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 기준 전류를 생성하는 제1 전류원;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되는 게이트 전극을 포함하는 제1 NMOS(n-type metal oxide semiconductor) 트랜지스터;
    상기 제3 노드와 상기 접지 전압 사이에 연결되는 제2 NMOS 트랜지스터;
    상기 제2 노드와 상기 제2 NMOS 트랜지스터의 게이트 전극 사이에 연결되는 제1 저항; 및
    상기 제1 전원 전압 및 상기 글리치 전압 중 하나와 상기 제2 NMOS 트랜지스터의 게이트 전극 사이에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 글리치 검출기.
  5. 제 3 항에 있어서, 상기 제1 글리치-펄스 생성 회로는,
    상기 제1 인버터의 출력을 지연시켜 상기 제1 펄스 전압을 생성하는 제1 지연부를 더 포함하는 것을 특징으로 하는 글리치 검출기.
  6. 제 2 항에 있어서, 상기 비교 블록은,
    상기 제1 펄스 전압이 활성화된 경우에만 상기 글리치 전압과 상기 제1 기준 전압을 비교하여 제1 검출 전압을 생성하는 제1 래치 타입 비교기를 포함하는 것을 특징으로 하는 글리치 검출기.
  7. 제 6 항에 있어서, 상기 제1 래치 타입 비교기는,
    제2 전원 전압과 제1 노드 사이에 병렬 연결되고, 각각 상기 제1 펄스 전압이 반전된 제1 반전 펄스 전압을 수신하는 게이트 전극 및 제2 노드와 연결되는 게이트 전극을 포함하는 제1 및 제2 PMOS 트랜지스터들;
    상기 제2 전원 전압과 상기 제2 노드 사이에 병렬 연결되고, 각각 상기 제1 노드와 연결되는 게이트 전극 및 상기 제1 반전 펄스 전압을 수신하는 게이트 전극을 포함하는 제3 및 제4 PMOS 트랜지스터들;
    상기 제1 노드와 제3 노드 사이에 직렬 연결되고, 각각 상기 제2 노드와 연결되는 게이트 전극 및 상기 제1 기준 전압을 수신하는 게이트 전극을 포함하는 제1 및 제2 NMOS 트랜지스터들;
    상기 제2 노드와 상기 제3 노드 사이에 직렬 연결되고, 각각 상기 제1 노드와 연결되는 게이트 전극 및 상기 글리치 전압을 수신하는 게이트 전극을 포함하는 제3 및 제4 NMOS 트랜지스터들;
    상기 제3 노드와 접지 전압 사이에 연결되고, 상기 제1 펄스 전압을 수신하는 게이트 전극을 포함하는 제5 NMOS 트랜지스터; 및
    상기 제2 노드의 전압을 반전하여 상기 제1 검출 전압을 생성하는 제1 인버터를 포함하는 것을 특징으로 하는 글리치 검출기.
  8. 제 2 항에 있어서, 상기 센싱 블록은,
    상기 제1 전원 전압에 기초하여 상기 글리치 전압을 생성하는 제1 회로부; 및
    상기 제1 전원 전압에 기초하여 상기 제1 기준 전압을 생성하는 제2 회로부를 포함하는 것을 특징으로 하는 글리치 검출기.
  9. 제 8 항에 있어서, 상기 제1 회로부는,
    상기 제1 전원 전압과 상기 글리치 전압을 출력하는 제1 노드 사이에 병렬 연결되는 제1 저항 및 제1 커패시터; 및
    상기 제1 노드와 접지 전압 사이에 병렬 연결되는 제2 저항 및 제2 커패시터를 더 포함하는 것을 특징으로 하는 글리치 검출기.
  10. 제 9 항에 있어서, 상기 제2 회로부는,
    상기 제1 전원 전압과 제2 노드 사이에 연결되는 제3 저항;
    상기 제2 노드와 상기 접지 전압 사이에 연결되는 제4 저항;
    상기 제2 노드와 상기 제1 기준 전압을 출력하는 제3 노드 사이에 연결되는 제5 저항; 및
    상기 제3 노드와 상기 접지 전압 사이에 연결되는 제3 커패시터를 포함하는 것을 특징으로 하는 글리치 검출기.
  11. 제 1 항에 있어서, 상기 글리치-펄스 생성기는,
    제1 기준 전압보다 낮은 다운 글리치(down glitch)를 센싱하여 제1 펄스 전압을 생성하는 제1 글리치-펄스 생성 회로를 포함하는 것을 특징으로 하는 글리치 검출기.
  12. 제 11 항에 있어서, 상기 제1 글리치-펄스 생성 회로는,
    상기 제1 전원 전압 및 상기 글리치 전압 중 하나, 제1 기준 전류, 및 제2 전원 전압에 기초하여, 상기 제1 전원 전압에 상기 다운 글리치가 발생하는 경우에 활성화되는 제1 센싱 전압을 생성하는 제1 회로부; 및
    서로 직렬 연결되고, 상기 제1 센싱 전압에 기초하여 상기 제1 펄스 전압을 생성하는 제1 및 제2 인버터들을 포함하는 것을 특징으로 하는 글리치 검출기.
  13. 제 12 항에 있어서, 상기 제1 회로부는,
    상기 제2 전원 전압과 제1 노드 사이에 연결되고, 상기 제1 노드와 연결되는 게이트 전극을 포함하는 제1 PMOS 트랜지스터;
    상기 제2 전원 전압과 제2 노드 사이에 연결되고, 상기 제1 노드와 연결되는 게이트 전극을 포함하는 제2 PMOS 트랜지스터;
    상기 제2 전원 전압과 상기 제1 센싱 전압을 출력하는 제3 노드 사이에 연결되는 제3 PMOS 트랜지스터;
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 제1 기준 전류를 생성하는 제1 전류원;
    상기 제2 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되는 게이트 전극을 포함하는 제1 NMOS 트랜지스터;
    상기 제3 노드와 상기 접지 전압 사이에 연결되고, 상기 제2 노드와 연결되는 게이트 전극을 포함하는 제2 NMOS 트랜지스터;
    상기 제1 노드와 상기 제3 PMOS 트랜지스터의 게이트 전극 사이에 연결되는 제1 저항; 및
    상기 제1 전원 전압 및 상기 글리치 전압 중 하나와 상기 제3 PMOS 트랜지스터의 게이트 전극 사이에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 글리치 검출기.
  14. 제 12 항에 있어서, 상기 제1 글리치-펄스 생성 회로는,
    상기 제2 인버터의 출력을 지연시켜 상기 제1 펄스 전압을 생성하는 제1 지연부를 더 포함하는 것을 특징으로 하는 글리치 검출기.
  15. 제 1 항에 있어서, 상기 글리치-펄스 생성기는,
    제1 기준 전압보다 높은 업 글리치를 센싱하여 제1 펄스 전압을 생성하는 제1 글리치-펄스 생성 회로; 및
    상기 제1 기준 전압보다 낮은 제2 기준 전압보다 낮은 다운 글리치를 센싱하여 제2 펄스 전압을 생성하는 제2 글리치-펄스 생성 회로를 포함하는 것을 특징으로 하는 글리치 검출기.
  16. 제 15 항에 있어서, 상기 비교 블록은,
    상기 제1 펄스 전압이 활성화된 경우에만 상기 글리치 전압과 상기 제1 기준 전압을 비교하여 제1 검출 전압을 생성하는 제1 래치 타입 비교기; 및
    상기 제2 펄스 전압이 활성화된 경우에만 상기 글리치 전압과 상기 제2 기준 전압을 비교하여 제2 검출 전압을 생성하는 제2 래치 타입 비교기를 포함하는 것을 특징으로 하는 글리치 검출기.
  17. 제 15 항에 있어서, 상기 센싱 블록은,
    상기 제1 전원 전압에 기초하여 상기 글리치 전압을 생성하는 제1 회로부;
    상기 제1 전원 전압에 기초하여 상기 제1 기준 전압을 생성하는 제2 회로부; 및
    상기 제1 전원 전압에 기초하여 상기 제2 기준 전압을 생성하는 제3 회로부를 포함하는 것을 특징으로 하는 글리치 검출기.
  18. 제 1 항에 있어서,
    상기 글리치 검출기는 주기적으로 토글(toggle)하는 클럭 신호를 수신하지 않으며,
    상기 글리치 검출기에서 소모되는 정전류(static current)의 양은 미리 정해진 전류량보다 적은 것을 특징으로 하는 글리치 검출기.
  19. 보안 데이터를 저장하는 보안 메모리;
    상기 보안 데이터를 처리하고, 리셋 신호에 기초하여 리셋되는 보안 프로세서;
    제1 전원 전압에 글리치(glitch)가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성하는 글리치 검출기; 및
    상기 적어도 하나의 검출 전압에 기초하여 상기 리셋 신호를 생성하는 리셋 신호 생성기를 포함하고,
    상기 글리치 검출기는,
    상기 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성하는 센싱 블록;
    상기 제1 전원 전압 또는 상기 글리치 전압을 수신하여, 상기 제1 전원 전압에 상기 글리치가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성하는 글리치-펄스 생성기; 및
    상기 적어도 하나의 펄스 전압에 포함되는 상기 펄스를 기초로 상기 글리치 전압과 상기 적어도 하나의 기준 전압을 비교하여, 상기 적어도 하나의 검출 전압을 생성하는 비교 블록을 포함하는 보안 소자.
  20. 노말 동작을 제어하는 프로세서; 및
    보안 동작을 제어하는 보안 소자를 포함하고,
    상기 보안 소자는,
    보안 데이터를 저장하는 보안 메모리;
    상기 보안 데이터를 처리하고, 리셋 신호에 기초하여 리셋되는 보안 프로세서;
    제1 전원 전압에 글리치(glitch)가 발생하는 경우에 활성화되는 적어도 하나의 검출 전압을 생성하는 글리치 검출기; 및
    상기 적어도 하나의 검출 전압에 기초하여 상기 리셋 신호를 생성하는 리셋 신호 생성기를 포함하며,
    상기 글리치 검출기는,
    상기 제1 전원 전압에 기초하여 글리치 전압 및 적어도 하나의 기준 전압을 생성하는 센싱 블록;
    상기 제1 전원 전압 또는 상기 글리치 전압을 수신하여, 상기 제1 전원 전압에 상기 글리치가 발생하는 순간에 상기 글리치를 펄스(pulse)로 변환하여 적어도 하나의 펄스 전압을 생성하는 글리치-펄스 생성기; 및
    상기 적어도 하나의 펄스 전압에 포함되는 상기 펄스를 기초로 상기 글리치 전압과 상기 적어도 하나의 기준 전압을 비교하여, 상기 적어도 하나의 검출 전압을 생성하는 비교 블록을 포함하는 전자 시스템.
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