JP2019168754A - メモリシステム - Google Patents
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Abstract
【課題】規格外の高い電圧から負荷を保護するメモリシステムを提供すること。【解決手段】実施形態によれば、メモリシステムは、スイッチ部と検出制御部とを具備する。スイッチ部は、負荷に対する第1電源の供給を遮断するためのスイッチである。検出制御部は、負荷の定格電圧よりも低い電圧の第2電源の供給によって動作し、第1電源の異常を検出してスイッチ部を制御する。【選択図】図6
Description
本発明の実施形態は、メモリシステムに関する。
たとえばSSD(Solid State Drive)などのメモリシステムにおいては、入力電源を受ける電源回路に入力過電圧保護回路が組み込まれている。
本発明が解決しようとする課題は、規格外の高い電圧から負荷を保護するメモリシステムを提供することである。
実施形態によれば、メモリシステムは、スイッチ部と検出制御部とを具備する。スイッチ部は、負荷に対する第1電源の供給を遮断するためのスイッチである。検出制御部は、第1電源が所定の電圧よりも高いことを検出し、検出の結果に応じてスイッチ部を制御する。
以下、本発明の実施形態について図面を参照して説明する。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、繰り返しの説明を省略する場合がある。
図1は、本発明の第1の実施形態にかかるメモリシステム1の構成の一例を示す図である。ここでは、メモリシステム1が、ホスト装置2のメインストレージとして利用されるSSDとして実現されているものと想定する。メモリシステム1は、SSDに限らず、たとえばハイブリッドディスクドライブなど他の様々な種類のストレージとして実現され得る。メモリシステム1は、ホスト装置2に内蔵されるものであってもよいし、ホスト装置2に外部接続されるものであってもよい。また、以下に説明する本実施形態の手法は、SSDなどのストレージに限らず、様々な電子機器において適用され得る。
図1は、本発明の第1の実施形態にかかるメモリシステム1の構成の一例を示す図である。ここでは、メモリシステム1が、ホスト装置2のメインストレージとして利用されるSSDとして実現されているものと想定する。メモリシステム1は、SSDに限らず、たとえばハイブリッドディスクドライブなど他の様々な種類のストレージとして実現され得る。メモリシステム1は、ホスト装置2に内蔵されるものであってもよいし、ホスト装置2に外部接続されるものであってもよい。また、以下に説明する本実施形態の手法は、SSDなどのストレージに限らず、様々な電子機器において適用され得る。
ホスト装置2は、PC(Personal Computer)やサーバなどの情報処理装置である。メモリシステム1とホスト装置2とを相互接続するためのインタフェースとしては、たとえば、PCI Express(PCIe)(登録商標)を使用することができる。
図1に示すように、メモリシステム1は、コントローラ11、揮発性メモリ12、不揮発性メモリ13、コネクタ14、電源回路15および電源制御回路16を有している。
コントローラ11は、ホスト装置2からのライト/リードコマンドを受け付け、揮発性メモリ12をキャッシュとして使用しながら、ホスト装置2から転送されるデータの不揮発性メモリ13への書き込み、ホスト装置2から要求されたデータの不揮発性メモリ13からの読み出しを行う処理回路である。コントローラ11は、たとえばCPU(Central Processing Unit)を内蔵するSoC(System on Chip)である。不揮発性メモリ13の所定の領域には、メモリシステム1に目的の動作を行わせるためのプログラムが格納されている。このプログラムは、たとえばメモリシステム1の起動時などに、その一部または全部が揮発性メモリ12にロードされ、コントローラ11内のCPUによって実行される。
コントローラ11は、ホスト装置2からのライト/リードコマンドを受け付け、揮発性メモリ12をキャッシュとして使用しながら、ホスト装置2から転送されるデータの不揮発性メモリ13への書き込み、ホスト装置2から要求されたデータの不揮発性メモリ13からの読み出しを行う処理回路である。コントローラ11は、たとえばCPU(Central Processing Unit)を内蔵するSoC(System on Chip)である。不揮発性メモリ13の所定の領域には、メモリシステム1に目的の動作を行わせるためのプログラムが格納されている。このプログラムは、たとえばメモリシステム1の起動時などに、その一部または全部が揮発性メモリ12にロードされ、コントローラ11内のCPUによって実行される。
揮発性メモリ12は、たとえばDRAM(Dynamic RAM[Random Access Memory])である。また、不揮発性メモリ13は、たとえばNAND型のフラッシュメモリである。ここでは、メモリシステム1が揮発性メモリ12を有することを想定するが、揮発性メモリ12を有しない構成も想定し得る。たとえば、揮発性メモリ12に相当するストレージがコントローラ11に内蔵される構成も想定し得る。
コネクタ14は、たとえばPCIe(登録商標)規格に準拠した形状を有する、ホスト装置2とメモリシステム1とを接続するための連結ユニットである。ホスト装置2からのリードコマンド、ライトコマンドおよびユーザデータなどが当該コネクタ14経由でコントローラ11に転送される。また、不揮発性メモリ13から読み出されたユーザデータやコントローラ11からの応答などが当該コネクタ14経由でホスト装置2へ転送される。
電源回路15は、たとえば、コントローラ11の制御の下、メモリシステム1内の各コンポーネント(コントローラ11、揮発性メモリ12および不揮発性メモリ13)への電源供給を行うPMIC(Power Management IC)である。電源回路15は、コネクタ14および電源制御回路16を介してホスト装置2に接続され、ホスト装置2から電力供給を受ける。電源回路15は、図1に示す電源ラインにより、コントローラ11、揮発性メモリ12および不揮発性メモリ13と接続されており、ホスト装置2から供給された電力を、コントローラ11、揮発性メモリ12および不揮発性メモリ13に供給することができる。
電源制御回路16は、コネクタ14と電源回路15との間に介在させて設けられる。電源制御回路16は、電源回路15を含むメモリシステム1の定格電圧を著しく超えた電圧が印加される異常事態に備えて設けられる、過電圧対応用の制御回路である。異常事態が起きる原因としては、たとえば、ホスト装置2側でのACアダプタの差し間違いがある。電源回路の定格電圧を著しく超える電圧が印加されると、電源回路は破壊されてしまうため、当該電源回路に組み込まれる入力過電圧保護回路は動作しなくなってしまう。その結果、負荷である電子回路を保護することができなくなってしまう。
電源制御回路16は、負荷である電子回路、より詳しくは、電源回路15およびメモリシステム1内の各コンポーネント(コントローラ11、揮発性メモリ12および不揮発性メモリ13)を保護するように、コネクタ14から電源回路15へ至る電源ラインを適応的に遮断する。本実施形態のメモリシステム1は、この電源制御回路16を備えることによって、規格外の高い電圧から負荷を保護するものであり、以下、この電源制御回路16について詳述する。
電源制御回路16は、負荷である電子回路、より詳しくは、電源回路15およびメモリシステム1内の各コンポーネント(コントローラ11、揮発性メモリ12および不揮発性メモリ13)を保護するように、コネクタ14から電源回路15へ至る電源ラインを適応的に遮断する。本実施形態のメモリシステム1は、この電源制御回路16を備えることによって、規格外の高い電圧から負荷を保護するものであり、以下、この電源制御回路16について詳述する。
図2は、本発明の第1の実施形態にかかる電源制御回路16の構成の一例を概略的に示すブロック図である。
図2に示すように、本実施形態にかかる電源制御回路16は、大きく分けて、スイッチ部(Switch)161と、検出制御部(Logic)162と、電源部(Regulator)163とで構成される。
図2に示すように、本実施形態にかかる電源制御回路16は、大きく分けて、スイッチ部(Switch)161と、検出制御部(Logic)162と、電源部(Regulator)163とで構成される。
スイッチ部161は、ホスト装置2から(コネクタ14を介して)入力される電源(第1電源、入力電源a1)に対するオン/オフ状態を切り替える。スイッチ部161は、通常、オンの状態にある。スイッチ部161は、入力電源a1が所定の電圧よりも高い場合、検出制御部162から受ける制御出力a4によってオフの状態に移行する。スイッチ部161は、入力電源a1の電圧が電源回路15およびメモリシステム1内の各コンポーネントの最大定格電圧を超える場合、入力電源a1の電圧が電源回路15およびメモリシステム1内の各コンポーネントが破壊される値に到達する前に、負荷に対する電源ラインを遮断する。
検出制御部162は、ホスト装置2から入力される電源の異常(所定の電圧よりも高いこと)を検出するために、ホスト装置2から入力される電源を分圧した電圧が閾値を超えたことを検出する。検出制御部162は、検出の結果に応じてスイッチ部を制御する。検出制御部162は、入力電源a1を抵抗(第1抵抗R2、第2抵抗R3)で分圧した電圧を検出信号(検出入力a3)として受け取る。検出制御部162は、検出入力a3に基づき、入力電源の電圧が電源回路15およびメモリシステム1内の各コンポーネントが破壊される値に到達する前に、スイッチ部161向けの出力(制御出力a4)を反転させる。検出入力a3と比較される、制御出力a4を反転させる基準値となる閾値は、入力電源a1の電圧値が異常であると判断し得る値に達した際の前記検出信号の電圧値と対応するように設定される。
ここで、検出制御部162に入力される検出入力a3は、入力電源a1が抵抗で分圧された電圧である。このため、抵抗R2,R3の抵抗値を調整することによって、入力電源a1の電圧がメモリシステム1の定格電圧を大幅に超えた場合であっても、検出入力a3の電圧が一定の範囲内に収まるように調整することができる。
ここで、検出制御部162に入力される検出入力a3は、入力電源a1が抵抗で分圧された電圧である。このため、抵抗R2,R3の抵抗値を調整することによって、入力電源a1の電圧がメモリシステム1の定格電圧を大幅に超えた場合であっても、検出入力a3の電圧が一定の範囲内に収まるように調整することができる。
検出制御部162は、メモリシステム1の定格電圧より低い電圧であっても動作する低電圧動作ゲートである。検出制御部162は、電源回路15およびメモリシステム1内の各コンポーネントが動作を開始する前に機能する必要がある。このため、検出制御部162に電源供給する電源部163は、メモリシステム1の定格電圧より低い電圧であっても動作し、かつ、メモリシステム1の定格電圧を大幅に超える電圧でも壊れることがないように構成される。電源部163についてはさらに詳細な構成を後述する。
次に、図3および図4を参照して、電源制御回路16の動作を説明する。図3は、本発明の第1の実施形態にかかる電源制御回路16のより詳細な構成を示す図である。図4は、本発明の第1の実施形態にかかる電源制御回路16のより詳細な他の構成を示す図である。
図3中、入力電源a1は、コネクタ14経由でホスト装置2側から供給される電源(第1電源)である。入力電源a1は、メモリシステム1の定格電圧(たとえば+3.3V)が供給されることが予定される。また、制御回路電源a2は、電源部163によって入力電源a1を用いて生成される電源(第2電源)であって、検出制御部162の動作用として利用される電源である。制御回路電源a2は、メモリシステム1の定格電圧よりも低い電圧に設定される。
図3中、入力電源a1は、コネクタ14経由でホスト装置2側から供給される電源(第1電源)である。入力電源a1は、メモリシステム1の定格電圧(たとえば+3.3V)が供給されることが予定される。また、制御回路電源a2は、電源部163によって入力電源a1を用いて生成される電源(第2電源)であって、検出制御部162の動作用として利用される電源である。制御回路電源a2は、メモリシステム1の定格電圧よりも低い電圧に設定される。
電源部(Regulator)163は、ホスト装置2から入力される電源を用いて検出制御部162の動作用の電源(第2電源、制御回路電源a2)を生成する。電源部163は、定電圧回路を備える。定電圧回路は、たとえば、図3に示すように、NPNトランジスタQ3と、定電圧素子(ツェナーダイオード)D1と、抵抗R1とで構成される。定電圧回路は、ほかにも、図4に示すように、定電圧素子D2と、抵抗R7とで構成され得る。
電源部163は、入力電源a1について、2V程度となる定電圧化を行い、制御回路電源a2として出力する。すなわち、電源部163は、制御回路電源a2を生成する。また、電源部163は、簡単な構成の回路で、2V程度となる定電圧化を行うので、入力電源a1の電圧がメモリシステム1の定格電圧を大幅に超えても破壊されることがない。
電源部163は、入力電源a1について、2V程度となる定電圧化を行い、制御回路電源a2として出力する。すなわち、電源部163は、制御回路電源a2を生成する。また、電源部163は、簡単な構成の回路で、2V程度となる定電圧化を行うので、入力電源a1の電圧がメモリシステム1の定格電圧を大幅に超えても破壊されることがない。
検出制御部162は、インバータG1および抵抗R2,R3を備える。インバータG1に入力される検出入力a3の電圧は、入力電源a1を抵抗R2,R3で分圧した電圧である。たとえば、抵抗R2が47kΩ、抵抗R3が10kΩの場合、供給電圧が10Vだと検出入力a3は1.75Vとなる。インバータG1の出力(制御出力a4)は、入力電源a1がメモリシステム1の各コンポーネントを破壊するような電圧に到達する前に、反転(H→L)するように設定される。すなわち、検出制御部162は、検出入力a3の電圧値が閾値を超えると、インバータG1において制御出力a4の反転(H→L)を行う。
スイッチ部161は、たとえば、FETQ1および制御トランジスタQ2を備える。さらにスイッチ部161は、抵抗(R4,R5,R6)を備える。FETQ1は、たとえばP型MOS−FETで構成される。制御トランジスタQ2は、インバータG1の出力(制御出力a4)を(抵抗R4を介して)受け取り、それに応じてオン/オフ状態を切り替える。スイッチ部161は、第1電源(入力電源a1)に対するオン/オフ状態の切り替えを、制御トランジスタQ2を介して行う。
制御トランジスタQ2は、たとえば、NPNトランジスタで構成される。制御トランジスタQ2がNPNトランジスタである場合、制御出力a4がHの時、制御トランジスタQ2はオンの状態である。また、制御トランジスタQ2がNPNトランジスタである場合、制御出力a4がLの時、制御トランジスタQ2はオフの状態である。
また、制御トランジスタQ2は、NPNトランジスタの代わりに、たとえば、N型MOS−FETでも構成され得る。制御トランジスタQ2がN型MOS−FETである場合、制御出力a4がHの時、制御トランジスタQ2はオンの状態である。また、制御トランジスタQ2がN型MOS−FETである場合、制御出力a4がLの時、制御トランジスタQ2はオフの状態である。
制御トランジスタQ2がオンの場合、抵抗R6は接地され、FETQ1のゲート電圧がソースより下がるため、ソース−ドレイン間がオンとなる。これにより、入力電源a1が供給電源a5として後段の電源回路15へ供給される。これが、スイッチ部161がオンの状態である。
制御トランジスタQ2がオフの場合、抵抗R6は接地されないため、FETQ1のゲートとソースとが同電位となり、ソース−ドレイン間は遮断される。これにより、入力電源a1は後段の電源回路15へ供給されない。つまり、供給電源a5の電源回路15への供給は遮断される。これが、スイッチ部161がオフの状態である。
制御トランジスタQ2は、たとえば、NPNトランジスタで構成される。制御トランジスタQ2がNPNトランジスタである場合、制御出力a4がHの時、制御トランジスタQ2はオンの状態である。また、制御トランジスタQ2がNPNトランジスタである場合、制御出力a4がLの時、制御トランジスタQ2はオフの状態である。
また、制御トランジスタQ2は、NPNトランジスタの代わりに、たとえば、N型MOS−FETでも構成され得る。制御トランジスタQ2がN型MOS−FETである場合、制御出力a4がHの時、制御トランジスタQ2はオンの状態である。また、制御トランジスタQ2がN型MOS−FETである場合、制御出力a4がLの時、制御トランジスタQ2はオフの状態である。
制御トランジスタQ2がオンの場合、抵抗R6は接地され、FETQ1のゲート電圧がソースより下がるため、ソース−ドレイン間がオンとなる。これにより、入力電源a1が供給電源a5として後段の電源回路15へ供給される。これが、スイッチ部161がオンの状態である。
制御トランジスタQ2がオフの場合、抵抗R6は接地されないため、FETQ1のゲートとソースとが同電位となり、ソース−ドレイン間は遮断される。これにより、入力電源a1は後段の電源回路15へ供給されない。つまり、供給電源a5の電源回路15への供給は遮断される。これが、スイッチ部161がオフの状態である。
また、スイッチ部161は、その他の構成として、FETQ1や制御トランジスタQ2の代わりに、その他のスイッチ機構を備えていてもよい。この、その他のスイッチ機構により、スイッチ部161は、インバータG1の出力(制御出力a4)を受け取り、それに応じて第1電源(入力電源a1)に対するオン/オフ状態を切り替える。
図5は、本発明の第1の実施形態のメモリシステムにおける(A)正常時の電源波形の一例と(B)過電圧時の電源波形の一例とを示す図である。縦軸は電圧、横軸は時間を示している。縦軸のv1は検出制御部162が動作可能となる電圧である、v2はメモリシステムの定格電圧である。横軸のt1からt6は時刻である。
正常時とは、たとえばメモリシステム1が定格電圧3.3V±5%のM.2タイプのSSDである場合に、入力電源a1として定格電圧の範囲内である+3.3Vが供給されることであり、また同様に、たとえばメモリシステム1が2.5inchタイプのSSDである場合、入力電源a1として定格電圧の範囲内である+5Vが供給されることである。一方、過電圧時とは、たとえばメモリシステム1が定格電圧3.3V±5%の前者のタイプのSSDである場合に入力電源a1として定格電圧の範囲外である+5Vが供給されたり、また同様に、たとえばメモリシステム1が後者のタイプのSSDである場合に入力電源a1として定格電圧の範囲外である+12Vが供給されたりすることである。
正常時とは、たとえばメモリシステム1が定格電圧3.3V±5%のM.2タイプのSSDである場合に、入力電源a1として定格電圧の範囲内である+3.3Vが供給されることであり、また同様に、たとえばメモリシステム1が2.5inchタイプのSSDである場合、入力電源a1として定格電圧の範囲内である+5Vが供給されることである。一方、過電圧時とは、たとえばメモリシステム1が定格電圧3.3V±5%の前者のタイプのSSDである場合に入力電源a1として定格電圧の範囲外である+5Vが供給されたり、また同様に、たとえばメモリシステム1が後者のタイプのSSDである場合に入力電源a1として定格電圧の範囲外である+12Vが供給されたりすることである。
図5(A)に示されるように、正常時、供給が開始されてから入力電源a1の電圧値が上昇するとともに、若干遅れて、入力電源a1を用いて生成される制御回路電源a2の電圧値も上昇する(t1−t3)。検出入力a3(0−t4)、制御出力a4(t1−t3)、供給電源a5(t2−t4)も、入力電源a1の電圧値の上昇とともに、その電圧値が上昇する。また、入力電源a1の電圧値がメモリシステム1の定格電圧(v2)まで上昇するまでの間、スイッチ部161はオンの状態である(t2−t4)。
入力電源a1の電圧値がメモリシステム1の定格電圧(v2)まで上昇する前に、電源部163による制御回路電源a2の定電圧化は完了する(t3)。これにより、検出制御部162の安定的な動作が開始される。つまり、検出制御部162は、電源回路15およびメモリシステム1の各コンポーネント(コントローラ11、揮発性メモリ12および不揮発性メモリ13)が動作を開始する前に機能する。検出制御部162は、入力電源a1を分圧した検出入力a3が閾値を超えていなければ、制御出力a4の反転(H→L)を行わない。
その後、制御回路電源a2の電圧値は、入力電源a1の電圧値が上昇を続けても、一定の値に保たれる(t3−t4)。入力電源a1の電圧値は、メモリシステム1の定格電圧(v2)まで上昇すると、その値で安定する(t4)。そのため、入力電源a1を分圧した検出入力a3が閾値を超えることはなく、検出制御部162は、制御信号a4の反転(H→L)を行わない。よって、スイッチ部161はオンの状態に保たれる。その結果、供給電源a5の電源回路15への供給は維持される。
図5(B)に示されるように、過電圧時も正常時と同様に、供給が開始されてから入力電源a1の電圧値が上昇するとともに、若干遅れて、入力電源a1を用いて生成される制御回路電源a2の電圧値も上昇する(t1−t3)。検出入力a3(0−t4)、制御出力a4(t1−t3)、供給電源a5(t2−t4)も、入力電源a1の電圧値の上昇とともに、その電圧値が上昇する。また、入力電源a1の電圧値がメモリシステム1の定格電圧(v2)まで上昇するまでの間、スイッチ部161はオンの状態である(t2−t4)。
また、過電圧時も正常時と同様に、入力電源a1の電圧値がメモリシステム1の定格電圧(v2)まで上昇する前に、電源部163による制御回路電源a2の定電圧化は完了する(t3)。
その後、制御回路電源a2の電圧値は、入力電源a1の電圧値が上昇を続けても、一定の値に保たれる(t3−t4)。
その後、制御回路電源a2の電圧値は、入力電源a1の電圧値が上昇を続けても、一定の値に保たれる(t3−t4)。
一方、過電圧時は正常時と異なり、入力電源a1の電圧値は、メモリシステム1の定格電圧(v2)まで上昇してもそのまま上昇が続く(t4−t6)。つまり、入力電源a1が分圧された電圧である検出入力a3の電圧値も上昇が続く(t4−t6)。検出制御部162は、検出入力a3の電圧値が閾値を超えると(t5)、制御出力a4の反転(H→L)を行う。よって、スイッチ部161はオフの状態に移行する。その結果、供給電源a5の電源回路15への供給は遮断される。
供給電源a5の供給を遮断することで、電源回路15が破壊されるような当該電源回路15の定格電圧を著しく超える電圧が、当該電源回路15へ印加されることを防止できる。すなわち、規格外の高い電圧から負荷を保護することができる。
さらには、図5(A)および(B)に示されるように、検出制御部162は、メモリシステム1の定格電圧(v2)より低い電圧(v1)で動作するので、入力電源a1がメモリシステム1の定格電圧(v2)に到達する前にスイッチ部161の制御を開始することができる(t2)。
さらには、図5(A)および(B)に示されるように、検出制御部162は、メモリシステム1の定格電圧(v2)より低い電圧(v1)で動作するので、入力電源a1がメモリシステム1の定格電圧(v2)に到達する前にスイッチ部161の制御を開始することができる(t2)。
また、図3に示されるように、入力電源a1は検出制御部162において分圧され、検出制御部162が備えるインバータG1に検出入力a3として入力される。このため、入力電源の電圧がメモリシステム1の定格電圧を大幅に超えた場合であっても、検出制御部162が破壊されることがないように、検出制御部162を調整することができる。
また、前述したとおり、電源部163が、メモリシステム1の定格電圧を大幅に超える電圧でも壊れることがないように構成されており、かつ、検出制御部162は、このように構成される電源部163が生成する電源および入力電源a1を分圧した検出入力a3で動作する。このため、入力電源a1の電圧値がたとえばメモリシステム1の定格電圧を大幅に超えても、電源面において、検出制御部162の動作に支障が出ることがない。
このように、本発明の実施形態のメモリシステム1は、規格外の高い電圧から負荷を保護する。
また、前述したとおり、電源部163が、メモリシステム1の定格電圧を大幅に超える電圧でも壊れることがないように構成されており、かつ、検出制御部162は、このように構成される電源部163が生成する電源および入力電源a1を分圧した検出入力a3で動作する。このため、入力電源a1の電圧値がたとえばメモリシステム1の定格電圧を大幅に超えても、電源面において、検出制御部162の動作に支障が出ることがない。
このように、本発明の実施形態のメモリシステム1は、規格外の高い電圧から負荷を保護する。
図6は、本発明の第2の実施形態にかかる電源制御回路16の構成の一例を概略的に示すブロック図である。
図6に示すように、本実施形態にかかる電源制御回路16は、大きく分けて、スイッチ部(Switch)161と、検出制御部(Logic)162とで構成される。第2の実施形態は、検出制御部162が、電源制御回路16の外部から供給される他の電源によって動作する点で、第1の実施形態と異なる。またこれに伴い、本発明の第2の実施形態には電源部163が存在しない。
このような構成により、本発明の第2の実施形態においては、入力電源a1の電圧値がたとえばメモリシステム1の定格電圧を大幅に超えても、他の電源および入力電源a1を分圧した検出入力a3によって動作する検出制御部162の動作には支障がない。その余の点は第1の実施形態と同様である。
図6に示すように、本実施形態にかかる電源制御回路16は、大きく分けて、スイッチ部(Switch)161と、検出制御部(Logic)162とで構成される。第2の実施形態は、検出制御部162が、電源制御回路16の外部から供給される他の電源によって動作する点で、第1の実施形態と異なる。またこれに伴い、本発明の第2の実施形態には電源部163が存在しない。
このような構成により、本発明の第2の実施形態においては、入力電源a1の電圧値がたとえばメモリシステム1の定格電圧を大幅に超えても、他の電源および入力電源a1を分圧した検出入力a3によって動作する検出制御部162の動作には支障がない。その余の点は第1の実施形態と同様である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例示であり、発明の範囲はそれらに限定されない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリシステム、2…ホスト装置、11…コントローラ、12…揮発性メモリ、13…不揮発性メモリ、14…コネクタ、15…電源回路、16…電源制御回路、161…スイッチ部、162…検出制御部、163…電源部、a1…入力電源、a2…制御回路電源、a3…検出入力、a4…制御出力、a5…供給電源、R1,R2,R3,R4,R5,R6,R7…抵抗、Q1…FET、Q2…制御トランジスタ、Q3…NPNトランジスタ、D1,D2…定電圧素子、G1…インバータ、v1…検出制御部が動作可能となる電圧、v2…メモリシステムの定格電圧、t1…制御回路電源の電圧値が上昇し始める時刻、t2…検出制御部が動作を開始する時刻、t3…電源部による制御回路電源の定電圧化が完了する時刻、t4…入力電源の電圧値がメモリシステムの定格電圧まで上昇する時刻、t5…検出入力の電圧値が閾値を超えてスイッチ部がオフの状態に移行する時刻、t6…入力電源の電圧値が上昇を終える時刻。
Claims (10)
- 負荷に対する第1電源の供給を遮断するスイッチ部と、
前記第1電源が所定の電圧よりも高いことを検出し、検出の結果に応じて前記スイッチ部を制御する検出制御部と、
を具備し、
前記検出制御部は、前記第1電源を分圧した電圧を検出信号として用いるメモリシステム。 - 前記第1電源を用いて第2電源を生成する電源部をさらに具備し、
前記検出制御部は、前記第2電源によって動作する、請求項1に記載のメモリシステム。 - 前記検出制御部は、前記負荷の定格電圧より低い電圧であっても動作する請求項1または2に記載のメモリシステム。
- 前記検出制御部は、前記検出信号の電圧の値が閾値を超える場合、前記負荷に対する前記第1電源の供給を遮断するように前記スイッチ部を制御する請求項3に記載のメモリシステム。
- 前記第1電源の電圧値が異常であると判断し得る値に達した際の前記検出信号の電圧値が、前記閾値と対応する、請求項4に記載のメモリシステム。
- 前記検出制御部は、前記検出信号の電圧の値が前記閾値を超えた場合に出力を反転させるゲートを具備する請求項4または5に記載のメモリシステム。
- 前記スイッチ部は、
前記ゲートの出力に応じてオン/オフが制御されるP型MOS−FETを具備する請求項6に記載のメモリシステム。 - 前記負荷は、前記第1電源を用いて前記メモリシステム内の各コンポーネントの動作用電力を生成する電源回路を含む請求項1に記載のメモリシステム。
- 前記電源部は、少なくとも定電圧素子と抵抗とを含んで構成される定電圧化を行うための回路によって前記第2電源を生成する請求項2に記載のメモリシステム。
- 前記検出制御部は、前記第1電源を分圧して前記検出信号を生成するための抵抗を具備する請求項3に記載のメモリシステム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018053937A JP2019168754A (ja) | 2018-03-22 | 2018-03-22 | メモリシステム |
US16/113,964 US11257548B2 (en) | 2018-03-22 | 2018-08-27 | Memory system |
US17/578,244 US11710526B2 (en) | 2018-03-22 | 2022-01-18 | Memory system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018053937A JP2019168754A (ja) | 2018-03-22 | 2018-03-22 | メモリシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2019168754A true JP2019168754A (ja) | 2019-10-03 |
Family
ID=67983758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018053937A Pending JP2019168754A (ja) | 2018-03-22 | 2018-03-22 | メモリシステム |
Country Status (2)
Country | Link |
---|---|
US (2) | US11257548B2 (ja) |
JP (1) | JP2019168754A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019168754A (ja) * | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | メモリシステム |
CN115864867A (zh) * | 2021-09-23 | 2023-03-28 | 极创电子股份有限公司 | 同步整流电路 |
EP4184288A1 (en) * | 2021-11-19 | 2023-05-24 | Kontron Europe GmbH | M.2 expansion card with overvoltage protection circuits |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007329998A (ja) * | 2006-06-06 | 2007-12-20 | Ricoh Co Ltd | 過電圧保護回路、過電圧保護回路の過電圧保護方法及び過電圧保護回路を有する半導体装置 |
WO2013114420A1 (en) | 2012-01-30 | 2013-08-08 | Hitachi, Ltd. | Storage apparatus |
US20160065000A1 (en) * | 2014-08-29 | 2016-03-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP6790350B2 (ja) * | 2015-12-03 | 2020-11-25 | 株式会社オートネットワーク技術研究所 | 給電制御装置 |
JP6637754B2 (ja) | 2015-12-16 | 2020-01-29 | 株式会社デンソーテン | 電源回路およびそれを備える電子装置 |
US9910075B2 (en) | 2016-04-11 | 2018-03-06 | Western Digital Technologies, Inc. | Overvoltage detection circuit for detecting an overvoltage spike from an external power supply |
JP2019168754A (ja) * | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | メモリシステム |
-
2018
- 2018-03-22 JP JP2018053937A patent/JP2019168754A/ja active Pending
- 2018-08-27 US US16/113,964 patent/US11257548B2/en active Active
-
2022
- 2022-01-18 US US17/578,244 patent/US11710526B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20190295664A1 (en) | 2019-09-26 |
US11257548B2 (en) | 2022-02-22 |
US20220139469A1 (en) | 2022-05-05 |
US11710526B2 (en) | 2023-07-25 |
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---|---|---|---|
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