JP3707965B2 - 基準電圧発生装置 - Google Patents

基準電圧発生装置 Download PDF

Info

Publication number
JP3707965B2
JP3707965B2 JP24635899A JP24635899A JP3707965B2 JP 3707965 B2 JP3707965 B2 JP 3707965B2 JP 24635899 A JP24635899 A JP 24635899A JP 24635899 A JP24635899 A JP 24635899A JP 3707965 B2 JP3707965 B2 JP 3707965B2
Authority
JP
Japan
Prior art keywords
circuit
reference voltage
voltage
current path
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP24635899A
Other languages
English (en)
Other versions
JP2000089842A (ja
Inventor
鍾 旻 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000089842A publication Critical patent/JP2000089842A/ja
Application granted granted Critical
Publication of JP3707965B2 publication Critical patent/JP3707965B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Nonlinear Science (AREA)
  • Control Of Electrical Variables (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は基準電圧発生装置、より具体的にはメモリ装置等の集積回路装置に有利に適用される基準電圧発生装置に関する。
【0002】
【従来の技術】
周辺温度および電圧の変化に影響を受けない安定した集積回路装置における基準電圧発生装置を実現するための多くの応用例が従来技術としてある。この種の装置は、発振器、タイマーおよび、電圧調整回路を含む。
【0003】
図3は、従来の基準電圧発生装置を示す回路図である。
図面に示されているようにこの従来の基準電圧発生装置は、電源電圧VccとノードN1との間に直列接続された複数の抵抗R1〜R4を有する。複数のNMOSトランジスタMN1〜MN3は、ノードN1と接地電圧Vssとの間に接続され、抵抗として機能する。
【0004】
PMOSトランジスタMP1は、温度変化によるNMOSトランジスタMN1〜MN3のスレショルド電圧を補償し、抵抗R3およびR4と、NMOSトランジスタMN2およびMN3の電圧によって基準電圧Vrefを制御する。すなわち、ヒューズf1〜f4が、例えばレーザビームでオープン(開放)されたとき、電源電圧Vccは、抵抗R3およびR4やNMOSトランジスタMN2およびMN3にも印加され、その結果ノードN1の電圧は低くなる。
【0005】
これによって、PMOSトランジスタMP1のゲート電圧が低くなり、PMOSトランジスタMP1のソース−ドレイン間に流れる電流が少し多くなる。そのため、基準電圧Vrefが制御される。複数のヒューズf1〜f4は、対応する抵抗R3およびR4、または対応するNMOSトランジスタMN2およびMN3と並列に接続されている。そして、ヒューズf1〜f4は、設計通りの基準電圧Vrefを得るためにレーザビームによって選択的にオープンされる。
すなわち、基準電圧Vrefは、製造過程で、また温度変化およびそれと類似な要因によって変化する。このような変化に応じて、ヒューズf1〜f4は基準電圧Vrefの変化を補償するためオープンしてオフされる。
【0006】
【発明が解決しようとする課題】
しかしながらこのような従来技術では、ヒューズf1〜f4のオープンによって基準電圧Vrefを調整する場合、基準電圧Vrefの変化によってヒューズを的確にオープンさせることが難しいという問題点があった。具体的には、EDS(Electric Die Sorting)のためウェーハ状態で、基準電圧Vrefは、基準電圧と目標電圧が同一であるかを判断するため、目標電圧と比較される。目標電圧は設計のときに要求される電圧である。これら電圧を比較した後にその比較結果によってヒューズを適宜オープンにしてオフする。
前述したEDS処理は、2つの段階、すなわち基準電圧に係わる多様なパラメータ(parameter)を測定する段階と、多様なパラメータをベースにしてヒューズをオープンした後にデバイスのパスまたは欠陥を決定する段階を実行する。
【0007】
上述の段階を実行した後、デバイスがリペア(repair)されたかどうか、すなわち正しく動作するかどうかを確認するため、再度、EDSが実行される。結果的に、このような過程は、全般的なESD時間の増加原因になる。また、ヒューズが誤ってオープンされた場合には、デバイスが数回テストされて最終的に不良と判定されるので、デバイスの歩留りが低くなり、その結果、コストが高くなるという問題もあった。
【0008】
本発明このような従来技術の課題を解決し、温度のような基準電圧を変化させる種々の要因による影響を解消して目標とする基準電圧を出力させることが可能な基準電圧発生装置を提供することを目的とする。
また、本発明は、ヒューズの誤切断を無くすことで歩留りを向上し、生産コストを低く抑えることができる基準電圧発生装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述の課題を達成するために本発明によれば、電源電圧と接地電圧との間に接続され、出力する基準電圧を複数の電流通路制御信号に応じて変更可能な基準電圧発生回路と、複数の電流通路制御信号を発生する制御回路とを有する。制御回路は、電源電圧と前記接地電圧との間に接続され、入力した複数のコード信号に応じた分配電圧を発生する電圧分配回路と、基準電圧と分配電圧とを比較し、その結果を比較信号として発生する比較回路と、比較回路に接続され、複数のコード信号に応じて電流通路制御信号を発生する出力回路とを含む。
【0010】
【発明の実施の形態】
次に添付図面を参照し、本発明による基準電圧発生装置の実施の形態を詳細に説明する。
図1は本発明による基準電圧発生装置の実施の形態を示す回路図である。また、図2は複数の電流通路制御信号を発生する制御回路を示す回路図である。本実施の形態による基準電圧発生装置は、図1に図示された基準電圧発生回路100と図2に図示された電流通路制御信号TRIM0〜TRIM3を発生する制御回路200とを含む。
【0011】
基準電圧発生回路100は、電源電圧Vccと接地電圧Vssとの間に接続され、複数の電流通路制御信号TRIM0〜TRIM3に応じて基準電圧Vref1を発生する回路である。基準電圧発生回路100は、電源電圧VccとノードN11との間に直列接続された複数の抵抗R11〜R14と、ノードN11と接地電圧Vssとの間に直列接続された抵抗として機能する複数のNMOSトランジスタMN11〜MN13を有する。また、基準電圧発生回路100はPMOSトランジスタMP11を有し、これは温度変化によるNMOSトランジスタMN11〜MN13のスレショルド電圧を補償する。
【0012】
さらに、基準電圧発生回路100は複数のシャットオフ(shut−off:遮断)回路10〜13を有する。シャットオフ回路10〜13はそれぞれ、対応する抵抗R13およびR14、または対応するNMOSトランジスタMN12およびMN13と並列接続され、対応する電流通路制御信号TRIM0〜TRIM3にしたがって動作する。各シャットオフ回路10〜13はそれぞれ、インバータIV、PMOSトランジスタおよびNMOSトランジスタで構成される伝達ゲート回路TGと、電流経路のシャットオフを行うヒューズfにより構成され、これらが図1に示すように接続されている。
【0013】
図2を参照すると、制御回路200は、電源電圧Vccと接地電圧Vssとの間に接続された電圧分配回路50を有する。電圧分配回路50は、複数のコード信号CODE0〜CODE3に応じて、電圧Vreftrimを発生する。複数のコード信号CODE0〜CODE3は、外部より印加される信号であり、順番に高レベル(Hレベル)に印加される。
【0014】
制御回路200はまた、比較回路52および出力回路54を備えている。比較回路52は、基準電圧Vrefと電圧Vreftrimを比較する回路であり、比較結果として比較信号COMを発生する。出力回路54は、比較回路52に接続され、複数のコード信号CODE0〜CODE3に応じて複数の電流通路制御信号TRIM0〜TRIM3を発生する。
比較回路52は、基準電圧Vref1が所定の目標電圧に達するときまで反復的に電圧Vreftrimと基準電圧Vref1とを比較する。出力回路54は、複数のコード信号CODE0〜CODE3に応じた比較信号COMを、基準電圧発生回路100に伝達する複数の伝達回路30〜33を有する。
【0015】
伝達回路30〜33はそれぞれ、図2に示すように、NMOSトランジスタ、PMOSトランジスタおよびインバータにより構成される伝達ゲート回路と、2つのインバータにより構成されるラッチ回路とを含む。各伝達ゲート回路は、コード信号CODE0〜CODE3に応じた比較信号COMを対応するラッチ回路20〜23に伝達する。ラッチ回路20〜23は、コード信号CODE0〜CODE3が活性化状態であるとき、電流通路制御信号TRIM0−TRIM3を出力する。
【0016】
電圧分配回路50は、複数の抵抗R21〜R25と、複数のNMOSトランジスタMN21〜MN24により構成される。抵抗R21〜R25は、電源電圧VccとNMOSトランジスタMN24との間に直列接続される。NMOSトランジスタMN21は、コード信号CODE3をゲート入力することによって制御され、抵抗R22とR23の接続点がドレインに、ソースが接地電圧Vssに接続される。
【0017】
また、NMOSトランジスタMN22は、コード信号CODE2をゲート入力することによって制御され、抵抗R23とR24の接続点がドレインに、ソースが接地電圧Vssに接続される。さらに、NMOSトランジスタMN23は、コード信号CODE1をゲート入力することによって制御され、抵抗R24とR25の接続点がドレインに、ソースが接地電圧Vssに接続される。
【0018】
また、NMOSトランジスタMN24は、コード信号CODE0をゲート入力することによって制御され、ドレインが抵抗R25にソースが接地電圧Vssに接続される。このように、NMOSトランジスタMN21〜MN24は、コード信号CODE0〜CODE3によって選択的に制御され、その結果、抵抗R23〜R25の中から選択された抵抗が電源電圧Vccと接地電圧Vss間に接続される。
制御回路200は、基準電圧発生回路100を制御し、基準電圧Vref1の第1レベル電圧と電圧Vreftrimとを比較した結果である比較信号COMに対応する電流通路制御信号TRIM0〜TRIM3によって、第2レベル電圧の基準電圧Vref1を発生する。
【0019】
次に本発明による基準電圧発生装置の実施の形態の動作を以下に説明する。
図1に図示された基準電圧発生回路100が正常な基準電圧を発生するとき、電流通路制御信号TRIM0〜TRIM3のそれぞれは低レベル(Lレベル)信号である。例えば基準電圧の目標レベルが1.2Vであり、実質的な基準電圧が1.35Vと仮定した場合を説明する。
【0020】
図2において、電圧分配回路50は、コード信号CODE0〜CODE3によって電圧Vreftrimを出力する。コード信号CODE0〜CODE3は、アドレスコーディング信号であり、順次に高レベルになる。コード信号CODE0〜CODE3のそれぞれが高レベル信号であるときの各電圧Vreftrimを下記の表に示す。
【0021】
【表1】
Figure 0003707965
【0022】
コード信号CODE1が高レベル信号であるとき、電圧Vreftrimは1.3Vである。この電圧Vreftrimは、1.3Vの基準電圧とともに比較回路52に出力される。このとき、1.35Vの基準電圧は電圧Vreftrimより高いため、比較回路52は、低レベルの比較信号COMを出力する。
したがって、電流通路制御信号TRIM0〜TRIM3を発生する出力回路54は、低レベルの比較信号を入力する。一方、各伝達ゲート回路TGはコード信号CODE0〜CODE3に応じてオンされるので、伝達ゲート回路TG12が高レベル信号となったコード信号CODE1によりオンされ、その結果、低レベルの比較信号COMがラッチ21に伝達される。
【0023】
ラッチ21は、低レベルの比較信号COMをインバータにより反転して高レベルの電流通路制御信号TRIM1として出力する。その結果、高レベルの電流通路制御信号TRIM1が基準電圧発生回路100に出力される。同時に電流通路制御信号CODE0、CODE2、CODE3は、低レベルに維持されるため、低レベルの電流通路制御信号TRIM0、TRIM2、TRIM3が基準電圧発生回路100に伝達される。
【0024】
図2において、高レベルの電流通路制御信号TRIM1と低レベルの電流通路制御信号TRIM0、TRIM2、TRIM3が基準電圧発生回路100に伝達されるため、シャットオフ回路11の伝達ゲート回路TG2はオフされ、他の伝達ゲート回路TG1、TG3、TG4はオンされる。したがって、電源電圧Vccは、抵抗R11、R12、シャットオフ回路10、抵抗R14、NMOSトランジスタMN11、そしてシャットオフ回路12および13を通して接地電圧Vssに印加される。
【0025】
シャットオフ回路11がオフされたため、電源電圧VccはノードN11の電圧が低くなるように抵抗R14に印加される。その結果、PMOSトランジスタMP11のゲート電圧が低くなり、PMOSトランジスタMP11のソース−ドレイン間に流れる電流は少し多くなる。したがって、電源電圧Vccが抵抗R11およびPMOSトランジスタMP11を通して接地電圧Vssに印加される。電源電圧VccがPMOSトランジスタMP11によって低くなり、その結果基準電圧Vref1が低くなる。そのため、基準電圧Vref1は、要求される電圧(例えば、1.2V)に達する。基準電圧Vref1が要求される電圧に達した後、シャットオフ回路11のヒューズf12は、基準電圧Vref1が永久に固定されるようにオープンされる。
【0026】
【発明の効果】
以上、詳細に説明したように本発明による基準電圧発生装置では、多くのパラメータを考慮した基準電圧がコード信号によって簡単に得ることができる。また、基準電圧が要求される目標値に達した後に永久に固定することができるので、全体的なEDS時間を少なくさせる効果があるとともに、歩留りを向上させることができ、生産コストを低く抑えることが可能となる。
【0027】
【図面の簡単な説明】
【図1】本発明による基準電圧発生装置の実施の形態を示す回路図。
【図2】複数の電流通路制御信号を発生するための制御回路を示す回路図である。
【図3】従来技術における基準電圧発生装置を示す回路図。
【符号の説明】
10:伝達ゲート回路
20〜23:ラッチ
30〜33:伝達回路
50:電圧分配回路
52:比較回路
54:出力回路
100:基準電圧発生回路
200:制御回路

Claims (8)

  1. 電源電圧と接地電圧との間に接続され、出力する基準電圧を複数の電流通路制御信号に応じて変えることができる基準電圧発生回路と、
    前記複数の電流通路制御信号を発生する制御回路とを有し、
    前記制御回路は、
    前記電源電圧と前記接地電圧との間に接続され、入力した複数のコード信号に応じた分配電圧を発生する電圧分配回路と、
    前記基準電圧と前記分配電圧とを比較し、その結果を比較信号として発生する比較回路と、
    前記比較回路に接続され、前記複数のコード信号に応じて前記電流通路制御信号を発生する出力回路とを含み、
    前記制御回路は、前記基準電圧の第1レベル電圧と前記分配電圧とを比較した結果である比較信号に相応する前記電流通路制御信号によって、第2レベル電圧の基準電圧を発生するように前記基準電圧発生回路を制御する、ことを特徴とする基準電圧発生装置。
  2. 前記基準電圧発生回路は、
    前記電源電圧に接続された第1ノードと、
    前記接地電圧に接続された第2ノードと、
    前記第1ノードと第2ノード間に位置する第3ノートと、
    前記第1ノードと第3ノードとの間に直列接続された複数の抵抗と、
    前記第2ノードと前記第3ノードとの間に直列接続された、抵抗として機能する複数のNMOSトランジスタと、
    温度変化による前記NMOSトランジスタのスレショルド電圧を補償するPMOSトランジスタと、
    前記各抵抗または前記各NMOSトランジスタに並列接続され、前記電流通路制御信号に応じて電流経路のシャットオフを行う複数のシャットオフ回路とを含むことを特徴とする請求項1に記載の基準電圧発生装置。
  3. 前記シャットオフ回路は、
    電流通路制御信号に応じて電流通路を制御する伝達ゲート回路と、
    前記伝達ゲート回路に接続され、電流通路制御信号によって最後にターンオフされた後、電流経路のシャットオフを行う電流シャットオフ手段とを含み、
    前記伝達ゲート回路は、インバータ、PMOSトランジスタおよびNMOSトランジスタで構成されることを特徴とする請求項2に記載の基準電圧発生装置。
  4. 前記電流シャットオフ手段は、ヒューズを含むことを特徴とする請求項3に記載の基準電圧発生装置。
  5. 前記電圧分配回路は、
    前記電源電圧に直列接続された複数の抵抗と、
    各々が前記各抵抗の一端に接続されたドレーン、前記接地電圧に接続されたソース、そしてコード信号を受け入れるゲートを有する複数のNMOSトランジスタとを含み、
    前記NMOSトランジスタは、前記コード信号によって選択的に制御され、その結果、前記複数の抵抗を選択的に動作させることを特徴とする請求項1に記載の基準電圧発生装置。
  6. 前記出力回路は、前記複数のコード信号に応じて前記比較信号を前記基準電圧発生回路に伝達する複数の伝達回路を含むことを特徴とする請求項1に記載の基準電圧発生装置。
  7. 前記伝達回路は、
    インバータ、PMOSトランジスタおよびNMOSトランジスタで構成され、前記コード信号に応じて比較回路の比較信号を伝達する伝達ゲート回路と、
    前記伝達ゲート回路に接続され、前記伝達ゲート回路から出力された比較信号をラッチし、前記ラッチされた比較信号を前記基準電圧発生回路に出力するラッチ回路とを含むことを特徴とする請求項に記載の基準電圧発生装置。
  8. 前記ラッチ回路は、前記コード信号が活性化状態であるとき、電流通路制御信号を発生することを特徴とする請求項に記載の基準電圧発生装置。
JP24635899A 1998-09-02 1999-08-31 基準電圧発生装置 Expired - Fee Related JP3707965B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980036100A KR100308186B1 (ko) 1998-09-02 1998-09-02 반도체집적회로장치의기준전압발생회로
KR1998P-36100 1998-09-02

Publications (2)

Publication Number Publication Date
JP2000089842A JP2000089842A (ja) 2000-03-31
JP3707965B2 true JP3707965B2 (ja) 2005-10-19

Family

ID=19549342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24635899A Expired - Fee Related JP3707965B2 (ja) 1998-09-02 1999-08-31 基準電圧発生装置

Country Status (4)

Country Link
US (1) US6166589A (ja)
JP (1) JP3707965B2 (ja)
KR (1) KR100308186B1 (ja)
TW (1) TW419893B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546300B1 (ko) * 1999-10-01 2006-01-26 삼성전자주식회사 칩 정보 출력회로
KR100308255B1 (ko) * 1999-12-21 2001-10-17 윤종용 저전원전압 반도체 장치의 기준전압 발생회로 및 방법
JP4743938B2 (ja) * 2000-06-12 2011-08-10 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100393226B1 (ko) * 2001-07-04 2003-07-31 삼성전자주식회사 온도변화에 따라 내부 기준전압 값을 조절할 수 있는 내부기준전압 생성회로 및 이를 구비하는 내부 공급전압생성회로
JP4276812B2 (ja) * 2002-03-20 2009-06-10 株式会社リコー 温度検出回路
US6586985B1 (en) * 2002-04-12 2003-07-01 Texas Instruments Incorporated Methods and apparatus for trimming packaged electrical devices
DE10356420A1 (de) * 2002-12-02 2004-06-24 Samsung Electronics Co., Ltd., Suwon Spannungsgeneratorschaltung
US7356716B2 (en) * 2005-02-24 2008-04-08 International Business Machines Corporation System and method for automatic calibration of a reference voltage
TWI407128B (zh) * 2009-09-15 2013-09-01 Himax Analogic Inc 數位電路及其電壓偵測電路
IT1400576B1 (it) * 2010-06-17 2013-06-14 St Microelectronics Grenoble 2 Circuito integrato con dispositivo per la variazione del valore di un parametro operativo di un circuito elettronico e con lo stesso circuito elettronico.
KR20120033897A (ko) 2010-09-30 2012-04-09 주식회사 하이닉스반도체 반도체 장치
CN111416603B (zh) * 2019-01-04 2023-03-24 瑞昱半导体股份有限公司 传输闸电路
CN112859995B (zh) * 2021-01-12 2024-05-24 拓尔微电子股份有限公司 一种电压基准电路及调节方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0576774B1 (en) * 1992-06-30 1999-09-15 STMicroelectronics S.r.l. Voltage regulator for memory devices
KR100293449B1 (ko) * 1998-05-04 2001-07-12 김영환 고전압발생회로

Also Published As

Publication number Publication date
KR100308186B1 (ko) 2001-11-30
US6166589A (en) 2000-12-26
JP2000089842A (ja) 2000-03-31
KR20000018496A (ko) 2000-04-06
TW419893B (en) 2001-01-21

Similar Documents

Publication Publication Date Title
JP3707965B2 (ja) 基準電圧発生装置
KR100545711B1 (ko) 퓨즈트리밍을 이용하여 다양한 레벨의 기준전압을 출력할수 있는 기준전압 발생회로
JP5771309B2 (ja) ローカル・クロック生成器の自己タイミング型較正を用いた拡張された電圧又はプロセス範囲にわたるsram性能の最適化
US8208336B2 (en) Fuse circuit and semiconductor device having the same
JPH09223955A (ja) 製造後の集積回路のパラメタチューニング方法およびチューニング可能な集積回路
JP3590269B2 (ja) ヒュージング装置
US6784704B2 (en) Semiconductor integrated circuit having circuit for changing timing of inactivating power-on resetting circuit
CN114373497A (zh) 熔丝烧录电路
US5825698A (en) Redundancy decoding circuit for a semiconductor memory device
JP4962715B2 (ja) 終端抵抗調整方法および終端抵抗調整回路
US6441665B1 (en) Semiconductor integrated circuit
KR100495916B1 (ko) 클럭인에이블 버퍼를 구비한 반도체 장치
KR100699840B1 (ko) 퓨즈 절단에 상관없이 반도체 집적 회로의 최적화 조건을재설정하는 로직 회로
JP2000183172A (ja) 半導体装置
JP2009049986A (ja) 半導体装置、及びオフセット電圧調整方法
KR100464944B1 (ko) 반도체 메모리 소자의 리던던시 회로의 퓨즈셋
JPH06187780A (ja) 半導体メモリー装置の内部電源電圧供給装置
KR100351918B1 (ko) 기준전압 발생회로
KR100464945B1 (ko) 내부전압 레벨 트리밍 발생 장치의 퓨즈셋 박스
KR19990041486A (ko) 반도체 메모리 소자의 클럭보정장치
US7688055B2 (en) Reference voltage generator with less dependence on temperature
KR101877938B1 (ko) 반도체 메모리 장치
KR100517909B1 (ko) 반도체 장치
KR100933803B1 (ko) 기준전압발생회로 및 그 제어방법
KR100253567B1 (ko) 번인 테스트를 위한 내부전압 발생장치

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050315

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050802

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3707965

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080812

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090812

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100812

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120812

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120812

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130812

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees