JP3590269B2 - ヒュージング装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明はヒュージング(fusing)装置に係り、特に、ヒューズがヒュージングされているか否かによって所定レベルの信号を発生させるヒュージング装置に関する。
【0002】
【従来の技術】
集積回路において、工程の変化による回路の特性変化を補償するためにヒュージング装置が使用されている。
【0003】
従来のヒュージング装置は、ヒューズの個数が少ない場合、ヒューズの両端にパッドを用意し、ウェーハのテスト時にヒューズの両端に連結されたパッドを介してヒューズを直接ヒュージング(切断)してきた。このような従来のヒュージング装置は、一番簡単で確実にヒュージング動作が行えるが、多数個のヒューズを有する場合には、それぞれのヒューズのための別のパッドを全て用意しなければならないといった問題があった。
【0004】
この問題を解決するために、多数個のヒューズを有する従来のヒュージング装置は、ヒュージング電流をスイッチを介して供給してヒュージング動作を行なっていた。つまり、パッケージ(package)状のヒュージング装置は、内蔵するスイッチを外部より入力されるヒュージング制御信号に応答してオンさせ、スイッチのオン動作に応答して所定のヒュージング電流を各ヒューズに供給する。しかし、この従来のヒュージング装置は、ヒュージング電流を大きくすることに限界があった。
【0005】
【発明が解決しようとする課題】
したがって、ヒューズが完全に切断し切れず、ヒューズのインピーダンスが数十kΩから数百kΩまで増え、これにより製品の不良率が増加するという問題点があった。
【0006】
これを解決するために、ヒュージング装置の内部の抵抗値を下げる方法が考えられるが、これは、ヒュージング装置の消費電力の増加につながる。
【0007】
したがって、本発明が解決しようとする技術的課題は、ヒューズが完全に切断されていなくても消費電力を増加させることなく回路の特性変化を補償することのできるヒュージング装置を提供することにある。
【0008】
【課題を解決するための手段】
上記課題を解決するための本発明に係るヒュージング装置は、ヒュージング制御信号に応答してヒューズに所定のヒュージング電流を供給するヒュージング制御手段と、第1の制御信号に応答して所定電流を供給する電流供給手段と、第2の制御信号に応答して前記所定電流を前記電流供給手段から前記ヒューズへ供給するスイッチと、前記電流供給手段と前記スイッチとの間のノードにかかる信号のレベルを反転して出力する反転手段と、外部より入力されるリセット信号と前記反転手段の出力信号とを論理組合わせ、論理組合わせた結果を前記第1の制御信号として出力する第1の制御信号発生手段と、前記反転手段の出力信号の反転信号と前記リセット信号とを論理組合わせ、論理組合わせた結果を前記第2の制御信号として出力する第2の制御信号発生手段とから構成される。
【0009】
【発明の実施の形態】
以下、本発明に係るヒュージング装置の構成及び動作を添付の図面に基づいて説明する。
【0010】
図1は、本発明に係るヒュージング装置の好適な実施の形態を示す回路図である。ヒューズ18、ヒュージング制御部10、電流供給部14、スイッチ16、反転部22、第1及び第2の制御信号発生部24及び28から構成される。
【0011】
ヒュージング制御部10は、電流源Iとスイッチ12とから構成され、外部から入力されるヒュージング制御信号Sに応答してヒューズ18に所定のヒュージング電流Iを供給する。すなわち、ヒュージング制御部10の電流源Iはスイッチ12と供給電源VDDとの間に連結され、スイッチ12に電流Iを供給し、スイッチ12はヒュージング制御信号Sに応答してオンされ、ヒュージング電流Iをヒューズ18に供給する。
【0012】
電流供給部14は、供給電源VDDと、トランジスタMP1のソースと供給電源VDDとの間に連結される抵抗Rと、トランジスタMP1とから構成され、第1の制御信号C1に応答して所定電流IddをノードNに出力する。すなわち、トランジスタMP1は第1の制御信号C1に応答してターンオンされ、抵抗Rを介して供給される所定電流IddをノードNに出力する。トランジスタMN1によって構成されるスイッチ16は、電流供給部14より出力される所定電流Iddを、第2の制御信号C2に応答してヒューズ18に供給する。
【0013】
このとき、トランジスタMP2及びMN2から構成されたCMOSインバータ形の反転部22は、電流供給部14とスイッチ16との間のノードN上の信号のレベルを反転し、反転された信号を出力信号とし出力端子OUT1を介して出力する。
【0014】
一方、第1の制御信号発生部24は、インバータI2とNANDゲート26とにより構成され、外部より入力されるリセット信号RESET と反転部22の出力信号とを論理的に組合わせその結果を第1の制御信号C1として電流供給部14に出力する。すなわち、NANDゲート26は、リセット信号RESET と反転部22の出力信号とを反転論理積してインバータI2に出力し、インバータI2は、NANDゲート26の出力を反転して、反転された結果を第1の制御信号C1としてトランジスタMP1のゲートに出力する。
【0015】
第2の制御信号発生部28は、インバータI1とNANDゲート30とから構成され、出力端子OUT2を介して出力される反転された出力信号とリセット信号RESET とを論理的に組合わせその結果を第2の制御信号C2としてスイッチ16に出力する。すなわち、インバータI1は、反転部の出力信号を反転してNANDゲート30に出力し、NANDゲート30は、リセット信号RESET とインバータI1の出力とを反転論理積してトランジスタMN1のゲートに第2の制御信号C2として出力する。
【0016】
本発明への理解を助けるために、ヒューズ18をヒュージング(切断)しなかったとき、実際に数Ω〜数十kΩにおいて可変するヒューズ18のインピーダンスを1kΩとし、ヒューズをヒュージングしたとき、実際に数十kΩ〜数百kΩにおいて可変するヒューズ18のインピーダンスを10kΩとし、且つトランジスタMP1、MN1、MP2及びMN2のゲート幅/ゲート長比(以下外形比という)W/Lをそれぞれ6/1、3/0.8 、2/6及び3/0.8 、供給電源VDDを 3.3ボルト、抵抗R値を10kΩとしたときの図1に示すヒュージング装置の動作について詳細に説明する。
【0017】
図2は、前述の仮定下で図1に示す回路各部の波形図であって、(A)はリセット信号RESET の波形図を、(B)はノードNにおける電圧の波形図を、(C)は出力信号OUT1の波形図を、(D)は反転部22の出力信号OUT2の波形図を、(E)は抵抗Rに流れる電流Iddの波形図をそれぞれ表わし、実線はヒューズを切断しなかったときの波形図を、点線はヒューズを切断したときの波形図をそれぞれ表わしている。
【0018】
まず、ヒューズ18を切断しなかったときの動作について説明する。図2(A)に示すリセット信号RESET が“ロー”論理レベルの区間、すなわち、リセットオンの区間40において、図1に示すトランジスタMP1及びMN1はターンオンされ、ノードNの電圧は抵抗RにトランジスタMP1のオン抵抗を加えた値とトランジスタMN1のオン抵抗にヒューズ18のインピーダンスを加えた値とに基づいて決まる。つまり、ノードNの電圧は、図2(B)に示すように、約 0.5ボルトとなる。したがって、出力端子OUT1を介して、図2(C)に示すように、約 3.3ボルトの“ハイ”論理レベルの信号が出力され、出力端子OUT2を介して、図2(D)に示すように、0ボルトの“ロー”論理レベルの信号が出力される。
【0019】
ついで、図2(A)に示すリセット信号RESET が“ロー”論理レベルから“ハイ”論理レベルに遷移42し、リセット信号RESET が“ハイ”レベルのリセットオフ区間44となると、図1に示すトランジスタMP1はターンオフされ、トランジスタMN1はターンオンの状態を保つ。ノードNの電位は、図2(B)に示すように、0ボルトの“ロー”論理レベルとなる。これにより、図2(C)及び(D)にそれぞれ示すように、出力端子OUT1及びOUT2を介して出力される出力信号は、リセットオン区間40のときと同様なレベルを保つ。
【0020】
次に、ヒュージング制御部10のスイッチ12をオンし、ヒュージング電流Iをヒューズ18に供給したにも拘わらず、ヒューズ18が完全に切断し切れず、インピーダンスのみ前述の如く増えたとき、図1に示すヒュージング装置の動作について説明する。
【0021】
リセットオン区間40において、リセット信号RESET が、図2(A)に示すように、“ロー”論理レベルであるから、トランジスタMP1及びMN1はいずれもターンオンされ、ノードNに、図2(B)に示すように、約1.4 ボルトの電圧がかかる。ここで、トランジスタMP2及びMN2の外形比(aspect ratio)を調整して、各ゲートに印加されるノードNの電圧が約0.9 ボルト以上であれば、“ハイ”論理レベルの信号がゲートに印加されたものとトランジスタMP2及びMN2が認識できるようにする。このようにすると、トランジスタMP2はターンオフされ、トランジスタMN2はターンオンされ、出力端子OUT1を介して、図2(C)に示すように、“ロー”論理レベルの信号が出力され、出力端子OUT2を介して図2(D)に示すように、“ハイ”論理レベルの信号が出力される。
【0022】
このとき、リセット信号が“ロー”論理レベルから“ハイ”論理レベルに遷移42した後に、リセットオフ区間44においてリセット信号RESET が“ハイ”論理レベルであることから、トランジスタMP1はターンオンの状態を保つ。トランジスタMN1はターンオフされ、ノードNの電位は、図2(B)に示すように、3.3 ボルトの“ハイ”論理レベルとなり、出力端子OUT1及びOUT2を介して出力される、図2(C)及び(D)に示す出力信号はリセットオン区間40と同様な信号レベルを保つ。
【0023】
このように、本発明に係るヒュージング装置においては、リセットオン区間40で決まった出力信号の論理レベルは、リセットオフ区間44においてもそのまま保たれる。しかし、リセットオフ区間44においてはトランジスタMP1及びMN1のうちいずれか一つ、すなわち本実施例ではトランジスタMN1がターンオフされ図2(E)に示すように、この区間における固定電流の消費は無くなる。さらに抵抗Rの値を下げると、さらに低いヒュージングインピーダンスからもヒュージング効果が得られ、ヒュージングの歩留まり率の顕著な向上を図ることができる。
【0024】
【発明の効果】
以上述べたように、本発明に係るヒュージング装置は、ヒューズが完全に切断し切れなかったとき、初期のリセットオン(reset−on)の際に限ってわずかに電流を消費するだけで、リセットオフ(reset−off ;メーン回路動作)の時には、電流を消耗することなくヒューズを完全に切断できる。したがって、ヒュージング装置を含む装置の不良率を下げることが出来るといった利点がある。
【図面の簡単な説明】
【図1】本発明に係るヒュージング装置の実施の形態を示す回路図である。
【図2】図1に示す回路の各部の波形図である。
【符号の説明】
10…ヒュージング制御部
14…電流供給部
16…スイッチ
18…ヒューズ
22…反転部
24…第1の制御信号発生部、
26…NANDゲート
28…第2の制御信号発生部
C1…第1の制御信号
C2…第2の制御信号
I1、I2…インバータ
…電流源
MN1、MN2、MP1、MP2…トランジスタ
N…ノード
OUT1、OUT2…出力端子
R…抵抗
RESET …リセット信号
S…制御信号、
DD…供給電源

Claims (1)

  1. ヒュージング制御信号に応答してヒューズに所定のヒュージング電流を供給するヒュージング制御手段と、
    第1の制御信号に応答して所定電流を供給する電流供給手段と、
    第2の制御信号に応答して前記所定電流を前記電流供給手段から前記ヒューズへ供給するスイッチと、
    前記電流供給手段と前記スイッチとの間のノードにかかる信号のレベルを反転して出力する反転手段と、
    外部より入力されるリセット信号と前記反転手段の出力信号とを論理組合わせ、論理組合わせた結果を前記第1 の制御信号として出力する第1の制御信号発生手段と、
    前記反転手段の出力信号の反転信号と前記リセット信号とを論理組合わせ、論理組合わせた結果を前記第2の制御信号として出力する第2の制御信号発生手段とを備えることを特徴とするヒュージング装置。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210093A (ja) 2000-01-25 2001-08-03 Mitsubishi Electric Corp リペア信号発生回路
US7400264B2 (en) * 2003-02-14 2008-07-15 Energy Technology Group, Inc. Automated meter reading system, communication and control network for automated meter reading, meter data collector, and associated methods
US7233539B2 (en) * 2005-05-24 2007-06-19 Freescale Semiconductor, Inc. Non-volatile fuse circuit
US7760536B2 (en) * 2006-04-25 2010-07-20 Freescale Semiconductor, Inc. Non-volatile memory cell
US7495987B2 (en) * 2007-06-11 2009-02-24 Freescale Semiconductor, Inc. Current-mode memory cell
US7889588B2 (en) * 2008-01-08 2011-02-15 Globalfoundries Inc. Circuit having gate oxide protection for low voltage fuse reads and high voltage fuse programming
US8179189B2 (en) * 2010-03-11 2012-05-15 Himax Analogic, Inc. Trimming circuit
TWI393235B (zh) * 2010-03-25 2013-04-11 Himax Analogic Inc 調整電路
JP2012109329A (ja) * 2010-11-16 2012-06-07 Elpida Memory Inc 半導体装置及びその制御方法
KR101842143B1 (ko) * 2011-11-29 2018-03-27 에스케이하이닉스 주식회사 안티퓨즈 제어 회로
US9558841B2 (en) * 2013-06-14 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Generating stabilized output signals during fuse read operations
KR102133356B1 (ko) * 2014-02-24 2020-07-13 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US10598703B2 (en) 2015-07-20 2020-03-24 Eaton Intelligent Power Limited Electric fuse current sensing systems and monitoring methods
US10255982B2 (en) * 2016-11-02 2019-04-09 Skyworks Solutions, Inc. Accidental fuse programming protection circuits
US10360988B2 (en) 2016-11-02 2019-07-23 Skyworks Solutions, Inc. Apparatus and methods for protection against inadvertent programming of fuse cells
US11143718B2 (en) 2018-05-31 2021-10-12 Eaton Intelligent Power Limited Monitoring systems and methods for estimating thermal-mechanical fatigue in an electrical fuse
US11289298B2 (en) 2018-05-31 2022-03-29 Eaton Intelligent Power Limited Monitoring systems and methods for estimating thermal-mechanical fatigue in an electrical fuse

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60182219A (ja) * 1984-02-29 1985-09-17 Fujitsu Ltd 半導体装置
US5384746A (en) * 1994-01-28 1995-01-24 Texas Instruments Incorporated Circuit and method for storing and retrieving data
US5453696A (en) * 1994-02-01 1995-09-26 Crosspoint Solutions, Inc. Embedded fuse resistance measuring circuit
US5680360A (en) * 1995-06-06 1997-10-21 Integrated Device Technology, Inc. Circuits for improving the reliablity of antifuses in integrated circuits
KR0146203B1 (ko) * 1995-06-26 1998-12-01 김광호 반도체 집적회로의 회로소자값 조정회로
US5959445A (en) * 1995-09-29 1999-09-28 Intel Corporation Static, high-sensitivity, fuse-based storage cell
US5731733A (en) 1995-09-29 1998-03-24 Intel Corporation Static, low current sensing circuit for sensing the state of a fuse device
US5946497A (en) * 1996-05-17 1999-08-31 Advanced Micro Devices, Inc. System and method for providing microprocessor serialization using programmable fuses
KR100204340B1 (ko) * 1996-06-19 1999-06-15 윤종용 메모리 장치의 모드 셋팅 회로
US5801574A (en) * 1996-10-07 1998-09-01 Micron Technology, Inc. Charge sharing detection circuit for anti-fuses
KR100250755B1 (ko) * 1996-12-28 2000-05-01 김영환 플래쉬 메모리 장치
US5982656A (en) * 1997-03-07 1999-11-09 Micron Technology, Inc. Method and apparatus for checking the resistance of programmable elements

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