TWI390829B - 疊接（Ｃａｓｃｏｄｅ）電路及半導體裝置 - Google Patents

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Description

疊接(Cascode)電路及半導體裝置
本發明係關於一種半導體裝置，尤其係關於一種以使輸出電壓的變動相對於電源電壓的變動變小的方式所使用的疊接(Cascode)電路。
在改善類比電路之電源電壓變動抑制比(PSRR,power supply rejection ratio)的目的下，附加疊接電路的手法自以往以來已廣受使用。當以相對於電源電壓的變動或溫度變化，獲得穩定的輸出電壓為目的的基準電壓電路為例，以往係採用一種如基準電壓用半導體裝置(日本專利特公平7-74976號)的第2圖所示的電路。同等電路顯示於第2圖。以往的基準電壓電路係將空乏型MOS電晶體1的源極端子與增強型MOS電晶體2的汲極端子串聯連接於電源電壓供給端子101與接地電位100之間，將彼此的閘極端子與其連接點共通連接而構成，其連接點形成為基準電壓輸出端子102(以下稱為ED型基準電壓電路)。只要各個電晶體在飽和動作範圍內，即使在電源電壓供給端子101的電壓有變動的情形下，基準電壓輸出端子102亦不會受到電壓變動之影響。
然而，實際上，因空乏型MOS電晶體1的通道長度調變效果的影響，而使基準電壓輸出端子102的電壓變動，因此難以構成電源電壓變動抑制比較大的基準電壓電路。 為了抑制通道長度調變效果，而抑制較短周期的電源電壓變動影響基準電壓，因此亦採用如第3圖所示的電路。
第3圖的基準電壓電路，係在與電源電壓供給端子101之間設置，將背閘極(back gate)端子設為接地電位，且將偏壓供給手段201連接於閘極端子的空乏型MOS電晶體3。
空乏型MOS電晶體3係作為所謂疊接電路而進行動作，對於電源電壓供給端子101的電壓變動，以使供給至ED型基準電壓電路200的供給電壓成為一定的方式進行動作。以偏壓供給手段201的實際構成而言，有基準電壓電路及電子機器(日本專利特開2003-295957號)的第1圖。於第4圖中顯示與日本專利特開2003-295957號的第1圖同等的電路。
該電路係具有2系統之基準電壓輸出的基準電壓電路，當著眼於ED型基準電壓電路200時，可考慮為進行疊接動作的空乏型MOS電晶體3連接於ED型基準電壓電路200，由空乏型MOS電晶體6、增強型MOS電晶體7及空乏型MOS電晶體8所構成的偏壓供給手段201連接於空乏型MOS電晶體3。同樣地，可視為由空乏型MOS電晶體1、增強型MOS電晶體2及空乏型MOS電晶體3所構成的偏壓供給手段連接於空乏型MOS電晶體8。
(專利文獻1)日本專利特公平7-74976號公報(第11圖)
(專利文獻2)日本專利特開2003-295957號公報(第 1圖)
近年來因攜帶機器的普及等，以同一容量的電池可進行更長時間動作的電路之低消耗電力化的需求日漸提高。隨之於基準電壓電路中，亦以與習知同等以上的性能、且可進行低電壓動作的構成較為有利。
於第4圖的電路中，當所有電晶體之背閘極端子為接地電位時，考慮電源電壓變動抑制比不會惡化之最低的動作電壓。因此，必須使所構成的所有電晶體進行飽和動作。
在此，空乏型MOS電晶體3及8的閘極．源極間電壓，係在2個ED型基準電壓電路及各個進行疊接動作的空乏型MOS電晶體3及8的特性分別相等時為零。因此，最低動作電壓VDD (min)係以下式表示。
VDD (min)=Vref +|VT2 (VSB2 =Vref )|+|VT3 (VSB3 =Vref +|VT2 (VSB2 =Vref )|)|………(式 1)
在此，Vref 係表示基準電壓輸出端子102的輸出電壓，VT2 (VSB2 =Vref )係表示源極-背閘極間電壓為Vref 時之空乏型MOS電晶體1的臨限值電壓，VT3 (VSB3 =Vref +|VT2 (VSB2 =Vref )|)係表示源極-背閘極間電壓為Vref +|VT2 (VSB2 =Vref )|中之MOS電晶體3的臨限值 電壓。
當電源電壓低於式1所示之VDD (min)時，進行疊接動作的空乏型MOS電晶體3及8會成為非飽和動作，因此，輸出電阻變小，電源電壓變動抑制比明顯惡化。
本發明之目的在為了解決上述問題點而研創者，係提供一種採用以更低的動作電壓，而具有與習知電路同等以上之電源電壓變動抑制比的疊接電路的基準電壓電路及電子機器。
本發明為了達成上述目的，係形成如下所示之構成：具備可施加相對於作為疊接電路進行動作的N型通道的空乏型MOS電晶體的源極電位，比閘極電位更低，或者相對於作為疊接電路進行動作的P型通道的空乏型MOS電晶體的源極電位，比閘極電位更高的偏壓供給手段，藉由減小該電晶體之飽和動作所需之最低電壓的絕對值，在不會使電源電壓變動抑制比惡化的情形下，可降低作為基準電壓電路之最低動作電壓。
此外，在本發明中，係藉由控制電流源來檢測流至作為疊接電路之負載而動作之電路的電流，使用該控制電流源的電流，來決定疊接電路的偏壓，因此構成為可抑制製程變動所造成的偏壓變動。
本發明之基準電壓電路與習知電路相比較，可以提供在不會使電源電壓變動抑制比惡化的情形下，以更低之電源電壓動作的基準電壓電路。
 (實施例1)
第1圖係顯示採用本發明之疊接電路的半導體裝置之第一實施例的電路圖。N型通道空乏型MOS電晶體1及N型通道增強型MOS電晶體2係構成ED型基準電壓電路200，將作為疊接電路進行動作的N型通道空乏型MOS電晶體3串聯連接於ED型基準電壓電路200。將屬於控制電流源的N型通道增強型MOS電晶體4並聯連接於N型通道增強型MOS電晶體2，將閘極端子與源極端子相連接的N型通道空乏型MOS電晶體5串聯連接於N型通道增強型MOS電晶體4。此外，N型通道空乏型MOS電晶體5的源極端子連接於N型通道空乏型MOS電晶體3的閘極端子，N型通道增強型MOS電晶體4及N型通道空乏型MOS電晶體5係形成對於作為疊接電路進行動作的N型通道空乏型MOS電晶體3供給一定之偏壓的偏壓供給手段201。
於上述之電路中，N型通道增強型MOS電晶體2與4以及N型通道空乏型MOS電晶體3與5的特性及互導係數均相等時，各個空乏型電晶體的源極．背閘極間電壓-汲極電流特性為相等，而且汲極電流為相等，因此各個空乏型電晶體的源極電位為相等。
在此，相對於N型通道增強型MOS電晶體2之互導係數，將L長度固定而將W長度加大等，以加大N型通道增強型MOS電晶體4之電晶體的互導係數，藉此可使MOS電晶體5的源極電位比N型通道空乏型MOS電晶體3的源極電位更為降低。
或者，相對於N型通道空乏型MOS電晶體3之互導係數，使N型通道空乏型MOS電晶體5之電晶體的互導係數減小，藉此可使N型通道空乏型MOS電晶體5的源極電位比N型通道空乏型MOS電晶體3的源極電位更為降低。
或者，藉由實施上述雙方，可使N型通道空乏型MOS電晶體5的源極電位比N型通道空乏型MOS電晶體3的源極電位更為降低。
藉由採取如上所述的構成，基準電壓電路的最低動作電壓VDD (min)係以下式表示。
VDD (min)=Vref +|VT2 (VSB2 =Vref )|+|VT3 (VSB3 =Vref +|VT2 (VSB2 =Vref )|)|+Vgs3 ………(式2)
在此，Vref 係表示基準電壓輸出端子102的輸出電壓，VT2 (VSB2 =Vref )係表示源極-背閘極間電壓為Vref 時之空乏型MOS電晶體1的臨限值電壓，VT3 (VSB3 =Vref +|VT2 (VSB2 =Vref )|)係表示源極-背閘極間電壓為Vref +|VT2 (VSB2 =Vref )|中之MOS電晶體3的臨限值電壓，Vgs3 係表示MOS電晶體3之閘極-源極間電壓。
此時，由於MOS電晶體5的源極電位低於N型通道空乏型MOS電晶體3的源極電位，因此Vgs3 <0，而可使最低動 作電壓VDD (min)比習知之構成更為降低。
此外，本發明之疊接電路不僅用於第1圖之基準電壓電路，亦可用於第5圖所示之源極隨耦器(source follower)電路，藉此可獲得相同的效果。
(實施例2)
第6圖係顯示採用本發明之疊接電路的半導體裝置之第二實施例的電路圖。
形成將作為疊接電路進行動作之N型通道空乏型MOS電晶體10及3連接於由N型通道空乏型MOS電晶體1、N型通道空乏型MOS電晶體9、N型通道增強型MOS電晶體2及電阻群11所構成的ED型基準電壓電路203的電路構成。
將屬於控制電流源的N型通道增強型MOS電晶體4並聯連接於電阻群11，此外，將閘極端子與源極端子相連接的N型通道空乏型MOS電晶體5串聯連接於N型通道增強型MOS電晶體4。
此外，將N型通道空乏型MOS電晶體5之源極端子連接於N型通道空乏型MOS電晶體10及3的閘極端子，N型通道增強型MOS電晶體4及N型通道空乏型MOS電晶體5係形成對於作為疊接電路進行動作的N型通道空乏型MOS電晶體10及3供給一定之偏壓的偏壓供給手段201。
於該電路中，亦相對於N型通道空乏型MOS電晶體3之互導係數，而將N型通道空乏型MOS電晶體5之互導係數減小，藉此可使MOS電晶體5之源極電位比N型通道空乏型 MOS電晶體3之源極電位更為降低。藉由如上所示之構成，基準電壓電路的最低動作電壓VDD (min)係與實施例1相同地以式2表示，由於MOS電晶體5的源極電位低於N型通道空乏型MOS電晶體3之源極電位，因此Vgs3 <0，而可使最低動作電壓VDD (min)比習知之構成更為降低。
此外，電晶體之互導係數的關係即使構成為與第1實施例相同，亦獲得相同的效果。
(實施例3)
第7圖係顯示採用本發明之疊接電路的半導體裝置之第三實施例的電路圖。
與第二實施例相同地，形成將作為疊接電路進行動作之N型通道空乏型MOS電晶體3連接於由N型通道空乏型MOS電晶體1、N型通道空乏型MOS電晶體9、N型通道增強型MOS電晶體2及電阻群11所構成的ED型基準電壓電路203，將作為疊接電路進行動作之N型通道空乏型MOS電晶體10的閘極連接於N型通道空乏型MOS電晶體3之源極端子的電路構成。
將屬於控制電流源之N型通道增強型MOS電晶體4並聯連接於電阻群11，此外，將閘極端子與源極端子相連接的N型通道空乏型MOS電晶體5串聯連接於N型通道增強型MOS電晶體4。
此外，N型通道空乏型MOS電晶體5之源極端子連接於N型通道空乏型MOS電晶體3之閘極端子，N型通道增強型 MOS電晶體4及N型通道空乏型MOS電晶體5係形成對於作為疊接電路進行動作的N型通道空乏型MOS電晶體3供給一定之偏壓的偏壓供給手段201。
於該電路中，亦相對於N型通道空乏型MOS電晶體3之互導係數，而將N型通道空乏型MOS電晶體5之互導係數減小，藉此可使MOS電晶體5之源極電位比N型通道空乏型MOS電晶體3之源極電位更為降低。藉由如上所示之構成，該基準電壓電路的最低動作電壓VDD (min)係與實施例1相同地以式2表示，由於MOS電晶體5的源極電位低於N型通道空乏型MOS電晶體3之源極電位，因此Vgs3 <0，而可使最低動作電壓VDD (min)比習知之構成更為降低。
1‧‧‧空乏型MOS電晶體
2‧‧‧增強型MOS電晶體
3‧‧‧空乏型MOS電晶體
4‧‧‧N型通道增強型MOS電晶體
5‧‧‧N型通道空乏型MOS電晶體
6‧‧‧空乏型MOS電晶體
7‧‧‧增強型MOS電晶體
8‧‧‧空乏型MOS電晶體
9‧‧‧N型通道空乏型MOS電晶體
10‧‧‧N型通道空乏型MOS電晶體
11‧‧‧電阻群
100‧‧‧接地電位
101‧‧‧電源電壓供給端子
102‧‧‧基準電壓輸出端子
200、203‧‧‧ED型基準電壓電路
201‧‧‧偏壓供給手段
202‧‧‧源極隨耦器電路
第1圖係顯示採用本發明之疊接電路的半導體裝置之第一實施例的電路圖。
第2圖係顯示習知之基準電壓電路之構成之一例圖。
第3圖係顯示習知之基準電壓電路之構成之一例圖。
第4圖係顯示習知之基準電壓電路之構成之一例圖。
第5圖係顯示採用本發明之疊接電路的半導體裝置之第一實施例的電路圖。
第6圖係顯示採用本發明之疊接電路的半導體裝置之第二實施例的電路圖。
第7圖係顯示採用本發明之疊接電路的半導體裝置之第三實施例的電路圖。
1‧‧‧空乏型MOS電晶體
2‧‧‧增強型MOS電晶體
3‧‧‧空乏型MOS電晶體
4‧‧‧N型通道增強型MOS電晶體
5‧‧‧N型通道空乏型MOS電晶體
100‧‧‧接地電位
101‧‧‧電源電壓供給端子
102‧‧‧基準電壓輸出端子
200‧‧‧ED型基準電壓電路
201‧‧‧偏壓供給手段

Claims (19)

  1. 一種疊接(Cascode)電路，係具有：將源極與閘極相連接的第1N型通道空乏型MOS電晶體；將閘極與前述第1N型通道空乏型MOS電晶體的閘極相連接，將電源供給至與源極相連接之負載電路的第2N型通道空乏型MOS電晶體；以及與前述第1N型通道空乏型MOS電晶體的源極相連接，藉由流至前述負載電路的電流予以控制的控制電流源者：其特徵為：設定成為前述第1N型通道空乏型MOS電晶體之汲極-源極間電壓高於臨限值電壓，而且基板電位低於源極電位，設定成為前述第2N型通道空乏型MOS電晶體之汲極-源極間電壓高於臨限值電壓，而且基板電位低於源極電位。
  2. 如申請專利範圍第1項之疊接電路，其中，將前述第1N型通道空乏型MOS電晶體與前述第2N型通道空乏型MOS電晶體的基板電位接地而構成。
  3. 如申請專利範圍第1項之疊接電路，其中，前述控制電流源，係將閘極與前述負載電路相連接，將前述第1N型通道空乏型MOS電晶體的源極與汲極相連接而成的第1N型通道增強型MOS電晶體。
  4. 一種半導體裝置，係具備如申請專利範圍第3項之疊接電路，其中，前述負載電路係由：前述第2N型通道空 乏型MOS電晶體的源極與汲極相連接，源極與閘極相連接的第3N型通道空乏型MOS電晶體；及前述第3N型通道空乏型MOS電晶體之源極與汲極及閘極相連接的第2N型通道增強型MOS電晶體所構成的基準電壓電路。
  5. 一種半導體裝置，係具備如申請專利範圍第3項之疊接電路，其中，前述負載電路係由：前述第2N型通道空乏型MOS電晶體的源極與汲極相連接的第3N型通道增強型MOS電晶體；及前述第3N型通道增強型MOS電晶體之源極與汲極及閘極相連接的第2N型通道增強型MOS電晶體所構成的源極隨耦器電路。
  6. 一種半導體裝置，係具備疊接電路者，該疊接電路係由；源極與閘極相連接之第1N型通道空乏型MOS電晶體；閘極與前述第1N型通道空乏型MOS電晶體的閘極相連接的第2N型通道空乏型MOS電晶體；汲極與前述第2N型通道空乏型MOS電晶體的源極相連接，源極與閘極相連接的第3N型通道空乏型MOS電晶體；汲極與前述第3N型通道空乏型MOS電晶體的源極相連接的第2N型通道增強型MOS電晶體；汲極與前述第1N型通道空乏型MOS電晶體的源極相連接的第1N型通道增強型MOS電晶體；閘極與前述第1N型通道空乏型MOS電晶體的閘極相連接的第4N型通道空乏型MOS電晶體；汲極與前述第4N型通道空乏型MOS電晶體的源極相連 接，閘極與前述第3N型通道空乏型MOS電晶體的源極相連接的第5N型通道空乏型MOS電晶體；及與前述第1及第2N型通道增強型MOS電晶體的閘極、前述第5N型通道空乏型MOS電晶體的源極相連接而呈串聯連接的複數個電阻所構成，由前述串聯連接的複數個電阻之任意分割點輸出正的定電壓而構成者；具備：將前述所有MOS電晶體之基板電位接地而構成的疊接電路者。
  7. 一種半導體裝置，係具備疊接電路者，該疊接電路係由：源極與閘極相連接之第1N型通道空乏型MOS電晶體；閘極與前述第1N型通道空乏型MOS電晶體的閘極相連接的第2N型通道空乏型MOS電晶體；汲極與前述第2N型通道空乏型MOS電晶體的源極相連接，源極與閘極相連接的第3N型通道空乏型MOS電晶體；汲極與前述第3N型通道空乏型MOS電晶體的源極相連接的第2N型通道增強型MOS電晶體；汲極與前述第1N型通道空乏型MOS電晶體的源極相連接的第1N型通道增強型MOS電晶體；閘極與前述第2N型通道空乏型MOS電晶體的源極相連接的第4N型通道空乏型MOS電晶體；汲極與前述第4N型通道空乏型MOS電晶體的源極相連接，閘極與前述第3N型通道空乏型MOS電晶體的源極相連接的第5N型通道空乏型MOS電晶體；及 與前述第1及第2N型通道增強型MOS電晶體的閘極、前述第5N型通道空乏型MOS電晶體的源極相連接而呈串聯連接的複數個電阻所構成，由前述串聯連接的複數個電阻之任意分割點輸出正的定電壓而構成者；具備：將前述所有MOS電晶體之基板電位接地而構成的疊接電路者。
  8. 如申請專利範圍第4項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導(transconductance)係數形成為大於前述第2N型通道增強型MOS電晶體之互導係數。
  9. 如申請專利範圍第5項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數形成為大於前述第2N型通道增強型MOS電晶體之互導係數。
  10. 如申請專利範圍第6項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數形成為大於前述第2N型通道增強型MOS電晶體之互導係數。
  11. 如申請專利範圍第7項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數形成為大於前述第2N型通道增強型MOS電晶體之互導係數。
  12. 如申請專利範圍第4項之半導體裝置，其中，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
  13. 如申請專利範圍第5項之半導體裝置，其中，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於 前述第2N型通道空乏型MOS電晶體之互導係數。
  14. 如申請專利範圍第6項之半導體裝置，其中，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
  15. 如申請專利範圍第7項之半導體裝置，其中，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
  16. 如申請專利範圍第4項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數，形成為大於前述第2N型通道增強型MOS電晶體之互導係數，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
  17. 如申請專利範圍第5項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數，形成為大於前述第2N型通道增強型MOS電晶體之互導係數，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
  18. 如申請專利範圍第6項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數，形成為大於前述第2N型通道增強型MOS電晶體之互導係數，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
  19. 如申請專利範圍第7項之半導體裝置，其中，將前述第1N型通道增強型MOS電晶體之互導係數，形成為大於 前述第2N型通道增強型MOS電晶體之互導係數，將前述第1N型通道空乏型MOS電晶體之互導係數，形成為小於前述第2N型通道空乏型MOS電晶體之互導係數。
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