JP4017464B2 - 基準電圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、バンドギャップ電圧を用いて基準電圧を生成する基準電圧回路に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来の基準電圧回路の一例を示す構成図である。
【０００５】
この基準電圧回路は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１，３，６と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２，４と、抵抗５とで構成される電流供給部を有している。
【０００６】
ＰＭＯＳ１，３のソースは電源電位ＶＤＤに接続され、これらのＰＭＯＳ１，３のゲートがノードＮａに接続されている。ＰＭＯＳ１のドレインは、ＮＭＯＳ２のドレインとゲートに接続され、このＮＭＯＳ２のソースが接地電位ＧＮＤに接続されている。また、ＰＭＯＳ３のドレインはノードＮａに接続され、このノードＮａにＮＭＯＳ４のドレインが接続されている。ＮＭＯＳ４のソースは、抵抗５を介して接地電位ＧＮＤに接続されている。
【０００７】
更に、ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６のソース及びゲートが、それぞれ電源電位ＶＤＤ及びノードＮａに接続されている。ＰＭＯＳ６のドレインはノードＮｂに接続されている。ノードＮｂには、抵抗７を介してＰＮＰトランジスタ（以下、「ＰＮＰ」という）８のコレクタが接続され、このＰＮＰ８のベースとエミッタは、接地電位ＧＮＤに接続されている。そして、ノードＮｂから基準電圧ＶＲＥＦ０が出力されるようになっている。
【０００８】
この基準電圧回路において、ＰＭＯＳ３に流れる電流Ｉａは、ＰＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ３，ＮＭＯＳ４の相互コンダクタンスをそれぞれｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４とすると、次の（１）式のようになる。
Ｉａ＝[(ｋＴ／ｑ）ｌｎ{(gm１×gm４）／（gm３×gm２)}］／Ｒ５
＝ＫＴ／Ｒ５ ・・・（１）
但し、Ｋ＝（ｋ／ｑ）ｌｎ{(gm１×gm４）／（gm３×gm２)}
【０００９】
なお、Ｔは絶対温度、ｋ，ｑは正の定数、Ｒ５は抵抗５の抵抗値である。
【００１０】
ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６に流れる電流Ｉｂは、ＰＭＯＳ６の相互コンダクタンスをｇｍ６とすると、次の（２）式のように表される。
Ｉｂ＝Ｉａ×（gm６／gm３） ・・・（２）
【００１１】
これにより、ノードＮｂに出力される基準電圧ＶＲＥＦ０は、抵抗７の抵抗値をＲ７、ＰＮＰ８のベース・エミッタ間電圧をＶＢＥとすると、次の（３）式のようになる。
ＶREF0＝Ｉｂ×Ｒ７＋ＶBE ・・・（３）
【００１２】
（３）式の第１項を（１），（２）式で置き換えると、次の（４）式となる。
ＶREF0＝ＫＴ（gm６／gm３）（Ｒ７／Ｒ５）＋ＶBE ・・・（４）
【００１３】
抵抗５，７は同じ工程で形成されるので同じ温度特性を有している。このため、（４）式における第１項中の（Ｒ７／Ｒ５）は温度に依存せず、この第１項は絶対温度Ｔに比例する正の温度係数を有する。一方、第２項のベース・エミッタ間電圧ＶＢＥは、負の温度係数を有している。従って、この基準電圧回路では、抵抗値Ｒ５，Ｒ７と相互コンダクタンスｇｍ１〜ｇｍ４を適切に調整することにより、温度変動のない基準電圧ＶＲＥＦ０を生成することができる。
【００１４】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の基準電圧回路では、次のような課題があった。
【００１６】
ＰＮＰにおけるベース・エミッタ間電圧ＶＢＥは、通常−２ｍＶ／℃程度の負の温度特性を有している。従って、基準電圧ＶＲＥＦ０の温度変動をなくすには、（Ｉｂ×Ｒ７）に＋２ｍＶ／℃の正の温度特性を持たせなければならない。即ち、電流Ｉｂの１℃当たりの変化量をΔＩｂとすると、ΔＩｂ×Ｒ７＝２ｍＶにする必要がある。
【００１７】
このために、例えば、Ｒ５＝１ＭΩ、（gm１×gm３）／（gm３×gm２）＝１０、Ｉａ＝Ｉｂとすると、ΔＩａは約０．２ｎＡとなる。従って、抵抗７の抵抗値Ｒ７は、２ｍＶ／０．２ｎＡ＝１０ＭΩとなり、非常に大きな抵抗（即ち、大きな回路面積）が必要となる。
【００１８】
一方、抵抗値Ｒ７を小さくするためには、▲１▼抵抗値Ｒ５を小さくする、▲２▼（gm１×gm３）／（gm３×gm２）を大きくする、▲３▼Ｉｂ／Ｉａの電流ミラーを大きくする、の３つの方法がある。しかしながら、いずれも電流を増やして１℃当たりの電流変化量を増加させる方法であるため、消費電流が増加する。
【００１９】
このように、温度変動のない基準電圧ＶＲＥＦ０を生成するためには、消費電流と回路面積のトレードオフが必要になり、低消費電流と小さな回路面積を同時に満たすような基準電圧回路を構成することができなかった。
【００２０】
本発明は、前記従来技術が持っていた課題を解決し、消費電流が少なくかつ回路面積の小さな基準電圧回路を提供するものである。
【００２１】
【課題を解決するための手段】
【００２２】
前記課題を解決するために、本発明の基準電圧回路は、第１の抵抗を有し、該第１の抵抗の値に応じた電流を出力ノードに供給する電流供給部と、内部ノードと前記出力ノードとの間に接続された第２の抵抗と、ソース及びドレインがそれぞれ前記内部ノード及び共通電位に接続され、ゲートに前記第１の抵抗に生じた電圧が与えられる絶縁ゲート型のトランジスタとを備え、前記第２の抵抗と前記トランジスタに生ずる電圧の和を基準電圧として前記出力ノードから出力すると共に、前記トランジスタのバックゲート電圧を前記基準電圧に接続したことを特徴としている。
【００２８】
本発明によれば、次のような作用が行われる。
【００２９】
例えば動作温度が上昇すると、第１の抵抗の値が増加して電流供給部から出力ノードに供給される電流が減少すると共に、この第１の抵抗に発生する電圧は増加する。出力ノードに供給される電流は、第２の抵抗を介してトランジスタに供給され、第１の抵抗に生じた電圧はこのトランジスタのゲートに与えられる。温度の上昇によってトランジスタに生ずる電圧は減少するが、このトランジスタのゲート電圧が上昇するため、第１及び第２の抵抗の値を適切に設定することにより、動作温度に影響されない基準電圧を出力することができる。
【００３０】
【発明の実施の形態】
【００３１】
（第１の参考例）
【００３２】
図１は、本発明の第１の参考例を示す基準電圧回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３３】
この基準電圧回路は、図２の基準電圧回路と同様に、ＰＭＯＳ１，３，６と、ＮＭＯＳ２，４と、抵抗５とで構成される電流供給部を有している。即ち、ＰＭＯＳ１，３のソースは電源電位ＶＤＤに接続され、これらのＰＭＯＳ１，３のゲートはノードＮａに接続されている。ＰＭＯＳ１のドレインは、ＮＭＯＳ２のドレインとゲートに接続され、このＮＭＯＳ２のソースが共通電位である接地電位ＧＮＤに接続されている。
【００３４】
また、ＰＭＯＳ３のドレインはノードＮａに接続され、このノードＮａにＮＭＯＳ４のドレインが接続されている。ＮＭＯＳ４のソースは、抵抗５を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６のソース及びゲートは、それぞれ電源電位ＶＤＤ及びノードＮａに接続され、ドレインはノードＮｂに接続されている。ノードＮｂは、抵抗９を介してノードＮｃに接続されている。
【００３５】
抵抗９は、抵抗５に比べて大きな温度係数を有するように形成されたものである。例えば、抵抗５，９は、いずれもシリコン基板に硼素や燐等の不純物をドーピングした拡散抵抗で構成し、これらの抵抗５，９における不純物濃度を変えることによって、温度係数を設定している。即ち、拡散抵抗では不純物濃度が高くなるほど温度係数が低くなる性質を利用して、抵抗９の不純物濃度を抵抗５の不純物濃度よりも低くすることにより、この抵抗９の温度係数が大きくなるように設定している。
【００３６】
ノードＮｃには、ＰＮＰ８のコレクタが接続され、このＰＮＰ８のベースとエミッタが、接地電位ＧＮＤに接続されている。そして、ノードＮｂから基準電圧ＶＲＥＦ１が出力されるようになっている。
【００３７】
次に、動作を説明する。
【００３８】
この基準電圧回路において、ＰＭＯＳ３に流れる電流Ｉａは、ＰＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ３，ＮＭＯＳ４の相互コンダクタンスをそれぞれｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４として、前記（１）式のように表される。更に、ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６に流れる電流Ｉｂは、ＰＭＯＳ６の相互コンダクタンスをｇｍ６として、前記（２）式のように表される。
【００３９】
これにより、ノードＮｂに出力される基準電圧ＶＲＥＦ１は、抵抗９の抵抗値をＲ９、ＰＮＰ８のベース・エミッタ間電圧をＶＢＥとすると、次の（５）式のようになる。
ＶREF1＝Ｉｂ×Ｒ９＋ＶBE ・・・（５）
【００４０】
（５）式の第１項を（１），（２）式で置き換えると、次の（６）式となる。
ＶREF1＝ＫＴ（gm６／gm３）（Ｒ９／Ｒ５）＋ＶBE ・・・（６）
【００４１】
（６）式において、第２項のＶＢＥは、−２ｍＶ／℃程度の負の温度特性を有している。一方、第１項中の（Ｒ９／Ｒ５）は、抵抗９が抵抗５よりも大きな温度係数を有するように形成されているため、正の温度係数を呈する。このため、（６）式の第１項の温度係数は、従来の（４）式の第１項の温度係数よりも大きな値となる。
【００４２】
このことは、従来回路に比べて小さな抵抗値Ｒ９、或いは、少ない電流Ｉｂでも、温度変動のない基準電圧ＶＲＥＦ１を生成することができることを意味している。
【００４３】
以上のように、この第１の参考例の基準電圧回路は、抵抗５に比べて温度係数の大きな抵抗９を有するため、消費電流の削減と回路面積の縮小が可能になるという利点がある。
【００４４】
（第２の参考例）
【００４５】
図１は、本発明の第２の参考例を示す基準電圧回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４６】
この基準電圧回路は、図２中のＰＮＰ８に代えてＰＭＯＳ１０を設けたもので、ＰＭＯＳ１，３，６と、ＮＭＯＳ２，４と、抵抗５とで構成される電流供給部を有している。更に、ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６のソース及びゲートが、それぞれ電源電位ＶＤＤ及びノードＮａに接続され、ドレインはノードＮｂに接続されている。ノードＮｂには、抵抗７を介してノードＮｃに接続されている。
【００４７】
ノードＮｃには、ＰＭＯＳ１０のソースが接続され、このＭＯＳ１０のドレインは接地電位ＧＮＤに接続され、ゲートはＮＭＯＳ４のソースに接続されている。なお、ＰＭＯＳ１０の基板電位はソースに接続され、バックゲート電位がソース電位と等しくなるように構成されている。その他の構成は図２と同様で、ノードＮｂから基準電圧ＶＲＥＦ２が出力されるようになっている。
【００４８】
次に、動作を説明する。
【００４９】
この基準電圧回路において、基準電圧ＶＲＥＦ２は、ＰＭＯＳ１０のゲート電位と閾値電圧をそれぞれＶＧ１０，ＶＴＨとして、ほぼ次の（７）式のように表される。
ＶREF2＝Ｉｂ×Ｒ７＋ＶTH＋ＶＧ10 ・・・（７）
【００５０】
ここで、ＶＧ10＝Ｉａ×Ｒ５であるから、（１），（２）式を代入することにより、次の（８）式が得られる。
ＶREF2＝ＫＴ（gm６／gm３）（Ｒ７／Ｒ５）＋ＶTH＋ＫＴ
＝ＫＴ{(gm６／gm３）（Ｒ７／Ｒ５）＋１｝＋ＶTH ・・・（８）
【００５１】
（８）式におけるＰＭＯＳの閾値電圧ＶＴＨは、ＰＮＰのベース・エミッタ間電圧ＶＢＥと同じように、おおよそ−２ｍＶ／℃の負の温度係数を有している。一方、第１項は、絶対温度Ｔに比例する正の温度係数を有している。そして、この第１項の比例定数は、従来回路における（４）式の比例定数よりもＫだけ大きくなっている。
【００５２】
このことは、従来回路に比べて小さな抵抗値Ｒ７、或いは、少ない電流Ｉｂでも、温度変動のない基準電圧ＶＲＥＦ２を生成することができることを意味している。
【００５３】
以上のように、この第２の参考例の基準電圧回路は、ベースにＩａ×Ｒ５の電圧が印加されるＰＭＯＳ１０を有するため、消費電流の削減と回路面積の縮小が可能になるという利点がある。
【００５４】
（本発明の実施形態）
【００５５】
図４は、本発明の実施形態を示す基準電圧回路の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００５６】
この基準電圧回路は、図３中のＰＭＯＳ１０に代えて、ＰＭＯＳ１０Ａを有している。ＰＭＯＳ１０Ａは、バックゲート電位が基準電圧ＶＲＥＦと等しくなるように、基板電位をノードＮｂに接続したものである。その他の構成は図３と同様で、ノードＮｂから基準電圧ＶＲＥＦ３が出力されるようになっている。
【００５７】
この基準電圧回路では、ＰＭＯＳ１０Ａの閾値電圧ＶＴＨは、−２ｍＶ／℃程度の負の温度係数を持ち、ゲート電位ＶＧ１０の正の温度係数（即ち、Ｋ）よりもその絶対値が大きい。このため、ＰＭＯＳ１０Ａのソースの電位は、温度上昇に従って低下する。
【００５８】
図３のＰＭＯＳ１０では、バックゲート電圧がソース電圧と同一であるので、ソースの電位は、閾値電圧ＶＴＨの温度係数にほぼ比例して低下する。一方、この図４のＰＭＯＳ１０Ａでは、バックゲート電圧が基準電圧ＶＲＥＦ３に接続されている。このため、ＰＭＯＳ１０Ａでは基板効果が生じ、ソース電圧の低下に伴って閾値電圧ＶＴＨの絶対値が大きくなる。従って、ＰＭＯＳ１０Ａにおけるソース電圧の負の温度係数は、基板効果による閾値電圧ＶＴＨの変化と相殺され、図３のＰＭＯＳ１０の負の温度係数よりも少なくなる。
【００５９】
このことは、図３の基準電圧回路に比べて、更に小さな抵抗値Ｒ７、或いは、少ない電流Ｉｂでも、温度変動のない基準電圧ＶＲＥＦ３を生成することができることを意味している。
【００６０】
以上のように、本実施形態の基準電圧回路は、ベースにＩａ×Ｒ５の電圧が印加され、かつバックゲート電圧が基準電圧ＶＲＥＦ３に接続されたＰＭＯＳ１０Ａを有するため、消費電流の削減と回路面積の縮小が可能になるという利点がある。
【００６１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６２】
（ａ） ＰＭＯＳ１，３，６、ＮＭＯＳ２，４、及び抵抗５で電流供給部を構成しているが、電流供給部の構成はこれに限定されない。
【００６４】
（ｂ） ＰＭＯＳ１０Ａに代えてＮＭＯＳを使用しても良い。但し、ＮＭＯＳを用いる場合は、極性の相違に応じて接続位置を変更する必要がある。
【００６６】
【発明の効果】
【００６９】
以上詳細に説明したように、本発明によれば、電流供給部の第１の抵抗に生じた電圧をトランジスタのゲートに与えるようにしている。従って、例えば温度上昇で電流供給部からの電流が減少しても、第１の抵抗に生ずる電圧は逆に増加するので、トランジスタの電圧は上昇する。一方、トランジスタ自体は負の温度特性を有しているので、このトランジスタと第２の抵抗から出力される電圧の変化は相殺され、基準電圧は温度に影響されない。これにより、消費電流が少なく、かつ回路面積の小さな基準電圧回路が得られる。
【００７０】
更に、本発明によればトランジスタのバックゲート電圧を基準電圧に接続している。従って、トランジスタの負の温度係数は、基板効果による閾値電圧の変化と相殺され、温度係数が小さくなる。これにより、更に安定した基準電圧を出力することができる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例を示す基準電圧回路の構成図である。
【図２】 従来の基準電圧回路の一例を示す構成図である。
【図３】 本発明の第２の参考例を示す基準電圧回路の構成図である。
【図４】 本発明の実施形態を示す基準電圧回路の構成図である。
【符号の説明】
１，３，６，１０Ａ ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）
２，４ ＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）
５，７ 抵抗
【発明の属する技術分野】
【０００２】
本発明は、バンドギャップ電圧を用いて基準電圧を生成する基準電圧回路に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来の基準電圧回路の一例を示す構成図である。
【０００５】
この基準電圧回路は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１，３，６と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）２，４と、抵抗５とで構成される電流供給部を有している。
【０００６】
ＰＭＯＳ１，３のソースは電源電位ＶＤＤに接続され、これらのＰＭＯＳ１，３のゲートがノードＮａに接続されている。ＰＭＯＳ１のドレインは、ＮＭＯＳ２のドレインとゲートに接続され、このＮＭＯＳ２のソースが接地電位ＧＮＤに接続されている。また、ＰＭＯＳ３のドレインはノードＮａに接続され、このノードＮａにＮＭＯＳ４のドレインが接続されている。ＮＭＯＳ４のソースは、抵抗５を介して接地電位ＧＮＤに接続されている。
【０００７】
更に、ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６のソース及びゲートが、それぞれ電源電位ＶＤＤ及びノードＮａに接続されている。ＰＭＯＳ６のドレインはノードＮｂに接続されている。ノードＮｂには、抵抗７を介してＰＮＰトランジスタ（以下、「ＰＮＰ」という）８のコレクタが接続され、このＰＮＰ８のベースとエミッタは、接地電位ＧＮＤに接続されている。そして、ノードＮｂから基準電圧ＶＲＥＦ０が出力されるようになっている。
【０００８】
この基準電圧回路において、ＰＭＯＳ３に流れる電流Ｉａは、ＰＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ３，ＮＭＯＳ４の相互コンダクタンスをそれぞれｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４とすると、次の（１）式のようになる。
Ｉａ＝[(ｋＴ／ｑ）ｌｎ{(gm１×gm４）／（gm３×gm２)}］／Ｒ５
＝ＫＴ／Ｒ５ ・・・（１）
但し、Ｋ＝（ｋ／ｑ）ｌｎ{(gm１×gm４）／（gm３×gm２)}
【０００９】
なお、Ｔは絶対温度、ｋ，ｑは正の定数、Ｒ５は抵抗５の抵抗値である。
【００１０】
ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６に流れる電流Ｉｂは、ＰＭＯＳ６の相互コンダクタンスをｇｍ６とすると、次の（２）式のように表される。
Ｉｂ＝Ｉａ×（gm６／gm３） ・・・（２）
【００１１】
これにより、ノードＮｂに出力される基準電圧ＶＲＥＦ０は、抵抗７の抵抗値をＲ７、ＰＮＰ８のベース・エミッタ間電圧をＶＢＥとすると、次の（３）式のようになる。
ＶREF0＝Ｉｂ×Ｒ７＋ＶBE ・・・（３）
【００１２】
（３）式の第１項を（１），（２）式で置き換えると、次の（４）式となる。
ＶREF0＝ＫＴ（gm６／gm３）（Ｒ７／Ｒ５）＋ＶBE ・・・（４）
【００１３】
抵抗５，７は同じ工程で形成されるので同じ温度特性を有している。このため、（４）式における第１項中の（Ｒ７／Ｒ５）は温度に依存せず、この第１項は絶対温度Ｔに比例する正の温度係数を有する。一方、第２項のベース・エミッタ間電圧ＶＢＥは、負の温度係数を有している。従って、この基準電圧回路では、抵抗値Ｒ５，Ｒ７と相互コンダクタンスｇｍ１〜ｇｍ４を適切に調整することにより、温度変動のない基準電圧ＶＲＥＦ０を生成することができる。
【００１４】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の基準電圧回路では、次のような課題があった。
【００１６】
ＰＮＰにおけるベース・エミッタ間電圧ＶＢＥは、通常−２ｍＶ／℃程度の負の温度特性を有している。従って、基準電圧ＶＲＥＦ０の温度変動をなくすには、（Ｉｂ×Ｒ７）に＋２ｍＶ／℃の正の温度特性を持たせなければならない。即ち、電流Ｉｂの１℃当たりの変化量をΔＩｂとすると、ΔＩｂ×Ｒ７＝２ｍＶにする必要がある。
【００１７】
このために、例えば、Ｒ５＝１ＭΩ、（gm１×gm３）／（gm３×gm２）＝１０、Ｉａ＝Ｉｂとすると、ΔＩａは約０．２ｎＡとなる。従って、抵抗７の抵抗値Ｒ７は、２ｍＶ／０．２ｎＡ＝１０ＭΩとなり、非常に大きな抵抗（即ち、大きな回路面積）が必要となる。
【００１８】
一方、抵抗値Ｒ７を小さくするためには、▲１▼抵抗値Ｒ５を小さくする、▲２▼（gm１×gm３）／（gm３×gm２）を大きくする、▲３▼Ｉｂ／Ｉａの電流ミラーを大きくする、の３つの方法がある。しかしながら、いずれも電流を増やして１℃当たりの電流変化量を増加させる方法であるため、消費電流が増加する。
【００１９】
このように、温度変動のない基準電圧ＶＲＥＦ０を生成するためには、消費電流と回路面積のトレードオフが必要になり、低消費電流と小さな回路面積を同時に満たすような基準電圧回路を構成することができなかった。
【００２０】
本発明は、前記従来技術が持っていた課題を解決し、消費電流が少なくかつ回路面積の小さな基準電圧回路を提供するものである。
【００２１】
【課題を解決するための手段】
【００２２】
前記課題を解決するために、本発明の基準電圧回路は、第１の抵抗を有し、該第１の抵抗の値に応じた電流を出力ノードに供給する電流供給部と、内部ノードと前記出力ノードとの間に接続された第２の抵抗と、ソース及びドレインがそれぞれ前記内部ノード及び共通電位に接続され、ゲートに前記第１の抵抗に生じた電圧が与えられる絶縁ゲート型のトランジスタとを備え、前記第２の抵抗と前記トランジスタに生ずる電圧の和を基準電圧として前記出力ノードから出力すると共に、前記トランジスタのバックゲート電圧を前記基準電圧に接続したことを特徴としている。
【００２８】
本発明によれば、次のような作用が行われる。
【００２９】
例えば動作温度が上昇すると、第１の抵抗の値が増加して電流供給部から出力ノードに供給される電流が減少すると共に、この第１の抵抗に発生する電圧は増加する。出力ノードに供給される電流は、第２の抵抗を介してトランジスタに供給され、第１の抵抗に生じた電圧はこのトランジスタのゲートに与えられる。温度の上昇によってトランジスタに生ずる電圧は減少するが、このトランジスタのゲート電圧が上昇するため、第１及び第２の抵抗の値を適切に設定することにより、動作温度に影響されない基準電圧を出力することができる。
【００３０】
【発明の実施の形態】
【００３１】
（第１の参考例）
【００３２】
図１は、本発明の第１の参考例を示す基準電圧回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３３】
この基準電圧回路は、図２の基準電圧回路と同様に、ＰＭＯＳ１，３，６と、ＮＭＯＳ２，４と、抵抗５とで構成される電流供給部を有している。即ち、ＰＭＯＳ１，３のソースは電源電位ＶＤＤに接続され、これらのＰＭＯＳ１，３のゲートはノードＮａに接続されている。ＰＭＯＳ１のドレインは、ＮＭＯＳ２のドレインとゲートに接続され、このＮＭＯＳ２のソースが共通電位である接地電位ＧＮＤに接続されている。
【００３４】
また、ＰＭＯＳ３のドレインはノードＮａに接続され、このノードＮａにＮＭＯＳ４のドレインが接続されている。ＮＭＯＳ４のソースは、抵抗５を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６のソース及びゲートは、それぞれ電源電位ＶＤＤ及びノードＮａに接続され、ドレインはノードＮｂに接続されている。ノードＮｂは、抵抗９を介してノードＮｃに接続されている。
【００３５】
抵抗９は、抵抗５に比べて大きな温度係数を有するように形成されたものである。例えば、抵抗５，９は、いずれもシリコン基板に硼素や燐等の不純物をドーピングした拡散抵抗で構成し、これらの抵抗５，９における不純物濃度を変えることによって、温度係数を設定している。即ち、拡散抵抗では不純物濃度が高くなるほど温度係数が低くなる性質を利用して、抵抗９の不純物濃度を抵抗５の不純物濃度よりも低くすることにより、この抵抗９の温度係数が大きくなるように設定している。
【００３６】
ノードＮｃには、ＰＮＰ８のコレクタが接続され、このＰＮＰ８のベースとエミッタが、接地電位ＧＮＤに接続されている。そして、ノードＮｂから基準電圧ＶＲＥＦ１が出力されるようになっている。
【００３７】
次に、動作を説明する。
【００３８】
この基準電圧回路において、ＰＭＯＳ３に流れる電流Ｉａは、ＰＭＯＳ１，ＮＭＯＳ２，ＰＭＯＳ３，ＮＭＯＳ４の相互コンダクタンスをそれぞれｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４として、前記（１）式のように表される。更に、ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６に流れる電流Ｉｂは、ＰＭＯＳ６の相互コンダクタンスをｇｍ６として、前記（２）式のように表される。
【００３９】
これにより、ノードＮｂに出力される基準電圧ＶＲＥＦ１は、抵抗９の抵抗値をＲ９、ＰＮＰ８のベース・エミッタ間電圧をＶＢＥとすると、次の（５）式のようになる。
ＶREF1＝Ｉｂ×Ｒ９＋ＶBE ・・・（５）
【００４０】
（５）式の第１項を（１），（２）式で置き換えると、次の（６）式となる。
ＶREF1＝ＫＴ（gm６／gm３）（Ｒ９／Ｒ５）＋ＶBE ・・・（６）
【００４１】
（６）式において、第２項のＶＢＥは、−２ｍＶ／℃程度の負の温度特性を有している。一方、第１項中の（Ｒ９／Ｒ５）は、抵抗９が抵抗５よりも大きな温度係数を有するように形成されているため、正の温度係数を呈する。このため、（６）式の第１項の温度係数は、従来の（４）式の第１項の温度係数よりも大きな値となる。
【００４２】
このことは、従来回路に比べて小さな抵抗値Ｒ９、或いは、少ない電流Ｉｂでも、温度変動のない基準電圧ＶＲＥＦ１を生成することができることを意味している。
【００４３】
以上のように、この第１の参考例の基準電圧回路は、抵抗５に比べて温度係数の大きな抵抗９を有するため、消費電流の削減と回路面積の縮小が可能になるという利点がある。
【００４４】
（第２の参考例）
【００４５】
図１は、本発明の第２の参考例を示す基準電圧回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４６】
この基準電圧回路は、図２中のＰＮＰ８に代えてＰＭＯＳ１０を設けたもので、ＰＭＯＳ１，３，６と、ＮＭＯＳ２，４と、抵抗５とで構成される電流供給部を有している。更に、ＰＭＯＳ３に対して電流ミラーを構成するＰＭＯＳ６のソース及びゲートが、それぞれ電源電位ＶＤＤ及びノードＮａに接続され、ドレインはノードＮｂに接続されている。ノードＮｂには、抵抗７を介してノードＮｃに接続されている。
【００４７】
ノードＮｃには、ＰＭＯＳ１０のソースが接続され、このＭＯＳ１０のドレインは接地電位ＧＮＤに接続され、ゲートはＮＭＯＳ４のソースに接続されている。なお、ＰＭＯＳ１０の基板電位はソースに接続され、バックゲート電位がソース電位と等しくなるように構成されている。その他の構成は図２と同様で、ノードＮｂから基準電圧ＶＲＥＦ２が出力されるようになっている。
【００４８】
次に、動作を説明する。
【００４９】
この基準電圧回路において、基準電圧ＶＲＥＦ２は、ＰＭＯＳ１０のゲート電位と閾値電圧をそれぞれＶＧ１０，ＶＴＨとして、ほぼ次の（７）式のように表される。
ＶREF2＝Ｉｂ×Ｒ７＋ＶTH＋ＶＧ10 ・・・（７）
【００５０】
ここで、ＶＧ10＝Ｉａ×Ｒ５であるから、（１），（２）式を代入することにより、次の（８）式が得られる。
ＶREF2＝ＫＴ（gm６／gm３）（Ｒ７／Ｒ５）＋ＶTH＋ＫＴ
＝ＫＴ{(gm６／gm３）（Ｒ７／Ｒ５）＋１｝＋ＶTH ・・・（８）
【００５１】
（８）式におけるＰＭＯＳの閾値電圧ＶＴＨは、ＰＮＰのベース・エミッタ間電圧ＶＢＥと同じように、おおよそ−２ｍＶ／℃の負の温度係数を有している。一方、第１項は、絶対温度Ｔに比例する正の温度係数を有している。そして、この第１項の比例定数は、従来回路における（４）式の比例定数よりもＫだけ大きくなっている。
【００５２】
このことは、従来回路に比べて小さな抵抗値Ｒ７、或いは、少ない電流Ｉｂでも、温度変動のない基準電圧ＶＲＥＦ２を生成することができることを意味している。
【００５３】
以上のように、この第２の参考例の基準電圧回路は、ベースにＩａ×Ｒ５の電圧が印加されるＰＭＯＳ１０を有するため、消費電流の削減と回路面積の縮小が可能になるという利点がある。
【００５４】
（本発明の実施形態）
【００５５】
図４は、本発明の実施形態を示す基準電圧回路の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
【００５６】
この基準電圧回路は、図３中のＰＭＯＳ１０に代えて、ＰＭＯＳ１０Ａを有している。ＰＭＯＳ１０Ａは、バックゲート電位が基準電圧ＶＲＥＦと等しくなるように、基板電位をノードＮｂに接続したものである。その他の構成は図３と同様で、ノードＮｂから基準電圧ＶＲＥＦ３が出力されるようになっている。
【００５７】
この基準電圧回路では、ＰＭＯＳ１０Ａの閾値電圧ＶＴＨは、−２ｍＶ／℃程度の負の温度係数を持ち、ゲート電位ＶＧ１０の正の温度係数（即ち、Ｋ）よりもその絶対値が大きい。このため、ＰＭＯＳ１０Ａのソースの電位は、温度上昇に従って低下する。
【００５８】
図３のＰＭＯＳ１０では、バックゲート電圧がソース電圧と同一であるので、ソースの電位は、閾値電圧ＶＴＨの温度係数にほぼ比例して低下する。一方、この図４のＰＭＯＳ１０Ａでは、バックゲート電圧が基準電圧ＶＲＥＦ３に接続されている。このため、ＰＭＯＳ１０Ａでは基板効果が生じ、ソース電圧の低下に伴って閾値電圧ＶＴＨの絶対値が大きくなる。従って、ＰＭＯＳ１０Ａにおけるソース電圧の負の温度係数は、基板効果による閾値電圧ＶＴＨの変化と相殺され、図３のＰＭＯＳ１０の負の温度係数よりも少なくなる。
【００５９】
このことは、図３の基準電圧回路に比べて、更に小さな抵抗値Ｒ７、或いは、少ない電流Ｉｂでも、温度変動のない基準電圧ＶＲＥＦ３を生成することができることを意味している。
【００６０】
以上のように、本実施形態の基準電圧回路は、ベースにＩａ×Ｒ５の電圧が印加され、かつバックゲート電圧が基準電圧ＶＲＥＦ３に接続されたＰＭＯＳ１０Ａを有するため、消費電流の削減と回路面積の縮小が可能になるという利点がある。
【００６１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６２】
（ａ） ＰＭＯＳ１，３，６、ＮＭＯＳ２，４、及び抵抗５で電流供給部を構成しているが、電流供給部の構成はこれに限定されない。
【００６４】
（ｂ） ＰＭＯＳ１０Ａに代えてＮＭＯＳを使用しても良い。但し、ＮＭＯＳを用いる場合は、極性の相違に応じて接続位置を変更する必要がある。
【００６６】
【発明の効果】
【００６９】
以上詳細に説明したように、本発明によれば、電流供給部の第１の抵抗に生じた電圧をトランジスタのゲートに与えるようにしている。従って、例えば温度上昇で電流供給部からの電流が減少しても、第１の抵抗に生ずる電圧は逆に増加するので、トランジスタの電圧は上昇する。一方、トランジスタ自体は負の温度特性を有しているので、このトランジスタと第２の抵抗から出力される電圧の変化は相殺され、基準電圧は温度に影響されない。これにより、消費電流が少なく、かつ回路面積の小さな基準電圧回路が得られる。
【００７０】
更に、本発明によればトランジスタのバックゲート電圧を基準電圧に接続している。従って、トランジスタの負の温度係数は、基板効果による閾値電圧の変化と相殺され、温度係数が小さくなる。これにより、更に安定した基準電圧を出力することができる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例を示す基準電圧回路の構成図である。
【図２】 従来の基準電圧回路の一例を示す構成図である。
【図３】 本発明の第２の参考例を示す基準電圧回路の構成図である。
【図４】 本発明の実施形態を示す基準電圧回路の構成図である。
【符号の説明】
１，３，６，１０Ａ ＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）
２，４ ＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）
５，７ 抵抗
Claims (1)
- 第１の抵抗を有し、該第１の抵抗の値に応じた電流を出力ノードに供給する電流供給部と、
内部ノードと前記出力ノードとの間に接続された第２の抵抗と、
ソース及びドレインがそれぞれ前記内部ノード及び共通電位に接続され、ゲートに前記第１の抵抗に生じた電圧が与えられる絶縁ゲート型のトランジスタとを備え、
前記第２の抵抗と前記トランジスタに生ずる電圧の和を基準電圧として前記出力ノードから出力すると共に、前記トランジスタのバックゲート電圧を前記基準電圧に接続したことを特徴とする基準電圧回路。
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