DE2950596A1 - Transistorschaltungsanordnung zur darstellung eines widerstandes - Google Patents

Transistorschaltungsanordnung zur darstellung eines widerstandes

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DE2950596A1 DE19792950596 DE2950596A DE2950596A1 DE 2950596 A1 DE2950596 A1 DE 2950596A1 DE 19792950596 DE19792950596 DE 19792950596 DE 2950596 A DE2950596 A DE 2950596A DE 2950596 A1 DE2950596 A1 DE 2950596A1
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Description

BLUMBACH · WiZSER · BERGFil·! · KRAiVi .^R
ZWIRNER · HOFFMANN 2950598
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Pateniconsui! Radedcer.ticac ti 8000 Mjndien 6Π Toleion (089) ES5ΛOi/6336Oi Telüx 05-21251S Teic>ci;..ri!mc Patontconsviü Patentconr.uM Sonnenbergor Straße 4J 6200 Wk-. baden Telelon (Ci.121) 502943/561998 TcMx 0M86237 Tolägrammo Paieriicovc.jl
WESTERN ELECTRIC COIu5AiIY CH. Sequin 19-1
INCORPOIUTED P 29 50 596.2
Transistorschaltungsanordnung zur Darstellung eines Widerstandes
Die Erfindung betrifft Transistorschaltungsanordnungen zur Darstellung von Widerständen und insbesondere integrierte Halbleiterschaltungsanordnungen in MOS-Technologie.
Bei der Entwicklung linearer integrierter M0S-(Metal-0xide-Semiconductor)-Schaltungen ist häufig ein linearer elektrischer Widerstand erwünscht, bei dem also der Strom durch den .Widerstand linear von der anliegenden Spannung über einen verhältnismäßig großen Betriebsbereich der Spannung abhängig ist. Ein solcher Widerstand ist besonders zweckmäßig als Lastwiderstand in Verbindung mit Schaltungen, wie beispielsv/eise Operationsverstärkern und Filtern. Eine direkte Verwirklichung eines solchen Lastwiderstandes in Form eines langen Widerstandsweges aus polykristallinen Silicium verbrauch Jedoch einen zu großen Teil der Fläche des Halbleiterplättchens, typisch im Be reich von mehreren 1000 Quadra-
Mündien: R. Kramer Dipl.-Ing. . W. Woscr Dipl.-Phys. Dr. rer. not. . f. Hollmann Dipl.-Ing Wiesbaden r P.G. Blumbach Dipl.-Ing. < P. Bergen Prof. Dr. jur. Dipr.-Ing, Pat.-Asj., Pat-Anvv; bis 1979 . G. Zv.irnor Dipl.-Ing. Dipl.-W Ino.
O3O026/08U
ten der kleinsten Struktur bei dem verwendeten Verfahren zur Herstellung integrierter Schaltungen. Andererseits verbraucht eine solche Verwirklichung eine vielzu große Leistung für brauchbare Spannungsabfälle an einem solchen Lastwiderstand. Demgegenüber ermöglicht die Verwendung des Source-Drain-Widerstandes eines MOS-Feldeffekttransistors mit isoliertem Gate (IGFET oder MOSFET) als Last eine kompaktere Verwirklichung eines solchen LastwiderStandes, aber nur auf Kosten einer Nicht-linearität im Bereich gewünschter Betriebsparameter.
Es ist eine bekannte Eigenschaft eines MOSFET-Transistors, daß ein solcher Transistor für kleinere Betriebssignalbereiche, als sie bei linearen integrierten Schaltungen erwünscht sind, als lineare Last dienen kann, wenn er im linearen Teil des "Triodenbereichs" betrieben wird, d.h. wenn die Drain-Source-Spannung V^ weit unter der "effektiven Gate-Spannung11 Vqj, liegt, also gilt
VD ^ VGE = VG " VT0
d.h. die Drain-Source-Spannung sollte weit unter der anliegenden Gate-Source-Spannung Vq abzüglich der Schwellenspannung VT0 liegen.
Ein ideales (völlig lineares) Widerstands-Dämpfungsglied in Spannungsteilerschaltung (Fig. 1) enthält ein Paar idealer Widerstände R., und R2, deren Verhältnis (R^ /Ro) entsprechend der gewünschten Ausgangsspannung gewählt ist.
030026/08U
VÖÜT = VREF
(2)
=(VINR1 + Vn^R2)Z(R1 + R2)
Vjjj die Eingangssignalspannung und
"VrEF eine Bezugs spannung sind, in typischer Weise eine Gleichspannung.
Eine einfache und direkte Verwirklichung dieses idealen Widerstands (Dämpfungsgliedes) mit MOS-Transistoren ist in Fig. 2 dargestellt. Es wird ein Paar von MOSFET's M1 und M2 verwendet, deren Transconductanz P1 bzw. ß2 betragen, wobei in bekannter Weise ß proportional dem Verhältnis der Breite ¥ zur Länge L des Transistorkanals ist. Die Gate-Elektroden der Transistoren M1 und M2 sind mit einer (für N-Kanal-Transistoren) ausreichend hohen Versorgungsspannung VpD verbunden, so daß beide Transistoren M1 und M2 im linearen Gebiet ihrer Triodenbereiche arbeiten. Eine solche Verwirklichung gemäß Fig. 2 hat jedoch den Nachteil, daß die Eingangssignale auf einen unerwünscht kleinen Bereich (typisch + 2 V für VDD = 20 V) beschränkt werden müssen, um die Linearität im Betrieb aufrecht zu erhalten. Das Problem einer Großsignäl-Nichtlinearität ergibt sich aus dem quadratischen Ausdruck in VD in der Beziehung für den MOSFET-Drain-Strom im Triodenbereich:
Dieser quadratische Ausdruck (ßV^/2) wird merkbar, wenn V^ nicht weit unter (Vq-V^0) gehalten wird, d.h. wenn die Eingangssignale groß genug sind, um den MOSFET aus dem linearen
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Teil des Triodenbereichs zu bringen. Demgemäß ist VqtjT für so große Signale nicht linear abhängig von der Eingangssignalspannung Vjn .
Für größere Signale, die zu einem Betrieb außerhalb des linearen Teils des Triodenbereichs führen, muß ein anderer Lösungsversuch zur Aufrechterhaltung der Linearität unternommen werden. Im Falle eines bekannten Versuches (Fig.3) wird ein Betrieb in den Sättigungsbereichen von MOS-Transistoren Hj und M2 des Anreicherungstyps angewendet, bei denen die Gate-Elektrode jedes Transistors über eine direkte Ohm1 sehe Verbindung mit ihrer Drain-Elektrode kurzgeschlossen ist. Der Source-Drain-Strom folgt jetzt awar einem quadratischen Gesetz, aber das Verhalten des Dämpfungsgliedes ist trotzdem im Prinzip linear, da beide Transistoren die gleiche funktioneile Abhängigkeit des Stromes von der Spannung zeigen:
1D = iPi<VG1-VS1-VT0>2/2 = -P2(VG2"VS2-VT0>2/2 <4>« Demgemäß ergibt sich, wenn man jeweils definiert ß = 2 et2 r
Da bei der Schaltung nach Fig. 3 Vq1 gleich VQUT und VQ2 gleich Vjjjist, ergibt sich, daß die Schaltung gemäß Fig.3 zu einem linearen Dämpfungsglied in Spannungsteilerschaltung führt. Die Schaltung wird jedoch stark nichtlinear , wenn das Eingangssignal V1n unter die (Gleichspannungs-)Bezugsspannung Vjygp oder sogar soweit abfällt, daß sie innerhalb von
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zwei Schwellenwerten unterhalb V^t™ liegt, da dann beide Transistoren M^ und M^ ausgeschaltet sind, wobei die Funktion der Drain- und Source-Elektroden umgekehrt wird. Demgemäß begrenzt die Schaltung nach Fig. 3 den Eingangssignalbereich für einen linearen Betrieb in unerwünschter Weise auf Werte von Vjn, die größer sind als wenigstens Vp™. + 2V,l!0«
Es besteht daher der Wunsch nach einer MOS-Schaltung, die eine lineare Dämpfung über einen größeren Bereich als nach dem Stand der Technik ermöglicht. Unter "linear" wird verstanden, daß die gesamte harmonische Verzerrung für sinusförmige Signale mit einem Effektivwert von einigen Volt mehr als 30 dB unterhalb der Grundschwingung liegt.
Die Lösung dieser Aufgabe ist im Anspruch 1 angegeben.
Bei einer bevorzugten Schaltungsanordnung zur Verwirklichung der Erfindung ist ein vierter MOS-Transistor vorgesehen, dessen Hauptstromweg in Reihe mit dem Hauptstromweg des ersten Transistors gestaltet ist, um eine Spannungsteiler-(Dämpfungsglied-)Anordnung zu schaffen.
Bei einem weiteren bevorzugten Ausführungsbeispiel der Erfindung ist eine Verstärkeranordnung vorgesehen, die einen Verstärker aufweist, ferner eine Transistorschaltungsanordnung der vorgenannten Art, die einem Eingang des Verstärkers zugeordnet ist, um einen linearen Eingangswiderstand für den Verstärker bereitzustellen, sowie eine zweite Transistor-
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schaltungsanordnung der vorgenannten Art, die einem Ausgang des Verstärkers zugeordnet ist, um einen linearisierten Rückkopplungsv/iderstand für den Verstärker bereitzustellen.
Bei einem speziellen Ausführungsbeispiel der Erfindung (Fig.4) wird die durch ein Paar von in Reihe geschalteten MOS-Lasttransictoren (IL und Mp) erzielte Spannungsteilung mit Hilfe einer Rückkopplung auf ihre Gate-Elektroden von einem Paar von Hilfsknotenpunkten (N^c und N34) linearisiert, die zwischen den Hauptstrom-(Source-Drain)-Wegen von drei in Reihe an eine Konstantspannungsquelle (VDD) geschalteten HilfsMOS-Transistoren (Mc, M^ und M,) bewirkt. Durch geeignete Auswahl der Transconductanz der Last- und der Hilfstransistoren kann die durch die Lasttransistoren erzielte Spannungsteilung hinsichtlich des Stromes praktisch linear gemacht werden, d.h. die Kichtlinearität (oder gesamte harmonische Verzerrung) des Source-Drain-Stroraes in Abhängigkeit von der Spannung kann so klein gemacht werden, daß sie etwa 50 dB unterhalb der Grundschwingung eines sinusförmigen Eingangssignals aufgrund dieser Rückkopplung von den Knotenpunkten (Ν,λ und K.r) auf die Gate-Elektrode der Lasttransistoren beträgt.
Bei einem anderen speziellen Ausführungsbeispiel (Fig. 5) wird ein einzelner MOS-Lasttransistor (Mp) durch die Rückkopplung vom Knotenpunkt (N,λ) zwischen den Hauptstromwegen eines Paares von Hilfs-MOS-Transistoren (M. und M,) auf seine Gate-Elektrode linearisiert. Durch geeignete Auswahl
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der entsprechenden Transconductanzen wird die Beziehung zwischen dem Strom und dem Spannungsabfall an der Last linear!siert.
Bei einem weiteren speziellen Ausführungsbeispiel (Fig. 6). wird der MOS-Lasttransistor (M2) in einer Spannungsteilerschaltung durch eine Rückkopplung vom Knotenpunkt (N,^) zwischen einem Paar von Hilfs-MOS-transistoren (M, und M.) auf seine Gate-Elektrode linearisiert. Dieses Ausführungsbeispiel (Fig. 6) für einen Spannungsteiler ist gegenüber dem Ausfiihrungsb ei spiel nach Fig. A dadurch vorteilhaft, daß es mit einem Eingangssignal betrieben werden kann, die Vjn bis auf einen Wert in einem Abstand von einer Schwellenwertspannung von VDD bringt, und daß die Metallisierung in einer integrierten Schaltung einfacher bei einer geringfügigen Verschlechterung der Linearität erfolgen kann.
Bei den obenbeschriebenen Ausführungsbeispielen der Erfindung ist die harmonische Verzerrung kleiner als -30 dB, während das Eingangssignal zwischen einem unteren Grenzwert bei der Vorspannung des HalbleiterSubstrats (typisch 0 V für VREp = 3 bis 6 V) und einem oberen Grenzwert schwanken kann, der bei VjjD (typisch 10 bis 20 V) abzüglich von drei Schwellenwert spannung en (Fig. 4) oder zwei Schwellenwertspannungen (Fig. 5) oder einer Schwellenwertspannung (Fig. 6) liegt. Bei einem weiteren Ausführungsbeispiel wird ein M0S-0pera~ tionsverstärker nach dem Stand der Technik (Fig.7) mit einem Eingangswiderstand Rjn und einem Rückkopplungswiderstand
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entsprechend der Erfindung mit MOS-Feldeffekt-Transistoren (Fig. 8) verwirklicht, die die Yfiderstände ersetzen, so daß sowohl der Eingangswiderstand als auch der Rückkopplungswiderstand linearisiert sind.
Bei weiteren Ausführungsbeispielen (Fig. 10 und 11) werden MOS-Verstärker zur Verbindung des Hauptstrom-(Source-Drain)-Weges der linearisierten Transistor-Dämpfungsgliedkette (M1 und M2) mit den Hilfstransistoren (M, , M^ , Hj verwendet. Die Schaltung gemäß Fig. 10 ist insbesondere in Verbindung mit schwachen Eingangssignalen brauchbar, d.h. Eingangssignalen, die nicht groß genug sind, um die Transistor-Dämpfungsgliedkette direkt zu speisen.
Nachfolgend sollen Ausführungsbeispiele der Erfindung anhand der Zeichnungen beschrieben werden. Es zeigen:
Fig. 1 bis 3 Schaltungen von bekannten Dämpfungsgliedern zur Erläuterung der erfindungsgemäßen Ziele;
Fig. 4 das Schaltbild einer linearisierten MOS-Spannungsteilerschaltung als spezielles Ausführungsbeispiel der Erfindung;
Fig. 5 das Schaltbild eines linearisierten MOS-Transistorlastgliedes als weiteres Ausführungsbeispiel der Erfindung;
Fig. 6 das Schaltbild einer linearisierten MOS-Spannungsteilerschaltung nach einem weiteren Ausführungsbeispiel der Erfindung;
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Fig. 7 das Schaltbild eines Operationsverstärkers mit linearen Eingangs- und Rückkopplungswiderständen nach dem Stand der Technik;
Fig. 8 das Schaltbild eines Operationsverstärkers mit linearisierten MOS-Transistoren als Eingangsund Rückkopplungswiderstände entsprechend einem Ausführungsbeispiel der Erfindung;
Fig. 9 ein Schaltbild zur Erläuterung der Linearisierung eines MOS-Transistorlastgliedes nach der Erfindung;
Fig. 10 und .11 Schaltbilder zur Erläuterung der Verstärkerkopplung in einer linearisierten MOS-Spannungsteilerschaltung nach* der Erfindung.
Gemäß Fig. 4 sind MOSFET-Lastgliedcr M1 und M2 mit ihren Source-Drain-Strecken (Hauptstromwegen) in Reihe geschaltet, derart, daß sie einen Spannungsteilerausgang VQUT für das Eingangssignal Vjn mit Bezug auf Vj^55, (beispielsweise Erdpotential) bilden. Diese Lasttransistoren sind mit drei HiIfs-MOSFET's M^, M^ und Mc an eine Spannungsquelle VDq angeschaltet. Die Gate-Elektrode oec*es dieser Lasttransistoren ist leitend (ohmisch) direkt mit einem anderen der beiden Hilfsknotenpunkte Ν,λ und N^c zwischen den Source-Drain-Strecken der drei Hilfs-MOSFET's verbunden. Die Transconductanz der Transistoren M^, M^ und M^ ist nicht nur so gewählt^ daß die Transistoren M1 und M2 im Triodenbereich arbeiten, sondern außerdem so, daß die sich ergebenden Rückkopplungssignale für die Gate-Elektrode der Transistoren M1 und M2 die Betriebskennlinie linearisiert, d.h. daß das Verhältnis des Stromes zum Spannungsabfall über den Betriebsbereich konstant ist. Diese Auswahlkriterien er-
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geben sich anhand der nachfolgenden Erläuterung mit Bezug auf Fig. 9, bei der quadratische Ausdrücke in der Gleichung 3) sich auslöschen. Auf diese Weise ist der über Jeden der Lasttransistoren I>L und M2 fließende Strom ("Dämpfungsgliedstrom" oder "Querstrom") eine lineare Funktion der entsprechenden Source-Drain-Spannung. Spezielle Beispiele werden nachfolgend erläutert.
Die Schaltung gemäß Fig. 5 zeigt nur einen Teil der Schaltung nach Fig. 4 und ermöglicht die Bereitstellung eines einzigen, linearisierten Transistors Mp. Durch geeignete Auswahl der Transistorparameter kann das Verhältnis des Stromes zum Spannungsabfall über dem Lasttransistor Mp aufgrund der Rückkopplung vom Knetenpunkt N,^ zur Gate-Elektrode dieses Lasttransistors linearisiert v/erden. Es lassen sich die Parameter für die Schaltung nach Fig. 5 auf die gleiche Weise wie die für Fig. 4 leicht ableiten. Dagegen stellt die Spannungsteilerschaltung gemäß Fig. 6 eine Abänderung der Schaltung nach Fig. 4 dahingehend dar, daß der Transistor Μ- weggelassen ist und daß die Gate-Elektroden von M1 und M, direkt mit VDDverbunden sind. Dadurch vereinfacht sich die Metallisierung auf Kosten einer kleinen Einbuße an Linearität.
Fig. 7 zeigt einen konventionellen Operationsverstärker 70 mit negativer Rückkopplung durch einen Widerstand RFB, der zwischen den Ausgangsanschluß 73 des Verstärkers und seinen invertierenden Suramier-Eingangsanschluß 71 geschaltet ist.
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Die konventionellen linearen Widerstände Rn und RFß für den Operationsverstärker 70 in Fig. 7 sind in Fig. 8 durch linearisierte MOS-Transistoren Hj., bzw. Μρβ entsprechend der Erfindung ersetzt worden. Die Linearisierung des Transistors Mj1J wird mit Hilfe der Hilfstransistoren M 1^ und M'^f erreicht, während die Linearisierung des Transistors Mp„ durch die Hilfstransistoren M, und M^ erzielt wird. Man beachte, daß die Transistoren M1, und M1^ in Fig. 8 mit Bezug auf den Transistor Mjn und die Spannung VDD auf die gleiche Weise wie in Fig. 5 geschaltet sind, wobei der Transistor Mjn den Transistor M^ ersetzt, und daß außerdem die Transistoren N-, und Μ« auf ähnliche Weise mit Bezug auf den Transistor Mp„ und die Spannung VDq geschaltet sind. Die Parameter für die Transistoren M^, M^, W-, und M1^ ergeben sich auf die gleiche Weise wie für die Schaltung in Fig. 5. Auf diese Weise wird dem Eingangsanschluß 71 des Operationsverstärkers 70 in Fig. 8 eine Eingangsspannung Vjn über den Widerstand der Source-Drain-Strecke des Transistors Mjn und eine Gegenkopplungsspannung vom Ausgangsanschluß 73 über die Source-Drain-Strecke des Transistors Μρβ zugeführt. Zweckmäßig sind die MOS-Feldeffekttransistoren Mjn, MpB, M,, M',, M^ und M1^ alle auf dem gleichen Halbleiterkristall wie auch die MOS-Feldeffekttransistoren (nicht gezeigt) des Operationsverstärkers 70, um die Herstellung entsprechend bekannter Verfahren für integrierte MOS-Schaltungen zu vereinfachen.
Fig. 9 zeigt einen MOSFET-Transistor M.., der als Dämpfungsglied in einer Reihenschaltung von Lasttransistoren mit einer linearisierenden Rückkopplung dient. Entsprechend
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der Erfindung sollen die Source- und Drain-Spannungen (mit Bezug auf das Halbleitersubstrat) dieses Transistors ML. lineare Funktionen von V», und VREF sein:
VD = VIN - e<VIN * VREF> '
VS = VIN - f<VIN - W
Auf entsprechende V/eise soll die Gate-Spannung Vq an der Gate-Elektrode des Transistors M^ linear ausgedrückt durch die Spannungen Vjn und VDD sein:
VG = VIN * e<VIN * VDD>
Die Parameter e, f und g "hängen \'on der Lage des Transistors in der Reihenschaltung und von den gewünschten Widerstand
des Transistors M., ab. Da der Transistor M., im Triodenbereich arbeitet, ergibt sich entsprechend Gleichung 3) der Source-Drain-Strom I^ des Transistors MM im Betrieb als Dämpfungsglied zu
1A = -P [<νντο-ν - J i¥s}] (Vvs>
Ersetzt man die Spannungen durch ihre entsprechenden V/erte gemäß Gleichung 6) bis 8), so erhält man:
1A = "Ρ J)VDD-VTO- ψ VREF-(-i- "S)V1n] tf-e) (VIN-VREp) (10).
Zur Erzielung einer Linearität anhand von V-^ muß der Koeffizient von Vjn in der eckigen Klammer verschwinden:
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■=5=· -g - O oder
g = (e+f)/2 (11).
Unter Verwendung dieses Ausdrucks für g in Gleichung 8) und 10) ergeben sich die Bedingungen für die Linearität zu
VG = MT1 VIN + Ψ VDD
1A = "Ρ [ß(VDD-VREF^VToU (f"e)
Wenn die Eingangs spannung Vjn unter die Bezugsspannung Vr,™ abfällt, d.h. für Vjn < VRFT?, vertauschen sich die Rollen von Source und Drain. Der Strom ist jedoch weiterhin durch Gleichung 9) gegeben, wobei aber die Parameter e und f in den Gleichungen 6) und 7) und demgemäß ebenfalls in Gleichung 10) umgekehrt sind. Da diese Parameter e und f in der Gleichung 10) symmetrisch erscheinen, bleiben die für die Linearität durch die Gleichungen 12) und 13) gegebenen Bedingungen die gleichen für den Fall von V1n <
Für den Fall einer Spannungsteilerschaltung mit zwei Transistoren (Fig. 4), bei der das Eingangssignal Vjn auf einen Bruchteil h heruntergeteilt wird, gilt:
V0UT " VREF = h (VIN~VREp) 0^) ·
Da für diesen Fall (Fig. 4) die Ausgangsspannung V0UT gleich der Spannung Vß des Transistors M1 und der Spannung Vg des Transistors NL ist, während Vjn gleich der Spannung V^ des Transistors M2 und VREF gleich der Spannung Vg des Transi-
Ü30026/081 k
stors M1 sind, ergibt sich aus den Gleichungen 6), 7) und 13), daß für diesen Fall (Fig.4) gilt:
O1 = 1-h; f1 = 1; g., = 1-(h/2) (15) • e2 = 0; f2 = 1-h; g£ = -^- (-16).
Nachdem damit g1 und g~ bekannt sind, lassen sich die Hilfstransistoren für eine solche Rückkopplung leicht bemessen. Wenn VDD hoch genug ist, arbeiten die drei Transistoren M,, M. und Mr (Fig.4) immer im Sättigungsbereich, so daß selbst für ein maximales Signal immer wenigstens drei Schwellenwert-Spannungsabfälle über diesen drei Trans-istoren liegen. Darüberhinaus lassen sich unter Verwendung von Gleichung 10) in Verbindung mit einem Betriebsquerstrom I. und gegebenen Betriebsspannungen (V^q, V™, Vrw) die Transconductanzen P1 und P2 der Transistoren M1 und M2 leicht berechnen. Außerdem stehen entsprechend Gleichung 4) die drei Transconductanzen (p7, P^, Pt-) der drei Hilfstransistoren (M, , M^, M-) in einem Verhältnis von angenähert (unter Vernachlässigung von VT0):
:(gg)2:(ig)2
= g2:(g1-g2)2:(i-g1)2 (17).
Wenn lediglich als Erläuterungsbeispiel die Spannungsteilerschaltung gemäß Fig. 4 so ausgelegt ist, daß sich ein Dämpfungsfaktor h = 0,2 ergibt, so folgt aus Gleichung 15) und 16):
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e,, = 0,8; f1 = 1; gi = 0,9 (18)
e2 =0; f2 = 0,8; g2 = 0,4 (19).
Bei diesem Beispiel v/erden die folgenden Betriebspararaeter bei N-MOS-Technologie benutzt:
VDD = 20 V + Signal
VREF = 6 V ΙΟ""6 A.
VIN. = 12 V
1A = 60 X
In erster Näherung wird angenommen, daß für alle MOS-Transistoren in der Schaltung VTQ = 0,16 V ist. Dann lassen sich die Werte für die Transconductanzen B1 und ß? der Tran sistoren M1 bzw. Mp aus Gleichung 13) ermitteln, die wie folgt umgestellt v/ird:
β V
= V
Aus den Gleichungen 18), 19), 20) und 21) errechnet man:
= 4,0 χ 10~6 Λ/V2
= 2,3 x 10~6 A/V2 (22).
In bekannter Weise ist die Transconductanz ρ zweckmäßig zur Bestimmung des Verhältnisses W/L, der Kanalbreite zur Kanal länge, eines MOS-Transistors:
ρ - ps(W/L) (23) ,
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wobei ßo als "spezifische Transconductanz" definiert ist und neben weiteren Parametern von der Oxyddicke abhängt. Für einen typischen Wert von ßs = 2,8 χ 10" A/V entsprechend einer Oxyddicke von etwa 800 Angstrom-Einheiten findet man ohne Schwierigkeiten (anhand der Gleichungen 22) und 23)) für dieses Beispiel, daß
W1A1 « 10/69 (24)
W2/L2 =10/120 (25).
Für eine Kanalbreite von 10 um beträgt die Kanallänge der Transistoren M1 und M2 69 bzw. 120 pm.
Für die Auslegung der Transconduc tanzen ß,, ß^ und ß,- der Transistoren M^, M^ und M1- gilt bei diesem Beispiel entsprechend Gleichung 4) unter Vernachlässigung von VTQ:
(26)
2XD γ. 21D -VIN)2 21D
P3 - <VG3-V (VG2 S22(VDD-VIN)2
h- 21D \Z 21D -V )2 21D
P5 = <VG1 Vo-I ^*p' * DD IN
2JD 21D Tr \2 " 21D
/λτ λτ /tr l λ _\2/ir tr \2
(27)
(28)
wobei Ijj der "Teiler"-Strom über die Source-Drain-Strecke von M^, M. und Mc ist. Im allgemeinen wird I^ so gewählt, daß die nichtlineare Belastung der Signalquelle ein Minimum wird, der Leistungsverbrauch möglichst klein ist und die gewünschte Betriebsfrequenz erreicht wird.
030026/08U
Unter Verwendung eines Teilerstroms Iß = 5 uA als zweckmäßiger Wert ergibt sich aus den Gleichungen 26) bis 28):
P3 = 0,98 χ 10~6 A/V2
= 0,63 x 10"6 A/V2
= 15,5 x 10"6 A/V2 (29).
Mit der spezifischen Transconductanz pg = 2,8 χ 10" A/V erhält man:
W7/L3 = 10/285
WA/L4 = 10/444
W5/L5 = 10/18 (30) .
Man beachte jedoch, daß die Gleichungen 26) bis 28) aus der Gleichung 4) unter Vernachlässigung der Schwellenwertspannung Vm0 abgeleitet worden sind. Zieht man VmQ in Gleichung 4) in Betracht, so findet man:
h = 2V £s2(vDD-vIN)-vT0] 2 P4 = 2iD/[(gi-g2)(vDD-vIN)-vTO]2
P5 = 2ID/ßi-gi)(VDD-VIN)-VT0l2 (3D
und entsprechend:
W3/L3 = 10/259
W4/IJ/f = 10/412
W5/L5 = 10/12 (32).
Zur Berechnung der Parameter für die Verstärkerschaltung nach Fig. 8 sei darauf hingewiesen, daß der invertierende Eingangsanschluß 71 des Operationsverstärkers 70 einen virtuellen Gleichvorspannungspunkt mit dem Potential Vp^p darstellt, der demgemäß einen Anschluß der beiden Transistoren Mjn und MpB auf dieser festen Spannung VREp hält. Anderer-
030026/081/*
seits stellt die Ausgangsspannung V0UT des Operationsverstärkers am Anschluß 73 die Spannung Vjn gemäß Gleichungen 6) und 7) für den Rückkopplungstransistor Mpß dar. Demgemäß ist für beide Transistoren M,, und MFß e-O; f=1 und g = 0,5. Im Betrieb können aufgrund der Vorspannungsanordnung für die beiden Transistoren Mjn und MFB die Eingangs- und Ausgangsspannung nach der positiven und der negativen Seite von VREp ausschlagen, ohne nichtlineare Verzerrungen zu verursachen.
Substrat-Einflüsse
Bei dem obigen Beispiel ist als Näherung angenommen worden, daß die Schwellenwertspannungen VT0 im Betrieb alle konstant sind. Im Betriebszustand ändert sich bei der Schaltung nach Fig. 4 jedoch insbesondere die sogenannte "Gate-Sperrvorspannung" (Spannung zwischen Source und Substrat) des Transistors M2 aufgrund der sich ändernden Eingangssignalspannung Vjj.,. Demgemäß hängt die Schwellenwertspannung VmQ des Transistors Mp von der Eingangssignalspannung ab und bewirkt einen zusätzlichen, nichtlinearen Ausdruck in Gleichung 9). Diese Schwellenwertspannung kann sich bei einer von Null verschiedenen Source-Substrat-Vorspannung Vs in bekannter Weise annähernd ausdrücken lassen zu:
VT0 = K1(^+V3)1/2 + Qss/Cox (33)
K1 = (2qEN)1/2/C0X (34) ,
v/obei φρ das Fermi-Potential des Halbleiter Substrats, Qss die Grenzflächen-Ladungsdichte, q die Elektronladung, E die Dielektrizitätskonstante des HalbleiterSubstrats, N die Dotierungskonzentration der Gate-Zone des Halbleiter-
030026/0814
Substrats und CAV die Kapazität je Flächeneinheit des Gate Oxyds sind. Ersetzt man die Source-Substrat-Vorspannung Vg in Gleichung 33) durch ihren Ausdruck in Gleichung 7), so erhält man:
VT0 = Κ1(2φρ+ίνΚΕρ + (i-f)VIN)i/2 + Qss/Cox (35).
An erster Stelle gemäß Vj,, erhält man dann (annähernd):
K.(1-f) VTM
Führt man diesen Ausdruck für VTQ in Gleichung 10) ein, und setzt den Koeffizienten von Vj-. in der eckigen Klammer Null, so findet man für die Linearitätsbedingung gemäß Gleichung 11):
M)
Während also zwar der Wert von g^ bei dem Ausführungsbeispiel (Fig.4) entsprechend der Gleichung 15) unbeeinflußt bleibt (für die erste Näherung), da f. = 1 ist, so ist aber der Wert von gp etwas verringert, um die Schwellenwertänderungen zu kompensieren, die durch eine sich ändernde Source-Substratvorspannung bewirkt werden. Für die obigen Ausführungsbeispiele (die zu den Gleichungen 18), 19) führen), ergibt sich unter Annahme einer Substrat-Dotierungskonzentration von N = 5 x 10 je cnr und eine Oxyddicke von 800 Angstrom-Einheiten für K1 etwa 0,31 V und für g2 0,387 (statt 0,4 wie vorher gemäß Gleichung 19)). Demgemäß sind die Werte für die Transconductanzen ß und das Verhältnis W/L der Transistoren M,, I'L· und Mr leicht verändert, so daß
030026/0814
statt Gleichung 30) sich bei dem gleichen Ausführungsbeispiel ergibt, daß die Substrat-Einflüsse die Werte von W-^/L^ und W4A4 verändern:
W3ZL3 = 10/240
W4A4 = 10/421
W5A5 = 10/16 (38).
In der Schaltung gemäß Fig. 6 ergeben sich unter Verwendung der gleichen Parameter die Verhältnisse W/L zu: W1A1 = 10/69
W2A2 = 10/120
W3A3 = 10/180 (oder 10/215)
W4A4 = 10/400 (39),
wobei der Wert von W^/L, durch Versuch - und-Fehler-Rechner-Simulation optimiert worden ist (der Wert in Klammern entspricht dem Fall ohne Änderungen der Schwellenwertspannung aufgrund von Substrat-Einflüssen).
Bei dem vorstehenden Beispiel ist der Wert für den Teilerstrom ID zweckmäßig zu 5 uA gewählt worden, und die Transistorparameter P3, p4 und ß,- sind aufgrund dieser Wahl berech net worden. Es sei jedoch darauf hingewiesen, daß natürlich andere Werte für diesen.Strom in Verbindung mit anderen Parametern benutzt werden können, wobei zu beachten ist, daß oin zu niedriger Wert von Iß zu schlechtem Hochfrequenzverhalten (oberhalb der Größenordnung 10 HHz für einen Strom von 1 uA) und einem zu kleinen ρ (großes L) für die Transistorkanäle führt, und daß ein zu hoher Wert für den Strom I0 zu einem unerwünscht hohen Leistungsverbrauch und zu einem zu großen
030026/081 4
ß (großes V/) für die Transistorkanäle führt. Bei einem anderen Beispiel wurden lediglich zur Erläuterung die folgenden Parameter bei einem speziellen N-MOS-Ausführungsbeispiel gemäß Fig. 6 für zweckmäßig gefunden:
ID = 18 μΑ
I. = 1 nA (ohne Signal)
W1Zl1 = e/Uh
W2ZL2 = 8Z35O
W3ZL3 = 8Z16O
W4ZL4 = 8Z75
V1n = 3,55 V + Signal
VDD = 12V
V131, = -5 V (Substrat negativ vorgespannt)
Do
V ™, = 3.55 V.
REF J%JJ
Fig. 10 und 11 zeigen Abänderungen des Ausführungsbeipiels nach Fig. 4, bei denen MOS-Verstärker zur Vei-bindung des Hauptstromweges der linearisierten Transistor-Dämpfungsgliedkette (M1 und M2) mit den Hilfstransistoren (M^, M4,Mr) benutzt werden. Bei der Anordnung gemäß Fig. 10 wird ein MOS-Verstärker 90 zur Verbindung der Source-Elektrode des Transistors M-, mit der Drain-Elektrode des Transistors H2 verwendet, wobei der Eingang Vjn der Anordnung am Eingang . des Verstärkers 90 liegt. Eine solche Anordnung ist besonders zweckmäßig in Verbindung mit schwachen Eingangssignalen, die nicht kräftig genug sind, um die Dämpfungsgliedkette direkt zu treiben. In Fig. 11 verbindet ein MOS-Verstärker 100 die Drain-Elektrode des Transistors M2 mit der Source-Elektrode des Transistors M^, wobei der Eingang Vj,r der Anordnung
0 3 0 0 2 6 / 0 8 U
-~28~ 295U596
am Eingang des Verstärkers 100 liegt.
Die Erfindung ist zwar anhand spezieller Ausführungsbeispiele beschrieben worden, es können aber zahlreiche Abänderungen im Rahmen des Schutzumfangs getroffen werden. Beispielsweise können P-MOS-Transistoren anstelle von N-MOS-Transistoren bei entsprechender Änderung der Betriebsspannnungen verwendet werden.
0 30026/08U
L e e r s e i t e

Claims (16)

BLUMBACH ■ WESER . L4ERGEN · KRAMER ZWIRNER- HOFFMANN 29505 9Θ PATENTANWÄLTE IN MÜNCHEN UND WiFSBADEN Patentconsult Radedcestro3e AS 8000 r.iünciic-ri iZ Tcie'on (089) 88.3503/683604 Telex f!5-?12313 Telegramme Pdientconsuli Palentconsull Sonnenberger Straße 4J 0200 Wlc-st-acrr, Telefon (36121) 562943/56 ,'9« Telex 01186237 Tologromme Palontcor<:ult WESTERN ELECTRIC COMPAiJY CIi. Sequin 19-1 INCORPORATED P 29 50 596.2 Patentansprüche
1./Transistorschaltungsanordnung zur Darstellung eines Widerstandes mit einem ersten, zweiten und dritten MOS-Transistor, bei denen die Drain-Elektrode des zweiten Transistors und die Source-Elektrode des dritten Transistors mit einem gemeinsamen Knotenpunkt verbunden sind,
dadurch gekennzeichnet,
daß die Gate-Elektrode des ersten Transistors (Mp) mit dein Knotenpunkt (W-,,) verbunden ist,
daß eine Einrichtung (Direktverbindung; 90, 100) vorgesehen ist, die den Hauptstromweg über den zweiten (IU) und dritten (M^) Transistor in Reihe mit dem Kauptstroinweg des ersten Transistors (M2) schaltet,
daß eine Einrichtung (Direktverbindung; 90) vorgesehen ist, die ein Eingangssignal (Vj11) an die Drain-Elektrode des ersten Transistors (Mp) anlegt,
und daC die Transconductanz des zweiten (M5) und dritten (IJ7 ) Transistors so gewählt ist, daß der elektrische Widerstand des ersten Transistors (Mp) iffl wesentlichen linear bleibt.
München: R. Kramer Dipl.-lr.g. · V.'. Weser Dipl.-Pliys. Dr. rer. nat. . E. Hoffmann Dlpl.-Ing.
Wiesbaden: P. G. Blumbach Dipl.-Ing. ■ V. Borgen Proi. Dr. jur. Dipl.-Ing., Pdt.-Ass., Pai-An.v. bis 19/9 · G. Zwirner Dipl.-Ing. Dipl.-W. Ing
0 30026/08 U -^,ie|NAL |NSPECTED
2950598
2. Schaltungsanordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die Drain-Elektrode des ersten Transistors (M2) mit der Source-Elektrode des zweiten Transistors (M,) verbunden ist, daß ein Eingangssignal (V1n) an die Drain-Elektrode des ersten Transistors (Mp) angelegt ist und daß ein Ausgangs signal (V0,T?) an der Source-Elektrode des ersten Transistors (M2) entT nommen wird.
3. Schaltungsanordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die Gate-Elektrode des dritten Transistors (M. ) mit seiner Drain-Elektrode und daß die Gate-Elektrode des zweiten Transistors (M,) mit seiner Drain-Elektrode verbunden sind.
4. Schaltungsanordnung nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die Gate-Elektrode des dritten Transistors (l'L·) mit seiner Drain-Elektrode und die Gate-Elektrode des zweiten Transistors (M,) mit der Gate»Elektrode des dritten Transistors (M^) verbunden sind.
5. Schaltungsanordnung nach ainem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste (M2), zweite (M,) und dritte (M^) Transistor alle auf unterschiedlichen Teilen eines einzigen,halbleitenden Siliciumkristallkörpers gebildet sind und daß die Dicke der Oxydschicht aller Transistoren gleich ist.
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6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen vierten MOS-Transistor (M1), dessen Hauptstromweg zur Bildung einer Spannungsteileranordnung in Reihe mit dem Hauptstromweg des ersten Transistors (Mp) geschaltet ist.
7. Schaltungsanordnung nach Anspruch 6,
dadurch gekennzeichnet, daß die Drain-Elektrode des vierten Transistors (M1) mit der Source-Elektrode des ersten Transistors (Mp), die Source-Elektrode des vierten Transistors (M1) mit einer Bezugsspannungsquelle (Vj^gp) und die Gate-Elektrode des vierten Transistors (M1) mit der Gate-Elektrode des dritten Transistors (M/+) verbunden sind.
8. Schaltungsanordnung nach Anspruch 6 oder 7,
dadurch gekennzeichnet, daß ein fünfter MOS-Transistor (Hc) vorgesehen ist, dessen Hauptstroraweg in Reihe mit dem Hauptstromweg des zweiten (M^) und dritten (M^) Transistors geschaltet ist, um mit der Drain-Elektrode des dritten Transistors (M.) einen zweiten, gemeinsamen Knotenpunkt (N/+c) zu bilden, und daß die Gate-Elektrode des vierten Transistors (M1) mit dem zweiten Knotenpunkt (Nau) verbunden ist.
9. Schaltungsanordnung nach Anspruch 1,
gekennzeichnet durch einen Verstärker (90, 100), der den Hauptstromv;eg über den zweiten (IU) und dritten (M^ ) Transistor in Reihe mit dein Hauptstroiaweg des ersten Transistors (IiJ schaltet.
0 3002G/08T4
10. Schaltungsanordnung nach Anspruch 9» dadurch gekennzeichnet, daß die Source-Elektrode des zweiten Transistors (M*) mit einem Eingang des Verstärkers (90) und die Drain-Elektrode des ersten Transistors (Mp) mit einem Ausgang des Verstärkers (90) verbunden sind und daß ein Eingangssignal (Vjn) an den Eingang des Verstärkers (90) angelegt ist.
11. Schaltungsanordnung nach Anspruch 9,
dadurch gekennzeichnet, daß die Drain-Elektrode des ersten Transistors (I1Lj) niit einem Eingang des Verstärkers (100) und die Source-Elektrode des. zweiten Transistors (M,) mit einem Ausgang des Verstärkers (100) verbunden sind und daß ein Eingangssignal (Vjn) an den Eingang des Verstärkers (100) angelegt ist.
12. Verstärkeranordnung,
gekennzeichnet durch
einen Verstärker (70),
eine erste Transistorschaltungsanordnung nach einem der Ansprüche 1 bis 6, die einem Eingang des Verstärkers zur Bildung eines linearisierten Eingangswiderstandes für den Verstärker zugeordnet ist,
und eine zweite Transistorschaltungsanordnung nach einem der Ansprüche 1 bis 6, die einem Ausgang des Verstärkers zur Bildung eines linearisierten Rückkopplungswi-derstandes für den Verstärker zugeordnet ist.
030026/08U
13. Verstärkeranordnung nach Anspruch 12, dadurch gekennzeichnet, daß der Hauptstroraweg des ersten MOS-Transistors (Mjn) der ersten Transistorschaltungsanordnung zwischen den Eingang (71) des Verstärkers (70) und einen Eingang (74) der Verstärkeranordnung geschaltet ist, und daß der Hauptstromweg des zweiten (M',) und dritten (M1^) MOS-Transistors der ersten Transistorschaltungsanordnung in Reihe zwischen den Eingang (74) der Verstärkeranordnung und einen Betriebsspannungsanschluß () der Verstärkeranordnung geschaltet sind.
14. Verstärkeranordnung nach Anspruch 12 oder 13» dadurch gekennzeichnet, daß der Hauptstroraweg des ersten MOS-Transistors (Μρβ) der zweiten Transistorschaltungsanordnung zwischen den Ausgang (73) und den Eingang (71) des Verstärkers (70) geschaltet ist und daß der Hauptstromweg des zweiten (M*) und dritten (M^+) Transistors der zweiten Transistorschaltungsanordnung in Reihe zwischen den Ausgang (73) des Verstärkers (70) und einen Betriebsspannungsanschluß (VDj0 der Verstärkeranordnung geschaltet sind.
15· Verstärkeranordnung nach einem der Ansprüche 12-14, dadurch gekennzeichnet, daß der Eingang (71) des Verstärkers (70) ein negativer Summiereingang ist.
030026/08U
16. Verstärkeranordnung nach einem der Ansprüche 12-15, dadurch gekennzeichnet, daß alle Transistoren (M™, M*3» M*4» MFB1' M3* M4^ der ers'ten und zweiten Transistor schaltung sanordnung und des Verstärkers (70) auf einem einzigen Halbleiterkörper integriert sind.
030026/0814
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