DE2950596C2

DE2950596C2 -

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Publication number: DE2950596C2
Application number: DE2950596A
Authority: DE
Inventors: Carlo Heinrich Berkeley Calif. Us Sequin; Edward Joseph Morristown N.J. Us Zimany Jun.
Original assignee: AT&T Technologies Inc
Current assignee: AT&T Corp
Priority date: 1978-12-18
Filing date: 1979-12-15
Publication date: 1987-12-17
Also published as: GB2040630B; SE8503585L; FR2445025B1; GB2040630A; JPH04582Y2; JPS5583258A; SE455454B; SE8503585D0; FR2445025A1; NL7909051A; US4197511A; SE444099B; DE2950596A1; IT1126588B; BE880633A; JPS61134124U; SE7910152L; IT7928175A0

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Realisierung eines linearen Widerstandes unter Verwendung von Feldeffekttransistoren.

Bei der Entwicklung linearer integrierter MOS- Schaltungen ist häufig ein linearer elektrischer Widerstand erwünscht, bei dem also der Strom durch den Widerstand linear von der anliegenden Spannung über einen verhältnismäßig großen Bereich der Spannung abhängig ist. Ein solcher Widerstand ist besonders zweckmäßig als Lastwiderstand in Verbindung mit Schaltungen, wie beispielsweise Operationsverstärkern und Filtern. Eine direkte Verwirklichung eines solchen Lastwiderstandes in Form eines langen Widerstandsweges aus polykristallinem Silicium verbraucht jedoch einen zu großen Teil der Fläche des Halbleiterplättchens, typisch im Bereich von mehreren 1000 Quadraten der kleinsten Struktur bei dem verwendeten Verfahren zur Herstellung integrierter Schaltungen. Andererseits verbraucht eine solche Verwirklichung eine vielzu große Leistung für brauchbare Spannungsabfälle an einem solchen Lastwiderstand. Demgegenüber ermöglicht die Verwendung des Source-Drain-Widerstandes eines MOS-Feldeffekttransistors mit isoliertem Gate (IGFET oder MOSFET) als Last eine kompaktere Verwirklichung eines solchen Lastwiderstandes, aber nur auf Kosten einer Nichtlinearität im Bereich gewünschter Betriebsparameter.

Es ist eine bekannte Eigenschaft eines MOSFET-Transistors, daß er für kleinere Betriebssignalbereiche, als sie bei linearen integrierten Schaltungen erwünscht sind, als lineare Last dienen kann, wenn er im linearen Teil des "Triodenbereichs" betrieben wird, d. h. wenn die Drain-Source-Spannung V _D weit unter der "effektiven Gate- Spannung" V _GE liegt, also gilt

V _D « V _GE = V _G - V _TO (1)

d. h. die Drain-Source-Spannung sollte weit unter der anliegenden Gate-Source-Spannung V _G abzüglich der Schwellenspannung V _TO liegen.

Ein ideales (völlig lineares) Widerstands-Dämpfungsglied in Spannungsteilerschaltung (Fig. 1) enthält ein Paar idealer Widerstände R ₁ und R ₂, deren Verhältnis (R ₁/R ₂) entsprechend der gewünschten Ausgangsspannung gewählt ist.

V _OUT = V _REF + (V _IN - V _REF) (R ₁)/(R ₁ + R ₂) = (V _IN R ₁ + V _REF R ₂)/(R ₂ + R ₂) (2)

wobei
V _INdie Eingangssignalspannung und V _REFeine Bezugsspannung sind, in typischer Weise eine Gleichspannung.

Eine einfache und direkte Verwirklichung dieses idealen Widerstands (Dämpfungsgliedes) mit MOS-Transistoren ist in Fig. 2 dargestellt. Es wird ein Paar von MOSFET's M ₁ und M ₂ verwendet, deren Transconductanz β ₁ bzw. β ₂ betragen, wobei in bekannter Weise β proportional dem Verhältnis der Breite W zur Länge L des Transistorkanals ist. Die Gate-Elektroden der Transistoren M ₁ und M ₂ sind mit einer (für N-Kanal-Transistoren) ausreichend hohen Versorgungsspannung V _DD verbunden, so daß beide Transistoren M ₁ und M ₂ im linearen Gebiet ihrer Triodenbereiche arbeiten. Eine solche Verwirklichung gemäß Fig. 2 hat jedoch den Nachteil, daß die Eingangssignale auf einen unerwünscht kleinen Bereich (typisch ±2 V für V _DD = 20 V) beschränkt werden müssen, um die Linearität im Betrieb aufrecht zu erhalten. Das Problem einer Großsignal-Nichtlinearität ergibt sich aus dem quadratischen Ausdruck in V _D in der Beziehung für den MOSFET-Drain-Strom im Triodenbereich:

Dieser quadratische Ausdruck (β V _D ²/2) wird merkbar, wenn V _D nicht weit unter (V _G-V _TO) gehalten wird, d. h. wenn die Eingangssignale groß genug sind, um den MOSFET aus dem linearen Teil des Triodenbereichs zu bringen. Demgemäß ist V _OUT für so große Signale nicht linear abhängig von der Eingangssignalspannung V _IN .

Für größere Signale, die zu einem Betrieb außerhalb des linearen Teils des Triodenbereichs führen, muß ein anderer Lösungsversuch zur Aufrechterhaltung der Linearität unternommen werden. Im Falle eines bekannten Versuches (Fig. 3) wird ein Betrieb in den Sättigungsbereichen von MOS-Transistoren M ₁ und M ₂ des Anreicherungstyps angewendet, bei denen die Gate-Elektrode jedes Transistors über eine direkte Ohm'sche Verbindung mit ihrer Drain-Elektrode kurzgeschlossen ist. Der Source-Drain-Strom folgt jetzt zwar einem quadratischen Gesetz, aber das Verhalten des Dämpfungsgliedes ist trotzdem im Prinzip linear, da beide Transistoren die gleiche funktionelle Abhängigkeit des Stromes von der Spannung zeigen:

I _D = -β ₁ (V _G1 - V _S1 - V _TO)²/2 = -β ₂ (V _G2 - V _S2 - V _TO)²/2 . (4)

Demgemäß ergibt sich, wenn man jeweils definiert β = 2 α ²:

α ₁ (V _G1 - V _S1) = a ₂ (V _G2 - V _S1) + (α ₁ - a ₂)V _TO . (5)

Da bei der Schaltung nach Fig. 3 V _G1 gleich V _OUT und V _G2 gleich V _IN ist, ergibt sich, daß die Schaltung gemäß Fig. 3 zu einem linearen Dämpfungsglied in Spannungsteilerschaltung führt. Die Schaltung wird jedoch stark nichtlinear, wenn das Eingangssignal V _IN unter die (Gleichspannungs-)Bezugsspannung V _REF oder sogar soweit abfällt, daß sie innerhalb von zwei Schwellenwerten unterhalb V _REF liegt, da dann beide Transistoren M ₁ und M ₂ ausgeschaltet sind, wobei die Funktion der Drain- und Source-Elektroden umgekehrt wird. Demgemäß begrenzt die Schaltung nach Fig. 3 den Eingangssignalbereich für einen linearen Betrieb in unerwünschter Weise auf Werte von V _IN , die größer sind als wenigstens V _REF + 2V _TO .

Bekannt ist auch eine Reihenschaltung aus Feldeffekttransistoren zur Realisierung eines hochohmigen linearen Widerstandes (DE-AS 24 35 606). Diese bekannte Reihenschaltung, von der der Patentanspruch 1 ausgeht, stellt eine Mischung aus den beiden oben beschriebenen Schaltungen gemäß Fig. 2 und 3 dar. Auch hier ist jedoch der lineare Arbeitsspannungsbereich zu klein.

Der Erfindung liegt demnach die Aufgabe zugrunde, eine Schaltungsanordnung zu verwirklichen, die eine lineare Dämpfung über einen größeren Bereich als nach dem Stand der Technik ermöglicht. Unter "linear" wird verstanden, daß die gesamte harmonische Verzerrung für sinusförmige Signale mit einem Effektivwert von einigen Volt mehr als 30 dB unterhalb der Grundschwingung liegt.

Die Lösung dieser Aufgabe ist im Anspruch angegeben.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.

So kann vorgesehen sein, daß zwischen die Serienschaltung der Drain-Source-Strecken des zweiten und dritten Transistors und die Vorspannung die Drain-Source-Strecke eines vierten Transistors gelegt ist, dessen Gate mit der Vorspannung verbunden ist, daß eine Bezugsspannung über die Drain-Source-Strecke eines fünften Transistors an den anderen Anschluß des realisierten Widerstandes an den anderen Anschluß des realisierten Widerstandes angelegt ist und daß das Gate des fünften Transistors mit dem Gate des dritten Transistors verbunden ist (Fig. 4). Durch geeignete Auswahl des Gegenwirkleitwerts der Transistoren kann die erzielte Spannungsteilung hinsichtlich des Stromes praktisch linear gemacht werden, d. h. die Nichtlinearität (oder gesamte harmonische Verzerrung) des Source-Drain-Stromes in Abhängigkeit von der Spannung kann so klein gemacht werden, daß sie etwa 50 dB unterhalb der Grundschwingung eines sinusförmigen Eingangssignals beträgt. Eine zusätzliche Verbesserung eines solchen Spannungsteilers läßt sich dadurch erreichen, daß die Verbindung zwischen dem einen Anschluß des realisierten Widerstandes und der Serienschaltung jeweils der Drain-Source-Strecken des zweiten und dritten Transistors über einen Verstärker hergestellt ist, dessen Eingang an der Serienschaltung und dessen Ausgang an dem einen Anschluß liegt (Fig. 10). Eine solche Schaltung ist insbesondere in Verbindung mit schwachen Eingangssignalen brauchbar, die nicht groß genug sind, um den Spannungsteiler direkt zu speisen. Der Verstärker kann aber auch so gelegt werden, daß sein Eingang an den einen Anschluß und sein Ausgang an der Serienschaltung liegt (Fig. 11).

Ein weiteres Ausführungsbeispiel sieht in Weiterbildung der Erfindung vor, daß abweichend von der Verbindung der Gates des ersten und zweiten Transistors miteinander und mit dem Verbindungspunkt der Drain-Source-Strecken des zweiten und dritten Transistors das Gate des zweiten Transistors mit dem Gate des dritten Transistors verbunden ist und daß eine Bezugsspannung über die Drain-Source-Strecke eines fünften Transistors an den anderen Anschluß des realisierten Widerstandes angelegt ist und daß das Gate des fünften Transistors mit dem Gate des dritten Transistors verbunden ist (Fig. 4). Dieses Ausführungsbeispiel für einen Spannungsteiler hat den Vorteil, daß es mit einer Eingangsspannung betrieben werden kann, die bis zu einem Abstand von einer Schwellenwertspannung von der Vorspannung liegen kann. Außerdem läßt sich bei diesem Ausführungsbeispiel die Metallisierung einer integrierten Schaltung bei einer geringfügigen Verschlechterung der Linearität einfacher gestalten.

Bei den oben beschriebenen Ausführungsbeispielen der Erfindung ist die harmonische Verzerrung kleiner als -30 dB, während das Eingangssignal zwischen einem unteren Grenzwert nahe der Vorspannung des Halbleitersubstrats (typisch 0 V für V _REF = 3 bis 6 V) und einem oberen Grenzwert schwanken kann, der bei V _DD (typisch 10 bis 20 V) abzüglich von drei Schwellenwertspannungen (Fig. 4) oder zwei Schwellenwertspannungen (Fig. 5) oder einer Schwellenwertspannung (Fig. 6) liegt.

Eine zusätzliche Weiterbildung der Erfindung sieht die Verwendung von linearen Widerständen gemäß Anspruch 1 bei der äußeren Beschaltung eines Operationsverstärkers als Rückkopplungswiderstand zwischen dem Ausgang und dem invertierenden Eingang sowie zwischen dem invertierenden Eingang und dem Schaltungseingang vor.

Nachfolgend sollen Ausführungsbeispiele der Erfindung anhand der Zeichnungen beschrieben werden. Es zeigt

Fig. 1 bis 3 Schaltungen von bekannten Dämpfungsgliedern zur Erläuterung der erfindungsgemäßen Ziele;

Fig. 4 das Schaltbild einer linearisierten MOS- Spannungsteilerschaltung als spezielles Ausführungsbeispiel der Erfindung;

Fig. 5 das Schaltbild eines linearisierten MOS- Transistorlastgliedes als weiteres Ausführungsbeispiel der Erfindung;

Fig. 6 das Schaltbild einer linearisierten MOS- Spannungsteilerschaltung nach einem weiteren Ausführungsbeispiel der Erfindung;

Fig. 7 das Schaltbild eines Operationsverstärkers mit linearen Eingangs- und Rückkopplungswiderständen nach dem Stand der Technik;

Fig. 8 das Schaltbild eines Operationsverstärkers mit linearisierten MOS-Transistoren als Eingangs- und Rückkopplungswiderstände entsprechend einem Ausführungsbeispiel der Erfindung;

Fig. 9 ein Schaltbild zur Erläuterung der Linearisierung eines MOS-Transistorlastgliedes nach der Erfindung;

Fig. 10 und 11 Schaltbilder zur Erläuterung der Verstärkerkopplung in einer linearisierten MOS-Spannungsteilerschaltung.

Gemäß Fig. 4 sind MOSFET-Lastglieder M ₁ und M ₂ mit ihren Source-Drain-Strecken (Hauptstromwegen) in Reihe geschaltet, derart, daß sie einen Spannungsteilerausgang V _OUT für das Eingangssignal V _IN mit Bezug auf V _REF (beispielsweise Erdpotential) bilden. Diese Lasttransistoren sind mit drei Hilfs-MOSFET's M ₃, M ₄ und M ₅ an eine Spannungsquelle V _DD angeschaltet. Die Gate- Elektrode jedes dieser Lasttransistoren ist leitend (ohmisch) direkt mit einem anderen der beiden Hilfsknotenpunkte N ₃₄ und N ₄₅ zwischen den Source-Drain-Strecken der drei Hilfs-MOSFET's verbunden. Die Transconductanz der Transistoren M ₃, M ₄ und M ₅ ist nicht nur so gewählt, daß die Transistoren M ₁ und M ₂ im Triodenbereich arbeiten, sondern außerdem so, daß die sich ergebenden Rückkopplungssignale für die Gate-Elektrode der Transistoren M ₁ und M ₂ die Betriebskennlinie linearisiert, d. h. daß das Verhältnis des Stromes zum Spannungsabfall über den Betriebsbereich konstant ist. Diese Auswahlkriterien ergeben sich anhand der nachfolgenden Erläuterung mit Bezug auf Fig. 9, bei der quadratische Ausdrücke in der Gleichung 3) sich auslöschen. Auf diese Weise ist der über jeden der Lasttransistoren M ₁ und M ₂ fliegende Strom ("Dämpfungsgliedstrom" oder "Querstrom") eine lineare Funktion der entsprechenden Source-Drain-Spannung. Spezielle Beispiele werden nachfolgend erläutert.

Die Schaltung gemäß Fig. 5 zeigt nur einen Teil der Schaltung nach Fig. 4 und ermöglicht die Bereitstellung eines einzigen, linearisierten Transistors M ₂. Durch geeignete Auswahl der Transistorparameter kann das Verhältnis des Stromes zum Spannungsabfall über dem Lasttransistor M ₂ aufgrund der Rückkopplung vom Knotenpunkt N ₃₄ zur Gate-Elektrode dieses Lasttransistors linearisiert werden. Es lassen sich die Parameter für die Schaltung nach Fig. 5 auf die gleiche Weise wie die für Fig. 4 leicht ableiten. Dagegen stellt die Spannungsteilerschaltung gemäß Fig. 6 eine Abänderung der Schaltung nach Fig. 4 dahin gehend dar, daß der Transistor M ₅ weggelassen ist und daß die Gate-Elektroden von M ₁ und M ₃ direkt mit V _DD verbunden sind. Dadurch vereinfacht sich die Metallisierung auf Kosten einer kleinen Einbuße an Linearität.

Fig. 7 zeigt einen konventionellen Operationsverstärker 70 mit negativer Rückkopplung durch einen Widerstand R _FB , der zwischen den Ausgangsanschluß 73 des Verstärkers und seinen invertierenden Summier-Eingangsanschluß 71 geschaltet ist.

Die konventionellen linearen Widerstände R _N und R _FB für den Operationsverstärker 70 in Fig. 7 sind in Fig. 8 durch linearisierte MOS-Transistoren M _IN bzw. M _FB entsprechend der Erfindung ersetzt worden. Die Linearisierung des Transistors M _IN wird mit Hilfe der Hilfstransistoren M′ ₃ und M′ ₄ erreicht, während die Linearisierung des Transistors M _FB durch die Hilfstransistoren M ₃ und M ₄ erzielt wird. Man beachte, daß die Transistoren M′ ₃ und M′ ₄ in Fig. 8 mit Bezug auf den Transistor M _IN und die Spannung V _DD auf die gleiche Weise wie in Fig. 5 geschaltet sind, wobei der Transistor M _IN den Transistor M ₂ ersetzt, und daß außerdem die Transistoren M ₃ und M ₄ auf ähnliche Weise mit Bezug auf den Transistor M _FB und die Spannung V _DD geschaltet sind. Die Parameter für die Transistoren M ₃, M ₄, M′ ₃ und M′ ₄ ergeben sich auf die gleiche Weise wie für die Schaltung in Fig. 5. Auf diese Weise wird dem Eingangsanschluß 71 des Operationsverstärkers 70 in Fig. 8 eine Eingangsspannung V _IN über den Widerstand der Source- Drain-Strecke des Transistors M _IN und eine Gegenkopplungsspannung vom Ausgangsanschluß 73 über die Source-Drain-Strecke des Transistors M _FB zugeführt. Zweckmäßig sind die MOS- Feldeffekttransistoren M _IN , M _FB , M ₃, M′ ₃, M ₄ und M′ ₄ alle auf dem gleichen Halbleiterkristall wie auch die MOS-Feldeffekttransistoren (nicht gezeigt) des Operationsverstärkers 70, um die Herstellung entsprechend bekannter Verfahren für integrierte MOS-Schaltungen zu vereinfachen.

Fig. 9 zeigt einen MOSFET-Transistor M _M , der als Dämpfungsglied in einer Reihenschaltung von Lasttransistoren mit einer linearisierenden Rückkopplung dient. Entsprechend der Erfindung sollen die Source- und Drain-Spannungen (mit Bezug auf das Halbleitersubstrat) dieses Transistors M _M lineare Funktionen von V _N und V _REF sein:

V _D = V _IN-e (V _IN-V _REF) (6)
V _S = V _IN-f (V _IN-V _REF) . (7)

Auf entsprechende Weise soll die Gate-Spannung V _G an der Gate-Elektrode des Transistors M _M linear ausgedrückt durch die Spannungen V _IN und V _DD sein:

V _G = V _IN-g (V _IN-V _DD) . (8)

Die Parameter e, f und g hängen von der Lage des Transistors M _M in der Reihenschaltung und von dem gewünschten Widerstand des Transistors M _M ab. Da der Transistor M _M im Triodenbereich arbeitet, ergibt sich entsprechend Gleichung 3) der Source-Drain-Strom I _A des Transistors M _M im Betrieb als Dämpfungsglied zu

Ersetzt man die Spannungen durch ihre entsprechenden Werte gemäß der Gleichung 6) bis 8), so erhält man:

Zur Erzielung einer Linearität anhand von V _IN muß der Koeffizient von V _IN in der eckigen Klammer verschwinden:

oder

g = (e+f)/2 . (11)

Unter Verwendung dieses Ausdrucks für g in Gleichung 8) und 10) ergeben sich die Bedingungen für die Linearität zu

und

I _A = -β [g (V _DD - V _REF) - V _TO] (f-e) (V _IN - V _REF) . (13)

Wenn die Eingangsspannung V _IN unter die Bezugsspannung V _REF abfällt, d. h. für V _IN < V _REF , vertauschen sich die Rollen von Source und Drain. Der Strom ist jedoch weiterhin durch Gleichung 9) gegeben, wobei aber die Parameter e und f in den Gleichungen 6) und 7) und demgemäß ebenfalls in Gleichung 10) umgekehrt sind. Da diese Parameter e und f in der Gleichung 10) symmetrisch erscheinen, bleiben die für die Linearität durch die Gleichungen 12) und 13) gegebenen Bedingungen die gleichen für den Fall von V _IN < V _REF .

Für den Fall einer Spannungsteilerschaltung mit zwei Transistoren (Fig. 4), bei der das Eingangssignal V _IN auf einen Bruchteil h heruntergeteilt wird, gilt:

V _OUT - V _REF = h (V _IN - V _REF) . (14)

Da für diesen Fall (Fig. 4) die Ausgangsspannung V _OUT gleich der Spannung V _D des Transistors M ₁ und der Spannung V _S des Transistors M ₂ ist, während V _IN gleich der Spannung V _D des Transistors M ₂ und V _REF gleich der Spannung V _S des Transistors M ₁ sind, ergibt sich aus den Gleichungen 6), 7) und 13), daß für diesen Fall (Fig. 4) gilt:

e ₁ = 1-h; f ₁ = 1; g ₁ = 1-(h/2) (15)

Nachdem damit g ₁ und g ₂ bekannt sind, lassen sich die Hilfstransistoren für eine solche Rückkopplung leicht bemessen. Wenn V _DD hoch genug ist, arbeiten die drei Transistoren M ₃, M ₄ und M ₅ (Fig. 4) immer im Sättigungsbereich, so daß selbst für ein maximales Signal immer wenigstens drei Schwellenwert- Spannungsabfälle über diesen drei Transistoren liegen. Darüber hinaus lassen sich unter Verwendung von Gleichung 10) in Verbindung mit einem Betriebsquerstrom I _A und gegebenen Betriebsspannungen (V _DD , V _IN , V _REF) die Transconductanzen β ₁ und β ₂ der Transistoren M ₁ und M ₂ leicht berechnen. Außerdem stehen entsprechend Gleichung 4) die drei Transconductanzen (β ₃, β ₄, β ₅) der drei Hilfstransistoren (M ₃, M ₄, M ₅) in einem Verhältnis von angenähert (unter Vernachlässigung von V _TO):

(1/β ₃) : (1/b ₄) : (1/β ₅) = g ₂ ² : (g ₁-g ₂)² : (1-g ₁)² . (17)

Wenn lediglich als Erläuterungsbeispiel die Spannungsteilerschaltung gemäß Fig. 4 so ausgelegt ist, daß sich ein Dämpfungsfaktor h = 0,2 ergibt, so folgt aus Gleichung 15) und 16):

e ₁ = 0,8; f ₁ = 1; g ₁ = 0,9 (18)

e ₂ = 0; f ₂ = 0,8; g ₂ = 0,4 . (19)

Bei diesem Beispiel werden die folgenden Betriebsparameter bei N-MOS-Technologie genutzt:

V _DD = 20 V V _REF = 6 V V _IN = 12 V ± Signal I _A = 60 × 10^-6 A.

In erster Näherung wird angenommen, daß für alle MOS-Transistoren in der Schaltung V _TO = 0,16 V ist. Dann lassen sich die Werte für die Transconductanzen β ₁ und β ₂ der Transistoren M ₁ bzw. M ₂ aus Gleichung 13) ermitteln, die wie folgt umgestellt wird:

β ₁ = I _A/[(f ₁-e ₁) (V _IN - V _REF)] [g ₁ (V _DD - V _REF) - V _TO] (20)

und

β ₂ = I _A/[(f ₂-e ₂) (V _IN - V _REF)] [g ₂ (V _DD - V _REF) - V _TO] . (21)

Aus den Gleichungen 18), 19), 20) und 21) errechnet man:

β ₁ = 4,0 × 10^-6 A/V ²
β ₂ = 2,3 × 10^-6 A/V ² . (22)

In bekannter Weise ist die Transconductanz β zweckmäßig zur Bestimmung des Verhältnisses W/L, der Kanalbreite zur Kanallänge, eines MOS-Transistors:

b - β _S (W/L) (23)

wobei β _S als "spezifische Transconductanz" definiert ist und neben weiteren Parametern von der Oxyddicke abhängt. Für einen typischen Wert von β _S = 2,8 × 10^-5 A/V ² entsprechend einer Oxyddicke von etwa 800 Angström-Einheiten findet man ohne Schwierigkeiten (anhand der Gleichungen 22) und 23)) für dieses Beispiel, daß

W ₁/L ₁ = 10/69 (24)
W ₂/L ₂ = 10/120 . (25)

Für eine Kanalbreite von 10 µm beträgt die Kanallänge der Transistoren M ₁ und M ₂ 69 bis 120 µm.

Für die Auslegung der Transconductanzen β ₃, b ₄ und β ₅ der Transistoren M ₃, M ₄ und M ₅ gilt bei diesem Beispiel entsprechend Gleichung 4) unter Vernachlässigung von V _TO:

wobei I _D der "Teiler"-Strom über die Source-Drain-Strecke von M ₃, M ₄ und M ₅ ist. Im allgemeinen wird I _D so gewählt, daß die nichtlineare Belastung der Signalquelle ein Minimum wird, der Leistungsverbrauch möglichst klein ist und die gewünschte Betriebsfrequenz erreicht wird.

Unter Verwendung eines Teilerstroms I _D = 5 µ°A als zweckmäßiger Wert ergibt sich aus den Gleichungen 26) bis 28):

β ₃ = 0,98 × 10^-6 A/V ²
β ₄ = 0,63 × 10^-6 A/V ²
β ₅ = 15,5 × 10^-6 A/V ² . (29)

Mit der spezifischen Transconductanz β _S = 2,8 × 10^-5 A/V ² erhält man:

W ₃/L ₃ = 10/285
W ₄/L ₄ = 10/444
W/L ₅ = 10/18 . (30)

Man beachte jedoch, daß die Gleichungen 26) bis 28) aus der Gleichung 4) unter Vernachlässigung der Schwellenwertspannung V _TO abgeleitet worden sind. Zieht man V _TO in Gleichung 4) in Betracht, so findet man:

β ₃ = 2I _D/[g ₂ (V _DD - V _IN) - V _TO]²
β ₄ = 2I _D/[(g ₁ - g ₂) (V _DD - V _IN) - V _TO]²
β ₅ = 2I _D/[(1 - g ₁) (V _DD - V _IN) - V _TO]² (31)

und entsprechend:

W ₃/L ₃ = 10/259
W ₄/L ₄ = 10/412
W ₅/L ₅ = 10/12 . (32)

Zur Berechnung der Parameter für die Verstärkerschaltung nach Fig. 8 sei darauf hingewiesen, daß der invertierende Eingangsanschluß 71 des Operationsverstärkers 70 einen virtuellen Gleichvorspannungspunkt mit dem Potential V _REF darstellt, der demgemäß einen Anschluß der beiden Transistoren M _In und M _FB auf dieser festen Spannung V _REF hält. Andererseits stellt die Ausgangsspannung V _OUT des Operationsverstärkers am Anschluß 73 die Spannung V _IN gemäß Gleichungen 6) und 7) für den Rückkopplungstransistor M _FB dar. Demgemäß ist für beide Transistoren M _N und M _FB e = 0; f = 1 und g = 0,5. Im Betrieb können aufgrund der Vorspannungsanordnung für die beiden Transistoren M _IN und M _FB die Eingangs- und Ausgangsspannung nach der positiven und der negativen Seite von V _REF ausschlagen, ohne nichtlineare Verzerrungen zu verursachen.

Substrat-Einflüsse

Bei dem obigen Beispiel ist als Näherung angenommen worden, daß die Schwellenwertspannungen V _TO im Betrieb alle konstant sind. Im Betriebszustand ändert sich bei der Schaltung nach Fig. 4 jedoch insbesondere die sogenannte "Gate-Sperrvorspannung" (Spannung zwischen Source und Substrat) des Transistors M ₂ aufgrund der sich ändernden Eingangssignalspannung V _IN . Demgemäß hängt die Schwellenwertspannung V _TO des Transistors M ₂ von der Eingangssignalspannung ab und bewirkt einen zusätzlichen, nichtlinearen Ausdruck in Gleichung 9). Diese Schwellenwertspannung kann sich bei einer von Null verschiedenen Source-Substrat-Vorspannung V _S in bekannter Weise annähernd ausdrücken lassen zu:

V _TO = K ₁(2Φ _F + V _S)^1/2 + Q _SS/C _ox (33)

mit

K ₁ = (2qEN)^1/2/C _ox (34)

wobei Φ _F das Fermi-Potential des Halbleitersubstrats, Q _SS die Grenzflächen-Ladungsdichte, q die Elektronladung, E die Dielektrizitätskonstante des Halbleitersubstrats, N die Dotierungskonzentration der Gate-Zone des Halbleitersubstrats und C _ox die Kapazität je Flächeneinheit des Gate- Oxyds sind. Ersetzt man die Source-Substrat-Vorspannung V _S in Gleichung 33) durch ihren Ausdruck in Gleichung 7), so erhält man:

V _TO = K ₁(2Φ _F+fV _REF + (1-f) V _IN)^1/2 + Q _SS/C _ox . (35)

An erster Stelle gemäß V _IN erhält man dann (annähernd):

Führt man diesen Ausdruck für V _TO in Gleichung 10) ein, und setzt den Koeffizienten von V _IN in der eckigen Klammer Null, so findet man für die Linearitätsbedingung gemäß Gleichung 11):

Während also zwar der Wert von g ₁ bei dem Ausführungsbeispiel (Fig. 4) entsprechend der Gleichung 15) unbeeinflußt bleibt (für die erste Näherung), da f ₁ = 1 ist, so ist aber der Wert von g ₂ etwas verringert, um die Schwellenwertänderungen zu kompensieren, die durch eine sich ändernde Source- Substratvorspannung bewirkt werden. Für die obigen Ausführungsbeispiele (die zu den Gleichungen 18), 19) führen), ergibt sich unter Annahme einer Substrat-Dotierungskonzentration von N = 5 × 10^-14 je cm³ und eine Oxyddicke von 800 Angström-Einheiten für K ₁ etwa 0,31 V und für g ₂ 0,387 (statt 0,4 wie vorher gemäß Gleichung 19)). Demgemäß sind die Werte für die Transconductanzen β und das Verhältnis W/L der Transistoren M ₃, M ₄ und M ₅ leicht verändert, so daß statt Gleichung 30) sich bei dem gleichen Ausführungsbeispiel ergibt, daß die Substrat-Einflüsse die Werte von W ₃/L ₃ und W ₄/L ₄ verändern:

W ₃/L ₃ = 10/240
W ₄/L ₄ = 10/421
W ₅/L ₅ = 10/16 . (38)

In der Schaltung gemäß Fig. 6 ergeben sich unter Verwendung der gleichen Parameter die Verhältnisse W/L zu:

W ₁/L ₁ = 10/69
W ₂/L ₂ = 10/120
W ₃/L ₃ = 10/180 (oder 10/215)
W ₄/L ₄= 10/400 (39)

wobei der Wert von W ₃/L ₃ durch Versuch- und -Fehler-Rechner- Simulation optimiert worden ist (der Wert in Klammern entspricht dem Fall ohne Änderungen der Schwellenwertspannung aufgrund von Substrat-Einflüssen).

Bei dem vorstehenden Beispiel ist der Wert für den Teilerstrom I _D zweckmäßig zu 5 µA gewählt worden, und die Transistorparameter β ₃, β ₄ und β ₅ sind aufgrund dieser Wahl berechnet worden. Es sei jedoch darauf hingewiesen, daß natürlich andere Werte für diesen Strom in Verbindung mit anderen Parametern benutzt werden können, wobei zu beachten ist, daß ein zu niedriger Wert von I _D zu schlechtem Hochfrequenzverhalten (oberhalb der Größenordnung 10 MHz für einen Strom von 1 µA) und einem zu kleinen β (großes L) für die Transistorkanäle führt, und daß ein zu hoher Wert für den Strom I _D zu einem unerwünscht hohen Leistungsverbrauch und zu einem zu großen β (großes W) für die Transistorkanäle führt. Bei einem anderen Beispiel wurden lediglich zur Erläuterung die folgenden Parameter bei einem speziellen N-MOS-Ausführungsbeispiel gemäß Fig. 6 für zweckmäßig gefunden:

I _D= 18 µAI _A= 1 nA (ohne Signal)W ₁/L ₁= 8/44W ₂/L ₂= 8/350W ₃/L ₃= 8/160W ₄/L ₄= 8/75V _IN= 3,55 V ± SignalV _DD= 12 VV _BB= -5 V (Substrat negativ vorgespannt)V _REF= 3,55 V.

Fig. 10 und 11 zeigen Abänderungen des Ausführungsbeispiels nach Fig. 4, bei denen MOS-Verstärker zur Verbindung des Hauptstromweges der linearisierten Transistor-Dämpfungsgliedkette (M ₁ und M ₂) mit den Hilfstransistoren (M ₃, M ₄, M ₅) benutzt werden. Bei der Anordnung gemäß Fig. 10 wird ein MOS-Verstärker 90 zur Verbindung der Source-Elektrode des Transistor M ₃ mit der Drain-Elektrode des Transistors M ₂ verwendet, wobei der Eingang V _IN der Anordnung am Eingang des Verstärkers 90 liegt. Eine solche Anordnung ist besonders zweckmäßig in Verbindung mit schwachen Eingangssignalen, die nicht kräftig genug sind, um die Dämpfungsgliedkette direkt zu treiben. In Fig. 11 verbindet ein MOS-Verstärker 100 die Drain-Elektrode des Transistors M ₂ mit der Source-Elektrode des Transistors M ₃, wobei der Eingang V _IN der Anordnung am Eingang des Verstärkers 100 liegt.

Claims

1. Schaltungsanordnung zur Realisierung eines linearen Widerstandes unter Verwendung von Feldeffekttransistoren, dadurch gekennzeichnet,

a) daß die beiden Anschlüsse des realisierten Widerstandes Drain und Source eines ersten Feldeffekttransistors (M 2) sind,
b) daß an den einen Anschluß des realisierten Widerstandes eine Vorspannung (V _DD ) über die Serienschaltung jeweils der Drain-Source-Strecken eines zweiten und dritten Feldeffekt-Transistors (M 3, M 4) angeschlossen ist,
c) daß die Gates des ersten und des zweiten Transistors (M 2, M 3) miteinander und mit dem Verbindungspunkt der Drain-Source-Strecken des zweiten und des dritten Transistors (M 3, M 4) verbunden sind, und
d) daß das Gate des dritten Transistors (M 4) mit der Vorspannung (V _DD ) verbunden ist (Fig. 5).

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß zwischen die Serienschaltung der Drain-Source- Strecken des zweiten und dritten Transistors (M 3, M 4) und die Vorspannung (V _DD ) die Drain-Source-Strecke eines vierten Transistors (M 5) gelegt ist, dessen Gate mit der Vorspannung verbunden ist,
daß eine Bezugsspannung (V _REF ) über die Drain-Source-Strecke eines fünften Transistors (M 1) an den anderen Anschluß des realisierten Widerstandes (M 2) angelegt ist und daß das Gate des fünften Transistors (M 1) mit dem Gate des dritten Transistors (M 4) verbunden ist (Fig. 4).

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindung zwischen dem einen Anschluß des realisierten Widerstandes (M 2) und der Serienschaltung jeweils der Drain-Source-Strecken des zweiten und dritten Transistors (M 3, M 4) über einen Verstärker (90) hergestellt ist, dessen Eingang an der Serienschaltung und dessen Ausgang an dem einen Anschluß liegt (Fig. 10).

4. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindung zwischen dem einen Anschluß des realisierten Widerstandes (M 2) und der Serienschaltung jeweils der Drain-Source-Strecken des zweiten und dritten Transistors (M 3, M 4) über einen Verstärker (100) hergestellt ist, dessen Eingang an dem einen Anschluß und dessen Ausgang an der Serienschaltung liegt (Fig. 11).

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß abweichend vom Merkmal c) das Gate des zweiten Transistors (M 3) mit dem Gate des dritten Transistors (M 4) verbunden ist und
daß eine Bezugsspannung (V _REF ) über die Drain-Source-Strecke eines fünften Transistors (M 1) an den anderen Anschluß des realisierten Widerstandes (M 2) angelegt ist, und
daß das Gate des fünften Transistors (M 1) mit dem Gate des dritten Transistors (M 4) verbunden ist (Fig. 6).

6. Verwendung von Widerständen nach Anspruch 1 bei der äußeren Beschaltung eines Operationsverstärkers als Rückkopplungswiderstand zwischen dem Ausgang (73) und dem invertierenden Eingang (71) sowie zwischen dem invertierenden Eingang (71) und dem Schaltungseingang (74) (Fig. 8).