DE19751079A1

DE19751079A1 - MOS-Schalter zur Verminderung des Übersprechens eines Taktgebers in einem Schalter-Kondensator-Schaltkreis

Info

Publication number: DE19751079A1
Application number: DE19751079A
Authority: DE
Inventors: Richard Billings Merrill
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1997-05-19
Filing date: 1997-11-18
Publication date: 1998-11-26
Anticipated expiration: 2017-11-19
Also published as: KR19980086421A; US6175268B1; KR100304684B1; US5900657A; DE19751079C2

Description

Die Erfindung betrifft MOS-Schalter und insbesondere einen MOS-Schalter, der das Übersprechen eines Taktgebers in einem Schalter-Kondensator-Schaltkreis vermindert.

Bei einem MOS-Transistor handelt es sich um eine Vorrich tung, die einen Kanalstrom steuert, der aufgrund einer an das Gate des Transistors angelegten Spannung vom Drain zur Source des Transistors fließt. Als Folge dieser Fähigkeit, den Kanalstrom zu steuern, werden MOS-Transistoren gewöhn lich als spannungsgesteuerte Schalter verwendet, wobei der Transistor im eingeschalteten Zustand einen Strompfad mit sehr geringem Widerstand und im ausgeschalteten Zustand ei nen Strompfad mit einem sehr großen Widerstand zur Verfügung stellt.

Die Fig. 1A-1B stellen einen Querschnitt und ein Schema dar, die einen gewöhnlichen NMOS-Transistor 10 veranschauli chen. Wie in den Fig. 1A-1B gezeigt, enthält der Tran sistor 10 n+-Source und -Drain-Gebiete 14 und 16, die in einem Substrat 12 vom p-Typ mit Abstand zueinander gebildet sind, und ein Kanalgebiet 18, welches zwischen den Source- und Drain-Gebieten 14 und 16 definiert ist. Weiterhin ent hält der Transistor 10 eine dielektrische Schicht 20, die über dem Kanalgebiet 18 gebildet ist sowie ein Gate 22, das über der dielektrischen Schicht ausgebildet ist.

Wenn im Betrieb Spannungen an die Source- und Drain-Gebiete 14 und 16 angelegt werden, so daß die Spannung zwischen Drain und Source V_DS größer als Null ist, und eine Spannung an das Gate 22 angelegt wird, so daß die Spannung zwischen Gate und Source V_GS größer als die Schwellenspannung V_T ist, schaltet der Transistor 10 ein und gestattet dadurch, daß ein Kanalstrom I_C vom Drain-Gebiet 16 zum Source-Gebiet 14 fließt.

Wenn andererseits die Spannung zwischen Drain und Source V_DS größer als Null ist und eine Spannung an das Gate 22 ange legt wird, so daß die Spannung zwischen Gate und Source V_GS kleiner oder gleich der Schwellenspannung V_T ist, so schal tet der Transistor 10 aus und verhindert dadurch, daß ein Kanalstrom I_C vom Drain 16 zur Source 14 fließt (mit Ausnah me eines Leckstroms).

Eine der meistverbreiteten Anwendungen für MOS-Schalter, welche in Verbindung mit einer Vielzahl von Anwendungen ge nutzt werden, ist die eines Schalter-Kondensator-Schaltkrei ses. In den Fig. 2A-2B sind ein Querschnitt und ein Schema dargestellt, welche einen gewöhnlichen Schalter-Kon densator-Schaltkreis 50 veranschaulichen.

Wie aus den Fig. 2A-2B ersichtlich ist, enthält der Schaltkreis 50 den Transistor 10 aus der Fig. 1 und einen Kondensator 52, der zwischen das Source-Gebiet 14 und Erde geschaltet ist. Zusätzlich ist das Drain-Gebiet 16 zum Emp fang eines Eingangssignals V_IN geschaltet, während das Gate 22 zum Empfang eines Taktgebersignals CLK geschaltet ist.

Wenn beim Betrieb die Spannung zwischen Drain und Source V_DS größer als Null ist und die Spannung zwischen Gate und Sour ce V_GS um die Schwellenspannung V_T größer ist als die Span nung am Source-Gebiet 14, so schaltet der Transistor 10 ein.

Wenn der Transistor 10 einschaltet, fließt ein Kanalstrom I_C vom Drain-Gebiet 16 zum Source-Gebiet 14 und lädt den Kon densator 52 auf die Spannung des Eingangssignals V_IN auf (in der Annahme, daß die Zeit, während der das Taktgebersignal CLK im Zustand "high" ist, wesentlich größer ist als die Zeitkonstante, die vom Einschaltwiderstand des Transistors 10 und der Kapazität des Kondensators 52 definiert ist).

Ein Nachteil der Verwendung des Transistors 10 in dem Schal ter-Kondensator-Schaltkreis 50 besteht jedoch darin, daß die Spannung, die an das Gate 22 über das Taktgebersignal CLK angelegt ist, über einen parasitären Gate-Überlappungskon densator C₁, der durch das Gate 22, die dielektrische Schicht 20 und das Source-Gebiet 14 gebildet ist, und über einen parasitären seitlichen Randfeldkondensator C₂, der von dem Gate 22, einer Isolationsschicht, die über dem Source- Gebiet 14 gebildet ist und dem Source-Gebiet 14 gebildet ist, kapazitiv an das Source-Gebiet 14 gekoppelt ist.

Diese kapazitive Kopplung, welche als Übersprechen des Takt gebers bekannt ist, verursacht eine geringe negative La dungsansammlung an der Oberfläche des Source-Gebietes 14 unterhalb des Gate 22 (die unteren Platten der parasitären Kondensatoren C₁ und C₂), wobei sich eine entsprechende ge ringe positive Ladung an der oberen Platte des Kondensators 52 ansammelt, wenn die Spannung des Taktgebers am Gate 22 anzusteigen beginnt, jedoch nicht ausreichend ist, um den Transistor 10 einzuschalten, da die Spannung am Gate 22 nun größer ist als die Spannung an dem Source-Gebiet 14.

Sobald das Taktgebersignal CLK den Transistor 10 einschal tet, wird der Kondensator 52, wie oben bemerkt, auf die Spannung des Eingangssignals V_IN aufgeladen. Da der Kondensa tor 52 auf die Eingangsspannung V_IN aufgeladen wird, bereitet die geringe positive Ladung, die sich an der oberen Platte des Kondensators 52 während der Einschalt-Vorlaufsperiode angesammelt hat, keine Schwierigkeiten.

Die Schwierigkeit entsteht jedoch, nachdem der Transistor 10 ausschaltet. Da im weiteren Verlauf die Spannung des Taktge bers an Gate 22 abfällt, nachdem der Transistor 10 ausge schaltet hat, bewirkt die kapazitive Kopplung, daß sich eine geringe positive Ladung an der Oberfläche des Source-Gebie tes 14 unterhalb des Gate 22 (die unteren Platten der para sitären Kondensatoren C₁ und C₂) ansammelt, wobei sich eine korrespondierende geringe negative Ladung an der oberen Platte des Kondensators 52 ansammelt, da die Spannung an Gate 22 nun geringer ist als die Spannung am Source-Gebiet 14.

Die geringe negative Ladung an der oberen Platte des Konden sators 52 wirkt als negative Offset-Spannung, welche wieder um die Größe der vom Kondensator 52 gehaltenen Spannung ver mindert. Hieraus ergibt sich, daß die vom Kondensator 52 ge haltene Spannung am Ende des Schalter-Zyklus', fälschlicher weise die Spannung des Eingangssignals V_IN durch die geringe negative Offset-Spannung darstellt.

Eine Technik zum Vermindern der negativen Offset-Spannung ist diejenige, einen Schalter-Kondensator-Schaltkreis mit komplementären MOS-Transistoren zu verwenden. Fig. 3 zeigt ein Schema, welches einen gewöhnlichen Schalter-Kondensator- Schaltkreis 70 illustriert, der komplementäre MOS-Transisto ren verwendet.

Wie in Fig. 3 gezeigt, enthält der Schaltkreis 70 den Tran sistor 10 und den Kondensator 52 aus den Fig. 2A und 2B sowie einen PMOS-Transistor 72. Wie ersichtlich, weist der PMOS-Transistor 72 eine Source 74 auf, die an den Drain 16 des Transistors 10 angeschlossen ist, eine Drain 76, die an die Source 14 des Transistors 10 angeschlossen ist und ein Gate 78, das zum Empfang eines invertierten Taktgeber-Si gnals /CLK geschaltet ist.

Wenn das Taktgeber-Signal CLK beim Betrieb im Zustand "high" und das invertierte Taktgeber-Signal /CLK im Zustand "low" ist, so sind beide Transistoren 10 und 72 im eingeschalteten Zustand. Nachdem die Transistoren 10 und 72 ausschalten, be wirkt die kapazitive Kopplung des NMOS-Transistors 10, daß sich eine geringe negative Ladung an der oberen Platte des Kondensators 52 ansammelt, während der PMOS-Transistor 72 bewirkt, daß sich eine geringe positive Ladung an der oberen Platte des Kondensators 52 ansammelt.

Im Ergebnis wird die auf die obere Platte des Kondensators 52 durch den Transistor 10 gebrachte negative Ladung durch die auf die obere Platte des Kondensators 52 durch den Tran sistor 72 eingebrachte positive Ladung theoretisch ausge löscht.

Jedoch gelingt es in der tatsächlichen Praxis mit dem Schaltkreis 70 nicht, die negative Ladung von dem Kondensa tor 52 zu entfernen, da die parasitären Übersprech-Kapazitä ten des NMOS-Transistors 10 typischerweise nicht mit den parasitären Übersprech-Kapazitäten des PMOS-Transistors 72 übereinstimmen.

Zusätzlich sind die Einschaltverzögerungen des NMOS-Transi stors 10 und des PMOS-Transistors 72 nicht identisch. Hier aus folgt, daß die Kanal-Leitfähigkeiten der Transistoren 10 und 72 sich typischerweise nicht während des Einschaltens und des Ausschaltens folgen. Somit besteht eine Aufgabe der Erfindung darin, einen MOS-Schalter zur Verfügung zu stel len, welcher das Übersprechen eines Taktgebers in einem Schalter-Kondensator-Schaltkreis vermindert.

Diese Aufgabe ist durch die unabhängigen Patentansprüche ge löst.

Herkömmliche Schalter-Kondensator-Schaltkreise auf MOS-Basis leiden an der Ansammlung einer geringen positiven Ladung an der Source des MOS-Transistors, welche aufgrund der zwischen Gate und Source des Transistors vorliegenden parasitären Ka pazitäten auftreten, nachdem der Transistor ausgeschaltet wurde.

Diese geringe positive Ladung, welche als Übersprechen des Taktgebers bekannt ist, bewirkt ebenfalls, daß sich eine ge ringe negative Ladung auf dem Kondensator ansammelt, welche wiederum verhindert, daß eine andere Vorrichtung die Span nung, die auf dem Kondensator gespeichert ist, genau aus liest. Bei der Erfindung ist das Übersprechen des Taktgebers durch das Verwenden von Transistoren mit geteiltem Gate so wie durch das kontinuierliche Anlegen einer Vorspannung an einem der Gates vermindert.

Ein in einem Halbleitersubstrat gebildeter Schalter-Konden sator-Schaltkreis gemäß der Erfindung enthält einen Transi stor, welcher in dem Substrat mit Abstand gebildete Source- und Drain-Gebiete aufweist, sowie ein Kanalgebiet, welches zwischen den Source- und Drain-Gebieten gebildet ist. Das Kanalgebiet weist wiederum einen ersten, einen zweiten und einen dritten Abschnitt auf.

Der Transistor des Schaltkreises enthält ebenfalls eine Schicht aus einem ersten dielektrischen Material, das über dem Kanalgebiet gebildet ist, ein erstes Gate, das auf der Schicht aus dem ersten dielektrischen Material über dem er sten Abschnitt des Kanalgebietes gebildet ist, sowie eine Schicht aus einem zweiten dielektrischen Material, die über dem ersten Gate gebildet ist. Weiterhin ist ein zweites Gate auf den Schichten aus dem ersten und dem zweiten dielektri schen Material über dem zweiten und dem dritten Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate gebil det.

Zusätzlich zu dem Transistor enthält der Schalter-Kondensa tor-Schaltkreis ebenfalls einen Kondensator, der an das Source-Gebiet und an Erde oder an das Source-Gebiet und ei nen anderen Netzknoten angeschlossen ist.

Das zweite Gate wird beim Betrieb kontinuierlich mit einer Vorspannung versorgt, während ein Steuer-Signal an das erste Gate angelegt wird, wo das Steuer-Signal den Transistor ein- und ausschaltet.

Die Erfindung ist im folgenden anhand von Zeichnungen am Stand der Technik und an Ausführungsbeispielen und weiteren Einzelheiten näher erläutert.

Fig. 1A ist eine Schnittzeichnung, die einen gewöhnlichen NMOS-Transistor 10 veranschaulicht.

Fig. 1B ist ein Schema, welches den Transistor 10 aus Fig. 1A veranschaulicht.

Fig. 2A ist eine Schnittzeichnung, die einen gewöhnlichen Schalter-Kondensator-Schaltkreis 50 veranschau licht.

Fig. 2B ist ein Schema, welches den Schalter-Kondensator-Schalt kreis 50 aus Fig. 2A veranschaulicht.

Fig. 3 ist ein Schema, welches einen gewöhnlichen Schal ter-Kondensator-Schaltkreis veranschaulicht, der komplementäre MOS-Transistoren verwendet.

Fig. 4A ist eine Schnittzeichnung, die einen Schalter-Kon densator-Schaltkreis 100 gemäß der Erfindung ver anschaulicht.

Fig. 4B ist ein Schema, das den Schaltkreis 100 aus Fig. 4A veranschaulicht.

Fig. 5 ist ein Schema, das einen Schalter-Kondensator- Schaltkreis 100 als Teil eines Sample-and-Hold- Schaltkreises 200 gemäß der Erfindung veranschau licht.

Fig. 6 ist ein Schema, das einen Transistor 110 als Teil eines Integrator-Schaltkreises 300 gemäß der Er findung veranschaulicht.

Fig. 7 ist ein Schema, das einen Schalter-Kondensator- Schaltkreis 400 veranschaulicht, welcher komple mentäre MOS-Transistoren gemäß der Erfindung ver wendet.

Fig. 8A ist eine Schnittzeichnung, die einen Schalter-Kon densator-Schaltkreis 500 gemäß einer anderen Aus führungsform der Erfindung veranschaulicht.

Fig. 8B ist ein Schema, welches den Schaltkreis 500 aus Fig. 8A veranschaulicht.

Fig. 9 ist ein Schema, welches einen Schalter-Kondensa tor-Verstärker-Schaltkreis 600 veranschaulicht, welcher Transistoren 110 und 510 gemäß der Erfin dung verwendet.

Die Fig. 4A-4B zeigen einen Schnitt sowie ein Schema, welche einen Schalter-Kondensator-Schaltkreis 100 gemäß der Erfindung veranschaulichen. Wie unten genauer beschrieben, vermindert der Schaltkreis 100 das Übersprechen des Taktge bers durch die Verwendung eines MOS-Transistors mit geteil tem Gate, wobei eines der Gates kontinuierlich mit einer Gleichspannung vorgespannt wird.

In den Fig. 4A-4B ist gezeigt, daß der Schaltkreis 100 einen Transistor 110 mit geteiltem Gate aufweist, welcher Source- und Drain-Gebiete 114 und 116 vom n+-Typ enthält, die mit Abstand in einem Substrat 112 vom p-Typ gebildet sind, sowie ein Kanalgebiet 118, das zwischen den Source- und Drain-Gebieten 114 und 116 definiert ist. Das Kanalge biet 118 enthält wiederum einen ersten Abschnitt 118A, einen zweiten Abschnitt 118B und einen dritten Abschnitt 118C.

Zusätzlich enthält der Transistor 110 eine untere dielektri sche Schicht 120, die oberhalb des Kanalgebietes 118 gebil det ist, ein erstes Gate 122, das auf der dielektrischen Schicht 120 über dem ersten Abschnitt 118A des Kanalgebietes 118 gebildet ist, sowie eine obere dielektrische Schicht 124, welche auf der Oberseite und den Oberflächen der Sei tenwände des ersten Gate 122 gebildet ist.

Weiterhin ist ein zweites Gate 126 mit einem unteren Niveau 126A, einem oberen Niveau 126B und einem mit dem oberen und dem unteren Niveau 126A und 126B verbundenen Zwischenniveau 126C auf der dielektrischen Schicht 120 und einem Abschnitt der dielektrischen Schicht 124 ausgebildet, so daß die unte re Schicht 126A über dem zweiten Abschnitt 118B des Kanalge bietes 118 gebildet ist, wobei das obere Niveau 126B über dem dritten Abschnitt 118C des Kanalgebietes 118 und einem Abschnitt des Gate 122 gebildet ist.

Wie weiterhin in den Fig. 4A und 4B gezeigt ist, enthält der Schalter-Kondensator-Schaltkreis 100 ebenfalls einen zwischen das Source-Gebiet 114 und Erde geschalteten Konden sator 130.

Da es sich bei dem Transistor 110 um einen Transistor mit geteiltem Gate handelt, beträgt die Kanallänge des Transi stors 110 etwa das Doppelte der Länge des Transistors 10 aus den Fig. 2A-2B. Um zusätzlich die Geschwindigkeit des Transistors 110 aufrecht zu erhalten, muß die Breite so aus gebildet werden, daß sie etwa das Doppelte der Breite des Transistors 10 beträgt. Wenn geringere Geschwindigkeiten ausreichen, so können geringere Breiten verwendet werden.

Das Drain-Gebiet 116 ist im Betrieb zum Empfang eines Ein gangssignals V_IN geschaltet, das erste Gate 122 ist zum Emp fang eines Taktgebersignals CLK geschaltet und an das zweite Gate 126 wird kontinuierlich eine Vorspannung von einer po sitiven Gleichspannungsquelle angelegt, wie zum Beispiel die Versorgungsspannung V_CC, welche wiederum bewirkt, daß die Oberfläche des zweiten und dritten Abschnitts 118B und 118C des Kanalgebietes 118 invertiert wird.

Wie in Fig. 4A gezeigt ist die Oberfläche des zweiten Abschnitts 118B, der sich unter dem unteren Niveau 126A des zweiten Gate 126 befindet, stark invertiert, während die Oberfläche des dritten Abschnittes 118C, die sich unter dem oberen Niveau 126B des zweiten Gate 126 befindet, aufgrund des größeren Trennabstandes zwischen dem oberen Niveau 126B und der Oberfläche des Kanalgebietes 118 schwach invertiert.

Wenn die Spannung des Eingangssignals V_IN größer ist als die Spannung am Source-Gebiet 114 und die Spannung des Taktge bersignals CLK um die Schwellenspannung V_T größer ist als die Spannung am Source-Gebiet 114, so schaltet der Transi stor 110 ein.

Wenn der Transistor 110 einschaltet, so fließt ein Kanal strom I_C vom Drain-Gebiet 116 durch das Source-Gebiet 114 und lädt den Kondensator 130 auf die Spannung des Eingangs signals V_IN auf (vorausgesetzt, daß die Zeit, während der das Taktgebersignal CLK "high" ist, wesentlich größer ist als die Zeitkonstante, die durch den Einschaltwiderstand des Transistors 110 und der Kapazität des Kondensators 130 fest gelegt ist).

Wenn die Spannung zwischen Drain und Source V_DS größer ist als Null und die Spannung zwischen Gate und Source V_GS unter die Schwellenspannung V_T abfällt, so schaltet der Transistor 110 aus. Bei der Erfindung muß die für den Abfall des Takt gebersignals CLK von einem logischen "high" zu einem "low" erforderliche Zeit im Vergleich zu der für das Ausschalten des Transistors 110 erforderlichen Mindestzeit lang sein, welche für einen skalierten CMOS etwa 1 ns beträgt.

Wenn im folgenden die Spannung am ersten Gate 122 abfällt, nachdem der Transistor 110 ausgeschaltet hat, sammelt sich eine sehr geringe positive Ladung an der Oberfläche des dritten Abschnittes 118C des Kanalgebietes 118 aufgrund der Kapazität eines parasitäten Kondensators C_P an, welcher durch das Gate 122, die zweite dielektrische Schicht 124 und den schwach invertierten dritten Abschnitt 118C des Kanalge bietes 118 gebildet wird, während sich eine entsprechende sehr geringe negative Ladung an der oberen Platte des Kon densators 130 ansammelt.

Somit eliminiert der Transistor 110 die Kapazität, die im Zusammenhang mit dem parasitären Gate-Überlappungskondensa tor C₁ aus den Fig. 2A-2B steht, und reduziert die Ka pazität, die mit dem parasitären seitlichen Randfeldkonden sator C₂ aus den Fig. 2A-2B in Zusammenhang steht, da sich die untere Platte des parasitären Kondensators C_P eher in dem schwach invertierten Gebiet des dritten Abschnittes 118C des Kanalgebietes 118 befindet als das Source-Gebiet 14, wie es beim parasitären seitlichen Randfeldkondensator C₂ aus den Fig. 2A-2B der Fall ist.

Das verminderte Übersprechen des Taktgebers, welches durch den Transistor 110 ermöglicht wird, kann in einer Vielzahl von Schaltkreisen Verwendung finden. Fig. 5 zeigt ein Sche ma, welches den Transistor 110 als Teil eines Sample-and-Hold-Schalt kreises 200 gemäß der vorliegenden Erfindung ver anschaulicht.

Wie in Fig. 5 gezeigt enthält der Schaltkreis 200 den Tran sistor 110 und den Kondensator 130 aus den Fig. 4A und 4B sowie einen Operationsverstärker 210, dessen positiver Ein gang an das Source-Gebiet 114 und dessen negativer Eingang an den Ausgang des Verstärkers 210 angeschlossen ist.

Weiterhin sind Schalter-Kondensator-Schaltkreise nicht auf Anwendungen beschränkt, bei denen der Kondensator geerdet ist. Fig. 6 zeigt ein Schema, welches einen Transistor 110 als Teil eines Integrator-Schaltkreises 300 gemäß der Erfin dung zeigt.

Wie in Fig. 6 gezeigt, enthält der Schaltkreis 300 den Tran sistor 110 aus den Fig. 4A und 4B, einen Operationsver stärker 310, dessen positiver Eingang geerdet und dessen negativer Eingang mit dem Source-Gebiet 114 verbunden ist, sowie einen Kondensator 320, der zwischen den negativen Ein gang und den Ausgang des Verstärkers 310 geschaltet ist. Weiterhin wird der Drain 116 besser an eine Stromquelle I_IN als an eine Spannungsquelle V_IN angeschlossen.

Weiterhin kann, wie bei dem Schaltkreis 70 aus Fig. 3, der Schaltkreis 100 derart ausgebildet sein, daß er komplementä re MOS-Transistoren aufweist. In Fig. 7 ist ein Schema dar gestellt, welches einen Schalter-Kondensator-Schaltkreis 400 veranschaulicht, welcher komplementäre MOS-Transistoren ge mäß der Erfindung verwendet.

Wie in Fig. 7 gezeigt, enthält der Schaltkreis 400 den Tran sistor 110 und den Kondensator 130 aus den Fig. 4A und 4B sowie einen PMOS-Transistor 410 mit geteiltem Gate. Wie zu sehen ist enthält der PMOS-Transistor 410 eine Source 412, die an den Drain 116 des Transistors 110 angeschlossen ist, einen Drain 414, der an die Source 114 des Transistors 10 angeschlossen ist, ein erstes Gate 416, welches für den Emp fang eines invertierten Taktgebersignals /CLK verschaltet ist, sowie ein zweites Gate 418, das geerdet oder einer ne gativen Spannung verbunden ist.

Die Fig. 8A-8B zeigen einen Schnitt und ein Schema, welche einen Schalter-Kondensator-Schaltkreis 500 gemäß ei ner alternativen Ausführungsform der Erfindung veranschauli chen.

Wie in den Fig. 8A-8B gezeigt, enthält der Schaltkreis 500 einen Transistor 510 mit doppelt geteiltem Gate und ein Paar abgeglichener Kondensatoren 520 und 530. Der Transistor 510 unterscheidet sich vom Transistor 110 darin, daß der Transistor 510 ein Kanalgebiet 118 enthält, welches zusätz lich zum ersten, zweiten und dritten Abschnitt 118A, 118B und 118C weiterhin einen vierten Abschnitt 118D und einen fünften Abschnitt 118E enthält.

Weiterhin enthält der Transistor 510 ein drittes Gate 540, das ein unteres Niveau 540A, ein oberes Niveau 540B sowie ein an das untere und das obere Niveau 540A und 540B ange schlossenes Zwischenniveau 540C. Das dritte Gate 540 ist auf der dielektrischen Schicht 120 und einem Abschnitt der die lektrischen Schicht 124 ausgebildet, so daß die untere Schicht 540A über dem vierten Abschnitt 118D des Kanalgebie tes 118 ausgebildet ist, wobei das obere Niveau 540B über dem fünften Abschnitt 118E des Kanalgebietes 118 und einem Abschnitt von Gate 122 ausgebildet ist. Weiterhin ist die obere Platte des Kondensators 520 an das Source-Gebiet 114 angeschlossen, während die obere Platte des Kondensators 530 an das Drain-Gebiet 116 angeschlossen ist.

Das erste Gate 122 ist beim Betrieb so verschaltet, daß es ein Taktgebersignal CLK empfängt, wobei das zweite Gate 126 und das dritte Gate 540 kontinuierlich mit einer Vorspannung von einer positiven Gleichspannungsquelle V_CC versorgt wer den. Die positiven Vorspannungen, die an das zweite und das dritte Gate 126 und 540 angelegt werden, bewirken, daß die Oberflächen des zweiten, dritten, vierten und fünften Ab schnittes 118B, 118C, 118D und 118E des Kanalgebietes 118 invertiert werden.

Wie in Fig. 8A gezeigt, sind die Oberflächen des zweiten und des vierten Abschnittes 118B und 118D stark invertiert, wäh rend die Oberflächen des dritten und fünften Abschnittes 118C und 118E aufgrund der größeren Trennabstände zwischen den oberen Niveaus 126B und 540B und der Oberfläche des Ka nalgebietes 118 schwach invertiert sind.

Wenn die Spannung am Kondensator 530 größer ist als die Spannung am Source-Gebiet 114 und die Spannung des Taktge bersignals CLK um die Schwellenspannung VT größer ist als die Spannung am Source-Gebiet 114, so schaltet der Transi stor 510 ein.

Wenn der Transistor 510 einschaltet, fließt ein Kanalstrom I_C vom Drain-Gebiet 116 durch das Source-Gebiet 114 und lädt den Kondensator 520 auf die Hälfte der Spannung des Konden sators 530 auf (vorausgesetzt, daß die Zeit, während der das Taktgebersignal CLK im Zustand "high" ist, wesentlich größer ist, als die Zeitkonstante, die vom Einschaltwiderstand des Transistors 510 und der Kapazität des Kondensators 520 fest gelegt ist).

Wenn die Spannung des Taktgebersignals CLK um die Schwellen spannung V_T geringer ist als die Spannung am Source-Gebiet 114, so schaltet der Transistor 510 aus. Bei der Erfindung muß die Zeit, die erforderlich ist, daß das Taktgebersignal CLK von einem logischen "high" auf ein "low" abfällt, im Vergleich zur Mindestzeit, die zum Ausschalten des Transi stors 510 benötigt wird und im Falle eines skalierten CMOS etwa 1 ns beträgt, lang sein.

Wenn im weiteren Verlauf die Spannung am ersten Gate 122 ab fällt, nachdem der Transistor 510 ausgeschaltet hat, sammelt sich eine sehr geringe positive Ladung an der Oberfläche des dritten Abschnittes 118C des Kanalgebietes 118 an sowie an der Oberfläche des fünften Abschnittes 118E, aufgrund der Kapazität der parasitären Kondensatoren C_P1 und C_P2, die vom Gate 122, der zweiten dielektrischen Schicht 124 und den schwach invertierten dritten und fünften Abschnitten 118C und 118E des Kanalgebietes 118 gebildet sind. Gleichzeitig sammelt sich eine entsprechende sehr geringe negative Ladung an den oberen Platten der Kondensatoren 520 und 530 an.

Somit eliminiert der Transistor 510 die Kapazitäten, die mit den Gate-Überlappungen von Source und Drain verbunden sind, und vermindert die Kapazitäten, die mit den seitlichen Rand feldern von Source und Drain in Verbindung stehen, da die unteren Platten der parasitären Kondensatoren C_P1 und C_P2 in den schwach invertierten dritten und fünften Abschnitten 118C und 118E des Kanalgebietes 118 lokalisiert sind.

Das verminderte Übersprechen des Taktgebers, welches auf grund Transistoren 110 und 510 zustande kommt, kann im Zu sammenhang mit einer Vielzahl von Schaltkreisen Verwendung finden. Fig. 9 zeigt ein Schema, welches einen Schalter-Kon densator-Verstärker-Schaltkreis 600 veranschaulicht, der die Transistoren 110 und 510 gemäß der Erfindung verwendet.

Wie in Fig. 9 gezeigt, enthält der Schaltkreis 600 einen er sten Transistor 110A mit geteiltem Gate, der zwischen Erde und den Eingangsnetzknoten N_IN geschaltet ist, sowie einen zweiten Transistor 110B mit geteiltem Gate, der zwischen Erde und einen Zwischennetzknoten N_M geschaltet ist.

Zusätzlich enthält der Schaltkreis 600 einen ersten Konden sator C1, der zwischen den Eingangsnetzknoten N_IN und den Zwischennetzknoten N_M geschaltet ist, sowie einen zweiten Kondensator C2, der kleiner ist als der Kondensator C1 und zwischen den Zwischennetzknoten N_M und einen Ausgangsnetz knoten N_OUT geschaltet ist.

Weiterhin enthält der Schaltkreis 600 zusätzlich einen Tran sistor 510A mit doppelt geteiltem Gate, der zwischen den Zwischennetzknoten N_M und den Ausgangsnetzknoten N_OUT geschal tet ist, sowie einen Operationsverstärker 610, dessen nega tiver Eingang an den Zwischennetzknoten N_M angeschlossen ist, wobei ein Ausgang an den Ausgangsnetzknoten N_OUT und ein positiver Eingang an Erde angeschlossen ist.

Wenn der Transistor 110A beim Betrieb ausschaltet, schalten die Transistoren 110B und 510A ein. Unter diesen Umständen werden der Zwischen- und der Ausgangsnetzknoten N_M und N_OUT auf Erdpotential gebracht, was wiederum das Anlegen einer Eingangsspannung V_IN über den Kondensator C1 bewirkt.

Als nächstes werden die Transistoren 110B und 510A ausge schaltet, woraufhin der Transistor 110A einschaltet. Unter diesen Umständen versucht die Spannung am Zwischennetzknoten N_M den Wert -V_IN anzunehmen. Dies bewirkt, daß der Ausgang des Operationsverstärkers 610 den Zustand "high" annimmt, was wiederum das Anlegen der Spannung V_IN über den Kondensa tor C2 bewirkt. Im Ergebnis ist die Ausgangsspannung V_OUT am Ausgangsnetzknoten N_OUT durch die Gleichung V_OUT = V_IN (C1/C2) definiert.

Die in der vorstehenden Beschreibung, in der Zeichnung sowie in den Ansprüchen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirklichung der Erfindung wesentlich sein.

Claims

1. Schalter-Kondensator-Schaltkreis, welcher in einem Halb leitersubstrat gebildet ist, wobei der Kondensator folgendes aufweist:
einen Transistor mit:
Source- und Drain-Gebieten, die mit Abstand in dem Substrat gebildet sind,
einem Kanalgebiet, welches zwischen den Source- und Drain-Gebieten definiert ist, wobei das Kanalgebiet einen ersten, einen zweiten und einen dritten Abschnitt aufweist,
einer Schicht eines ersten dielektrischen Materials, welche über dem Kanalgebiet gebildet ist,
einem ersten Gate, welches auf der Schicht aus dem dielektrischen Material über dem ersten Abschnitt des Kanal gebietes gebildet ist,
einer Schicht eines zweiten dielektrischen Materi als, welche über dem ersten Gate gebildet ist,
einem zweiten Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material über dem zweiten und dem dritten Abschnitt des Kanalgebietes und ei nem Abschnitt des ersten Gate gebildet ist; und
einen Kondensator, welcher an das Source-Gebiet an geschlossen ist.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator zwischen Source-Gebiet und Erde geschaltet ist.

3. Schaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß er weiterhin einen Operations verstärker mit einem positiven an das Source-Gebiet ange schlossenen Eingang und einem negativen an den Ausgang des Verstärkers angeschlossenen Eingang aufweist.

4. Schaltkreis nach einem der vorangehenden Ansprüche, da durch gekennzeichnet, daß er weiterhin einen Operationsverstärker mit einem negativen an das Source-Ge biet angeschlossenen Eingang, einem positiven an Erde ange schlossenen Eingang und einem an den Kondensator angeschlos senen Ausgang aufweist.

5. Schalter-Kondensator-Schaltkreis nach einem der vorange henden Ansprüche, dadurch gekennzeichnet, daß das Kanalgebiet des Transistors einen vierten und einen fünften Abschnitt aufweist, wobei der Transistor ein drittes Gate aufweist, welches auf den Schichten aus dem ersten und zweiten dielektrischen Material über dem vierten und dem fünften Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate gebildet ist.

6. Schalter-Kondensator-Schaltkreis nach einem der vorange henden Ansprüche, dadurch gekennzeichnet, daß er weiterhin einen an das Drain-Gebiet angeschlossenen Kon densator aufweist.

7. Transistor, welcher in einem Substrat ausgebildet ist und folgendes aufweist:
Source- und Drain-Gebiete, die mit Abstand in dem Sub strat gebildet sind;
ein Kanalgebiet, welches zwischen den Source- und Drain-Gebieten definiert ist, wobei das Kanalgebiet einen ersten, einen zweiten, einen dritten, einen vierten und ei nen fünften Abschnitt aufweist;
eine Schicht aus einem ersten dielektrischen Material, welches über dem Kanalgebiet gebildet ist;
ein erstes Gate, welches auf der Schicht aus dem ersten dielektrischen Material über dem ersten Abschnitt des Kanal gebietes gebildet ist;
eine Schicht eines zweiten dielektrischen Materials, welches über dem ersten Gate gebildet ist;
ein zweites Gate, welches auf den Schichten aus dem er sten und dem zweiten dielektrischen Material über dem zwei ten und dem dritten Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate gebildet ist; und
ein drittes Gate, welches auf den Schichten aus dem er sten und dem zweiten dielektrischen Material über dem vier ten und dem fünften Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate gebildet ist.

8. Schalter-Kondensator-Schaltkreis, welcher in einem Halb leitersubstrat gebildet ist, wobei der Kondensator folgendes aufweist:
einen ersten Transistor, der an einem Eingangsnetzknoten angeschlossen ist, wobei der erste Transistor folgendes auf weist:
Source- und Drain-Gebiete, die mit Abstand in dem Substrat gebildet sind,
ein Kanalgebiet, welches zwischen den Source- und Drain-Gebieten definiert ist, wobei das Kanalgebiet einen ersten, einen zweiten und einen dritten Abschnitt aufweist,
eine Schicht eines ersten dielektrischen Materials, welches über dem Kanalgebiet ausgebildet ist,
ein erstes Gate, welches auf der Schicht aus erstem dielektrischen Material über dem ersten Abschnitt des Kanal gebietes gebildet ist,
eine Schicht eines zweiten dielektrischen Materials, welches über dem ersten Gate ausgebildet ist, und
ein zweites Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material über dem zweiten und dem dritten Abschnitt des Kanalgebietes und ei nem Abschnitt des ersten Gate ausgebildet ist;
einen zweiten Transistor, welcher an einen Zwischennetz knoten angeschlossen ist, wobei der zweite Transistor fol gendes aufweist:
Source- und Drain-Gebiete, die mit Abstand in dem Substrat gebildet sind,
ein Kanalgebiet, welches zwischen den Source- und Drain-Gebieten des zweiten Transistors definiert ist, wobei das Kanalgebiet des zweiten Transistors einen ersten, einen zweiten und einen dritten Abschnitt aufweist,
eine Schicht eines ersten dielektrischen Materials, welche über dem Kanalgebiet des zweiten Transistors gebildet ist,
ein erstes Gate, welches auf der Schicht aus dem ersten dielektrischen Material des zweiten Transistors über dem ersten Abschnitt des Kanalgebietes gebildet ist,
eine Schicht eines zweiten dielektrischen Materials, welche über dem ersten Gate des zweiten Transistors gebildet ist, und
ein zweites Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material des zweiten Transistors über dem zweiten und dritten Abschnitt des Ka nalgebietes und einem Abschnitt des ersten Gate gebildet ist;
einen ersten Kondensator, der zwischen den Eingangs- und Zwischennetzknoten geschaltet ist;
einen dritten Transistor, der an einen Ausgangsnetzkno ten und den Zwischennetzknoten angeschlossen ist, wobei der dritte Transistor folgendes aufweist:
Source- und Drain-Gebiete, die in dem Substrat mit Abstand gebildet sind;
ein Kanalgebiet, welches zwischen den Source- und Drain-Gebieten des dritten Transistors definiert ist, wobei das Kanalgebiet einen ersten, einen zweiten, einen dritten, einen vierten und einen fünften Abschnitt aufweist;
eine Schicht eines ersten dielektrischen Materials, welche über dem Kanalgebiet des dritten Transistors ausge bildet ist;
ein erstes Gate, welches auf der Schicht aus dem ersten dielektrischen Material des dritten Transistors über dem ersten Abschnitt des Kanalgebietes ausgebildet ist;
eine Schicht eines zweiten dielektrischen Materials, welche über dem ersten Gate des dritten Transistors ausge bildet ist;
ein zweites Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material des dritten Transistors über dem zweiten und dem dritten Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate gebildet ist; und
ein drittes Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material des dritten Transistors über dem vierten und dem fünften Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate ausgebil det ist;
einen zweiten Kondensator, der zwischen dem Zwischen- und Ausgangsnetzknoten geschaltet ist; und
einen Operationsverstärker mit einem negativen an den Zwischennetzknoten angeschlossenen Eingang und einem an den Ausgangsnetzknoten angeschlossenen Ausgang.

9. Ein Schalter-Kondensator-Schaltkreis, der in einem Halb leitersubstrat gebildet ist, wobei der Kondensator folgendes aufweist:
einen NMOS-Transistor mit:
Source- und Drain-Gebieten, die mit Abstand in dem Substrat gebildet sind,
einem Kanalgebiet, welches zwischen den Source- und Drain-Gebieten definiert ist, wobei das Kanalgebiet einen ersten, einen zweiten und einen dritten Abschnitt aufweist;
einer Schicht aus einem ersten dielektrischen Mate rial, welche über dem Kanalgebiet ausgebildet ist;
einem ersten Gate, welches auf der Schicht aus dem ersten dielektrischen Material über dem ersten Abschnitt des Kanalgebietes ausgebildet ist,
einer Schicht aus einem zweiten dielektrischen Mate rial, welche über dem ersten Gate ausgebildet ist, und
einem zweiten Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material über dem zweiten und dem dritten Abschnitt des Kanalgebietes und ei nem Abschnitt des ersten Gate ausgebildet ist; und
einen PMOS-Transistor mit:
Source- und Drain-Gebieten, die mit Abstand in dem Substrat gebildet sind, wobei das Source-Gebiet des PMOS-Tran sistors an das Drain-Gebiet des NMOS-Transistors ange schlossen ist und das Drain-Gebiet des PMOS-Transistors an das Source-Gebiet des NMOS-Transistors angeschlossen ist,
einem Kanalgebiet, welches zwischen den Source- und Drain-Gebieten des PMOS-Transistors definiert ist, wobei das Kanalgebiet des PMOS-Transistors einen ersten, einen zweiten und einen dritten Abschnitt aufweist,
einer Schicht aus einem ersten dielektrischen Mate rial, welche über dem Kanalgebiet des PMOS-Transistors ge bildet ist,
einem ersten Gate, welches auf der Schicht aus dem ersten dielektrischen Material des PMOS-Transistors über dem ersten Abschnitt des Kanalgebietes ausgebildet ist,
einer Schicht aus einem zweiten dielektrischen Mate rial, welche über dem ersten Gate des PMOS-Transistors ge bildet ist, und
einem zweiten Gate, welches auf den Schichten aus dem ersten und dem zweiten dielektrischen Material des PMOS-Transistors über dem zweiten und dem dritten Abschnitt des Kanalgebietes und einem Abschnitt des ersten Gate ausgebil det ist.

10. Schaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß er weiterhin einen Kondensator auf weist, der an das Source-Gebiet des NMOS-Transistors und an Erde angeschlossen ist.

11. Schaltkreis nach Anspruch 9 oder 10, dadurch ge kennzeichnet, daß er weiterhin folgendes auf weist:
einen Operationsverstärker mit einem negativen an das Source-Gebiet des NMOS-Transistors angeschlossenen Eingang und einem positiven geerdeten Eingang; und
einen Kondensator, der an den negativen Eingang und ei nen Ausgang des Verstärkers angeschlossen ist.

12. Verfahren zum Betreiben eines Schaltkreises mit einem Transistor, der eine erste und eine zweite Anschlußstelle sowie ein erstes und ein zweites Gate aufweist, wobei das Verfahren die folgenden Schritte enthält:
kontinuierliches Vorspannen des zweiten Gate und
Anlegen eines Steuer-Signals an das erste Gate, wobei das Steuer-Signal den Transistor ein- und ausschaltet.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Anschlußstelle zum Empfang eines Eingangssignals verschaltet ist und der Schaltkreis weiterhin einen zwischen die zweite Anschlußstelle und Erde geschalteten Kondensator aufweist.

14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß der Transistor weiterhin ein Kanalge biet mit einem ersten Abschnitt, einem zweiten Abschnitt und einem dritten Abschnitt aufweist und das erste Gate über dem ersten Abschnitt, das zweite Gate über dem zweiten und dem dritten Abschnitt sowie einem Abschnitt des ersten Gate ge bildet ist.

15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß das zweite Gate ein unteres Niveau, ein oberes Niveau und ein an das untere und das obe re Niveau angeschlossenes Zwischenniveau aufweist.

16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß der Transistor weiterhin ein Kanalgebiet mit einem ersten Abschnitt, einem zweiten Abschnitt und einem dritten Abschnitt enthält, wobei das erste Gate über dem ersten Abschnitt, das untere Niveau des zweiten Gate über dem zweiten Abschnitt und das obere Niveau des zweiten Gate über dem dritten Abschnitt und einem Ab schnitt des ersten Gate gebildet ist.

17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß an das zweite Gate eine positive Vorspannung angelegt ist.

18. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß an das zweite Gate eine negative Vorspannung angelegt ist.

19. Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, daß an das zweite Gate eine Versorgungsspannung als Vorspannung angelegt ist.