TWI512977B - 具有浮置多矽晶之雙擴散汲極金屬氧化物半導體裝置及其製造方法 - Google Patents

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具有浮置多矽晶之雙擴散汲極金屬氧化物半導體裝置及其製造方法
本發明是有關於一種金屬氧化物半導體裝置，且特別是有關於一種具有浮置多矽晶之雙擴散汲極金屬氧化物半導體裝置及其製造方法。
當做為功率積體電路之元件之用時，金屬氧化物半導體(metal-oxide-semiconductor,MOS)裝置必須能夠維持高操作電壓。為了達到此目的，習知之金屬氧化物半導體裝置之閘極與汲極必須相隔足夠之距離，然而卻造成金屬氧化物半導體裝置之尺寸無法更進一步縮小。以下將敘述此問題。
第1A圖及第1B圖繪示習知金屬氧化物半導體裝置之剖面示意圖。請參照第1A圖，金屬氧化物半導體裝置1-1可包括P型基板10、位於基板10之上之數個第一隔離結構13、位於基板10中之N型井區11及P型井區12、位於N型井區11中之高壓P-型(high-voltage“p”minus,HVPM)區17-1、一對P+型區18-1、位於P型井區12中之高壓N-型(high-voltage“n”minus,HVNM)區17-2，以及一對N+型區18-2。其中一個P+型區18-1係位於高壓P-型區中，而另一個P+型區18-1係位於N型井區11中。其中一個N+型區18-2係位於高壓N-型區17-2中，而另一個N+型區18-2位於P型井區12中。此外，金屬氧化物半導體裝置1-1包括位於基板11上之圖案化之介電層，以及位於圖案化介電層上之圖案化導電層。圖案化之介電層 包括第一部分14-1及第二部分14-2，且圖案化導電層包括第一部份15-1及第二部分15-2。數個第二隔離結構16可沿著圖案化介電層與圖案化導電層之側壁而形成。
金屬氧化物半導體裝置1-1可做為電源控管積體電路(power management integrated circuit,PMIC)，並於例如是12伏特之相對高電壓下操作。在某些應用中，閘極與汲極間之距離W0 可為1.2微米(μm)或更高，方能維持如此高之電壓。此處之閘極可例如是圖案化導電層之第一部分15-1，且汲極可例如是位於高壓P-型區17-1中之P+型區18-1。此外，當操作電壓越高時，距離W0 越大。舉例來說，當金屬氧化物半導體裝置1-1之操作電壓為16伏特時，距離W0 可增加為1.5μm。當金屬氧化物半導體裝置1-1在更高之電壓下操作時，例如是800伏特，距離W0 可增加為80μm。
請參照第1B圖，金屬氧化物半導體裝置1-2可與參照第1A圖所述之金屬氧化物半導體裝置1-1相似。兩者，不同之處在於金屬氧化物半導體裝置1-2包括一對高壓P-型區17-1及19-1與一對高壓N-型區17-2與19-2。金屬氧化物半導體裝置1-2與金屬氧化物半導體裝置1-1具有相同之問題，其尺寸無法進一步縮小。
因此，在不顯著地增加閘極與汲極間之距離的情況下製造出可維持高操作電壓之金屬氧化物半導體裝置係極為重要的。
本發明之實施例係提供一種金屬氧化物半導體裝 置。此裝置包括一擴散區位於一基板中、圖案化第一介電層、圖案化第一導電層、圖案化第二介電層以及圖案化第二導電層。擴散區包括具一第二摻雜物型之一第一部份和具一第一摻雜物型之一第二部份。圖案化第一介電層包括位於擴散區之第一部份上之第一介電部分，及位於擴散區之第二部份上之第二介電部分。圖案化第一導電層包括位於第一介電部分上之第一導電部分，及位於第二介電部分上之第二導電部分。圖案化第二介電層包括第三介電部分及第四介電部分。第三介電部分係於第一導電部分上延伸，並沿著第一導電部分之側壁延伸至基板。第四介電部分係於第二導電部分上延伸，並沿著第二導電部分之側壁延伸至基板。圖案化第二導電層係位於圖案化第二介電層上，且圖案化第二導電層包括第三導電部分及第四導電部分。第三導電部分係位於第三介電部分上，且第四導電部分係位於第四介電部分上。
本發明之實施例所提供之金屬氧化物半導體裝置可包括一擴散區位於一基板中、圖案化第一介電層、圖案化第一導電層、圖案化第二介電層以及圖案化第二導電層。擴散區包括具一第二摻雜物型之一第一部份和具一第一摻雜物型之一第二部份。圖案化第一介電層包括位於擴散區之第一部分上之第一介電部分。圖案化第一導電層係位於圖案化第一介電層上，且圖案化第一導電層包括位於第一介電部分上之第一導電部分。圖案化第二介電層包括第二介電部分，且第二介電部分係於第一導電部分之上表面延伸，並沿著第一導電部分之側壁而延伸至基板。圖案化 第二導電層係位於第二介電層上並包括位於第二介電部分上之第二導電部分。
本發明之實施例所提供之金屬氧化物半導體裝置可包括一擴散區位於一基板中、圖案化第一介電層、圖案化第一導電層和圖案化第二導電層。擴散區包括具一第二摻雜物型之一第一部份和具一第一摻雜物型之一第二部份。圖案化第一介電層包括位於擴散區之第一部分上之第一介電部分。圖案化第一導電層係位於圖案化第一介電層上，並包括第二介電部分及第三介電部分。第二介電部分係於第一導電部分上延伸，並沿著第一導電部分之第一側壁延伸至基板。第三介電部分係於第一導電部分上延伸並沿著第一導電部分之第二側壁延伸至基板。第二及第三介電部分係於第一導電部分上彼此分離。圖案化第二導電層係為於圖案化第二介電層上並包括第二導電部分及第三導電部分。第二導電部分係位於第二介電部分上，且第三導電部分係位於第三介電部分上。
本發明之部分之其他特徵及優點將於下文中敘述，其他部分則可由敘述中顯而易見地看出，或藉由實施本發明得知。由申請專利範圍中指出之元件及其組合中可明白並得知本發明之特徵及優點。
可了解的是，以上之一般敘述及後述之詳細內容係為範例且僅用以解釋本發明，本發明之範圍並不以此為限。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
以下係參照所附圖式詳細說明本發明。當情況許可時，相同的標號係用以標示圖式中相同或相似之部分。需注意的是，圖式係為簡化之形式而非精確的尺寸。
第2A圖至第2D圖繪示依照本發明之一實施例之雙擴散汲極(double diffused drain,DDD)金屬氧化物半導體裝置之製造方法之剖面示意圖。請參照第2A圖，提供一基板20。數個隔離結構23可形成於基板20上。在一實施例中，隔離結構23可包括矽氧化物，例如是二氧化矽，但並不以此為限。此外，隔離結構23可包括場氧化層(field oxide,FOX)結構，且場氧化層結構可藉由氧化製程而形成於基板20上。或者，隔離結構23可包括淺溝槽隔離(shallow trench isolation,STI)結構，且淺溝槽隔離結構可藉由於氧化製程之前進行微影製程及蝕刻製程而形成。
接著，第一摻雜物可被佈植於基板20中，第一摻雜物例如是濃度約為1012 cm-3 之N型摻雜物(在實施例中，基板20之前先被摻雜一第二摻雜物，例如是P型摻雜物)。被佈植之第一摻雜物可擴散至一所需深度，形成擴散區之第一部份，也就是基板20中之N型井區21。同樣地，濃度約為1012 cm-3 之第二摻雜物可被佈植於基板20中。被佈植之第二摻雜物可擴散而形成擴散區之第二部份，也就是基板20中之P型井區22。
然後，第一介電層(未繪示於圖中)可藉由沈積製程而形成於基板20上。之後，第一導電層(未繪示於圖中)可藉由另一氧化製程(oxidation process)而形成於第一介電 層上。接著，圖案化第一導電層25可藉由蝕刻製程而形成，並於之後使用圖案化第一導電層25為遮罩而形成圖案化第一介電層24。在本發明之一實施例中，圖案化第一介電層24可包括矽氧化物，例如是二氧化矽。此外，圖案化第一導電層25可包括堆疊結構，且矽化鎢係堆疊於多矽晶(poly-silicon)層上。圖案化第一導電層25可包括位於N型井區21上之第一部分25-1及位於P型井區22上之第二部分25-2。圖案化第一介電層24可包括位於N型井區21上之第一部分24-1及位於P型井區22上之第二部分24-2。
請參照第2B圖，第二介電層34可藉由沈積製程而形成於圖案化第一導電層25及基板20上。在一實施例中，第二介電層34可包括高溫氧化物(high temperature oxide,HTO)。另一實施例中，第二介電層34可包括矽氧化物或氮化矽。接著，第二導電層35可藉由沈積製程而形成於第二介電層34上。第二導電層35可包括多矽晶。
請參照第2C圖，可蝕刻第二導電層35以形成圖案化第二導電層350。第二導電層350可包括第一部分35-1及第二部分35-2。接著，可使用圖案化第二導電層350為遮罩而蝕刻第二介電層34，以形成圖案化第二介電層340。圖案化第二介電層340包括第一部分34-1及第二部分34-2。圖案化第二介電層340之第一部分34-1可於圖案化第一導電層25之第一部分25-1上延伸，覆蓋第一部分25-1之上表面251T之一部份，並沿著圖案化第一導電層25之第一部分25-1之側壁251R延伸至基板20上。此外，圖 案化第二導電層350之第一部分35-1可沈積於圖案化第二介電層340之第一部分34-1上。
同樣地，圖案化第二介電層340之第二部分34-2可於圖案化第一導電層25之第二部分25-2上延伸，覆蓋第二部分25-2之上表面252T，並沿著圖案化第一導電層25之第二部分25-2之側壁252R延伸至基板20上。此外，圖案化第二導電層350之第二部分35-2可位於圖案化第二導電層340之第二部分34-2上。
請參照第2D圖，例如是間隔物26之隔離結構可藉由沈積製程而形成。具體地來說，某些間隔物26可朝向基板20並分別沿著第一部分35-1及第二部分35-2之側壁351R及352R而形成，且其他的間隔物26可朝向基板20並分別沿著第一部分25-1及第二部分25-2之側壁251L及252L而形成。舉例來說，第二隔離結構26可包括四乙氧基矽烷(tetraethyl orthosilicate,TEOS)。
之後，濃度約為1012 to 1013 cm-3 之第一摻雜物可藉由植入製程而被佈植於部分之N型井21，而形成可做為高壓-P型區之第一佈植區27-1。一實施例中，第一佈植區27-1之深度係介於0.4至0.6μm，並可與圖案化第二介電層340之第一部份34-1及圖案化第二導電層350之第一部分35-1重疊。
同樣地，濃度約介於1012 至1013 cm-3 之第一摻雜物可藉由植入製程而被佈植於部份之P型區22，以形成第二佈植區27-2。第二佈植區27-2可做為高壓N-型區。一實施例中，第二佈植區27-2之深度可約介於0.4至0.6μm， 並可與圖案化第二介電層340之第二部分34-2及圖案化第二導電層350之第二部分35-2重疊。
之後，可藉由植入製程而形成一對第三佈植區28-1，其中一個第三佈植區28-1係位於第一佈植區27-1中，而另一個第三佈植區28-1係位於N型井21中。一實施例中，此兩個第三佈植區28-1之濃度約介於1015 至1016 cm-3 ，且其深度約為0.2μm。同樣地，可形成兩個第四佈植區28-2，其中一個第四佈植區28-2係形成於第二佈植區27-2中，而另一個第四佈植區28-2係形成於P型井22中。此兩個第四佈植區28-2之濃度約介於1015 至1016 cm-3 ，且其深度約為0.2μm。
然後，具有約為1013 cm-3 之第一濃度之第一摻雜物可被摻雜於圖案化第二導電層350之第一部分35-1及第二部分35-2中，以形成具有非對稱結構之雙擴散汲極金屬氧化物半導體裝置2-1。
第3A圖繪示依照本發明之一實施例之雙擴散汲極金屬氧化物半導體裝置3-1之剖面示意圖。請參照第3A圖，金屬氧化物半導體裝置3-1可類似於參照第2D圖所述之金屬氧化物半導體裝置2-1，但圖案化第二導電層350之第一部分45-1及第二部分45-2可分別取代圖案化第二導電層350之第一部分35-1及第二部分35-2。具體地來說，具有約為1014 cm-3 之第二濃度之第一摻雜物可藉由植入製程而被摻雜於圖案化第二導電層350之第一部分45-1及第二部分45-2中，且第二濃度係大於第一濃度。金屬氧化物半導體裝置3-1之圖案化第二導電層350具有摻雜 物。因此，與金屬氧化物半導體裝置2-1相較，金屬氧化物半導體裝置3-1可能更適合低電阻之應用。
第3B圖繪示依照本發明之另一實施例之雙擴散汲極金屬氧化物半導體裝置3-2之剖面示意圖。請參照第3B圖，金屬氧化物半導體裝置3-2可與參照第2D圖所述之金屬氧化物半導體裝置2-1相似，但圖案化第二介電層440與圖案化第二導電層450可分別取代圖案化第二介電層340與圖案化第二導電層350。具體地來說，當蝕刻如第2B圖所示之第二導電層35之後，圖案化第二導電層450包括位於隔離結構23上之第三部分35-3，並包括第一部分35-1以及第二部分35-2。此外，當蝕刻如第2B圖所示之第二介電層34之後，圖案化第二介電層440包括位於隔離結構23上之第三部分34-3，並包括第一部分34-1及第二部分34-2。金屬氧化物半導體裝置3-2具有第三部分34-3與35-3。因此，與金屬氧化物半導體裝置2-1相較，金屬氧化物半導體裝置3-2可能更適合高電阻之應用。
第4A圖及第4B圖繪示依照本發明之另一實施例之雙擴散金屬氧化物半導體裝置之製造方法之剖面示意圖。當如第2B圖所示之第二介電層34及第二導電層35而形成之後，請參照第4A圖，圖案化第二導電層550可藉由於蝕刻製程中蝕刻第二導電層35而形成。圖案化第二導電層550可包括位於N型井21上之第一部分35-1R及第一部分35-1L，以及位於P型井22上之第二部分35-2R及第二部分35-2L。
接著，圖案化第二介電層540可藉由使用圖案化第二 導電層550為遮罩，於蝕刻製程中蝕刻第二介電層34而形成。圖案化第二介電層540可包括位於N型井21上之第一部分34-1R及第一部分34-1L，以及位於P型井22上之第二部分34-2R及第二部分34-2L。圖案化第二介電層540之第一部分34-1R可於第一導電層25之第一部分25-1上延伸，覆蓋第一部分25-1之上表面251T之一部份，並沿著圖案化第一導電層25之第一部分25-1之側壁251R延伸至基板20。此外，圖案化第二導電層550之第一部分35-1R可位於圖案化第二介電層540之第一部分34-1R上。
同樣地，圖案化第二介電層540之第一部分34-1L可於圖案化導電層25之第一部分25-1上延伸，覆蓋第一部分25-1之上表面251T之另一部分，並沿著圖案化第一導電層25之第一部分25-1延伸至基板20。第一部分35-1R及35-1L可於上表面251T上彼此分離。此外，圖案化第二導電層550之第一部分35-1L可位於圖案化第二介電層540之第一部分34-1L上。
同樣地，圖案化第二介電層540之第二部分34-2R可於圖案化第一導電層25之第二部分25-2上延伸，覆蓋第二部分25-2之上表面252T之一部份，並沿著圖案化第一導電層25之第二部分25-2之側壁252R延伸至基板20。此外，圖案化之第二導電層550之第二部分35-2R可位於圖案化第二介電層540之第二部分34-2R上。
同樣地，圖案化第二介電層540之第二部分34-2L可於圖案化第一導電層25之第二部分25-2上延伸，覆蓋第二部分25-2之上表面252T之另一部份，並沿著圖案化第 一導電層25之第二部分25-2之側壁252L延伸至基板20。第二部分35-1R及35-1L可於上表面252T上彼此分離。此外，圖案化第二導電層550之第二部分35-2L可位於圖案化第二介電層540之第二部分34-2L上。
請參照第4B圖，間隔物46可沿著圖案化第一導電層550及圖案化第二介電層540之側壁而形成。接著，一對第一佈植區27-1及29-1可形成於N型井21中。第一佈植區27-1可與第一部分34-1R及35-1R重疊。與第一佈植區27-1分離之第一佈植區29-1可與第一部分34-1L及35-1L重疊。
同樣地，一對第二佈植區27-2及29-2可形成於P型井22中。第二佈植區27-2可與第二部分34-2L及35-2L重疊。與第二佈植區27-2分離之第二佈植區29-2可與其他的第二部分34-2L及35-2L重疊。
一對第三佈植區28-1可分別形成於第一佈植區27-1及29-1中。同樣地，一對第四佈植區28-2可分別形成於第二佈植區27-2及29-2中。接著，第二摻雜物可被摻雜於圖案化第二導電層550之第一部分35-1R與35-1L以及第二部分35-2R及35-2L。第一摻雜物具有約為1013 cm-3 之第一濃度，使得雙擴散金屬氧化物半導體裝置4-1具有對稱結構。
第5A圖繪示依照本發明之再一實施例之雙擴散汲極金屬氧化物半導體裝置5-1之剖面示意圖。請參照第5A圖，金屬氧化物半導體裝置5-1可類似於參照第4B圖所述之金屬氧化物半導體裝置4-1，但圖案化第二導電層550 之第一部分55-1R及55-1L及第二部分55-2R及55-2L可分別取代圖案化第二導電層550之第一部分35-1R及35-1L及第二部分35-2R及35-2L。具體地來說，具有約為1014 cm-3 之第二濃度之第一摻雜物可藉由植入製程而被摻雜於圖案化第二導電層550之第一部分55-1R及55-1L及第二部分55-2R及55-2L。金屬氧化物半導體裝置5-1之圖案化第二導電層550之第一部分55-1R及55-1L與第二部分55-2R與55-2L係具有摻雜物。因此，與金屬氧化物半導體裝置4-1相較，金屬氧化物半導體裝置5-1可能更適合低電阻之應用。
第5B圖繪示依照本發明之一實施例之雙擴散汲極金屬氧化物半導體裝置5-2之剖面示意圖，請參照第5B圖，金屬氧化物半導體裝置5-2可類似於參照第4B圖所述之金屬氧化物半導體裝置4-1，但圖案化第二介電層640及圖案化第二導電層650可例如是分別取代圖案化第二介電層540及圖案化第二導電層550。具體地來說，當蝕刻如第2B圖所示之第二導電層35之後，圖案化第二導電層650包括位於隔離結構23上之第三部分35-3，並包括第一部分35-1R及35-1L與第二部分35-2R及35-2L。再者，當蝕刻如第2B圖所示之第二介電層34之後，圖案化第二介電層640包括位於隔離結構23上之第三部分34-3，並包括第一部分34-1R及34-1L與第二部分34-2R及34-2L。金屬氧化物半導體裝置5-2具有第三部分34-3及35-3。因此，與金屬氧化物半導體裝置4-1相較，金屬氧化物半導體裝置5-2更適合高電阻之應用。
如上所述，高壓P-型區27-1及高壓N-區27-2中之摻雜物濃度可約為1012 至1013 cm-3 。當濃度為此等級時，具有依照本發明之結構之雙擴散汲極金屬氧化物半導體裝置之崩潰電壓可大於不具有本發明之結構之雙擴散汲極金屬氧化物半導體裝置，且其汲極至源極導通電阻(drain-to-source on-state resistance,RdsON )可能並無明顯之變化。當濃度等級增加時，例如是增加至大於1012 至1013 cm-3 ，崩潰電壓可能會減少，而汲極至源極導通電阻可能亦會降低。具有低汲極至源極導通電阻之雙擴散汲極金屬氧化物半導體裝置可容許電源管理積體電路具有較大之功率。依此，在不需要增加閘極至汲極之距離之情況下，藉由增加濃度之等級，依照本發明之雙擴散汲極金屬氧化物半導體裝置可用於高電壓之環境。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
此外，在敘述本發明之上述實施例時，本發明之方法且/或程序可依特定之順序而揭露。然而，本發明之方法或程序並不受限於此特定之順序。本發明所屬技術領域中具有通常知識者當可了解，此方法或程序之步驟亦可具有其他順序。因此，上述之步驟之特定順序並非用以限制本發明之範圍。此外，與本發明之方法且/或程序相關之申請專利範圍不應受限於所述之步驟之順序。本發明所屬技術領 域中具有通常知識者當可明瞭其順序可為不同，但仍不脫離本發明之精神與範圍。
1-1、1-2、2-1、3-1、3-2、5-1、5-2‧‧‧金屬氧化物半導體裝置
10、20‧‧‧基板
11‧‧‧N型井區
12‧‧‧P型井區
13、16、23‧‧‧隔離結構
14-1‧‧‧圖案化介電層之第一部份
14-2‧‧‧圖案化介電層之第二部分
15-1‧‧‧圖案化導電層之第一部份
15-2‧‧‧圖案化導電層之第二部分
17-1、19-1‧‧‧高壓P-型區
17-2、19-2‧‧‧高壓N-型區
18-1‧‧‧P+型區
18-2‧‧‧N+型區
24‧‧‧圖案化第一介電層
24-1‧‧‧N型井區之第一部分
24-2‧‧‧P型井區之第二部分
25‧‧‧圖案化第一導電層
25-1‧‧‧第一導電層之第一部份
25-2‧‧‧第一導電層之第二部分
26、46‧‧‧間隔物
27-1、29-1‧‧‧第一佈植區
27-2、29-2‧‧‧第二佈植區
28-1‧‧‧第三佈植區
28-2‧‧‧第四佈植區
34‧‧‧第二介電層
34-1、34-1L、34-1R‧‧‧圖案化第二介電層之第一部份
34-2、34-2R、34-2L‧‧‧圖案化第二介電層之第二部分
34-3‧‧‧圖案化第二介電層之第三部分
35‧‧‧第二導電層
35-1、45-1、35-1L、35-1R、55-1L、55-1R‧‧‧圖案化 第二導電層之第一部分
35-2、45-2、35-2L、35-2R、55-2L、55-2R‧‧‧圖案化第二導電層之第二部分
35-3‧‧‧圖案化第二導電層之第三部分
251R、251L、252R、252L、351R、352R‧‧‧側壁
251T、252T‧‧‧上表面
340、440、540、640‧‧‧圖案化第二介電層
350、450、550、650‧‧‧圖案化第二導電層
第1A圖及第1B圖繪示習知金屬氧化物半導體裝置之剖面示意圖；第2A圖至第2D圖繪示依照本發明之一實施例之雙擴散汲極金屬氧化物半導體裝置之製造方法之剖面示意圖；第3A圖繪示依照本發明之一實施例之雙擴散汲極金屬氧化物半導體裝置之剖面示意圖；第3B圖繪示依照本發明之另一實施例之雙擴散汲極金屬氧化物半導體裝置之剖面示意圖；第4A圖及第4B圖繪示依照本發明之另一實施例之雙擴散金屬氧化物半導體裝置之製造方法之剖面示意圖；第5A圖繪示依照本發明之再一實施例之雙擴散汲極金屬氧化物半導體裝置之剖面示意圖；以及第5B圖繪示依照本發明之再一實施例之雙擴散汲極金屬氧化物半導體裝置之剖面示意圖。
2-1‧‧‧金屬氧化物半導體裝置
20‧‧‧基板
23‧‧‧隔離結構
24-1‧‧‧N型井區之第一部分
24-2‧‧‧P型井區之第二部分
25-1‧‧‧第一導電層之第一部份
25-2‧‧‧第一導電層之第二部分
26‧‧‧間隔物
27-1‧‧‧第一佈植區
27-2‧‧‧第二佈植區
28-1‧‧‧第三佈植區
28-2‧‧‧第四佈植區
34-1‧‧‧圖案化第二介電層之第一部份
34-2‧‧‧圖案化第二介電層之第二部分
35-1‧‧‧圖案化第二導電層之第一部分
35-2‧‧‧圖案化第二導電層之第二部分
251R、251L、351R、352R‧‧‧側壁

Claims (22)

  1. 一種金屬氧化物半導體裝置，包括：一擴散區位於一基板中，包括具一第二摻雜物型之一第一部份和具一第一摻雜物型之一第二部份；一圖案化第一介電層，包括一第一介電部分與一第二介電部分，該第一介電部分係位於該擴散區之該第一部份上，且該第二介電部分係位於該擴散區之該第二部份上；一圖案化第一導電層，位於該圖案化第一介電層上，該圖案化第一導電層包括一第一導電部分及一第二導電部分，該第一導電部分係位於該第一介電部分上，且該第二導電部分係位於該第二介電部分上；一圖案化第二介電層，包括一第三介電部分及一第四介電部分，該第三介電部分係於該第一導電部分上延伸，並沿著該第一導電部分之一側壁延伸至該基板，該第四介電部分係於該第二導電部分上延伸，並沿著該第二導電部分之一側壁延伸至該基板；-一圖案化第二導電層，位於該圖案化第二介電層上，該圖案化第二導電層包括一第三導電部分及一第四導電部分，該第三導電部分係位於該第三介電部分上，且該第四導電部分係位於該第四介電部分上；和一第一佈植區係該第二摻雜物型，位於該擴散區之該第一部份中，其中該第一佈植區與該第三介電部分及該第三導電部分係為部分重疊。
  2. 如申請專利範圍第1項所述之裝置，更包括一第二佈植區係該第一摻雜物型，位於該擴散區之該第二部份 中，該第二佈植區係與該第四介電部分及該第四導電部分重疊。
  3. 如申請專利範圍第1項所述之裝置，其中更包括位於該基板上之複數個隔離結構，其中該圖案化第二介電層包括位於該些隔離結構上之複數個第五介電部分，且該圖案化第二導電層包括位於該第五介電部分上之複數個第五導電部分。
  4. 如申請專利範圍第1項所述之裝置，其中該圖案化第二導電層包括複數個第一摻雜物，該些第一摻雜物係為該第一摻雜物型且具有一第一濃度。
  5. 如申請專利範圍第4項所述之裝置，其中該圖案化第二導電層包括複數個第一摻雜物，該些第一摻雜物係為該第一摻雜物型且具有一第二濃度，該第二濃度係大於該第一濃度。
  6. 如申請專利範圍第21項所述之裝置更包括一對第三佈植區位於該擴散區之第一部份，其中該些第三佈植區之一係配置於該第一佈植區中。
  7. 如申請專利範圍第1項所述之裝置，其中該第三介電部分係於該第一導電部分之一上表面之一第一部份上延伸，且該圖案化第二介電層包括一第五介電部分，該第五介電部分係於該第一導電部分之該上表面之一第二部分上延伸，該第三介電部分與該第五介電部分係於該上表面上彼此分離。
  8. 如申請專利範圍第7項所述之裝置更包括該第二摻雜物型之一第三佈植區，該第三佈植區係位於該擴散區 之第一部份，且該第三佈植區係與該第五介電部分重疊。
  9. 一金屬氧化物半導體裝置，包括：一擴散區位於一基板中，包括具一第二摻雜物型之一第一部份和具一第一摻雜物型之一第二部份；一圖案化第一介電層，包括位於該擴散區之該第一部份上之一第一介電部分；一圖案化第一導電層，位於該圖案化第一介電層上，該圖案化第一導電層包括位於該第一介電部分上之一第一導電部分；一圖案化第二介電層，包括一第二介電部分，該第二介電部分係於該第一導電部分之一上表面之一第一部份上延伸，並沿著該第一導電部分之一側壁延伸至該基板； 一圖案化第二導電層，位於該圖案化第二介電層上，該圖案化第二導電層包括位於該第二介電部分上之一第二導電部分；和一第一佈植區係該第二摻雜物型，位於該擴散區之該第一部份中，其中該第一佈植區與該第二介電部分及該第二導電部分係為部分重疊。
  10. 如申請專利範圍第9項所述之裝置，其中該圖案化第二介電層包括一第三介電部分，且該第三介電部分係於該第一導電部分之該上表面之一第二部分上延伸，該第二介電部分及該第三介電部分係於該上表面上彼此分離。
  11. 如申請專利範圍第10項所述之裝置，其中更包括一第二佈植區，係為該第二摻雜物型，位於該擴散區之 該第一部份，且該第二佈植區係與該第三介電部分重疊。
  12. 如申請專利範圍第9項所述之裝置，其中更包括位於該基板上之複數個隔離結構，其中該圖案化第二介電層包括位於該些隔離結構上之複數個第四介電部分。
  13. 如申請專利範圍第9項所述之裝置，其中該圖案化第二導電層包括複數個第一摻雜物，且該些第一摻雜物係為該第一摻雜物型且具有一第一濃度。
  14. 如申請專利範圍第13項所述之裝置，其中該圖案化第二導電層包括複數個第一摻雜物，該些第一摻雜物係為該第一摻雜物型且具有一第二濃度，該第二濃度係大於該第一濃度。
  15. 如申請專利範圍第9項所述之裝置，其中該圖案化第一介電層包括位於該擴散區之該第二部分上之一第三介電部分，該圖案化第一導電層包括位於該第三介電部分上之一第三導電部分，且該圖案化第二介電層包括一第四介電部分，該第四介電部分係於該第三導電部分之一上表面之一第一部份上延伸，並沿著該第三導電部分之一側壁延伸至該基板。
  16. 如申請專利範圍第15項所述之裝置，其中該圖案化第二導電層包括位於該第四介電部分上之一第四導電部分，該金屬氧化物半導體裝置更包括一第二佈植區，係為該第一摻雜物型且位於該擴散區之該第二部份中，且該第二佈植區係與該第四介電部分重疊。
  17. 一金屬氧化物半導體裝置，包括：一擴散區位於一基板中，包括具一第二摻雜物型之一 第一部份和具一第一摻雜物型之一第二部份；一圖案化第一介電層，包括位於該擴散區之該第一部分上之一第一介電部分；一圖案化第一導電層，位於該圖案化第一介電層上，該圖案化第一導電層包括位於該第一介電部分上之一第一導電部分；一圖案化第二介電層，包括一第二介電部分及一第三介電部分，該第二介電部分係於該第一導電部分上延伸，並沿著該第一導電部分之一第一側壁延伸至該基板，該第三介電部分係於該第一導電部分上延伸，並沿著該第一導電部分之一第二側壁延伸至該基板，該第二介電部分及該第三介電部分係於該第一導電部分上彼此分離；一圖案化第二導電層，位於該圖案化第二介電層上，該圖案化第二導電層包括位於該第二介電部分上之一第二導電部分，以及位於該第三介電部分上之一第三導電部分；和一第一佈植區係該第二摻雜物型，位於該擴散區之該第一部份中，其中該第一佈植區與該第二介電部分及該第二導電部分係為部分重疊。
  18. 如申請專利範圍第17項所述之裝置，更包括一第二佈植區係為該第二摻雜物型，位於該擴散區之該第一部分中，該第二佈植區係與該第三介電部分重疊。
  19. 如申請專利範圍第17項所述之裝置，其中更包括位於該基板上之複數個隔離結構，其中該圖案化第二介電層包括位於該些隔離結構上之複數個第四介電部分，且 該圖案化第二導電層包括位於該第四介電部分上之複數個第四導電部分。
  20. 如申請專利範圍第17項所述之裝置，其中該圖案化第二導電層包括複數個第一摻雜物，該些第一摻雜物係為該第一摻雜物型且具有一第一濃度。
  21. 如申請專利範圍第20項所述之裝置，其中該圖案化第二導電層包括複數個第一摻雜物，該些第一摻雜物係為該第一摻雜物型且具有一第二濃度，該第二濃度係大於該第一濃度。
  22. 如申請專利範圍第20項所述之裝置，其中該圖案化第一介電層包括位於該擴散區之該第二部份上之一第四介電部分，該圖案化第一導電層包括位於該第四介電部分上之一第四導電部分，且該圖案化第二介電層包括一第五介電部分及一第六介電部分，該第五介電部分係於該第四導電部分上延伸，並沿著該第四導電部分之一第一側壁延伸至該基板，且該第六介電部分係於該第四導電部分上延伸，並沿著該第四導電部分之一第二側壁延伸至該基板，該第五部分及該第六部分係於該第四導電部分上彼此分離。
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