KR19980086421A - 스위치 캐패시터 회로에서의 클럭 피드스루를 감소시키는 mos스위치 - Google Patents

스위치 캐패시터 회로에서의 클럭 피드스루를 감소시키는 mos스위치 Download PDF

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    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit

Abstract

클럭 피드스루라고 알려진, 트랜지스터의 게이트와 소오스 사이에 존재하는 기생용량에 기인하여 스위치가 턴 오프된 후 발생하는 MOS 스위치의 소오스상의 적은 포지티브 전하의 축적은 분할 게이트 (split-gate) MOS 트랜지스터를 이용하고, 그 분할 게이트 트랜지스터의 게이트들 중 하나를 연속적으로 바이어스하므로써 감소된다.

Description

스위치 캐패시터 회로에서의 클럭 피드스루를 감소시키는 ＭＯＳ 스위치
본 발명은 MOS 스위치에 관한 것으로서, 특히 스위치 캐패시터 회로에서의 클럭 피드스루 (clock feedthrough) 를 감소시키는 MOS 스위치에 관한 것이다.
MOS 트랜지스터는, 트랜지스터의 게이트에 인가된 전압에 응답하여, 트랜지스터의 드레인으로부터 소오스로 흐르는 채널 전류를 제어하는 소자이다. 채널 전류를 제어하는 이러한 성질의 결과로서, MOS 트랜지스터는 턴 온 될 때 매우 낮은 저항의 전류경로를 제공하고, 턴 오프 될때 매우 높은 저항의 전류경로를 제공하는 전압제어스위치로서 통상 사용된다.
도 1a 와 도 1b 는 각각 종래의 NMOS 트랜지스터 (10)를 나타내는 단면도와 개략도를 도시한다. 도 1a 와 도 1b 에 도시한 바와같이, 트랜지스터 (10) 는 p 형 기판 (12) 에 형성된 n+ 공간이격된 소오스와 드레인 영역 (14, 16) 과, 소오스 영역 (14) 과 드레인 영역 (16) 사이에 정의된 채널 영역 (18)을 포함한다. 뿐만 아니라, 트랜지스터 (10) 는 채널 영역 (18) 상에 형성된 유전층 (20) 과, 유전층 (20) 상에 형성된 게이트 (22) 를 또한 포함한다.
동작시, 전압이 소오스와 드레인 영역 (14, 16) 에 인가되어 드레인-소오스 전압 (VDS) 이 0 보다 크고, 전압이 게이트 (22) 에 인가되어 게이트- 소오스 전압 (VGS) 이 문턱 전압 (VT) 보다 클 때, 트랜지스터 (10) 는 턴 온 되어 채널 전류 (IC)가 드레인 영역 (16) 으로부터 소오스 영역 (14) 으로 흐르도록한다.
반면에, 드레인-소오스 전압 (VDS) 이 0 보다 크고, 전압이 게이트 (22) 에 인가되어 게이트- 소오스 전압 (VGS) 이 문턱 전압 (VT) 과 같거나 그 보다 작을 때, 트랜지스터 (10) 는 턴 오프 되어 채널 전류 (IC)가 드레인 영역 (16) 으로부터 소오스 영역 (14) 으로 흐르는 것 (누설 전류 제외) 을 방지한다.
광범위한 어플리케이션에 사용되는 MOS 스위치의 가장 일반적인 어플리케이션중 하나는 스위치 캐패시터 회로이다. 도 2a 및 도 2b 는 각각 종래의 스위치 캐패시터 회로 (50)를 나타내는 단면도 및 개략도이다.
도 2a 및 도 2b 에 도시된 바와같이, 회로 (50) 는 도 1 의 트랜지스터 (10) 와 소오스 영역 (14) 과 접지 사이에 접속된 캐패시터 (52)를 포함한다. 뿐만 아니라, 드레인 영역 (16) 은 입력 신호 (VIN)를 수신하도록 접속되고, 반면에 게이트 (22) 는 클럭 신호 (CLK)를 수신하도록 접속된다.
동작시, 드레인-소오스 전압 (VDS) 이 0 보다 크고, 게이트- 소오스 전압 (VGS) 이 소오스 영역 (14) 상의 전압보다 문턱 전압 (VT) 만큼 더 클 때, 트랜지스터 (10) 는 턴 온 된다.
트랜지스터 (10) 가 턴 온 될때, 채널 전류 (IC)가 드레인 영역 (16) 으로부터 소오스 영역 (14) 으로 흐르고 캐패시터 (52)를 입력 신호 (VIN) 의 전압으로 충전한다 (클럭 신호 (CLK) 가 하이인 시간이 트랜지스터 (10) 의 턴 온 저항과 캐패시터 (52) 의 용량에 의해 정의되는 시정수 보다 더 크다고 가정한다).
그러나, 스위치 캐패시터 회로 (50) 에서의 트랜지스터 (10) 사용의 한가지 단점은 클럭 신호 (CLK)를 통하여 게이트 (22) 에 인가된 전압이 게이트 (22), 유전층 (20), 및 소오스 영역 (14) 으로부터 형성된 기생 게이트 오버랩 캐패시터 (C1) 와 게이트 (22), 소오스 영역 (14) 상에 형성된 절연층 (20), 및 소오스 영역 (14) 으로부터 형성된 기생 측면 프린징 필드 캐패시터 (C2) 를 통하여 소오스 영역 (14) 에 용량적으로 결합된다는 것이다.
클럭 피드스루 라고 알려진 이러한 용량 결합은 게이트 (22) 상의 클럭 전압이 상승하기 시작할 때 적은 네가티브 전하를 게이트 (22) 아래의 소오스 영역 (14) 의 표면 (기생 캐패시터들 (C1과 C2) 의 하부판) 에 축적시키고, 대응하는 적은 포지티브 전하를 캐패시터 (52) 의 상부판에 축적시키지만, 게이트 (22) 상의 전압이 소오스 영역 (14) 상의 전압 보다 더 크기 때문에 트랜지스터 (10)를 턴 온 시키기에는 불충분하다.
클럭 신호 (CLK) 가 트랜지스터 (10)를 턴 온 시키면, 상술한 바와같이 캐패시터 (52) 는 입력 신호 (VIN) 의 전압까지 충전된다. 캐패시터 (52) 가 입력 전압 (VIN) 으로 충전되므로, 턴온전 기간동안 캐패시터 (52) 의 상부판에 축적된 적은 포지티브 전하는 어떠한 문제도 제공하지 않는다.
그러나, 트랜지스터 (10) 가 턴 오프된 후 문제점이 나타난다. 트랜지스터 (10) 가 턴 오프된 후에도 게이트 (22) 상의 클럭 전압이 계속적으로 하강함에 따라, 이제 게이트 (22) 상의 전압이 소오스 영역 (14) 상의 전압 보다 더 낮기 때문에, 용량 결합은 적은 포지티브 전하를 게이트 (22) 아래의 소오스 영역 (14) 의 표면 (기생 캐패시터들 (C1과 C2) 의 하부판) 에 축적시키고, 대응하는 적은 네가티브 전하를 캐패시터 (52) 의 상부판에 축적시킨다. 캐패시터 (52) 의 상부판상의 적은 네가티브 전하는 네가티브 오프셋 전압으로서 역할을 하고 이는 캐패시터 (52) 에 의해 유지된 전압의 크기를 감소시킨다. 결과로서, 스위치 주기의 끝에서 캐패시터 (52) 에 의해 유지된 전압은 입력 신호 (VIN) 의 전압을 적은 네가티브 오프셋 전압 만큼 잘못 나타낸다.
네가티브 오프셋 전압을 감소시키는 한가지 방법은 상보 MOS 트랜지스터를 갖는 스위치 캐패시터 회로를 이용하는 것이다. 도 3 은 상보 MOS 트랜지스터를 이용하는 종래의 스위치 캐패시터 회로 (70)를 도시하는 개략도를 나타낸다.
도 3 에 도시한 바와같이, 회로 (70) 는 도 2a 및 도 2b 의 트랜지스터 (10) 및 캐패시터 (52) 와 PMOS 트랜지스터 (72)를 포함한다. 도시한 바와같이, PMOS 트랜지스터 (72) 는 트랜지스터 (10) 의 드레인 (16) 에 접속된 소오스 (74), 트랜지스터 (10) 의 소오스 (14) 에 접속된 드레인 (76), 및 반전된 클럭 신호 (/CLK) 를 수신하도록 접속된 게이트 (78)를 갖는다.
동작시, 클럭 신호 (CLK) 가 하이이고 반전된 클럭 신호 (/CLK) 가 로우 일 때, 양 트랜지스터 (10, 72) 는 온이 된다. 트랜지스터 (10, 72) 가 턴 오프된 후, NMOS 트랜지스터 (10) 의 용량 결합은 적은 네가티브 전하를 캐패시터 (52) 의 상부판에 축적시키고, 반면에 PMOS 트랜지스터 (72) 는 적은 포지티브 전하를 캐패시터 (52) 의 상부판에 축적시킨다.
결과로서, 트랜지스터 (10) 에 의해 캐패시터 (52) 의 상부판상으로 주입된 네가티브 전하는 트랜지스터 (72) 에 의해 캐패시터 (52) 의 상부판상으로 주입된 포지티브 전하에 의해 이론적으로 상쇄된다.
그러나, 실제에 있어서, 회로 (70) 는 NMOS 트랜지스터 (10) 의 피드스루 기생용량이 전형적으로 PMOS 트랜지스터 (72) 의 피드스루 기생용량과 동일하지 않기 때문에 캐패시터 (52) 로 부터의 네가티브 전하를 완전하게 제거하지 못한다.
뿐만 아니라, NMOS 트랜지스터 (10) 와 PMOS 트랜지스터 (72) 의 턴온 지연은 동일하지 않다. 결과로서, 트랜지스터들 (10, 72) 의 채널 컨덕턴스는 턴 온 및 턴 오프 동안 전형적으로 서로를 따라갈 수 없다. 따라서, 스위치 캐패시터 회로에서의 클럭 피드스루를 감소시키는 MOS 스위치에 대한 요구가 있다.
종래의 MOS 계 스위치 캐패시터 회로는 트랜지스터의 게이트와 소오스 사이에 존재하는 기생 용량에 기인하여 트랜지스터가 턴 오프된 후 발생하는 MOS 트랜지스터의 소오스상의 적은 포지티브 전하의 축적으로 불리해진다.
클럭 피드스루라고 알려진 이러한 적은 포지티브 전하는 적은 네가티브 전하를 캐패시터상에 축적시키고, 이는 다른 장치가 캐패시터상에 저장된 전압을 정확하게 독출하는 것을 방해한다. 본 발명에서, 클럭 피드스루는 분할 게이트 트랜지스터를 이용하고, 게이트 중 하나를 연속적으로 바이어스하므로써 감소된다.
도 1a 는 종래의 NMOS 트랜지스터 (10)를 도시하는 단면도.
도 1b 는 도 1a 의 트랜지스터 (10)를 도시하는 개략도.
도 2a 는 종래의 스위치 캐패시터 회로 (50)를 도시하는 단면도.
도 2b 는 도 2a 의 스위치 캐패시터 회로 (50)를 도시하는 개략도.
도 3 은 상보 MOS 트랜지스터를 이용하는 종래의 스위치 캐패시터 회로 (70)를 도시하는 개략도.
도 4a 는 본 발명에 따른 스위치 캐패시터 회로 (100)를 도시하는 단면도.
도 4b 는 도 4a 의 회로 (100)를 도시하는 개략도.
도 5 는 본 발명에 따른 샘플 및 홀드 회로 (200) 의 일부로서 스위치 캐패시터 회로 (100)를 도시하는 개략도.
도 6 은 본 발명에 따른 적분기 회로 (300) 의 일부로서 트랜지스터 (110)를 도시하는 개략도.
도 7 은 본 발명에 따른 상보 MOS 트랜지스터를 이용하는 스위치 캐패시터 회로 (400)를 도시하는 개략도.
도 8a 는 본 발명의 선택적 실시예에 따른 스위치 캐패시터 회로 (500)를 도시하는 단면도.
도 8b 는 도 8a 의 회로 (500)를 도시하는 개략도.
도 9 는 본 발명에 따른 트랜지스터 (110, 510)를 이용하는 스위치 캐패시터 증폭기 회로 (600)를 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명
100 : 스위치 캐패시터 회로
110 : 분할 게이트 트랜지스터
112 : P 형 기판
114 : 소오스 영역
116 : 드레인 영역
118 : 채널 영역
118A : 제 1 부분
118B : 제 2 부분
118C : 제 3 부분
120 : 하부 유전층
122 : 제 1 게이트
124 : 상부 유전층
126 : 제 2 게이트
130 : 캐패시터
본 발명에 따른, 반도체 기판에 형성된 스위치 캐패시터 회로는 상기 기판에 형성된 공간 이격된 소오스와 드레인 영역과, 상기 소오스와 드레인 영역 사이에 정의된 채널 영역을 갖는 트랜지스터를 포함한다. 이 채널 영역은 제 1, 제 2, 제 3 부분을 갖는다.
상기 회로의 트랜지스터는 상기 채널 영역상에 형성된 제 1 유전층층, 상기 채널 영역의 상기 제 1 부분상의 상기 제 1 유전층층상에 형성된 제 1 게이트, 및 상기 제 1 게이트상에 형성된 제 2 유전층을 또한 포함한다. 또한, 상기 채널 영역의 상기 제 2 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전층상에 제 2 게이트가 형성된다.
트랜지스터 뿐만 아니라, 스위치 캐패시터 회로는 소오스 영역과 접지에, 혹은 소오스 영역과 다른 노드에 접속된 캐패시터도 포함한다.
동작시, 상기 제 2 게이트는 전압으로 연속적으로 바이어스되는 한편, 제어 신호가 상기 제 1 게이트에 인가되어 상기 제어신호는 트랜지스터를 온 오프 전환시킨다.
본 발명의 특징과 이점은 본 발명의 원리가 이용되는 예시적인 실시예들을 설명하는 다음의 상세한 설명과 첨부 도면을 참조하므로써 보다 명료하게 이해될 것이다.
도 4a 및 도 4b 는 각각 본 발명에 따른 스위치 캐패시터 회로 (100)를 도시하는 단면도 및 개략도이다. 다음에서 상술되는 바와같이, 회로 (100) 는 게이트 중 하나가 연속적으로 dc 바이어스되는 분할 게이트 MOS 트랜지스터를 이용하므로써 클럭 피드스루를 감소시킨다.
도 4a 및 도 4b 에 도시한 바와같이, 회로 (100) 는 p 형 기판 (112) 에 형성된 n+ 공간 이격된 소오스와 드레인 영역 (114, 116) 과, 소오스 영역 (114) 와 드레인 영역 (116) 사이에 정의된 채널 영역 (118) 을 갖는 분할 게이트 트랜지스터 (110) 를 포함한다. 채널 영역 (118) 은 제 1 부분 (118A), 제 2 부분 (118B), 및 제 3 부분 (118C)를 포함한다.
뿐만 아니라, 트랜지스터 (110) 는 채널 영역 (118) 상에 형성된 하부 유전층 (120), 채널 영역 (118) 의 제 1 부분 (118A) 상의 유전층 (120) 상에 형성된 제 1 게이트 (122), 및 제 1 게이트 (122) 의 상면과 측벽면상에 형성된 상부 유전층 (124)을 또한 포함한다.
또한, 하부 레벨 (126A), 상부 레벨 (126B), 및 하부 및 상부 레벨 (126A, 126B) 에 접속된 중간 레벨 (126C)을 갖는 제 2 게이트 (126) 가 유전층 (120) 과 유전층 (124) 의 부분상에 형성되어 하부 레벨 (126A) 이 채널 영역 (118) 의 제 2 부분 (118B) 상에 형성되고, 상부 레벨 (126B) 이 채널 영역 (118) 의 제 3 부분 (118C) 과 게이트 (122) 의 부분상에 형성된다.
도 4a 와 도 4b 에 또한 도시된 바와같이, 스위치 캐패시터 회로 (100) 는 소오스 영역 (114) 과 접지 사이에 접속된 캐패시터 (130)를 또한 포함한다.
트랜지스터 (110) 는 분할 게이트 트랜지스터이기 때문에, 트랜지스터 (110) 의 채널 길이는 도 2a 와 도 2b 의 트랜지스터 (10) 길이의 대략 2 배이다. 뿐만 아니라, 트랜지스터 (110) 의 속도를 유지하기 위하여, 폭은 트랜지스터 (10) 의 폭 크기의 대략 2 배가 되도록 형성되어야 한다. 더 늦은 속도가 수용가능한 경우, 더 좁은 폭이 사용될 수도 있다.
동작시, 드레인 영역 (116) 은 입력 신호 (VIN)을 수신하도록 접속되고, 제 1 게이트 (122) 는 클럭 신호 (CLK)를 수신하도록 접속되며, 제 2 게이트 (126) 는 전원전압 (VCC) 과 같은 포지티브 dc 전압원에 의해 연속적으로 바이어스 되어 채널 영역 (118) 의 제 2 및 제 3 부분 (118B, 118C) 의 표면이 반전되도록 한다.
도 4a 에 도시된 바와같이, 제 2 게이트 (126) 의 하부 레벨 (126A) 아래에 있는 제 2 부분 (118B) 의 표면이 강하게 반전되는 한편, 제 2 게이트 (126) 의 상부 레벨 (126B) 아래에 있는 제 3 부분 (118C) 의 표면이 상부 레벨 (126B) 과 채널 영역 (118) 의 표면 사이의 더 큰 분리 거리에 기인하여 약하게 반전된다.
입력 신호 (VIN) 의 전압이 소오스 영역 (114) 상의 전압 보다 크고, 클럭 신호 (CLK) 의 전압이 소오스 영역 (114) 상의 전압보다 문턱 전압 (VT) 만큼 클 때, 트랜지스터 (110) 는 턴 온 된다.
트랜지스터 (110) 가 턴 온 될 때, 채널 전류 (IC) 가 드레인 영역 (116) 으로부터 소오스 영역 (114) 으로 흘러 캐패시터 (130)를 입력 신호 (VIN) 의 전압으로 충전시킨다 (클럭 신호 (CLK) 가 하이인 시간이 트랜지스터 (110) 의 턴 온 저항과 캐패시터 (130) 의 용량에 의해 정의되는 시정수 보다 상당히 크다고 가정한다).
드레인-소오스 전압 (VDS) 이 0 보다 크고, 게이트-소오스 전압 (VGS) 이 문턱 전압 (VT) 아래로 떨어질 때, 트랜지스터 (110) 는 턴 오프 된다. 본 발명에서, 클럭 신호 (CLK) 가 논리 하이에서 논리 로우로 하강하는데 필요한 시간은 트랜지스터 (110)를 턴 오프 시키는데 필요한, 전형적인 CMOS 에 대해 대략 1nS 인 최소 시간에 비교하여 길어야 한다.
제 1 게이트 (122) 상의 전압이 트랜지스터 (110) 가 턴 오프 된 후 계속 하강함에 따라, 게이트 (122), 제 2 유전층 (124), 채널 영역 (118) 의 약하게 반전된 제 3 부분 (118C) 으로 형성된 기생 캐패시터 (CP) 의 용량에 기인하여 매우 적은 포지티브 전하가 채널 영역 (118) 의 제 3 부분 (118C) 의 표면에 축적되고, 반면에 대응하는 매우 적은 네가티브 전하가 캐패시터 (130) 의 상판에 축적된다.
따라서, 본 발명의 트랜지스터 (110) 는 기생 캐패시터 (CP) 의 하판이 도 2a 및 도 2b 의 측면 프린징 필드 기생용량 (C2) 의 경우에서 처럼 소오스 영역 (14) 이 아닌 채널 영역 (118) 의 제 3 부분 (118C) 의 약하게 반전된 부분에 위치되기 때문에 도 2a 및 도 2b 의 게이트 오버랩 기생 캐패시터 (C1) 와 관련된 용량을 제거하고, 도 2a 및 도 2b 의 측면 프린징 필드 기생용량 (C2) 과 관련된 용량을 제거한다.
트랜지스터 (110) 에 의해 제공되는 감소된 클럭 피드스루는 다양한 회로에 사용될 수 있다. 도 5 는 본 발명에 따른 샘플 및 홀드 회로 (200) 의 일부로서 트랜지스터 (110)를 도시하는 개략도를 도시한다.
도 5 에 도시한 바와같이, 회로 (200) 는 도 4a 및 도 4b 의 트랜지스터 (110) 및 캐패시터 (130) 와 소오스 영역 (114) 에 접속된 포지티브 입력과 증폭기 (210) 의 출력에 접속된 네가티브 입력을 갖는 연산 증폭기 (210)를 포함한다.
뿐만 아니라, 스위치 캐패시터 회로는 캐패시터가 접지에 접속되는 어플리케이션에 제한되지 않는다. 도 6 은 본 발명에 따른 적분기 회로 (300) 의 일부로서 트랜지스터 (110)를 도시하는 개략도를 도시한다.
도 6 에 도시한 바와같이, 회로 (300) 는 도 4a 및 도 4b 의 트랜지스터 (110), 접지에 접속된 포지티브 입력과 소오스 영역 (114) 에 접속된 네가티브 입력을 갖는 연산 증폭기 (310), 연산 증폭기 (310) 의 네가티브 입력과 출력 사이에 접속된 캐패시터 (320)를 포함한다. 뿐만 아니라, 드레인 (116) 은 전압원 (VIN) 이 아닌 전류원 (IIN) 에 접속된다.
또한, 도 3 의 회로 (70) 와 같이, 회로 (100) 는 상보 MOS 트랜지스터를 사용하도록 형성될 수 있다. 도 7 은 본 발명에 따른 상보 MOS트랜지스터를 이용하는 스위치 캐패시터 회로 (400)를 도시하는 개략도이다.
도 7 에 도시한 바와같이, 회로 (400) 는 도 4a 및 도 4b 의 트랜지스터 (110) 및 캐패시터 (130) 와, PMOS 분할 게이트 트랜지스터 (410)를 포함한다. 도시한 바와같이, PMOS 트랜지스터 (410) 는 트랜지스터 (110) 의 드레인 (116) 에 접속된 소오스 (412), 트랜지스터 (110) 의 소오스 (114) 에 접속된 드레인 (414), 반전된 입력 신호 (/CLK)를 수신하도록 접속된 제 1 게이트 (416), 및 접지 혹은 네가티브 전압에 접속된 제 2 게이트 (418)를 갖는다.
도 8a 및 도 8b 는 각각 본 발명의 선택적 실시예에 따른 스위치 캐패시터 회로 (500)를 도시하는 단면도 및 개략도이다.
도 8a 및 도 8b 에 도시한 바와같이, 회로 (500) 는 이중 분할 게이트 트랜지스터 (510), 및 한 쌍의 정합 캐패시터 (520, 530)를 포함한다. 트랜지스터 (510) 는 트랜지스터 (110) 와는 트랜지스터 (510) 가 제 1 부분, 제 2 부분, 제 3 부분 (118A, 118B, 118C) 뿐만 아니라 제 4 부분 (118D) 과 제 5 부분 (118E) 도 포함하는 채널 영역 (118)을 포함한다는 점에서 다르다.
뿐만 아니라, 트랜지스터 (510) 는 하부 레벨 (540A), 상부 레벨 (540B), 및 하부 레벨 (540A)과 상부 레벨 (540B) 에 접속된 중간 레벨 (540C)를 갖는 제 3 게이트 (540)를 포함한다. 제 3 게이트 (540) 는 유전층 (120) 과 유전층 (124) 의 부분상에 형성되어 하부 레벨 (540A) 이 채널 영역 (118) 의 제 4 부분 (118D) 상에 형성되고, 상부 레벨 (540B) 이 채널 영역 (118) 의 제 5 부분 (118E) 과 게이트 (122) 의 부분상에 형성된다. 또한, 캐패시터 (520) 의 상판이 소오스 영역 (114) 에 접속되고, 캐패시터 (530) 의 상판이 드레인 영역 (116) 에 형성된다.
동작시, 제 1 게이트 (122) 는 클럭 신호 (CLK)를 수신하도록 접속되며, 제 2 게이트 (126) 는 포지티브 dc 전압원 (VCC) 에 의해 연속적으로 바이어스 되고, 제 3 게이트 (540) 는 포지티브 dc 전압원 (VCC) 에 의해 연속적으로 바이어스 된다. 제 2 및 제 3 게이트 (126, 540) 에 인가된 포지티브 바이어스 전압은 채널 영역 (118) 의 제 2 부분, 제 3 부분, 제 4 부분, 제 5 부분 (118B, 118C, 118D, 118E) 의 표면이 반전되도록 한다.
도 8a 에 도시된 바와같이, 제 2 부분 및 제 4 부분 (118B, 118D) 의 표면은 강하게 반전되는 한편, 제 3 부분 및 제 5 부분 (118C, 118E) 의 표면은 상부 레벨 (126B, 540B) 과 채널 영역 (118) 의 표면 사이의 더 큰 분리 거리에 기인하여 약하게 반전된다.
캐패시터 (530) 상의 전압이 소오스 영역 (114) 상의 전압 보다 크고, 클럭 신호 (CLK) 의 전압이 소오스 영역 (114) 상의 전압보다 문턱 전압 (VT) 만큼 클 때, 트랜지스터 (510) 는 턴 온 된다.
트랜지스터 (510) 가 턴 온 될 때, 채널 전류 (IC) 가 드레인 영역 (116) 으로부터 소오스 영역 (114) 으로 흘러 캐패시터 (520)를 캐패시터 (530) 상의 1/2 전압으로 충전시킨다 (클럭 신호 (CLK) 가 하이인 시간이 트랜지스터 (510) 의 턴 온 저항과 캐패시터 (520) 의 용량에 의해 정의되는 시정수 보다 상당히 크다고 가정한다).
클럭 신호 (CLK) 의 전압이 소오스 영역 (114) 상의 전압보다 문턱 전압 (VT) 만큼 작을 때, 트랜지스터 (510) 는 턴 오프 된다. 본 발명에서, 클럭 신호 (CLK) 가 논리 하이에서 논리 로우로 하강하는데 필요한 시간은 트랜지스터 (510)를 턴 오프 시키는데 필요한, 전형적인 CMOS 에 대해 대략 1nS 인 최소 시간에 비교하여 길어야 한다..
제 1 게이트 (122) 상의 전압이 트랜지스터 (510) 가 턴 오프 된 후 계속 하강함에 따라, 게이트 (122), 제 2 유전층 (124), 채널 영역 (118) 의 약하게 반전된 제 3 부분 (118C) 및 제 5 부분 (118E) 으로 형성된 기생 캐패시터 (CP1,CP2) 의 용량에 기인하여 매우 적은 포지티브 전하가 채널 영역 (118) 의 제 3 부분 (118C) 의 표면에, 및 제 5 부분 (118E) 의 표면에 축적된다. 동시에, 대응하는 매우 적은 네가티브 전하가 캐패시터 (520, 530) 의 상판에 축적된다.
따라서, 본 발명의 트랜지스터 (510) 는 기생 캐패시터 (CP1,CP2) 의 하판이 채널 영역 (118) 의 약하게 반전된 제 3 부분 및 제 5 부분(118C, 118E) 에 위치되기 때문에 소오스 및 드레인 게이트 오버랩과 관련된 용량을 제거하고, 소오스 및 드레인 측면 프린징 필드와 관련된 용량을 제거한다.
트랜지스터 (110, 510) 에 의해 제공되는 감소된 클럭 피드스루는 다양한 회로에서 함께 사용될 수 있다. 도 9 는 본 발명에 따른 트랜지스터 (110, 510)를 이용하는 스위치 캐패시터 증폭기 회로 (600)를 도시하는 개략도이다.
제 9 도에 도시한 바와같이, 회로 (600) 는 접지와 입력 노드 (NIN) 사이에 접속된 제 1 분할 게이트 트랜지스터 (110A), 및 접지와 중간 노드 (NM) 사이에 접속된 제 2 분할 게이트 트랜지스터 (110B)를 포함한다.
뿐만 아니라, 회로는 또한 입력 노드 (NIN) 와 중간 노드 (NM) 사이에 접속된 제 1 캐패시터 (C1), 제 1 캐패시터 (C1) 보다 작고 중간 노드 (NM) 와 출력 노드 (NOUT) 사이에 접속된 제 2 캐패시터 (C2)를 포함한다.
또한, 회로 (600) 는 중간 노드 (NM) 와 출력 노드 (NOUT) 사이에 접속된 접속된 이중 분할 게이트 트랜지스터 (510A)와, 및 중간 노드 (NM) 에 접속된 네가티브 입력, 출력 노드 (NOUT) 에 접속된 출력, 접지에 접속된 포지티브 입력을 갖는 연산 증폭기 (610)를 추가적으로 포함한다.
동작시, 트랜지스터 (110A) 는 턴 오프 되고, 트랜지스터 (110B, 510A) 는 턴 온 된다. 이러한 상태에서, 중간 노드 (NM) 와 출력 노드 (NOUT) 는 접지로 풀 다운 되고, 이는 캐패시터 (C1) 양단에 입력 전압 (VIN)을 인가한다.
다음, 트랜지스터 (110B, 510A) 는 턴 오프 되고, 트랜지스터 (110A) 가 턴 온 된다. 이러한 상황에서, 중간 노드 (NM) 상의 전압은 -VIN을 향해 이동하려 한다. 이것은 연산 증폭기 (610) 의 출력을 하이로 하고, 캐패시터 (C2) 양단에 입력 전압 (VIN)을 인가한다. 결과로서, 출력 노드 (NOUT) 에서의 출력 전압 (VOUT) 은 식 VOUT= VIN(C1/C2) 에 의해 정의된다.
본 발명을 실시함에 있어 본 발명에 실시예에 대한 다양한 대안이 채용될 수 있음은 물론이다. 따라서, 다음의 특허청구의 범위는 본 발명의 범위를 정의하고 이들 청구항들 및 그들의 균등물들내의 방법과 구조는 그들의 범위에 속한다.
본 발명에 따르면, 분할 게이트 트랜지스터를 이용하고, 게이트 중 하나를 연속적으로 바이어스하므로써 클럭 피드스루가 감소되는 스위치 캐패시터 회로가 제공된다.

Claims (19)

  1. 반도체 기판에 형성된 스위치 캐패시터 회로에 있어서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역,
    상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역,
    상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 제 1 게이트상에 형성된 제 2 유전재층,
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트를 갖는 트랜지스터; 및
    상기 소오스 영역에 접속된 캐패시터를 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  2. 제 1 항에 있어서, 상기 캐패시터는 상기 소오스 영역과 접지 사이에 접속되는 것을 특징으로 하는 스위치 캐패시터 회로.
  3. 제 2 항에 있어서, 연산 증폭기로서, 상기 소오스 영역에 접속된 포지티브 입력과 상기 연산 증폭기의 출력에 접속된 네가티브 입력을 갖는 연산 증폭기를 또한 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  4. 제 1 항에 있어서. 상기 소오스 영역에 접속된 네가티브 입력과, 접지에 접속된 포지티브 입력과, 상기 캐패시터에 접속된 출력을 갖는 연산 증폭기를 또한 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  5. 제 1 항에 있어서, 상기 트랜지스터의 상기 채널 영역은 제 4 및 제 5 부분을 갖고, 상기 트랜지스터는 상기 채널 영역의 제 4 및 제 5 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전재층상에 형성된 제 3 게이트를 또한 갖는 것을 특징으로 하는 스위치 캐패시터 회로.
  6. 제 5 항에 있어서, 상기 드레인 영역에 접속된 캐패시터를 또한 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  7. 기판에 형성된 트랜지스터에 있어서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역,
    상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 제 3 부분, 제 4 부분, 및 제 5 부분을 갖는 채널 영역,
    상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 제 1 게이트상에 형성된 제 2 유전재층,
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트, 및
    상기 채널 영역의 상기 제 4 부분 및 제 5 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전재층상에 형성된 제 3 게이트를 구비하는 것을 특징으로 하는 기판에 형성된 트랜지스터.
  8. 반도체 기판에 형성된 스위치 캐패시터 회로에 있어서,
    입력 노드에 접속된 제 1 트랜지스터로서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역,
    상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역,
    상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 제 1 게이트상에 형성된 제 2 유전재층,
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트를 갖는 제 1 트랜지스터;
    중간 노드에 접속된 제 2 트랜지스터로서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역,
    상기 제 2 트랜지스터의 상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역,
    상기 제 2 트랜지스터의 상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 제 2 트랜지스터의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 제 2 트랜지스터의 상기 제 1 게이트상에 형성된 제 2 유전재층,
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 2 트랜지스터의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트를 갖는 제 2 트랜지스터;
    상기 입력 노드와 상기 중간 노드 사이에 접속된 제 1 캐패시터; 및
    출력 노드와 상기 중간 노드에 접속된 제 3 트랜지스터로서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역,
    상기 제 3 트랜지스터의 상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 및 제 3 부분, 제 4 부분, 및 제 5 부분을 갖는 채널 영역,
    상기 제 3 트랜지스터의 상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 제 3 트랜지스터의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 제 3 트랜지스터의 상기 제 1 게이트상에 형성된 제 2 유전재층,
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 3 트랜지스터의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트, 및
    상기 채널 영역의 상기 제 4 부분 및 제 5 부분과 상기 제 1 게이트의 부분상의 상기 제 3 트랜지스터의 상기 제 1 및 제 2 유전재층상에 형성된 제 3 게이트를 갖는 제 3 트랜지스터;
    상기 중간 노드와 출력 노드 사이에 형성된 제 2 캐패시터; 및
    상기 중간 노드에 접속된 네가티브 입력과 상기 출력 노드에 접속된 출력을 갖는 연산 증폭기를 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  9. 반도체 기판에 형성된 스위치 캐패시터 회로에 있어서,
    NMOS 트랜지스터로서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역,
    상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역,
    상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 제 1 게이트상에 형성된 제 2 유전재층, 및
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트를 갖는 NMOS 트랜지스터;
    PMOS 트랜지스터로서,
    상기 기판에 형성된 공간 이격된 소오스 및 드레인 영역으로서, 상기 PMOS 트랜지스터의 상기 소오스 영역은 상기 NMOS 트랜지스터의 드레인 영역에 접속되고, 상기 PMOS 트랜지스터의 상기 드레인 영역은 상기 NMOS 트랜지스터의 소오스 영역에 접속되는 소오스 및 드레인 영역,
    상기 PMOS 트랜지스터의 상기 소오스 및 드레인 영역 사이에 정의되고, 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역,
    상기 PMOS 트랜지스터의 상기 채널 영역상에 형성된 제 1 유전재층,
    상기 채널 영역의 제 1 부분상의 상기 PMOS 트랜지스터의 상기 제 1 유전재층상에 형성된 제 1 게이트,
    상기 PMOS 트랜지스터의 상기 제 1 게이트상에 형성된 제 2 유전재층,
    상기 채널 영역의 상기 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상의 상기 PMOS 트랜지스터의 상기 제 1 및 제 2 유전재층상에 형성된 제 2 게이트를 갖는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  10. 제 9 항에 있어서, 상기 NMOS 트랜지스터의 상기 소오스 영역과 접지에 접속된 캐패시터를 또한 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  11. 제 9 항에 있어서, 상기 NMOS 트랜지스터의 소오스 영역에 접속된 네가티브 입력과, 접지에 접속된 포지티브 입력을 갖는 연산 증폭기와,
    상기 네가티브 입력과 상기 연산 증폭기의 출력에 접속된 캐패시터를 또한 구비하는 것을 특징으로 하는 스위치 캐패시터 회로.
  12. 제 1 단자, 제 2 단자, 제 1 게이트, 및 제 2 게이트를 포함하는 트랜지스터를 갖는 회로를 동작시키는 방법에 있어서,
    상기 제 2 게이트를 연속적으로 바이어싱하는 단계, 및
    상기 트랜지스터를 온 오프 절환시키는 제어신호를 상기 제 1 게이트에 인가하는 단계를 구비하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 제 1 단자는 입력 신호를 수신하도록 접속되고, 상기 회로는 상기 제 2 단자와 접지 사이에 접속된 캐패시터를 또한 갖는 것을 특징으로 하는 방법.
  14. ` 제 13 항에 있어서, 상기 트랜지스터는 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역을 포함하고, 상기 제 1 게이트는 상기 제 1 부분상에 형성되고, 상기 제 2 게이트는 제 2 부분 및 제 3 부분과 상기 제 1 게이트의 부분상에 형성되는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서, 상기 제 2 게이트는 하위 레벨, 상위 레벨, 및 상기 하위 레벨 및 상위 레벨에 접속된 중간 레벨을 갖는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 트랜지스터는 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는 채널 영역을 또한 포함하고, 상기 제 1 게이트는 상기 제 1 부분상에 형성되고, 상기 제 2 게이트의 하위 레벨은 상기 제 2 부분상에 형성되며, 상기 제 2 게이트의 상위 레벨은 상기 제 3 부분과 상기 제 1 게이트의 부분상에 형성되는 것을 특징으로 하는 방법.
  17. 제 12 항에 있어서, 상기 제 2 게이트는 포지티브 전압에 의해 바이어스 되는 것을 특징으로 하는 방법.
  18. 제 12 항에 있어서, 상기 제 2 게이트는 네가티브 전압에 의해 바이어스 되는 것을 특징으로 하는 방법.
  19. 제 12 항에 있어서, 상기 제 2 게이트는 공급 전압에 의해 바이어스 되는 것을 특징으로 하는 방법.
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