WO2003009475A2 - Kaskodenschaltung für leistungstreiber - Google Patents

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WO2003009475A2
WO2003009475A2 PCT/EP2002/006402 EP0206402W WO03009475A2 WO 2003009475 A2 WO2003009475 A2 WO 2003009475A2 EP 0206402 W EP0206402 W EP 0206402W WO 03009475 A2 WO03009475 A2 WO 03009475A2
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line
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Armin Hanneberg
Peter Laaser
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    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission

Definitions

  • the present invention relates to a line driver for data transmission, in particular a line driver for wired data transmission at high bit rates.
  • FIG. 4 A conventional line driver known from the prior art for wired data transmission is shown by way of example in FIG. 4.
  • the line driver comprises a plurality of differential pairs 3 connected in parallel, each with two transistors 4, 5 connected in accordance with FIG. 4, in the present case NMOS field effect transistors, the source connections of which are connected to one another with a current source 25 which supplies an impressed current Io ... Ion delivers.
  • the drain connections of the two transistors 4, 5, which are also referred to below as differential pair transistors, of each differential pair are connected to the source connections of further transistors 6 and 7, which are each connected via their gate connections' to a bias or bias voltage of a voltage source 8 or 9 are operated.
  • the transistors 6 and 7 provided jointly for all differential pairs 3 form a cascode circuit with the respective differential pair transistors 4 and 5 and are therefore also referred to below as cascode transistors.
  • the drain connections of the cascode transistors 6, 7 are connected to the load outputs of the line driver, which is indicated in FIG. 4 in the form of (external) load resistors 12 and 13.
  • the difference pairs 3 are dependent on the data to be transmitted by the line driver, i.e. in
  • each differential pair 3 takes place by connecting the gate connections of the
  • Differential pair transistors 4, 5 with two different reference voltages V refl and V re f 2 as a function of an applied digital word , ie to be transmitted.
  • the differential pair transistors 4, 5 are selectively applied to the reference voltage V r e f i or V ref2 via controllable switches 26-29 as a function of complementary control signals DW or DW such that the
  • Differential pair transistors 4, 5 are driven differentially symmetrically, ie the gate connection of the differential pair transistor 4 is, for example, at the reference voltage V ref i, while at the same time the gate connection of the differential pair transistor 5 is present at the reference voltage V re f 2 and vice versa.
  • the reference voltages V ref ⁇ and V ref2 are generated via a series circuit from a current source 26, which supplies an impressed current I ref , with two further transistors 27 and 28, which are connected as shown in FIG.
  • all transistors are designed in the form of N OS field-effect transistors.
  • T E (for a rising edge) or f (for a falling edge) of the respective control signal can be calculated in the first approximation as follows:
  • C G denotes the gate capacitance of the differential pair transistors 4, 5 and g mEe fi or g mr ⁇ f 2
  • the cascode transistors 6, 7 reduce the generally very large signal swing at the drain connections of the
  • the cascode transistors 6, 7 flow at different levels Signal current. Since the output conductance g DS of the cascode transistors 6, 7 depends on the current Ins through the cascode transistors, acts on the
  • Differential pair transistors 4, 5 a signal-dependent load, which leads to non-linearities.
  • the reference voltages V e and V Eef2 when switching the reference voltages V e and V Eef2, voltage peaks or. Switching spikes occur, which can also have a negative effect on the linearity of the line driver.
  • the reference voltages V refl and V r ⁇ f2 generated via diode voltages of the transistors 27, 28 according to FIG. 4 can fluctuate significantly as a function of the ambient temperature and the manufacturing process, which adversely affects the stability of the circuit arrangement .
  • the object of the present invention is therefore to provide a line driver with improved linearity.
  • the line driver should meet the usual requirements such. B. low supply voltage and low power and space consumption are sufficient.
  • the line driver comprises a plurality of driver stages connected in parallel, each of which comprises a differential pair with two transistors which are driven differentially depending on the data to be transmitted.
  • each differential pair is assigned a separate pair of cascode transistors, i. H . in contrast to the prior art shown in FIG. 4, the individual differential pair transistors are not in common
  • Cascode transistor pair but each connected to a separate cascode transistor pair.
  • the individual driver stages are connected in parallel with the load outputs of the line driver via the respective cascode transistor pairs.
  • the currents of the individual driver stages are summed in the signal path "behind" the individual cascode transistors. Since, in the deflected or driven state, a maximum current always flows through the one cascode transistor of each driver stage and a minimum current always flows through the other cascode transistor of the respective driver stage, the load resistance is independent of the signal amplitude from a differential point of view as seen from the differential pair. This property increases the linearity of the line driver.
  • a further improvement in the linearity can be achieved in that the differential pair transistors are controlled with the aid of a suitable pre-stage or control circuit in such a way that the minimum current through one branch or transistor of the differential pair does not occur when the level is controlled
  • the pre-stage of the respective driver stage is designed in such a way that it can set the common mode or "common mode” level and the signal swing independently of one another with relative accuracy. Since the preamplifier is an independent setting of the "common mode" level and the signal swing of the control signals for controlling the respective
  • a line driver can be implemented which, in addition to the usual requirements, such as low supply voltage or low power and area consumption, high linearity and a high, adjustable and symmetrical edge steepness of the transmission signals.
  • the present invention is particularly suitable for realizing highly linear line drivers for a wired one
  • Transmitting / receiving devices Transmitting / receiving devices.
  • the present invention is not limited to this preferred field of application, but can be used wherever highly linear transmission signals are desirable, i.e. especially with wireless data transmission.
  • FIG. 1 shows a line driver according to a preferred exemplary embodiment of the present invention
  • FIG. 2 shows a possible structure of a control circuit used according to FIG. 1,
  • FIG. 3 shows the use of the line driver shown in FIG. 1 in a Fast Ethernet transmission device
  • Figure 4 shows a line driver according to the prior art.
  • the line driver shown in FIG. 1 comprises a plurality of driver or output stages connected in parallel, in contrast to the conventional line driver shown in FIG. 4, each driver stage not only comprising a differential pair with two differential pair transistors 4, 5, but also each having a separate pair of cascode transistors 6, 7, at the gate connections of which a blowing or bias voltage of a corresponding voltage source 8, 8 is applied.
  • the individual driver stages are connected in parallel via the drain connections of their cascode transistors 6, 7 and are connected to the outputs of the line driver or the line wires of a data transmission line connected to it, which is indicated in FIG. 1 by load resistors 12, 13.
  • the differential pair transistors 4, 5 of each driver stage are connected analogously to FIG. 4, ie their source connections are each connected to one another and connected to a voltage source 25, which supplies an impressed current I 0 ion.
  • each differential pair 3 is also driven differentially in the exemplary embodiment shown in FIG. 1, but, in contrast to the line driver shown in FIG. 4, no controllable switches 26-29 in combination with NMOS - Transistors 27, 28 are used to mutually connect the gate connections of the differential pair transistors 4, 5 with two different reference voltages V re fi and V re f 2 , but in the exemplary embodiment shown in FIG. 1, each differential pair 3 is a preliminary stage or control circuit 2 assigned, which the control voltages VGiv 130 provided for controlling the respective differential pair transistors 4, 5.
  • VG B generated.
  • Control circuit 2 is preferably designed such that when the respective differential pair 3 is driven, a maximum current flows through one branch or the one differential pair transistor and a minimum current flows through the other branch or the other differential pair transistor. This minimum current is preferably greater than zero, and in principle sufficient linearity is also ensured if the minimum current through a branch of the differential pair 3 is zero.
  • the control circuit 2 is designed in such a way that it can set the so-called common mode or "common mode" level and the signal swing independently of one another with relative accuracy.
  • Each control circuit 2 has transfer gates 14, 15 which, depending on the data to be transmitted, ie on an applied digital word, are driven with the aid of corresponding complementary control signals DW and DW with opposite polarity.
  • the transfer gates 14 and 15 thus direct the current I S i g supplied by an adjustable current source 24 either to a right-hand resistor 19 or to a left-hand resistor 21, the resistance values of the two resistors 19 and 21 being identical.
  • the resistors 19 and 21 form together with
  • Resistors 18 and 20 have a voltage divider operated with the impressed current I cm of an adjustable current source 22 and 23, respectively - as shown in FIG. 2 - the control voltage VG B or VG a on the resistor 18 or resistor 20 for controlling the Differential pair transistors 4 and 5 of the corresponding differential pair 3 (see FIG. 1) can be tapped, ie a differential signal (VG ⁇ - VG B ) is generated to control the corresponding differential pair transistors 4, 5.
  • the level of the signal swing I VG a - VG B I can be set both via the current I sig and via the resistance values of the adjustable resistors 18-21.
  • the “common mode” level can be set via the current I cm and the resistance values of the resistors 18, 20 independently of the signal swing explained above, the “common mode” level V cm being calculated as follows:
  • V cm 0.5 • (VG ⁇ + VG B ).
  • the switch resistance can be linearized, which in turn improves the symmetry of the Signal edges at the voltage potentials VG R / VG B and VL A / VL B improved.
  • adjustable capacitances 16 and 17 are connected in parallel with the resistors 19 and 21. With the aid of these adjustable capacitances, the necessary edge steepness of the control voltages VG B and VG A used to control the differential pair transistors 4 and 5 can be regulated. In addition, process and temperature fluctuations can be compensated for by varying the currents I cm and I S i g accordingly.
  • the differential pair transistors 4, 5 and cascode transistors 6, 7 shown in FIG. 1 are each preferably in the form of NMOS field-effect transistors.
  • the resistors 18-20 shown in FIG. 2 can be interpreted in general terms as switching elements with a linear voltage / current or U / I characteristic curve and, consequently, can also be replaced by MOS field-effect transistors which are operated in the so-called triode region. This applies in particular to the resistors 19, 21.
  • the time constant for a rising and a falling signal edge is approximately the same and is, for example in the event that capacities 16 and 17 are each zero:
  • C G corresponds to the gate capacity of the
  • FIG. 3 shows a typical application of the line driver previously explained in FIG. 1 and FIG. 2 in a transmission device (“transmitter”), for example for fast Ethernet data transmission.
  • a digital pulse shaper 1 digital pulse predistortion or filtering of the data to be transmitted is carried out and the complementary digital control signals DW or DW are generated for the individual control circuits 2.
  • some of the difference pairs 3 are switched over.
  • the differential pairs 3 are connected with the corresponding cascode transistors to the line wires of a data transmission line 30, the desired signal swing being generated at the respective load resistance via the current difference on the data transmission line 30.

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Abstract

Ein Leitungstreiber, welcher insbesondere zur drahtgebundenen Datenübertragung mit hohen Bitraten geeignet ist, umfasst mehrere parallel geschaltete Treiberstufen (3), welche jeweils ein erstes Transistorpaar mit zwei in Abhängigkeit von zu übertragenden digitalen Daten differentiell angesteuerten Transistoren (4, 5) und ein zweites Transistorpaar (6, 7) umfasst. Die Transistoren des zweiten Transistorpaars (6, 7) sind in Reihe mit einem entsprechenden Transistor (4, 5) des ersten Transistorpaars geschaltet. Die einzelnen Treiberstufen (3) sind über die Transistoren (6, 7) des zweiten Transistorpaars parallel an die beiden Leitungsanschlüsse des Leitungstreibers angeschlossen. Jeder Treiberstufe (3) ist eine Steuerschaltung (2) mit Transfergattern (14, 15) zugeordnet, welche die differentiellen Steuersignale (VGA, VGB) für die beiden Transistoren (4, 5) des entsprechenden ersten Transistorpaars erzeugt.

Description

Beschreibung
Leitungstreiber
Die vorliegende Erfindung betrifft einen Leitungstreiber zur Datenübertragung, insbesondere einen Leitungstreiber zur drahtgebundenen Datenübertragung mit hohen Bitraten.
Ein aus dem Stand der Technik bekannter herkömmlicher Leitungstreiber zur drahtgebundenen Datenübertragung ist beispielhaft in Figur 4 dargestellt.
Wie in Figur 4 gezeigt ist, umfasst der Leitungstreiber mehrere parallel geschaltete Differenzpaare 3, mit jeweils zwei gemäß Figur 4 verschalteten Transistoren 4, 5, im vorliegenden Fall NMOS-Feldeffekttransistoren, deren Sourceanschlüsse miteinander mit einer Stromquelle 25 verbunden sind, welche einen eingeprägten Strom Ioι...Ion liefert. Die Drainanschlüsse der beiden Transistoren 4, 5, welche nachfolgend auch als Differenzpaartransistoren bezeichnet werden, eines jeden Differenzpaars sind mit den Sourceanschlüssen von weiteren Transistoren 6 bzw. 7 verbunden, welche jeweils über ihre Gateanschlüsse' mit einer Vor- bzw. Biasspannung einer Spannungsquelle 8 bzw. 9 betrieben werden. Die gemeinsam für sämtliche Differenzpaare 3 vorgesehenen Transistoren 6 und 7 bilden mit den jeweiligen Differenzpaartransistoren 4 bzw. 5 eine Kaskodenschaltung und werden demzufolge nachfolgend auch als Kaskodentransistoren bezeichnet. Die Drainanschlüsse der Kaskodentransistoren 6, 7 sind mit den Lastausgängen des Leitungstreibers verbunden, was in Figur 4 in Form von (externen) Lastwiderständen 12 und 13 angedeutet ist.
Die Differenzpaare 3 werden in Abhängigkeit von den zu übertragenden Daten des Leitungstreibers, d.h. in
Abhängigkeit von dem zu übertragenden Ausgangssignal, unterschiedlich ausgelenkt bzw. angesteuert und treiben einen Strom auf die gemeinsamen Kaskodentransistoren 6, 7. Die Auslenkung bzw. Ansteuerung jedes Differenzpaares 3 erfolgt durch Verbinden der Gateanschlüsse der
Differenzpaartransistoren 4, 5 mit zwei unterschiedlichen Referenzspannungen Vrefl und Vref2 in Abhängigkeit von einem anliegenden, d.h. zu übertragenden Digitalwort. Zu diesem Zweck werden die Differenzpaartransistoren 4, 5 über steuerbare Schalter 26-29 in Abhängigkeit von komplementären Steuersignalen DW bzw. DW wahlweise an die Referenzspannung Vrefi bzw. Vref2 derart angelegt, dass die
Differenzpaartransistoren 4, 5 differentiell symmetrisch angesteuert werden, d.h. der Gateanschluss des Differenzpaartransistors 4 liegt beispielsweise an der Referenzspannung Vrefi, während gleichzeitig der Gateanschluss des Differenzpaartransistors 5 an der Referenzspannung Vref2 anliegt und umgekehrt. Die Referenzspannungen Vrefι und Vref2 werden wie in Figur 4 gezeigt über eine Reihenschaltung aus einer Stromquelle 26, welche einen eingeprägten Strom Iref liefert, mit zwei weiteren Transistoren 27 und 28, welche wie in Figur 4 dargestellt verschaltet sind, erzeugt. Die
Spannungsdifferenz |VrΘfi - Vref21 bestimmt den Ansteuerhub der einzelnen Differenzpaare 3.
Wie aus Figur 4 ersichtlich ist, sind bei dem dargestellten Beispiel sämtliche Transistoren in Form von N OS- Feldeffekttransistoren ausgebildet .
Ein Problem bei der in Figur 4 dargestellten Schaltungsanordnung besteht darin, dass die Differenzpaartransistoren 4, 5 mit einer unterschiedlichen Flankensteilheit angesteuert werden. Die Zeitkonstante TE (für eine steigende Flanke) bzw. f (für eine fallende Flanke) des jeweiligen Ansteuersignais kann in erster Näherung wie folgt berechnet werden:
Figure imgf000005_0001
Dabei bezeichnet CG die Gatekapazität der Differenzpaartransistoren 4, 5 und gmEefi bzw. gmrβf2 die
Steilheit der Differenzpaartransistoren 4, 5 in Abhängigkeit von der Referenzspannung Vrefi bzw. Vref2. Infolge der unterschiedlichen Zeitkonstanten für eine steigende Flanke und eine fallende Flanke des Ansteuersignais werden die Differenzpaartransistoren 4, 5 unterschiedlich schnell ausgelenkt. Dadurch enstehen unsymmetrische Flanken an den Lastausgängen des Leitungstreibers sowie ein Wechselspannungs- bzw. AC-Signal am Fußpunkt des jeweiligen Differenzpaars 3, wodurch Nichtlinearitäten verursacht werden. Diese Wechselspannung koppelt über die parasitären Kapazitäten der Stromspiegel- bzw. Kaskodentransistoren 6, 7 auf die von den Spannungsquellen 8, 9 bereitgestellte Biasspannung ein und verändert somit kurzzeitig den zur Verfügung stehenden Strom, wobei dieser Effekt abhängig von der Anzahl der gleichzeitig geschalteten Differenzpaare 3 und somit abhängig von dem jeweils gesendeten Ausgangssignal des Leitungstreibers ist.
Die Kaskodentransistoren 6, 7 reduzieren den in der Regel sehr großen Signalhub an den Drainanschlüssen der
Differenzpaartransistoren 4, 5 und bestimmen für den Fall, dass der Widerstandswert RL der Widerstände 12, 13 kleiner als 1/gOs d.h. kleiner als der reziproke Ausgangsleitwert der Kaskodentransistoren 6, 7, ist, den Lastwiderstand, welcher von dem jeweiligen Differenzpaar 3 gesehen wird bzw. welcher auf das jeweilige Differenzpaar 3 wirkt.
In Abhängigkeit von dem zu sendenden Ausgangssignal fließt durch die Kaskodentransistoren 6, 7 ein unterschiedlich hoher Signalstrom. Da der Ausgangsleitwert gDS der Kaskodentransistoren 6 , 7 von dem Strom Ins durch die Kaskodentransistoren abhängt , wirkt auf die
Differenzpaartransistoren 4 , 5 eine signalabhängige Last , was zu Nichtlinearitäten führt .
Darüber hinaus können beim Umschalten der Referenzspannungen V e i nd VEef2 Spannungsspitzen bzw . Schaltspikes auftreten, welche sich ebenfalls negativ auf die Linearität des Leitungstreibers auswirken können . Zudem können die gemäß Figur 4 über Diodenspannungen der Transistoren 27 , 28 erzeugten Referenzspannungen Vrefl und Vrβf2 in Abhängigkeit von der Umgebungstemperatur und dem Herstellungsprozess deutlich schwanken, was die Stabilität der Schaltungsanordnung negativ beeinträchtigt .
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einen Leitungstreiber mit verbesserter Linearität bereitzustellen . Darüber hinaus soll der Leitungstreiber den üblichen Anforderungen wie z . B . niedrige Versorgungsspannung und geringer Leistungs- und Flächenverbrauch genügen .
Diese Aufgabe wird erfindungsgemäß durch einen Leitungstreiber mit den Merkmalen des Anspruches 1 gelöst . Die Unteransprüche definieren bevorzugte und vorteilhafte Aus führungs formen der vorliegenden Erfindung .
Erfindungsgemäß umfasst der Leitungstreiber mehrere parallel geschaltete Treiberstufen, welche j eweils ein Differenzpaar mit zwei in Abhängigkeit von den zu übertragenden Daten dif ferentiell angesteuerten Transistoren umfassen . Darüber hinaus ist j edem Differenzpaar ein separates Kaskodentransistorpaar zugeordnet , d . h . im Gegensatz zu dem in Figur 4 dargestellten Stand der Technik sind die einzelnen Differenzpaartransistoren nicht mit einem gemeinsamen
Kaskodentransistorpaar, sondern j eweils mit einem separaten Kaskodentransistorpaar verbunden . Die einzelnen Treiberstufen sind über die jeweiligen Kaskodentransistorpaare in Parallelschaltung mit den Lastausgängen des Leitungstreibers verbunden.
Die Summation der Ströme der einzelnen Treiberstufen erfolgt im Signalpfad "hinter" den einzelnen Kaskodentransistoren. Da im ausgelenkten bzw. angesteuerten Zustand durch den einen Kaskodentransistor jeder Treiberstufe stets ein maximaler und durch den anderen Kaskodentransistor der jeweiligen Treiberstufe stets ein minimaler Strom fließt, ist der Lastwiderstand von dem Differenzpaar der jeweiligen Treiberstufe aus gesehen in differentieller Betrachtungsweise von der Signalamplitude unabhängig. Diese Eigenschaft erhöht die Linearität des Leitungstreibers.
Eine weitere Verbesserung der Linearität kann dadurch erzielt werden, dass die Differenzpaartransistoren mit Hilfe einer geeigneten Vorstufe bzw. Steuerschaltung derart angesteuert werden, dass bei einer Aussteuerung der minimale Strom durch den einen Zweig bzw. Transistor des Differenzpaares nicht
Null wird, sondern ein geringer Ruhestrom fließt. Es ist zwar eine ausreichende Linearität auch dann gewährleistet, wenn der Minimalstrom durch einen Zweig Null wird, dennoch ist die Linearität mit einem von Null verschiedenen Ruhestrom besser. Die Vorstufe der jeweiligen Treiberstufe ist derart ausgestaltet, dass sie relativ genau den Gleichtakt- bzw. "Common Mode"-Pegel sowie den Signalhub unabhängig voneinander einstellen kann. Da die Vorstufe eine unabhängige Einstellung des "Common Mode"-Pegels und des Signalhubs der Steuersignale zur Ansteuerung der jeweiligen
Differenzpaartransistoren erlaubt, wird eine einstellbare und symmetrische Flankensteilheit der Sendesignale ermöglicht, d.h. es werden gleiche Zeitkonstanten für steigende Flanken und für fallende Flanken der Steuersignale, welche zur Ansteuerung der jeweiligen Differenzpaartransistoren dienen, gewährleistet . In den Vorstufen bzw. Steuerschaltungen, welche jeweils zur Ansteuerung der Differenzpaartransistoren einer entsprechenden Treiberstufe vorgesehen sind, werden Transfergatter anstelle der üblicherweise verwendeten NMOS- Transistoren verwendet, um die Linearität des Schalters zur Umlenkung des jeweiligen Hubstroms erhöhen zu können, um somit die Symmetrie der zur Ansteuerung der jeweiligen Differenzpaartransistoren verwendeten Signalflanken zu erhöhen und das Entstehen eines AC-Signals am Fußpunkt des jeweiligen Differenzpaars zu unterdrücken. Auch durch diese Maßnahme wird somit die Linearität des Sendesignals erhöht.
Insgesamt kann somit mit Hilfe der vorliegenden Erfindung ein Leitungstreiber realisiert werden, welcher neben den üblichen Anforderungen, wie z.B. niedrige Versorgungsspannung oder geringer Leistungs- und Flächenverbrauch, eine hohe Linearität und eine hohe, einstellbare und symmetrische Flankensteilheit der Sendesignale aufweist. Dabei eignet sich die vorliegende Erfindung insbesondere zur Realisierung von hochlinearen Leitungstreibern für eine drahtgebundene
Datenübertragung mit hohen Bitraten, beispielsweise zum Einsatz in Fast-Ethernet-Sende- bzw. -
Sende/Empfangsvorrichtungen. Selbstverständlich ist jedoch die vorliegende Erfindung nicht auf diesen bevorzugten Anwendungsbereich beschränkt, sondern kann überall dort eingesetzt werden, wo hochlineare Sendesignale wünschenswert sind, d.h. insbesondere auch bei einer drahtlosen Datenübertragung.
Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels erläutert.
Figur 1 zeigt einen Leitungstreiber gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, Figur 2 zeigt einen möglichen Aufbau einer gemäß Figur 1 verwendeten Steuerschaltung,
Figur 3 zeigt den Einsatz des in Figur 1 dargestellten Leitungstreibers in einer Fast-Ethernet-Sendevorrichtung, und
Figur 4 zeigt einen Leitungstreiber gemäß dem Stand der Technik.
Bei dem in Figur 1 gezeigten Leitungstreiber sind diejenigen Komponenten, welche den in Figur 4 gezeigten Komponenten entsprechen, mit denselben Bezugszeichen versehen, so dass auf eine wiederholte Beschreibung dieser Komponenten verzichtet wird.
Der in Figur 1 gezeigte Leitungstreiber umfasst mehrere parallel geschaltete Treiber- bzw. Ausgangsstufen, wobei im Gegensatz zu dem in Figur 4 gezeigten herkömmlichen Leitungstreiber jede Treiberstufe nicht nur ein Differenzpaar mit zwei Differenzpaartransistoren ,4, 5 umfasst, sondern zudem jeweils ein separates Kaskodentransistorpaar 6, 7, an deren Gateanschlüsse jeweils eine Blas- bzw. Vorspannung einer entsprechenden Spannungsquelle 8, 8 angelegt ist. Die einzelnen Treiberstufen sind über die Drainanschlüsse ihrer Kaskodentransistoren 6, 7 parallel geschaltet und mit den Ausgängen des Leitungstreibers bzw. den Leitungsadern einer daran angeschlossenen Datenübertragungsleitung, welche in Figur 1 durch Lastwiderstände 12, 13 angedeutet ist, verbunden. Die Differenzpaartransistoren 4, 5 jeder Treiberstufe sind analog zu Figur 4 verschaltet, d.h. ihre Sourceanschlüsse sind jeweils miteinander verbunden und an eine Spannungsquelle 25, welche einen eingeprägten Strom I0ι - Ion liefert, angeschlossen.
Zudem sind bei dem in Figur 1 gezeigten Ausführungsbeispiel relativ große Block-Kapazitäten 10, 11, beispielsweise in der Größenordnung von 10 pF, mit der Bias- bzw. Vorspannungsleitung der einzelnen Kaskodentransistoren 6, 7 gekoppelt, wodurch zusätzlich die Linearität erhöht werden kann, da eine möglicherweise über parasitäre Kapazitäten eingekoppelte hochfrequenzte Störspannung durch die somit realisierte Tiefpassfilterung gedämpft werden kann.
Wie bei dem in Figur 4 gezeigten herkömmlichen Leitungstreiber werden auch bei dem in Figur 1 gezeigten Ausführungsbeispiel die Differenzpaartransistoren 4, 5 jedes Differenzpaars 3 differentiell angesteuert, wobei jedoch im Gegensatz zu dem in Figur 4 gezeigten Leitungstreiber keine steuerbaren Schalter 26-29 in Kombination mit NMOS- Transistoren 27, 28 verwendet werden, um die Gateanschlüsse der Differenzpaartransistoren 4, 5 wechselseitig mit zwei unterschiedlichen Referenzspannungen Vrefi und Vref2 zu verbinden, sondern bei dem in Figur 1 gezeigten Ausführungsbeispiel ist jedem Differenzpaar 3 eine Vorstufe bzw. Steuerschaltung 2 zugeordnet, welche die zur Ansteuerung der jeweiligen Differenzpaartransistoren 4, 5 vorgesehenen Steuerspannungen VGivbzw. VGB erzeugt. Dabei ist die
Steuerschaltung 2 vorzugsweise derart ausgestaltet, dass bei einer Aussteuerung des jeweiligen Differenzpaars ' 3 durch den einen Zweig bzw. den einen Differenzpaartransistor ein maximaler Strom und durch den anderen Zweig bzw. den anderen Differenzpaartransistor ein minimaler Strom fließt. Dieser minimale Strom ist vorzugsweise größer als Null, wobei im Prinzip eine ausreichende Linearität auch dann gewährleistet ist, wenn der minimale Strom durch einen Zweig des Differenzpaars 3 Null ist. Hierzu ist die Steuerschaltung 2 derart ausgestaltet, dass sie relativ genau den sogenannten Gleichtakt- bzw. "Common Mode"-Pegel sowie den Signalhub unabhängig voneinander einstellen kann.
Der Aufbau der Steuerschaltung 2 soll nachfolgend näher unter Bezugnahme auf Figur 2 erläutert werden. Jede Steuerschaltung 2 weist Transfergatter 14, 15 auf, welche in Abhängigkeit von den zu übertragenden Daten, d.h. von einem anliegenden Digitalwort, mit Hilfe entsprechender komplementärer Steuersignale DW und DW mit entgegengesetzter Polarität angesteuert werden. Die Transfergatter 14 bzw. 15 lenken somit den von einer einstellbaren Stromquelle 24 gelieferten Strom ISig entweder zu einem rechten Widerstand 19 oder zu einem linken Widerstand 21, wobei die Widerstandswerte der beiden Widerstände 19 und 21 identisch sind. Die Widerstände 19 bzw. 21 bilden zusammen mit
Widerständen 18 bzw. 20 einen mit dem eingeprägten Strom Icm einer einstellbaren Stromquelle 22 bzw. 23 betriebenen Spannungsteiler, wobei - wie in Figur 2 gezeigt ist - am Widerstand 18 bzw. am Widerstand 20 die Steuerspannung VGB bzw. VGa zur Ansteuerung der Differenzpaartransistoren 4 bzw. 5 des entsprechenden Differenzpaares 3 (vergleiche Figur 1) abgegriffen werden kann, d.h. es entsteht ein differentielles Signal (VGÄ - VGB) zur Ansteuerung der entsprechenden Differenzpaartransistoren 4, 5. Die Höhe des Signalhubs I VGa - VGBI ist sowohl über den Strom Isig als auch über die Widerstandswerte der einstellbaren Widerstände 18-21 einstellbar .
Über den Strom Icm und die Widerstandswerte der Widerstände 18, 20 kann der "Common Mode"-Pegel unabhängig von dem zuvor erläuterten Signalhub eingestellt werden, wobei sich der "Common Mode"-Pegel Vcm wie folgt berechnet:
(2) Vcm = 0,5 • (VGÄ+ VGB) .
Eine Einstellung des "Common Mode"-Pegels unabhängig vom Signalhub ist bei der in Figur 4 gezeigten Schaltungsanordnung nicht möglich.
Des Weiteren kann durch die Verwendung der Transfergatter 14, 15 anstelle von NMOS-Transistoren der Schalterwiderstand linearisiert werden, was wiederum die Symmetrie der Signalflanken an den Spannungspotentialen VGR/VGB und VLA/VLB verbessert .
Bei dem in Figur 2 gezeigten Ausführungsbeispiel sind einstellbare Kapazitäten 16 bzw. 17 parallel zu den Widerständen 19 bzw. 21 geschaltet. Mit Hilfe dieser einstellbaren Kapazitäten kann die nötige Flankensteilheit der zur Ansteuerung der Differenzpaartransistoren 4 bzw. 5 dienenden Steuerspannungen VGB bzw. VGA geregelt werden. Darüber hinaus können Prozess- und Temperaturschwankungen durch entsprechende Variation der Ströme Icm und ISig kompensiert werden.
Die in Figur 1 gezeigten Differenzpaartransistoren 4, 5 und Kaskodentransistoren 6, 7 sind jeweils bevorzugt in Form von NMOS-Feldeffekttransistoren ausgebildet. Die in Figur 2 gezeigten Widerstände 18-20 können verallgemeinert als Schaltelemente mit einer linearen Spannung/Strom- bzw. U/I- Kennlinie interpretiert und demzufolge auch durch MOS- Feldeffekttransistoren, welche im sogenannten Triodenbereich betrieben werden, ersetzt werden. Dies betrifft insbesondere die Widerstände 19, 21.
Bei dem in Figur 1 und Figur 2 gezeigten Ausführungsbeispiel ist die Zeitkonstante für eine steigende und eine fallende Signalflanke in erster Näherung gleich und beträgt z.B. für den Fall, dass die Kapazitäten 16 und 17 jeweils Null sind:
(3) Tr = Tf = CG • (RÄ + RB) .
Für den Fall, dass die Kapazitäten 16 und 17 nicht Null sind, entsteht ein komplizierter Ausdruck für Tr und Tf, wobei auch in diesem Fall Tr = Tf gilt.
Dabei entspricht CG der Gatekapazität der
Differenzpaartransistoren 4, 5 und Ra bzw. RB dem Widerstandswert des Widerstands 20 bzw. 18. In Figur 3 ist eine typische Anwendung des zuvor in Figur 1 und Figur 2 erläuterten Leitungstreibers in einer Sendevorrichtung ("Transmitter") , beispielsweise für eine Fast-Ethernet-Datenübertragung, dargestellt. Mit Hilfe eines digitalen Pulsformers 1 wird eine digitale Pulsvorverzerrung bzw. Filterung der zu übertragenden Daten vorgenommen und die komplementären digitalen Steuersignale DW bzw. DW für die einzelnen Steuerschaltungen 2 erzeugt. Je nach gewünschter Pulshöhe des zu übertragenden Sendesignals werden einige der Differenzpaare 3 umgeschaltet. Die Differenzpaare 3 sind mit den entsprechenden Kaskodentransistoren an die Leitungsadern einer Datenübertragungsleitung 30 angeschlossen, wobei über die Stromdifferenz auf der Datenübertragungsleitung 30 an dem jeweiligen Lastwiderstand der gewünschte Signalhub erzeugt wird.

Claims

Patentansprüche
1. Leitungstreiber zur Datenübertragung, mit mehreren parallel geschalteten Treiberstufen (3), wobei jede Treiberstufe (3) ein erstes Transistorpaar mit zwei in Abhängigkeit von zu übertragenden Daten differentiell angesteuerten Transistoren (4, 5) und ein zweites Transistorspaar umfasst, wobei jeweils ein Transistor (6, 7) des zweiten Transistorpaars in Serie zwischen einen entsprechenden Transistor (4, 5) des ersten Transistorpaars und einen Ausgang des Leitungstreibers derart geschaltet ist, dass die einzelnen Treiberstufen (3) an den Ausgängen des Leitungstreibers parallel geschaltet sind.
2. Leitungstreiber nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass jeder Treiberstufe (3) eine Steuerschaltung (2) zur Erzeugung differentieller Steuersignale (VGA, VGB) zur Ansteuerung der beiden Transistoren (4, 5) des ersten
Transistorpaars der jeweiligen Treiberstufe (3) zugeordnet ist, wobei jede Steuerschaltung (2) derart ausgestaltet ist, dass bei Erzeugung der . di ferentiellen Steuersignale (VGA, VGB) über den einen Transistor des ersten Transistorpaars ein bestimmter maximaler Strom und über den anderen Transistor des ersten Transistorpaars ein bestimmter minimaler Strom fließt.
3. Leitungstreiber nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass jede Steuerschaltung (2) derart ausgestaltet ist, dass sie den Gleichtaktpegel der zur Ansteuerung der beiden Transistoren (4, 5) des ersten Transistorpaars der jeweiligen Treiberstufe (3) erzeugten Steuersignale (VGa, VGB) unabhängig vom Signalhub dieser Steuersignale (VGA, VGB) einstellen kann.
4. Leitungstreiber nach Anspruch 2 oder 3, d a d u r c h g e k e n n z e i c h n e t , dass jede Steuerschaltung (2) ein Paar von Transfergattern (14, 15) umfasst, wobei jedes Transfergatter (14, 15) durch komplementäre Steuersignale (DW, DW ) in Abhängigkeit von den zu übertragenden Daten angesteuert wird und wahlweise ein Strom (ISig) einer Stromquelle (24) in Abhängigkeit von der Ansteuerung durch diese Steuersignale (DW, D ) an einen durch Schaltelemente (18, 19; 20, 21) mit einer linearen Spannung/Strom-Kennlinie gebildeten Spannungsteiler weiterleitet oder nicht, wobei an dem einen Spannungsteiler das Steuersignal (VGB) zur Ansteuerung des einen Transistors (4) und an dem anderen Spannungsteiler das Steuersignal (VGA) zur Ansteuerung des anderen Transistors (5) des ersten Transistorpaars der entsprechenden Treiberstufe (3) bereitgestellt wird.
5. Leitungstreiber nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , dass die Stromquelle (24) einstellbar ist.
6. Leitungstreiber nach Anspruch 4 oder 5, d a d u r c h g e k e n n z e i c h n e t , dass die mit den Transfergattern (14, 15) gekoppelten Spannungsteiler jeweils mit dem Strom (Icm) einer einstellbaren weiteren Stromquelle (22, 23) gespeist sind.
7. Leitungstreiber nach einem der Ansprüche 4 - 6, d a d u r c h g e k e n n z e i c h n e t , dass jeder Spannungsteiler eine Serienschaltung aus einem ersten Schaltelement (18, 20) mit einer linearen Spannung/Strom-Kennlinie und einem zweiten Schaltelement (19, 21) mit einer linearen Spannung/Strom-Kennlinie umfasst, wobei an den zweiten Schaltelementen (18, 20) der Spannungsteiler die Steuersignale (VGA, VGB) für die beiden Transistoren (4, 5) des ersten Transistorpaars der entsprechenden Treiberstufe (3) bereit gestellt sind und ein Verbindungspunkt zwischen dem ersten Schaltelement (18, 20) und dem zweiten Schaltelement (19, 21) mit einem Ausgang des jeweiligen Transfergatters (14, 15) verbunden ist.
8. Leitungstreiber nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t , dass die zweiten Schaltelemente (19, 21) der den beiden
Transfergattern (14, 15) zugeordneten Spannungsteiler einen identischen Widerstandswert aufweisen.
9. Leitungstreiber nach Anspruch 7 oder 8, d a d u r c h g e k e n n z e i c h n e t , dass zu den zweiten Schaltelementen (19, 21) der Spannungsteiler jeweils eine einstellbare Kapazität (16, 17) parallel geschaltet ist.
10. Leitungstreiber nach einem der Ansprüche 4-9, d a d u r c h g e k e n n z e i c h n e t , dass die Schaltelemente (18, 19; 20, 21) mit der linearen Spannung/Strom-Kennlinie der Spannungsteiler einstellbar sind.
11. Leitungstreiber nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Transistoren (6, 7) des zweiten Transistorpaars jeder Treiberstufe (3) durch eine entsprechende Spannungsquelle (8, 9), welche mit dem jeweiligen Transistor (6, 7) des zweiten Transistorpaars über eine Vorspannungsleitung verbunden ist, vorgespannt ist, wobei die jedem Transistor (6, 7) des zweiten Transistorpaars zugeordnete Vorspannungsleitung mit einer Kapazität (10, 11) gekoppelt ist.
12. Leitungstreiber nach Anspruch 11, d a d u r c h g e k e n n z e i c h n e t , dass die mit den Vorspannungsleitungen der Transistoren (6, 7) des zweiten Transistorpaars jeder Treiberstufe (3) gekoppelten Kapazitäten (10, 11) in einer Größenordnung von etwa 10 pF liegen.
13. Sendevorrichtung zur drahtgebundenen Datenübertragung, mit einem Leitungstreiber nach einem der vorhergehenden
Ansprüche, dessen Ausgänge mit den Leitungsadern einer Datenübertragungsleitung (30) verbunden sind.
14. Sendevorrichtung nach Anspruch 13, d a d u r c h g e k e n n z e i c h n e t , dass die Sendevorrichtung einen Pulsformer (1) zur digitalen Pulsvorverzerrung eines über die Datenübertragungsleitung (30) zu übertragenden digitalen Sendesignals aufweist, und dass der Leitungstreiber nach einem der Ansprüche 4 - 9 ausgestaltet ist, wobei der Pulsformer (1) die komplementären Steuersignale (DW, DW ) für die Transfergatter (14, 15) der Steuerschaltungen (2) der einzelnen Treiberstufen (3) erzeugt .
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