JPS6057722A - GaAs疑似CMOSトランスフア−ゲ−ト - Google Patents
GaAs疑似CMOSトランスフア−ゲ−トInfo
- Publication number
- JPS6057722A JPS6057722A JP16501183A JP16501183A JPS6057722A JP S6057722 A JPS6057722 A JP S6057722A JP 16501183 A JP16501183 A JP 16501183A JP 16501183 A JP16501183 A JP 16501183A JP S6057722 A JPS6057722 A JP S6057722A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output terminal
- channel
- fet
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔枝術分野〕
本発明は、GaAs I Cに適用して特に有効な技術
に関するもので、たとえば、GaAsICを用いたスイ
ッチド・キャパシタ・フィルタに利用して有効な技術に
関するものである。
に関するもので、たとえば、GaAsICを用いたスイ
ッチド・キャパシタ・フィルタに利用して有効な技術に
関するものである。
従来、GaAsICにおいては、正孔の易動度が小さい
為、8i IC等で一般的なCMOSタイプの回路構成
はほとんど考えられなかった。この点に関しては、たと
えば、D、Fン(−ブ編、岩田倫典訳rVLsIの基礎
と応用」の133頁に記載されている。
為、8i IC等で一般的なCMOSタイプの回路構成
はほとんど考えられなかった。この点に関しては、たと
えば、D、Fン(−ブ編、岩田倫典訳rVLsIの基礎
と応用」の133頁に記載されている。
本発明者は、GaAsICを用いたアナログ・デジタル
回路を構成する場合、特に、第1図に示す如くNチャネ
ルMB8FPJT (メタル−セミコンダクタ・ゲート
FBT)でトランスファゲートを構成する場合、ゲート
の駆動パルスφによる雑音電荷がトランス77ゲートの
信号転送に悪影響をあたえることを認識し、全く新しい
発想にもとづくトランスファゲートを案出するにいたっ
た。
回路を構成する場合、特に、第1図に示す如くNチャネ
ルMB8FPJT (メタル−セミコンダクタ・ゲート
FBT)でトランスファゲートを構成する場合、ゲート
の駆動パルスφによる雑音電荷がトランス77ゲートの
信号転送に悪影響をあたえることを認識し、全く新しい
発想にもとづくトランスファゲートを案出するにいたっ
た。
本発明の一つの目的は、スイッチ素子のVth(t。
きい値電圧)に依存する電圧降下のないスイッチング回
路を提供することにある。
路を提供することにある。
本発明の一つの目的は、ノイズを低減したGaAsIC
によるスイッチング回路を提供することにある。
によるスイッチング回路を提供することにある。
本発明の一つの目的は、フィードスルーによるノイズを
低減したQaAs F E Tによるスイッチング回路
を提供することにある。
低減したQaAs F E Tによるスイッチング回路
を提供することにある。
本発明の一つの目的は、MBSFETのチャネル部分に
誘起された雑音電荷によるフィードスルーを低減したス
イッチング回路を提供することにある。
誘起された雑音電荷によるフィードスルーを低減したス
イッチング回路を提供することにある。
本発明の一つの目的は、GaAs I Cによる高精度
のスイッチドeキャパシタ・フィルタ回路(以下、8C
F回路と称する)を提供することにある。
のスイッチドeキャパシタ・フィルタ回路(以下、8C
F回路と称する)を提供することにある。
本発明の一つの目的は、GaAs I Cによる高精度
のアナログ回路を提供することにある。
のアナログ回路を提供することにある。
本発明の一つの目的は、低電源電圧で動作可能なQaA
s I Cを提供することにちる。
s I Cを提供することにちる。
本発明の一つの目的は、高精度のQaAs I C技術
を提供することにある。
を提供することにある。
本発明の一つの目的は、高精度の9aAs F E T
回路の駆動方法を提供することにある。
回路の駆動方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明a書の記述および添付図面からあきらかになるであ
ろう。
本明a書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとお夕である。
を簡単に説明すれば、下記のとお夕である。
すなわち、GaASICによるスイッチ回路において、
当該スイッチ用PETと反対導電型のPETを同時にオ
ン・オフさせることによって、スイッチがオフの時チャ
ネルに残留せるフィードスルーチャージを相殺させるこ
とによシ、高精度のスイッチング回路を達成するもので
おる。
当該スイッチ用PETと反対導電型のPETを同時にオ
ン・オフさせることによって、スイッチがオフの時チャ
ネルに残留せるフィードスルーチャージを相殺させるこ
とによシ、高精度のスイッチング回路を達成するもので
おる。
〔実施例、1〕
第2図は、本発明の第1の実施例の801回路の具体的
回路図でちる。同図において、φは駆動用クロックパル
スt ■inは信号の入力端子、■、は信号源r ■o
utは信号の出力端子、Cは容量素子。
回路図でちる。同図において、φは駆動用クロックパル
スt ■inは信号の入力端子、■、は信号源r ■o
utは信号の出力端子、Cは容量素子。
■はインバータIN+及びN、は、それぞれ入出力端子
に対応する各ノード、TNはNチャネル・エンハンスf
iMESFET 、TPはPチャネル・エンハンスfi
MESFETを示す。ここで、GaksMESFETは
ゲートとチャネル部で形成されるショットキーバリアダ
イオード(SBD)の順方向ターンオン電圧(V、〜O
,SV)以下で動作させる。
に対応する各ノード、TNはNチャネル・エンハンスf
iMESFET 、TPはPチャネル・エンハンスfi
MESFETを示す。ここで、GaksMESFETは
ゲートとチャネル部で形成されるショットキーバリアダ
イオード(SBD)の順方向ターンオン電圧(V、〜O
,SV)以下で動作させる。
同図に従って本発明の8CF回路の動作説明を行なう。
■inに入力信号が加えられた状態で、TNとTPO各
ゲート電極に相補的クロックパルスが加えられる。スイ
ッチ素子TN、TPがオンになっている間、容量Cは充
電される為、スイッチ素子のチャネル・コンダクタンス
とパルス幅等で決まる所定の電位が出力端子に与えられ
る。
ゲート電極に相補的クロックパルスが加えられる。スイ
ッチ素子TN、TPがオンになっている間、容量Cは充
電される為、スイッチ素子のチャネル・コンダクタンス
とパルス幅等で決まる所定の電位が出力端子に与えられ
る。
ところが、各FETのゲートーンース又はドレイン間容
量、オンの時のゲート−チャネル間容量をとおして、上
記駆動パルスが雑音電荷として出力端子にもれる現象が
GaAs I C等においても精度上の問題となること
が本発明者によって明らかにされた。すなわち、出立端
子の容量素子が充電される時、所望の信号電荷のみなら
ず、ゲート−出力端子間容量をとおして誘起された雑音
電荷及びFETTNjT、がオンの時チャネルにゲート
−チャネル間容量をとおして誘起された雑音電荷がFE
Tがオフの時に一部が出力に輸送される。これらの雑音
電荷のことを本願ではフィードスルーチャージまた本現
象をフィードスルーと呼ぶ。
量、オンの時のゲート−チャネル間容量をとおして、上
記駆動パルスが雑音電荷として出力端子にもれる現象が
GaAs I C等においても精度上の問題となること
が本発明者によって明らかにされた。すなわち、出立端
子の容量素子が充電される時、所望の信号電荷のみなら
ず、ゲート−出力端子間容量をとおして誘起された雑音
電荷及びFETTNjT、がオンの時チャネルにゲート
−チャネル間容量をとおして誘起された雑音電荷がFE
Tがオフの時に一部が出力に輸送される。これらの雑音
電荷のことを本願ではフィードスルーチャージまた本現
象をフィードスルーと呼ぶ。
ところで、本実施例ではスイッチ素子を形成するTN
r Tpの形状すなわち、ゲート長り、ゲート1@W(
または、チャネル長、チャネル幅ともよぶ)を適描に設
定することによって、両FETのフィードスルーチャー
ジを相殺するようにする。TNのフィードスルーチャー
ジは電子であり、一方、TPOフィードスルーチャージ
は正孔であるから、相互に再結合させてキャンセルする
ことができる。
r Tpの形状すなわち、ゲート長り、ゲート1@W(
または、チャネル長、チャネル幅ともよぶ)を適描に設
定することによって、両FETのフィードスルーチャー
ジを相殺するようにする。TNのフィードスルーチャー
ジは電子であり、一方、TPOフィードスルーチャージ
は正孔であるから、相互に再結合させてキャンセルする
ことができる。
一般に、第1程のフィードスルーチャージすなわち、ゲ
ート−出力端子間容量によるものは、ゲート@Wに比例
すると考えられる。また、第2勝のフィードスルーチャ
ージすなわち、ゲート−チャネル間容量によるものは、
チャネル面積(LXW)に比例し、キャリア易動度μに
反比例すると考えられる。よって、 の如く設定すれば、上記第1種及び第2種のフィードス
ルーチャージの影響を完全に除去することができる。
ート−出力端子間容量によるものは、ゲート@Wに比例
すると考えられる。また、第2勝のフィードスルーチャ
ージすなわち、ゲート−チャネル間容量によるものは、
チャネル面積(LXW)に比例し、キャリア易動度μに
反比例すると考えられる。よって、 の如く設定すれば、上記第1種及び第2種のフィードス
ルーチャージの影響を完全に除去することができる。
ここで、WN、WPはそれぞれTN、T、のゲート幅r
LN + LpはそれぞれTN、TPのゲート長、μ
N。
LN + LpはそれぞれTN、TPのゲート長、μ
N。
μ、は同じ<TN+Tpのキャリア易動度を示す。
しかしながら本発明は、上記(1)式の如くする以外に
も多くの選択が可能である。Q a A sについてい
えば、常温でのμ、は〜s、ooo、μ2は〜250程
度でおることを考慮するとTN、T、のゲート幅を等し
くすることは必ずしも最上ではなく、むしろ、WN>W
PとすることによってLNとり、のサイズを極端に異な
らせることなく、上記第1種及びN2鍾のフィードスル
ーチャージを全体的に除去することが素子作成上では有
利な場合もある。
も多くの選択が可能である。Q a A sについてい
えば、常温でのμ、は〜s、ooo、μ2は〜250程
度でおることを考慮するとTN、T、のゲート幅を等し
くすることは必ずしも最上ではなく、むしろ、WN>W
PとすることによってLNとり、のサイズを極端に異な
らせることなく、上記第1種及びN2鍾のフィードスル
ーチャージを全体的に除去することが素子作成上では有
利な場合もある。
〔実施例、2〕
第3図は、本発明にかかわる第2の実施例のSCF回路
の具体的回路図でちる。同図における記号は基本的に第
2図と同一である。ただし、T。
の具体的回路図でちる。同図における記号は基本的に第
2図と同一である。ただし、T。
は、そのソースとドレインが配線用金属で短絡されてい
る。
る。
動作原理は、上記第1の実施例と同様である。
ただし、上記(1)式の条件は、
となる。
ここでの記号は上記第1式と同じである。ただし、上記
第1の実施例と同様第1s及び第2種のフィードスルー
を全体として打ち消す115が、素子製造上は有利であ
る。
第1の実施例と同様第1s及び第2種のフィードスルー
を全体として打ち消す115が、素子製造上は有利であ
る。
(1) エンハンスメント型MESFETを用いた相補
型構成とすることによシ、8iIC等でのCMOSトラ
ンスファーゲートと同様なGaAs ICによる高速の
トランスファーゲート回路(スイッチング回路)を提供
することができる。
型構成とすることによシ、8iIC等でのCMOSトラ
ンスファーゲートと同様なGaAs ICによる高速の
トランスファーゲート回路(スイッチング回路)を提供
することができる。
(2)相補型MB8FET構成とすることにより、スイ
ッチ素子のVth分の電圧降下のないスイッチング回路
を提供することができる。
ッチ素子のVth分の電圧降下のないスイッチング回路
を提供することができる。
(3)N型とP盤のMB8FETを適当な形状に設定す
ることによシ、フィードスルーの影響を低減したスイッ
チング回路を提供することができる。
ることによシ、フィードスルーの影響を低減したスイッ
チング回路を提供することができる。
(4)上記MESFETの形状を適当に設定することに
より、高精度の8CF回路及びアナログ回路を提供する
ことができる。
より、高精度の8CF回路及びアナログ回路を提供する
ことができる。
(5) vth分の電圧ロスがない為、低電圧電源でか
つ、大きい論理振幅のGaAs I Cを提供すること
ができる。
つ、大きい論理振幅のGaAs I Cを提供すること
ができる。
(6)上記実施例の如く最適値に設定することによって
、フィードスルーを除去し、しかも、素子製造の容易な
QaAs集積回路技術を提供することができる。
、フィードスルーを除去し、しかも、素子製造の容易な
QaAs集積回路技術を提供することができる。
(7)チャージ補償用M18FBTTPを比較的小さな
サイズにすることができる為、よ)高集積度のGaAs
S CF回路を提供することができる。
サイズにすることができる為、よ)高集積度のGaAs
S CF回路を提供することができる。
(8)補償用MESFETTPには信号電流は流れない
ため、設計自由度が増加する。
ため、設計自由度が増加する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。
たとえば、補償用MBSFETは必らずしも完全なFE
Tである必要はなく、何かしらNチャネルF’ETに同
期して、反対導電型のフィードスルーチャージを生成す
るものであればよい。
Tである必要はなく、何かしらNチャネルF’ETに同
期して、反対導電型のフィードスルーチャージを生成す
るものであればよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった分野であるGaAsM B S
F F、 T集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば、MIS
型FBTによるGaAs I C、77にの低温でGa
As I Cを動作させるもの、埋込みゲートを用いた
GaAs I C等へも適用できる。本発明は、QaA
s 、 InSbその細化合物半導体を用いたスイッチ
回路に適用できる。
明をその背景となった分野であるGaAsM B S
F F、 T集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば、MIS
型FBTによるGaAs I C、77にの低温でGa
As I Cを動作させるもの、埋込みゲートを用いた
GaAs I C等へも適用できる。本発明は、QaA
s 、 InSbその細化合物半導体を用いたスイッチ
回路に適用できる。
第1図は、従来のSCF回路の回路図。
第2図は、本発明の第1の実施例の回路図。
第3図は、本発明の第2の実施例の回路図。
Claims (1)
- 【特許請求の範囲】 1、(a) 入力端子 Φ) 出力端子 (C) Nチャネル・ノーマリオフ型の第1のGaAs
ET (d)Pチャネル・ノーマリオフ型の第2のGaASF
’ET よシなシ、上記第1及び第2のFETが上記入力端子及
び上記出力端子間に並列接続されることによシトランス
ファーゲートを形成することを特徴とするG a A
s集積回路装置。 2、(→ 入力端子 (ハ)出力端子 (C) Nチャネル・ノーマリオフ型の第1のGaAs
ET @ Pチャネル・ノーマリオフ型の第2のQaAsET よすなり、上記第1及び第2のFETが上記入力端子及
び上記出力端子間に並列接続されることによりトランス
ファーゲートを形成した回路において、上記第10F’
ETがオンからオフになった時・ゲート下のチャネル部
分よシ上記出力端子に輸送されるフィードスルーチャー
ジを上記第20FET、1:t)発生する同種のチャー
ジにより補償することを特徴とするQ a A S集積
回路装置。 3、上記第1及び第20F’ETは、 L、−W、 L、・W。 W、−W、 、 □□ μm μ2 の関係を満足することを特徴とする特許の範囲第2項に
記載のQ aA S集積回路装置。 ここで、 W,、W,はそれぞれ第1及び第2のFETのゲート幅
、Ll,L!は同FETのゲート長(チャネル長)、μ
□,μ,は同FETのチャネル易動度、を示す。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16501183A JPS6057722A (ja) | 1983-09-09 | 1983-09-09 | GaAs疑似CMOSトランスフア−ゲ−ト |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16501183A JPS6057722A (ja) | 1983-09-09 | 1983-09-09 | GaAs疑似CMOSトランスフア−ゲ−ト |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6057722A true JPS6057722A (ja) | 1985-04-03 |
Family
ID=15804143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16501183A Pending JPS6057722A (ja) | 1983-09-09 | 1983-09-09 | GaAs疑似CMOSトランスフア−ゲ−ト |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6057722A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4940904A (en) * | 1988-05-23 | 1990-07-10 | Industrial Technology Research Institute | Output circuit for producing positive and negative pulses at a single output terminal |
JP2013088638A (ja) * | 2011-10-19 | 2013-05-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
JP2014150340A (ja) * | 2013-01-31 | 2014-08-21 | Toppan Printing Co Ltd | Cmos積分器 |
-
1983
- 1983-09-09 JP JP16501183A patent/JPS6057722A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4940904A (en) * | 1988-05-23 | 1990-07-10 | Industrial Technology Research Institute | Output circuit for producing positive and negative pulses at a single output terminal |
JP2013088638A (ja) * | 2011-10-19 | 2013-05-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
JP2014150340A (ja) * | 2013-01-31 | 2014-08-21 | Toppan Printing Co Ltd | Cmos積分器 |
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