JPS6057722A - ＧａＡｓ疑似ＣＭＯＳトランスフア−ゲ−ト - Google Patents
ＧａＡｓ疑似ＣＭＯＳトランスフア−ゲ−トInfo
- Publication number
- JPS6057722A JPS6057722A JP16501183A JP16501183A JPS6057722A JP S6057722 A JPS6057722 A JP S6057722A JP 16501183 A JP16501183 A JP 16501183A JP 16501183 A JP16501183 A JP 16501183A JP S6057722 A JPS6057722 A JP S6057722A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- output terminal
- channel
- fet
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔枝術分野〕
本発明は、ＧａＡｓ Ｉ Ｃに適用して特に有効な技術
に関するもので、たとえば、ＧａＡｓＩＣを用いたスイ
ッチド・キャパシタ・フィルタに利用して有効な技術に
関するものである。
に関するもので、たとえば、ＧａＡｓＩＣを用いたスイ
ッチド・キャパシタ・フィルタに利用して有効な技術に
関するものである。
従来、ＧａＡｓＩＣにおいては、正孔の易動度が小さい
為、８ｉ ＩＣ等で一般的なＣＭＯＳタイプの回路構成
はほとんど考えられなかった。この点に関しては、たと
えば、Ｄ、Ｆン（−ブ編、岩田倫典訳ｒＶＬｓＩの基礎
と応用」の１３３頁に記載されている。
為、８ｉ ＩＣ等で一般的なＣＭＯＳタイプの回路構成
はほとんど考えられなかった。この点に関しては、たと
えば、Ｄ、Ｆン（−ブ編、岩田倫典訳ｒＶＬｓＩの基礎
と応用」の１３３頁に記載されている。
本発明者は、ＧａＡｓＩＣを用いたアナログ・デジタル
回路を構成する場合、特に、第１図に示す如くＮチャネ
ルＭＢ８ＦＰＪＴ （メタル−セミコンダクタ・ゲート
ＦＢＴ）でトランスファゲートを構成する場合、ゲート
の駆動パルスφによる雑音電荷がトランス７７ゲートの
信号転送に悪影響をあたえることを認識し、全く新しい
発想にもとづくトランスファゲートを案出するにいたっ
た。
回路を構成する場合、特に、第１図に示す如くＮチャネ
ルＭＢ８ＦＰＪＴ （メタル−セミコンダクタ・ゲート
ＦＢＴ）でトランスファゲートを構成する場合、ゲート
の駆動パルスφによる雑音電荷がトランス７７ゲートの
信号転送に悪影響をあたえることを認識し、全く新しい
発想にもとづくトランスファゲートを案出するにいたっ
た。
本発明の一つの目的は、スイッチ素子のＶｔｈ（ｔ。
きい値電圧）に依存する電圧降下のないスイッチング回
路を提供することにある。
路を提供することにある。
本発明の一つの目的は、ノイズを低減したＧａＡｓＩＣ
によるスイッチング回路を提供することにある。
によるスイッチング回路を提供することにある。
本発明の一つの目的は、フィードスルーによるノイズを
低減したＱａＡｓ Ｆ Ｅ Ｔによるスイッチング回路
を提供することにある。
低減したＱａＡｓ Ｆ Ｅ Ｔによるスイッチング回路
を提供することにある。
本発明の一つの目的は、ＭＢＳＦＥＴのチャネル部分に
誘起された雑音電荷によるフィードスルーを低減したス
イッチング回路を提供することにある。
誘起された雑音電荷によるフィードスルーを低減したス
イッチング回路を提供することにある。
本発明の一つの目的は、ＧａＡｓ Ｉ Ｃによる高精度
のスイッチドｅキャパシタ・フィルタ回路（以下、８Ｃ
Ｆ回路と称する）を提供することにある。
のスイッチドｅキャパシタ・フィルタ回路（以下、８Ｃ
Ｆ回路と称する）を提供することにある。
本発明の一つの目的は、ＧａＡｓ Ｉ Ｃによる高精度
のアナログ回路を提供することにある。
のアナログ回路を提供することにある。
本発明の一つの目的は、低電源電圧で動作可能なＱａＡ
ｓ Ｉ Ｃを提供することにちる。
ｓ Ｉ Ｃを提供することにちる。
本発明の一つの目的は、高精度のＱａＡｓ Ｉ Ｃ技術
を提供することにある。
を提供することにある。
本発明の一つの目的は、高精度の９ａＡｓ Ｆ Ｅ Ｔ
回路の駆動方法を提供することにある。
回路の駆動方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明ａ書の記述および添付図面からあきらかになるであ
ろう。
本明ａ書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとお夕である。
を簡単に説明すれば、下記のとお夕である。
すなわち、ＧａＡＳＩＣによるスイッチ回路において、
当該スイッチ用ＰＥＴと反対導電型のＰＥＴを同時にオ
ン・オフさせることによって、スイッチがオフの時チャ
ネルに残留せるフィードスルーチャージを相殺させるこ
とによシ、高精度のスイッチング回路を達成するもので
おる。
当該スイッチ用ＰＥＴと反対導電型のＰＥＴを同時にオ
ン・オフさせることによって、スイッチがオフの時チャ
ネルに残留せるフィードスルーチャージを相殺させるこ
とによシ、高精度のスイッチング回路を達成するもので
おる。
〔実施例、１〕
第２図は、本発明の第１の実施例の８０１回路の具体的
回路図でちる。同図において、φは駆動用クロックパル
スｔ ■ｉｎは信号の入力端子、■、は信号源ｒ ■ｏ
ｕｔは信号の出力端子、Ｃは容量素子。
回路図でちる。同図において、φは駆動用クロックパル
スｔ ■ｉｎは信号の入力端子、■、は信号源ｒ ■ｏ
ｕｔは信号の出力端子、Ｃは容量素子。
■はインバータＩＮ＋及びＮ、は、それぞれ入出力端子
に対応する各ノード、ＴＮはＮチャネル・エンハンスｆ
ｉＭＥＳＦＥＴ 、ＴＰはＰチャネル・エンハンスｆｉ
ＭＥＳＦＥＴを示す。ここで、ＧａｋｓＭＥＳＦＥＴは
ゲートとチャネル部で形成されるショットキーバリアダ
イオード（ＳＢＤ）の順方向ターンオン電圧（Ｖ、〜Ｏ
，ＳＶ）以下で動作させる。
に対応する各ノード、ＴＮはＮチャネル・エンハンスｆ
ｉＭＥＳＦＥＴ 、ＴＰはＰチャネル・エンハンスｆｉ
ＭＥＳＦＥＴを示す。ここで、ＧａｋｓＭＥＳＦＥＴは
ゲートとチャネル部で形成されるショットキーバリアダ
イオード（ＳＢＤ）の順方向ターンオン電圧（Ｖ、〜Ｏ
，ＳＶ）以下で動作させる。
同図に従って本発明の８ＣＦ回路の動作説明を行なう。
■ｉｎに入力信号が加えられた状態で、ＴＮとＴＰＯ各
ゲート電極に相補的クロックパルスが加えられる。スイ
ッチ素子ＴＮ、ＴＰがオンになっている間、容量Ｃは充
電される為、スイッチ素子のチャネル・コンダクタンス
とパルス幅等で決まる所定の電位が出力端子に与えられ
る。
ゲート電極に相補的クロックパルスが加えられる。スイ
ッチ素子ＴＮ、ＴＰがオンになっている間、容量Ｃは充
電される為、スイッチ素子のチャネル・コンダクタンス
とパルス幅等で決まる所定の電位が出力端子に与えられ
る。
ところが、各ＦＥＴのゲートーンース又はドレイン間容
量、オンの時のゲート−チャネル間容量をとおして、上
記駆動パルスが雑音電荷として出力端子にもれる現象が
ＧａＡｓ Ｉ Ｃ等においても精度上の問題となること
が本発明者によって明らかにされた。すなわち、出立端
子の容量素子が充電される時、所望の信号電荷のみなら
ず、ゲート−出力端子間容量をとおして誘起された雑音
電荷及びＦＥＴＴＮｊＴ、がオンの時チャネルにゲート
−チャネル間容量をとおして誘起された雑音電荷がＦＥ
Ｔがオフの時に一部が出力に輸送される。これらの雑音
電荷のことを本願ではフィードスルーチャージまた本現
象をフィードスルーと呼ぶ。
量、オンの時のゲート−チャネル間容量をとおして、上
記駆動パルスが雑音電荷として出力端子にもれる現象が
ＧａＡｓ Ｉ Ｃ等においても精度上の問題となること
が本発明者によって明らかにされた。すなわち、出立端
子の容量素子が充電される時、所望の信号電荷のみなら
ず、ゲート−出力端子間容量をとおして誘起された雑音
電荷及びＦＥＴＴＮｊＴ、がオンの時チャネルにゲート
−チャネル間容量をとおして誘起された雑音電荷がＦＥ
Ｔがオフの時に一部が出力に輸送される。これらの雑音
電荷のことを本願ではフィードスルーチャージまた本現
象をフィードスルーと呼ぶ。
ところで、本実施例ではスイッチ素子を形成するＴＮ
ｒ Ｔｐの形状すなわち、ゲート長り、ゲート１＠Ｗ（
または、チャネル長、チャネル幅ともよぶ）を適描に設
定することによって、両ＦＥＴのフィードスルーチャー
ジを相殺するようにする。ＴＮのフィードスルーチャー
ジは電子であり、一方、ＴＰＯフィードスルーチャージ
は正孔であるから、相互に再結合させてキャンセルする
ことができる。
ｒ Ｔｐの形状すなわち、ゲート長り、ゲート１＠Ｗ（
または、チャネル長、チャネル幅ともよぶ）を適描に設
定することによって、両ＦＥＴのフィードスルーチャー
ジを相殺するようにする。ＴＮのフィードスルーチャー
ジは電子であり、一方、ＴＰＯフィードスルーチャージ
は正孔であるから、相互に再結合させてキャンセルする
ことができる。
一般に、第１程のフィードスルーチャージすなわち、ゲ
ート−出力端子間容量によるものは、ゲート＠Ｗに比例
すると考えられる。また、第２勝のフィードスルーチャ
ージすなわち、ゲート−チャネル間容量によるものは、
チャネル面積（ＬＸＷ）に比例し、キャリア易動度μに
反比例すると考えられる。よって、 の如く設定すれば、上記第１種及び第２種のフィードス
ルーチャージの影響を完全に除去することができる。
ート−出力端子間容量によるものは、ゲート＠Ｗに比例
すると考えられる。また、第２勝のフィードスルーチャ
ージすなわち、ゲート−チャネル間容量によるものは、
チャネル面積（ＬＸＷ）に比例し、キャリア易動度μに
反比例すると考えられる。よって、 の如く設定すれば、上記第１種及び第２種のフィードス
ルーチャージの影響を完全に除去することができる。
ここで、ＷＮ、ＷＰはそれぞれＴＮ、Ｔ、のゲート幅ｒ
ＬＮ ＋ ＬｐはそれぞれＴＮ、ＴＰのゲート長、μ
Ｎ。
ＬＮ ＋ ＬｐはそれぞれＴＮ、ＴＰのゲート長、μ
Ｎ。
μ、は同じ＜ＴＮ＋Ｔｐのキャリア易動度を示す。
しかしながら本発明は、上記（１）式の如くする以外に
も多くの選択が可能である。Ｑ ａ Ａ ｓについてい
えば、常温でのμ、は〜ｓ、ｏｏｏ、μ２は〜２５０程
度でおることを考慮するとＴＮ、Ｔ、のゲート幅を等し
くすることは必ずしも最上ではなく、むしろ、ＷＮ＞Ｗ
ＰとすることによってＬＮとり、のサイズを極端に異な
らせることなく、上記第１種及びＮ２鍾のフィードスル
ーチャージを全体的に除去することが素子作成上では有
利な場合もある。
も多くの選択が可能である。Ｑ ａ Ａ ｓについてい
えば、常温でのμ、は〜ｓ、ｏｏｏ、μ２は〜２５０程
度でおることを考慮するとＴＮ、Ｔ、のゲート幅を等し
くすることは必ずしも最上ではなく、むしろ、ＷＮ＞Ｗ
ＰとすることによってＬＮとり、のサイズを極端に異な
らせることなく、上記第１種及びＮ２鍾のフィードスル
ーチャージを全体的に除去することが素子作成上では有
利な場合もある。
〔実施例、２〕
第３図は、本発明にかかわる第２の実施例のＳＣＦ回路
の具体的回路図でちる。同図における記号は基本的に第
２図と同一である。ただし、Ｔ。
の具体的回路図でちる。同図における記号は基本的に第
２図と同一である。ただし、Ｔ。
は、そのソースとドレインが配線用金属で短絡されてい
る。
る。
動作原理は、上記第１の実施例と同様である。
ただし、上記（１）式の条件は、
となる。
ここでの記号は上記第１式と同じである。ただし、上記
第１の実施例と同様第１ｓ及び第２種のフィードスルー
を全体として打ち消す１１５が、素子製造上は有利であ
る。
第１の実施例と同様第１ｓ及び第２種のフィードスルー
を全体として打ち消す１１５が、素子製造上は有利であ
る。
（１） エンハンスメント型ＭＥＳＦＥＴを用いた相補
型構成とすることによシ、８ｉＩＣ等でのＣＭＯＳトラ
ンスファーゲートと同様なＧａＡｓ ＩＣによる高速の
トランスファーゲート回路（スイッチング回路）を提供
することができる。
型構成とすることによシ、８ｉＩＣ等でのＣＭＯＳトラ
ンスファーゲートと同様なＧａＡｓ ＩＣによる高速の
トランスファーゲート回路（スイッチング回路）を提供
することができる。
（２）相補型ＭＢ８ＦＥＴ構成とすることにより、スイ
ッチ素子のＶｔｈ分の電圧降下のないスイッチング回路
を提供することができる。
ッチ素子のＶｔｈ分の電圧降下のないスイッチング回路
を提供することができる。
（３）Ｎ型とＰ盤のＭＢ８ＦＥＴを適当な形状に設定す
ることによシ、フィードスルーの影響を低減したスイッ
チング回路を提供することができる。
ることによシ、フィードスルーの影響を低減したスイッ
チング回路を提供することができる。
（４）上記ＭＥＳＦＥＴの形状を適当に設定することに
より、高精度の８ＣＦ回路及びアナログ回路を提供する
ことができる。
より、高精度の８ＣＦ回路及びアナログ回路を提供する
ことができる。
（５） ｖｔｈ分の電圧ロスがない為、低電圧電源でか
つ、大きい論理振幅のＧａＡｓ Ｉ Ｃを提供すること
ができる。
つ、大きい論理振幅のＧａＡｓ Ｉ Ｃを提供すること
ができる。
（６）上記実施例の如く最適値に設定することによって
、フィードスルーを除去し、しかも、素子製造の容易な
ＱａＡｓ集積回路技術を提供することができる。
、フィードスルーを除去し、しかも、素子製造の容易な
ＱａＡｓ集積回路技術を提供することができる。
（７）チャージ補償用Ｍ１８ＦＢＴＴＰを比較的小さな
サイズにすることができる為、よ）高集積度のＧａＡｓ
Ｓ ＣＦ回路を提供することができる。
サイズにすることができる為、よ）高集積度のＧａＡｓ
Ｓ ＣＦ回路を提供することができる。
（８）補償用ＭＥＳＦＥＴＴＰには信号電流は流れない
ため、設計自由度が増加する。
ため、設計自由度が増加する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲で種々変更可能であ
ることはいうまでもない。
たとえば、補償用ＭＢＳＦＥＴは必らずしも完全なＦＥ
Ｔである必要はなく、何かしらＮチャネルＦ’ＥＴに同
期して、反対導電型のフィードスルーチャージを生成す
るものであればよい。
Ｔである必要はなく、何かしらＮチャネルＦ’ＥＴに同
期して、反対導電型のフィードスルーチャージを生成す
るものであればよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった分野であるＧａＡｓＭ Ｂ Ｓ
Ｆ Ｆ、 Ｔ集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば、ＭＩＳ
型ＦＢＴによるＧａＡｓ Ｉ Ｃ、７７にの低温でＧａ
Ａｓ Ｉ Ｃを動作させるもの、埋込みゲートを用いた
ＧａＡｓ Ｉ Ｃ等へも適用できる。本発明は、ＱａＡ
ｓ 、 ＩｎＳｂその細化合物半導体を用いたスイッチ
回路に適用できる。
明をその背景となった分野であるＧａＡｓＭ Ｂ Ｓ
Ｆ Ｆ、 Ｔ集積回路に適用した場合について説明した
が、それに限定されるものではなく、たとえば、ＭＩＳ
型ＦＢＴによるＧａＡｓ Ｉ Ｃ、７７にの低温でＧａ
Ａｓ Ｉ Ｃを動作させるもの、埋込みゲートを用いた
ＧａＡｓ Ｉ Ｃ等へも適用できる。本発明は、ＱａＡ
ｓ 、 ＩｎＳｂその細化合物半導体を用いたスイッチ
回路に適用できる。
第１図は、従来のＳＣＦ回路の回路図。
第２図は、本発明の第１の実施例の回路図。
第３図は、本発明の第２の実施例の回路図。
Claims (1)
- 【特許請求の範囲】 １、（ａ） 入力端子 Φ） 出力端子 （Ｃ） Ｎチャネル・ノーマリオフ型の第１のＧａＡｓ
ＥＴ （ｄ）Ｐチャネル・ノーマリオフ型の第２のＧａＡＳＦ
’ＥＴ よシなシ、上記第１及び第２のＦＥＴが上記入力端子及
び上記出力端子間に並列接続されることによシトランス
ファーゲートを形成することを特徴とするＧ ａ Ａ
ｓ集積回路装置。 ２、（→ 入力端子 （ハ）出力端子 （Ｃ） Ｎチャネル・ノーマリオフ型の第１のＧａＡｓ
ＥＴ ＠ Ｐチャネル・ノーマリオフ型の第２のＱａＡｓＥＴ よすなり、上記第１及び第２のＦＥＴが上記入力端子及
び上記出力端子間に並列接続されることによりトランス
ファーゲートを形成した回路において、上記第１０Ｆ’
ＥＴがオンからオフになった時・ゲート下のチャネル部
分よシ上記出力端子に輸送されるフィードスルーチャー
ジを上記第２０ＦＥＴ、１：ｔ）発生する同種のチャー
ジにより補償することを特徴とするＱ ａ Ａ Ｓ集積
回路装置。 ３、上記第１及び第２０Ｆ’ＥＴは、 Ｌ、−Ｗ、 Ｌ、・Ｗ。 Ｗ、−Ｗ、 、 □□ μｍ μ２ の関係を満足することを特徴とする特許の範囲第２項に
記載のＱ ａＡ Ｓ集積回路装置。 ここで、 Ｗ，、Ｗ，はそれぞれ第１及び第２のＦＥＴのゲート幅
、Ｌｌ，Ｌ！は同ＦＥＴのゲート長（チャネル長）、μ
□，μ，は同ＦＥＴのチャネル易動度、を示す。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16501183A JPS6057722A (ja) | 1983-09-09 | 1983-09-09 | ＧａＡｓ疑似ＣＭＯＳトランスフア−ゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16501183A JPS6057722A (ja) | 1983-09-09 | 1983-09-09 | ＧａＡｓ疑似ＣＭＯＳトランスフア−ゲ−ト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057722A true JPS6057722A (ja) | 1985-04-03 |
Family
ID=15804143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16501183A Pending JPS6057722A (ja) | 1983-09-09 | 1983-09-09 | ＧａＡｓ疑似ＣＭＯＳトランスフア−ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057722A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940904A (en) * | 1988-05-23 | 1990-07-10 | Industrial Technology Research Institute | Output circuit for producing positive and negative pulses at a single output terminal |
| JP2013088638A (ja) * | 2011-10-19 | 2013-05-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP2014150340A (ja) * | 2013-01-31 | 2014-08-21 | Toppan Printing Co Ltd | Ｃｍｏｓ積分器 |
-
1983
- 1983-09-09 JP JP16501183A patent/JPS6057722A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4940904A (en) * | 1988-05-23 | 1990-07-10 | Industrial Technology Research Institute | Output circuit for producing positive and negative pulses at a single output terminal |
| JP2013088638A (ja) * | 2011-10-19 | 2013-05-13 | Seiko Epson Corp | 電気光学装置および電子機器 |
| JP2014150340A (ja) * | 2013-01-31 | 2014-08-21 | Toppan Printing Co Ltd | Ｃｍｏｓ積分器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3983414A (en) | Charge cancelling structure and method for integrated circuits | |
| US6323697B1 (en) | Low distortion sample and hold circuit | |
| US7746152B2 (en) | Switch circuit device, and wireless circuit device and sampling circuit device employing the same | |
| US4075509A (en) | Cmos comparator circuit and method of manufacture | |
| US4518880A (en) | MOS Switch circuit with consistent low on resistance | |
| KR940025179A (ko) | 인터페이스 회로 | |
| KR970056052A (ko) | 반도체 스위치 | |
| US5148244A (en) | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate | |
| JPH0629826A (ja) | レベル変換回路 | |
| US4651037A (en) | Precision analog switching circuit employing MOS transistors | |
| US6008689A (en) | Body grabbing switch | |
| EP0630110A1 (en) | Level conversion circuit | |
| JP2591066B2 (ja) | アナログスイッチ回路 | |
| GB2155715A (en) | Cmos power-on detection circuit | |
| JPH02188024A (ja) | レベルシフト回路 | |
| US4211985A (en) | Crystal oscillator using a class B complementary MIS amplifier | |
| JPS6057722A (ja) | ＧａＡｓ疑似ＣＭＯＳトランスフア−ゲ−ト | |
| US6057712A (en) | Integrated comparator circuit with four MOSFETS of defined transfer characteristics | |
| US5939899A (en) | MOSFET substrate current logic | |
| US10122363B1 (en) | Current source logic gate | |
| CN114556785A (zh) | 开关电容电路 | |
| US6853240B2 (en) | Master clock input circuit | |
| JPH01175410A (ja) | 半導体アナログ・スイッチ | |
| JPH03117113A (ja) | 半導体集積回路装置 | |
| US9755645B1 (en) | Current source logic gate |