CN114556785A - 开关电容电路 - Google Patents

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Abstract

本发明涉及开关电容电路，其包括基于金属氧化物半导体场效应晶体管的开关，所述开关包括：第一金属氧化物半导体场效应晶体管(1)，其具有栅极、源极和漏极，其中所述源极连接到第一节点(T1)且所述漏极连接到第二节点(T2)，或者所述漏极连接到第一节点(T1)且所述源极连接第二节点(T2)；第二金属氧化物半导体场效应晶体管(2)，其具有栅极、源极和漏极，其中所述源极连接到所述漏极，并且源极和漏极一起连接到第二节点(T2)；第一电容器(C1)，其连接在第一节点(T1)和第三节点(T3)之间；以及第二电容器(C2)，其连接在第二节点(T2)和第三节点(T3)之间。

Description

开关电容电路
技术领域
本发明涉及一种包括金属氧化物半导体场效应晶体管的开关电容电路。
背景技术
开关电容电路广泛用于各种模拟和混合信号电路，例如采样保持电路和模数转换器。开关电容电路的精确度通常受到开关导致的电荷注入和时钟馈通的限制，该开关由金属氧化物半导体场效应晶体管(MOSFET或MOS)制成。电荷注入发生在开关MOS关断时，开关MOS中剩余的沟道电荷会注入到其源极端子和漏极端子。时钟馈通是由开关MOS的栅极-源极/栅极-漏极电容引起的，其是连接到开关MOS的栅极的数字信号与开关MOS的源极或漏极处的模拟信号之间的不希望的电容耦合。电荷注入和时钟馈通都会在开关MOS的源极端子或漏极端子的模拟信号中引起误差。
有几种已知技术可以尝试解决电荷注入和时钟馈通的影响。下面参考图1至图4描述这些现有技术的解决方案。
图1A中所示的电路(未完全示出在图中)使用一对互补MOSFET，其由并联在两个端子或节点T1和T2之间的一个N型MOS(或NMOS)和一个P型MOS(或PMOS)组成，两个互补的MOSFET由两个反相信号S1和S2控制。当NMOS和PMOS两者同时关闭时，该电路用于让NMOS注入的电荷抵消PMOS注入的电荷。通过匹配NMOS和PMOS之间的栅源/栅漏电容，可以最大限度地减少时钟馈通的影响。然而，NMOS和PMOS注入的电荷量分别取决于两者都关闭之前的沟道电位以及工艺变化。NMOS和PMOS之间的栅源/栅漏电容的匹配也受到工艺变化的影响。因此，在实践中通常不能完全抵消注入电荷和时钟馈通。
图1B中所示的电路(未完全示出在图中)使用单个MOS作为开关和约为开关MOS的一半大小的伪MOS(dummy MOS)。开关MOS和伪MOS属于同一类型(即NMOS或PMOS)，但由反相信号S1和S2控制，其中，第一信号S1控制开关MOS的栅极，第二信号S2控制伪MOS的栅极。伪MOS的源极端子和漏极端子都连接到开关MOS的一个端子T2，其中注入的电荷将被抵消。随着开关MOS关断，伪MOS导通。假设开关MOS在其关闭时恰好有一半的沟道电荷注入到其每个源极端子和漏极端子，那么伪MOS在其开启时应该能够准确地吸收注入的电荷量。如果开关MOS的宽度是伪MOS的两倍，则开关MOS一个端子的栅源/栅漏电容与伪MOS两端的栅源/栅漏电容匹配。因此，开关MOS的时钟馈通效应被伪MOS抵消。然而，当开关MOS关断时，恰好有一半的开关MOS的沟道电荷被注入到端子T1或T2中的每一个的设想通常是不可行的。因此，该电路在实际情况下不能保证完全抵消电荷注入。
在US5479121中，图2所示的电路由一个开关MOS、一个伪MOS、一个反相器和三个电容器C1、C2、C3组成，该电路设计为用于补偿开关MOS的电荷注入。然而，尽管相对复杂且耗能，这种补偿机制依赖于注入到其每一个源极端子T1和漏极端子T2中的开关MOS的沟道电荷的分配与伪MOS的沟道电荷的分配相同的设想。由于电荷分配取决于MOS两端的阻抗比，因此在实践中这一设想常常因开关MOS和伪MOS的端阻抗比不同而失效，从而导致电荷注入补偿不完全。
在US6850098中，提出了一种如图3所示的电路和用于使电荷注入归零的方法，该电路包括一个开关MOS、两个伪MOS和两个电容器C1、C2。然而，该电路还依赖于由开关MOS注入和被归零伪MOS吸收的沟道电荷比例相等的设想。这个设想在实践中也不能保证，这导致不完全的电荷注入补偿。
在US7663424中，描述了图4所示的低电荷注入和时钟馈通的双开关电路，该电路包括粗调开关MOS和细调开关MOS以及可选的缓冲电路。双开关电路在粗调采样持续时间内同时打开粗调开关MOS和细调开关MOS，以及在保持细调开关MOS开启的同时，关闭粗调开关MOS，从而校正由粗调开关MOS引起的电荷注入和时钟馈通。当细调开关MOS关断时，仍会产生电荷注入和时钟馈通。通过适当地调整粗调开关MOS的晶体管的尺寸和适当地选择粗调采样持续时间，可以减小细调开关MOS的尺寸。因此，与在相同采样速度下仅使用粗调开关MOS相比，可以降低其电荷注入和时钟馈通。然而，该电路依赖的设想为，细调开关MOS的尺寸可以足够小，以使来自细调开关MOS的电荷注入和时钟馈通的影响小到可以接受的范围内。实际上，对于紧凑型设计，当由最小尺寸(制造工艺允许)制成的单个MOS开关提供了足够的采样速度，该电路便不会进一步减少具有最小尺寸的MOS开关的电荷注入和时钟馈通。
总之，在开关电容电路中，对于抵消开关电荷注入和/或时钟馈通的实用且有效的电路设计的需求尚未得到满足。电路设计应解决和/或实现以下一个、部分或全部目标：有效地降低或抵消MOS开关(特别是小型或最小尺寸的MOS开关)的电荷注入和/或时钟馈通，需要低功耗、低复杂度和/或小芯片面积来实现电路。
发明内容
根据本发明，这些目的通过提供具有权利要求1的特征的开关电容电路来实现。本发明的其他有利实施例是从属权利要求的主题。
基于例如在图1B所示的电路中，伪MOS吸收并因此补偿由开关MOS注入的沟道电荷的现有技术的MOSFET电路解决方案，本发明的基本思想是在关断期间，根据端子T1和T2的阻抗，确定开关MOS的沟道电荷的分配或分离比。因此，除非在关断期间开关两侧的阻抗匹配，否则这样的电路无法实现完全的电荷注入抵消。因此，在根据本发明的开关电容电路中，对应于开关MOS的源极端子和漏极端子的第一节点和第二节点通过已知的阻抗(即，第一电容器和第二电容器)分别连接到公共的第三端子。
因此，根据本发明，开关电容电路包括基于金属氧化物半导体场效应晶体管的开关。该开关包括第一金属氧化物半导体场效应晶体管，在下文中可能缩写为MOS，以及第二MOS。在第一MOS中，源极或漏极连接到电路的第一节点，相反地，漏极或源极连接到电路的第二节点。相反，在第二MOS中，源极连接到漏极，而源极和漏极一起连接到第二节点。第一MOS可作为开关MOS，因为它负责第一节点和第二节点之间的实际开关动作，而第二MOS可作为伪MOS，第二MOS处于短路状态并且具有在开关MOS关断时吸收开关MOS注入的电荷来抵消电荷注入的作用。
小信号地，也可以称为AC(交流)地，可以指任何不受感兴趣的AC信号影响的稳定节点。这包括诸如电路接地节点GND或电路电源电压节点VDD的节点。这里只要需要匹配第一节点和第二节点之间的阻抗，就意味着第一节点和小信号地之间的阻抗应该与第二节点和小信号地之间的阻抗匹配。
由于两个电容器的阻抗是已知的并且可以自由地预选，因此可以选择它们，使得在开关MOS的切换期间，第一节点和第二节点中的每一个与小信号地之间的对应总阻抗匹配。通过正确选择两个电容的值，与第一节点、第二节点或第三节点与小信号地之间的任何阻抗(包括第一节点、第二节点或第三节点处的任何寄生阻抗)相比，第一节点和第二节点之间的阻抗可忽略不计。
根据优选的实施例，开关电容电路设计成使得所述第一MOS的栅极接收第一栅极信号并且所述第二MOS的栅极接收第二栅极信号，其中，第一栅极信号和第二栅极信号形成为使得第二MOS在第一MOS关断后导通。如上文结合图1B所示的现有技术所解释的，在第一MOS关断之后使第二MOS导通导致第一MOS在关断时注入到第二节点的部分沟道电荷相对可预测，因此使得第二MOS的补偿更可靠。
根据优选的实施例，开关电容电路设计成使得所述第一MOS的栅极接收第一栅极信号，并且所述第二MOS的栅极接收第二栅极信号，该第二栅极信号是反相的第一栅极信号。换言之，第一栅极信号与第二栅极信号互补，使得第二栅极信号携带逻辑1，而第一栅极信号携带逻辑0，反之亦然。可以通过将另一个栅极信号通过反相器电路来获得第一或第二栅极信号。利用反相的栅极信号使得在第一MOS关断时第二MOS导通的效果，从而允许第二MOS吸收注入到第二节点中的第一MOS的剩余沟道电荷。
优选地，第一栅极信号的下降沿与第二栅极信号的上升沿之间和/或第一栅极信号的上升沿与第二栅极信号的下降沿之间存在延迟。当两个MOS均为N型时，第二栅极信号的上升沿跟随第一栅极信号的下降沿。当两个MOS均为P型时，第二栅极信号的下降沿跟随第一栅极信号的上升沿。该延迟可以保证第一MOS完全关断，并且在第二MOS打开之前产生并分配电荷注入，以吸收第二节点上注入的电荷。具体地，开关电容电路可以设计成使得在第二栅极信号最多已通过其相应信号沿(无论是上升沿还是下降沿)的10％、30％或50％之前，第一栅极信号便已通过了相应信号沿(无论是下降沿还是上升沿)的至少50％、70％或90％。作为示例，当第二栅极信号的上升沿跟随第一栅极信号的下降沿时，有利地，在第二栅极信号上升到其最高值的10％之前，第一栅极信号将下降至少90％。
理想地，第一和第二MOS的沟道具有完全相同或几乎相同的长度，或具有基本相等的长度。然而，即使不是最佳的，如果第二MOS的沟道长度在第一MOS的沟道长度的90％和110％之间，或者甚至在第一MOS的沟道长度的75％和125％之间，本发明也能够起作用。
优选地，第二MOS的沟道宽度在第一MOS的沟道宽度的30％和70％之间，或者在第一MOS的沟道宽度的40％和60％之间，或者基本上等于第一MOS的沟道宽度的一半。结合两个MOS的沟道长度大致或基本相等，第二MOS的沟道宽度等于第一MOS的沟道宽度的大致或基本一半意味着第二MOS可以吸收第一MOS的大致或基本一半的沟道电荷。当第一MOS关断时，它将一半的沟道电荷注入其源极，另一半注入其漏极。因此，本实施例将具有第二MOS可以吸收所有注入第二节点的沟道电荷的效果。
根据有利的实施例，所述第一电容器的第一电容和所述第二电容器的第二电容在相同的数量级或基本相等。第一电容和第二电容处于同一数量级尤其意味着它们的差值不超过10倍。优选地，第一电容和第二电容仅相差五倍或两倍。更优选地，它们的值相差小于10％或5％。
在优选实施例中，所述第一电容器和/或所述第二电容器具有至少10fF、32fF、100fF或320fF的电容。与第一、第二或第三节点与小信号地之间的任何阻抗(包括第一、第二或第三节点处的任何寄生阻抗)相比，更高的电容具有的优点是第一节点和第二节点之间的阻抗变得更可忽略不计。此处和下文提及的任何阻抗值(包括任何寄生阻抗)均指在栅极信号频率下确定的阻抗，该栅极信号频率是提供给电路内部的MOS栅极的栅极信号的主要频率分量，该栅极信号例如是提供给第一和第二MOS的第一和第二开关信号。
根据另一优选实施例，所述第一电容器和/或所述第二电容器的电容为第一节点的第一寄生电容、第二节点的第二寄生电容和/或第三节点的第三寄生电容的至少5倍、10倍、20倍或100倍。如果第一和第二电容器的电容至少是三个寄生电容的最大值的5倍、10倍、20倍或100倍，将会是比较好的。每个寄生电容可以作为相应节点和小信号地之间的电容来测量。
有利地，开关电容电路配置为使得第二节点或第三节点保持在虚拟地。这尤其意味着该第二节点或第三节点的电势对于位于预定义信号频率范围内的信号频率是稳定的或固定的。当信号频率位于所述预定信号频率范围之外时，该第二节点或第三节点可以具有浮动电位。
根据优选的实施例，开关电容电路配置为采样保持电路，其包括连接到第一节点的输入缓冲器和连接到第三节点的虚拟地缓冲器，由此，第二节点配置为采样保持电路的输出。在本实施例中，将采样保持电路的输入信号提供给输入缓冲器的输入端，而虚拟地缓冲器的输入端被提供有参考信号。由于虚拟地缓冲器，第三节点因此保持在虚拟地电位。
根据替代的实施例，开关电容电路可以配置为特别是用于增量调制器的电容反馈放大器电路，其包括连接到第三节点的输入缓冲器以及并联在第一节点和第二节点之间的放大器和第三电容器，其中，第二节点连接到放大器的输入，并且第一节点配置为电容反馈放大器电路的输出。在此，输入缓冲器再次在其输入端提供输入信号。在这种配置中，连接到放大器输入端的第二节点工作在虚拟地电位。第三电容器用作放大器的反馈回路。第一MOS用作电容反馈放大器的复位开关。
有利地，对于上述两个实施例，第一电容器和/或第二电容器的电容等于至少5倍、10倍、20或100倍的以下值：1/(2·π·f·R)。其中，f是提供给第一和/或第二MOS的栅极的栅极信号的栅极信号主频率分量，而R是第一节点的小信号节点电阻、第三节点的小信号节点电阻，或者这两个小信号节点电阻中的较小者。节点电阻尤其可以在相应的节点和小信号地之间测量。如上所述，小信号地包括电路地GND和电路电源电压节点VDD，因为它们是感兴趣的频率范围的稳定节点。
如果开关电容电路配置为如上所述的采样保持电路，则R因此可以是所述输入缓冲器的小信号输出电阻、所述虚拟地缓冲器的小信号输出电阻或这两个小信号输出电阻中的较小者。另一方面，如果开关电容电路配置为如上所述的电容反馈放大器电路，则R因此可以是所述输入缓冲器的小信号输出电阻、所述放大器的小信号输出电阻或这两个小信号输出电阻中的较小者。
优选地，第一MOS和第二MOS属于同一类型，即都配置为NMOS或PMOS。
附图说明
本发明的实施例的一些示例将在下面的描述中结合所附的示意图进行更详细的解释，其中：
图1A示出了根据现有技术的用于最小化电荷注入和时钟馈通的第一MOSFET电路；
图1B示出了根据现有技术的用于最小化电荷注入和时钟馈通的第二MOSFET电路；
图2示出了根据现有技术的用于最小化电荷注入和时钟馈通的第三MOSFET电路；
图3示出了根据现有技术的用于最小化电荷注入和时钟馈通的第四MOSFET电路；
图4示出了根据现有技术的用于最小化电荷注入和时钟馈通的第五MOSFET电路；
图5示出了根据一个优选实施例的基于MOSFET的开关；
图6示出了嵌入开关电容电路中的图5的开关，该开关电容电路配置为采样保持电路；
图7是图6所示的开关电容电路的用于注入电荷的小信号等效电路；
图8示出了提供给第一MOS和第二MOS的栅极信号及其相应的上升时间和下降时间；
图9示出了嵌入开关电容电路中的图5的开关，该开关电容电路配置成电容反馈放大器电路；以及
图10示出了图9所示的开关电容电路的用于注入电荷的小信号等效电路。
具体实施方式
图5示出了根据优选实施例的基于金属氧化物半导体场效应晶体管的开关。该开关包括第一金属氧化物半导体场效应晶体管1(以下简称MOS)、第二MOS 2、第一电容器C1和第二电容器C2。用作开关MOS的第一MOS 1将第一节点T1连接到第二节点T2。第一MOS 1的源极或漏极可以连接到第一节点T1，使得另一端连接到第二节点T2。用作伪MOS的第二MOS 2的源极连接到其漏极，并且两者都只连接到第二节点T2。第一MOS 1和第二MOS 2是相同类型的，但由反相信号S1和S2控制。第一MOS 1和第二MOS 2可以是N型也可以是P型，以下仅以N型为例。第二MOS 2的尺寸为第一MOS 1的沟道面积的一半。特别地，第二MOS 2具有与第一MOS 1相同的沟道长度，但是其沟道宽度是第一MOS 1的沟道宽度的一半。第一节点T1通过第一电容器C1连接到第三节点T3，而第二节点T2通过第二电容器C2连接到第三节点T3。
下面结合图6和图9所示的两种不同的开关电容电路来解释图5所示开关的工作原理。
图6示出了开关电容电路，其配置为采样保持电路。它可以看作是一个通用的采样保持电路，其中，输入信号通过输入缓冲器Bi提供给第一节点T1，并且在第二节点T2提供输出信号，第二节点T2对第二电容器C2上的模拟信号进行采样和保持。第三节点T3是由连接到稳定参考信号的虚拟地缓冲器Bvg驱动的虚拟地端。输入缓冲器Bi和虚拟地缓冲器Bvg都是模拟缓冲器。
输入缓冲器Bi的小信号输出电阻R1为：
Figure BDA0003574847900000071
其中，VAP和VAN是驱动第一节点T1的输入缓冲器Bi内的NMOS和PMOS的初始电压值，IDS1是驱动第一节点T1的输入缓冲器Bi内的NMOS和PMOS的漏源电流。||是计算两个并联电阻或阻抗的总电阻或总阻抗值的算子。
同样，虚拟地缓冲器Bvg的小信号输出电阻R2为：
Figure BDA0003574847900000072
其中，VAP和VAN是驱动第三节点T3的虚拟地缓冲器Bvg内的NMOS和PMOS的初始电压值，IDS2是驱动第三节点T3的虚拟地缓冲器Bvg内的NMOS和PMOS的漏源电流。
连接到第一MOS 1和第二MOS 2的栅极的第一和第二开关信号S1和S2的主频率分量是f。因此，第一MOS 1注入的电荷的主频率分量也是f。对于注入的电荷，第一电容器C1的小信号阻抗为Z1，第二电容器C2的小信号阻抗为Z2(其中，i代表1或2，Ci代表第一或第二电容器C1、C2对应的电容)：
Figure BDA0003574847900000073
注入电荷的小信号等效电路如图7所示。寄生阻抗ZP1、ZP2或ZP3(用虚线绘制)分别是第一节点、第二节点或第三节点T1、T2或T3与小信号地之间的对应寄生阻抗。它们是由三个节点T1、T2、T3和小信号地之间的等效总寄生电容CP1、CP2、CP3引起的(其中，i代表1、2或3)：
Figure BDA0003574847900000081
第一和第二电容器C1和C2的电容的期望值可以由两个条件确定。第一个条件是Z1和Z2的值必须小于ZP1、ZP2和ZP3中的每一个的值的1/10(十分之一)。因此，此处也用C1和C2表示的每个电容应该满足以下约束条件，其中，max(CP1,CP2,CP3)表示三个电容值CP1、CP2和CP3中的最大值(其中，i代表1或2)：
Ci＞10·max(CP1，CP2，CP3)
实际上，CP1、CP2、CP3的寄生电容值本身会受到电容值C1和C2的影响。两个电容器C1和C2通常构建为金属绝缘体金属(MIM)电容器或金属氧化物金属(MOM)电容器。一般来说，如果C1和C2的值小于10fF，CP1、CP2、CP3的最小电容值大约在1fF的范围内。因此，C1和C2的值通常至少应为10fF。CP1、CP2、CP3的值随着C1和C2的值的增加而增加。通过合理的布局设计，CP1、CP2、CP3的值可以保持在C1、C2的值的1/10以下。因此，通过电容器C1和C2的适当布局设计，阻抗Z1和Z2保持在寄生阻抗ZP1、ZP2、ZP3的1/10以下。
此外，第二个条件是Z1和Z2的值也必须小于R1和R2的1/10。对于低功耗的采样保持电路，IDS1和IDS2通常介于1nA和1mA之间。假设VAP和VAN都是10V，那么R1和R2通常在5kOhm和5×109Ohm之间。如果IDS1和IDS2约为1mA，则R1和R2约为5kOhm。因此，可以通过以下公式确定各自的C1和C2的约束条件，其中，min(R1,R2)代表R1和R2中较小的一个，f通常为10GHz，这意味着开关信号S1和S2的上升时间和下降时间约为100ps(这里，i代表1或2)：
Figure BDA0003574847900000082
因此，如果IDS1和IDS2均为1mA左右，则C1和C2至少应为32fF。如果IDS1和IDS2约为1nA，则R1和R2约为5×109Ohm。在这种情况下，第二个条件只要求C1和C2大于3.2×10-20F。
总体而言，以上两个条件要求，对于IDS1和IDS2在1nA和1mA之间的低功耗的采样保持电路，C1和C2至少应为32fF。然而，希望不仅满足甚至超过上述两个条件，从而提供更好的电荷注入的抵消性能(这将在下面更详细地解释)。例如，如果通过选择C1和C2至少为320fF并保持CP1、CP2、CP3小于3.2fF，Z1和Z2小于ZP1、ZP2、ZP3以及R1和R2的1/100，则可以实现更好的电荷注入的抵消。
作为非限制性示例，假设VAP和VAN均为10V，f为10GHz，可以选择以下值：IDS1为1μA，IDS2为10μA，使得R1为5MOhm，R2为500kOhm，R1大于R2；C1和C2均为100fF，使得Z1和Z2均约为160Ohm，其小于R1和R2的1/1000。并且CP1、CP2、CP3通过布局设计保持在5fF以下，使得Z1、Z2比ZP1、ZP2、ZP3中的每一个都小20倍。
在采样阶段，第一MOS 1开启，第二MOS 2关闭。如果第一MOS 1和第二MOS 2均为N型，则第一MOS 1的栅极为高电压(S1＝VDD)，第二MOS 2的栅极为低电压(S2＝GND)。如果第一MOS 1和第二MOS 2均为P型，则第一MOS 1的栅极为低电压(S1＝GND)，第二MOS 2的栅极为高电压(S2＝VDD)。因此，在采样阶段，作为输出端的第二节点T2连接到作为输入端的第一节点T1，并跟随输入缓冲器(Bi)的带宽内的任何输入信号。
为了结束采样阶段并进入保持阶段，第一MOS 1被关闭，然后第二MOS 2被打开。如果第一MOS 1和第二MOS 2均为N型，则第一MOS 1的栅极从高电压(S1＝VDD)转变为低电压(S1＝GND)，然后第二MOS 2的栅极从低电压(S2＝GND)转换到高电压(S2＝VDD)。如果第一MOS 1和第二MOS 2均为P型，则第一MOS 1的栅极从低电压(S1＝GND)转变为高电压(S1＝VDD)，然后第二MOS 2的栅极从高电压(S2＝VDD)转变为低电压(S2＝GND)。
当第一MOS 1从导通状态转变为关闭状态时，其剩余的沟道电荷被注入到第一节点T1和第二节点T2中。对于注入的电荷，第一节点T1与小信号地之间的总阻抗为ZT1，第二节点T2与小信号地之间的总阻抗为ZT2。因为Z1和Z2都远小于R1、R2以及ZP1、ZP2和ZP3中的每一个，所以以下关系成立：ZT1≈ZT2≈R1||R2||ZP1||ZP2||ZP3。
这种近似等式的容差取决于该设计超出前面提到的确定C1和C2的约束的两个条件的余量。例如，如果Z1和Z2约为ZP1、ZP2、ZP3以及R1和R2的1/10，则ZT1可能与ZT2相差10％；而如果Z1和Z2约为ZP1、ZP2、ZP3以及R1和R2的1/100，则ZT1可能与ZT2仅相差1％。
如果从第一MOS 1的剩余沟道电荷看出ZT1和ZT2大致相等，则将第一MOS 1的剩余沟道电荷的大约一半注入到第一节点T1和第二节点T2中的每一个。
如图8所示，在第一MOS 1关闭后，第二MOS 2立即开始从关闭状态转变到开启状态，其中，驱动第一MOS 1的栅极的第一栅极信号S1用实线表示，驱动第二MOS 2的栅极的第二栅极信号S2用虚线表示。如上所述，第一MOS 1的大约一半的剩余沟道电荷被注入到第二节点T2中。因为第二MOS 2的沟道面积为第一MOS 1的沟道面积一半，所以在第二MOS 2从关闭状态到开启状态的转变期间，第二MOS 2的沟道吸收了第一MOS 1的剩余沟道电荷的一半。因此，在第二MOS 2导通后，第一MOS 1注入到第二节点T2的电荷几乎被第二MOS 2完全吸收，实现了对电路输出端的有效的电荷注入抵消。该设计中超过前面提到的确定C1和C2的值的两个条件的余量越大，电荷注入抵消就越有效。
此外，因为第二MOS 2的沟道宽度是第一MOS 1的沟道宽度的一半，第二MOS 2的栅极和第二节点T2之间的总电容(即，栅源电容和栅漏电容之和)大约等于第一MOS 1的栅极与第二节点T2之间的栅源(或栅漏，取决于第一MOS 1的源极或漏极是否连接到第二节点T2)电容。因此，来自第一MOS 1的栅极信号S1和第二MOS 2的栅极信号S2的时钟馈通效应也在第二节点T2上有效地相互抵消。
第一节点T1上的电荷注入和时钟馈通效应无关紧要，因为作为输入端的第一节点T1被驱动并因此最终可以克服这些电荷注入和时钟馈通效应。在保持阶段，第一MOS 1关闭，第二MOS 2开启。第二节点T2的输出端保持其电压信号。R1设计为大于R2，这意味着IDS2大于IDS1，因此虚拟地缓冲器Vbg比输入缓冲器Bi具有更大的驱动强度和更高的带宽。因此，第二节点T2有效地与第一节点T1隔离。
在从保持阶段到采样阶段转变时，第一节点T1和第二节点T2上的电荷注入和时钟馈通效应都无关紧要，因为第一节点T1和第二节点T2都在采样阶段被驱动并因此最终可以克服电荷注入和时钟馈通效应。
单输入电容反馈放大器电路用于增量调制器模数转换器。在题为“用于检测时变图像数据的光阵列(Photoarray for detecting time-dependent image data)”的专利公开US7728269B2中，电容反馈放大器用于在每个光传感像素中使用增量调制对光强相关的模拟信号进行编码。电容反馈放大器放大模拟信号自上次复位以来的差值。复位开关复位电容反馈放大器，并且将新的参考电平设置为当前的模拟信号值。然而，在实践中，由单个MOS制成的复位开关每当在复位周期结束而关闭时，都会引入电荷注入和时钟馈通。注入的电荷和时钟馈通使得电容反馈放大器的输出偏离其复位电平，从而导致后续量化阶段的严重不准确。
图9示出了一个开关电容电路，其配置为电容反馈放大器电路。在该配置中，第一节点T1作为输出端，连接到电容反馈放大器的输出端。第三节点T3用作输入端，由连接到输入信号的模拟缓冲器的输入缓冲器Bi驱动。第二节点T2用作连接到放大器A的输入端的虚拟地端。
输入缓冲器Bi的小信号输出电阻为R1：
Figure BDA0003574847900000111
其中，VAP和VAN是驱动第三节点T3的输入缓冲器Bi内的NMOS和PMOS的初始电压值，IDS1是驱动第三节点T3的输入缓冲器Bi内的NMOS和PMOS的漏源电流。同样，||是用于计算两个并联电阻或阻抗的总电阻或总阻抗值的算子。
放大器A的小信号输出电阻为R2：
Figure BDA0003574847900000112
其中，VAP和VAN是驱动第一节点T1的放大器A内部的NMOS和PMOS的初始电压值，IDS2是驱动第一节点T1的放大器A内部的NMOS和PMOS的漏源电流。
连接到第一MOS 1和第二MOS 2的栅极的开关信号S1和S2的主频率分量为f，因此注入电荷的主频率分量也为f。对于注入电荷，第一电容器C1的小信号阻抗为Z1，第二电容器C2的小信号阻抗为Z2，第三电容器C3的小信号阻抗为Z3(其中，i代表1、2或3，Ci代表第一、第二或第三电容器C1、C2或C3对应的电容)：
Figure BDA0003574847900000113
注入电荷的小信号等效电路如图10所示。寄生阻抗ZP1、ZP2或ZP3(用虚线绘制)分别是第一节点、第二节点或第三节点T1、T2或T3与小信号地之间的对应寄生阻抗。它们是由三个节点T1、T2、T3和小信号地之间的等效总寄生电容CP1、CP2、CP3引起的(其中，i代表1、2或3)：
Figure BDA0003574847900000114
第一和第二电容器C1和C2的电容的期望值可以由两个条件确定。第一个条件是Z1和Z2的值必须小于ZP1、ZP2和ZP3中的每一个的值的1/10。因此，此处也用C1和C2表示的每个电容应该满足以下约束条件，其中，max(CP1,CP2,CP3)表示三个电容值CP1、CP2和CP3中的最大值(其中，i代表1或2)：
Ci＞10·max(CP1,CP2,CP3)
实际上，CP1、CP2、CP3的寄生电容值本身会受到电容值C1和C2的影响。两个电容器C1和C2通常构建为金属绝缘体金属(MIM)电容器或金属氧化物金属(MOM)电容器。一般来说，如果C1和C2的值小于10fF，CP1、CP2、CP3的最小电容值大约在1fF的范围内。因此，C1和C2的值通常至少应为10fF。CP1、CP2、CP3的值随着C1和C2的值的增加而增加。通过合理的布局设计，CP1、CP2、CP3的值可以保持在C1、C2的值的1/10以下。因此，通过电容器C1和C2的适当布局设计，阻抗Z1和Z2保持在寄生阻抗ZP1、ZP2、ZP3的1/10以下。
此外，第二个条件是Z1和Z2的值也必须小于R1和R2的1/10。对于特别是在US7728269B2中实现为二维阵列的低功率单输入电容反馈放大器电路，IDS1和IDS2通常在1pA和1μA之间，假设VAP和VAN都是10V，那么R1和R2通常在5MOhm和5×1012Ohm之间。如果IDS1和IDS2约为1μA，则R1和R2约为5MOhm。因此，可以通过以下公式确定各自的C1和C2的约束条件，其中，min(R1,R2)代表R1和R2中较小的一个，f通常为10GHz，这意味着开关信号S1和S2的上升时间和下降时间约为100ps(这里，i代表1或2)：
Figure BDA0003574847900000121
因此，如果IDS1和IDS2均为1μA左右，则C1和C2至少应为3.2×10-17F。如果IDS1和IDS2约为1pA，则R1和R2约为5×1012Ohm。在这种情况下，第二个条件只要求C1和C2大于3.2×10-23F。
总体而言，以上两个条件要求，对于IDS1和IDS2在1pA和1μA之间的低功率单输入电容反馈放大器电路，C1和C2至少应为10fF。然而，希望不仅满足甚至超过上述两个条件，从而提供更好的电荷注入的抵消性能(这将在下面更详细地解释)。例如，如果通过选择C1和C2至少为100fF并保持CP1、CP2、CP3小于1fF，Z1和Z2小于ZP1、ZP2、ZP3以及R1和R2的1/100，则可以实现更好的电荷注入的抵消。
作为非限制性示例，假设VAP和VAN均为10V，f为10GHz，则可以选择以下值：IDS1为1nA，IDS2为10nA，使得R1为5GOhm，R2为500MOhm，R1大于R2；C1和C2均为100fF，使得Z1和Z2均约为160Ohm，小于R1和R2的1/1000000。并且CP1、CP2、CP3通过布局设计保持在5fF以下，使得Z1、Z2比ZP1、ZP2、ZP3都小20倍。C3为5fF，因此C2与C3之比为20，则设置电容反馈放大器的增益为20。
在采样阶段，第一MOS 1开启，第二MOS 2关闭。如果第一MOS 1和第二MOS 2均为N型，则第一MOS 1的栅极为高电压(S1＝VDD)，第二MOS 2的栅极为低电压(S2＝GND)。如果第一MOS 1和第二MOS 2均为P型，则第一MOS 1的栅极为低电压(S1＝GND)，第二MOS 2的栅极为高电压(S2＝VDD)。因此，在复位阶段，第一节点T1的电位被驱动为与第二节点T2的电位相等。R1设计为大于R2，这意味着IDS2大于IDS1，因此虚拟地缓冲器Bvg比输入缓冲器Bi具有更大的驱动强度和更高的带宽。因此，第一节点T1和第二节点T2保持其复位电平而不受输入信号的影响。
为了结束复位阶段，第一MOS 1被关闭，然后第二个MOS 2被打开。如果第一MOS 1和第二MOS 2均为N型，则第一MOS 1的栅极从高电压(S1＝VDD)转变为低电压(S1＝GND)，然后第二MOS 2的栅极从低电压(S2＝GND)转换到高电压(S2＝VDD)。如果第一MOS 1和第二MOS 2均为P型，则第一MOS 1的栅极从低电压(S1＝GND)转变为高电压(S1＝VDD)，然后第二MOS 2的栅极从高电压(S2＝VDD)转变为低电压(S2＝GND)。
当第一MOS 1从导通状态转变为关闭状态时，其剩余的沟道电荷被注入到第一节点T1和第二节点T2中。对于注入的电荷，第一节点T1与小信号地之间的总阻抗为ZT1，第二节点T2与小信号地之间的总阻抗为ZT2。因为Z1和Z2都远小于R1、R2以及ZP1、ZP2和ZP3中的每一个，所以以下关系成立：ZT1≈ZT2≈R1||R2||ZP1||ZP2||ZP3。
该近似等式的容差取决于该设计超出前面提到的确定C1和C2的约束的两个条件的余量。例如，如果Z1和Z2约为ZP1、ZP2、ZP3以及R1和R2的1/10，则ZT1可能与ZT2相差10％；而如果Z1和Z2约为ZP1、ZP2、ZP3以及R1和R2的1/100，则ZT1可能与ZT2仅相差1％。
如果从第一MOS 1的剩余沟道电荷看出ZT1和ZT2大致相等，则将第一MOS 1的剩余沟道电荷的大约一半注入到第一节点T1和第二节点T2中的每一个。
如图8所示，在第一MOS 1关闭之后，第二MOS 2随后从关闭状态转变为打开状态。如上所述，第一MOS 1的大约一半的剩余沟道电荷被注入到第二节点T2中。因为第二MOS 2的沟道面积为第一MOS 1的沟道面积一半，所以在第二MOS 2从关闭状态到开启状态的过渡期间，第二MOS 2的沟道吸收了第一MOS 1的剩余沟道电荷的一半。因此，在第二MOS 2导通后，第一MOS 1注入到第二节点T2的电荷几乎被第二MOS 2完全吸收，实现了对第二节点T2的有效的电荷注入抵消。该设计超过前面提到的确定C1和C2的值的两个条件的余量越大，电荷注入抵消就越有效。
此外，因为第二MOS 2的沟道宽度是第一MOS 1的沟道宽度的一半，第二MOS 2的栅极和第二节点T2之间的总电容(即，栅源电容和栅漏电容之和)大约等于第一MOS 1的栅极与第二节点T2之间的栅源(或栅漏，取决于第一MOS 1的源极或漏极是否连接到第二节点T2)电容。因此，来自第一MOS 1的栅极信号S1和第二MOS 2的栅极信号S2的时钟馈通效应也在第二节点T2上有效地相互抵消。
第一节点T1上的电荷注入和时钟馈通效应无关紧要，因为作为放大器A的输出的第一节点T1被驱动并因此最终可以克服电荷注入和时钟馈通效应。
在放大阶段，第一MOS 1关闭，第二MOS 2开启。第二节点T2保持其信号。输出端T2产生输出信号，该输出信号在电容反馈放大器的带宽内放大输入信号的变化，该放大器的增益由C2和C3之间的比率确定。
在从放大阶段到复位阶段过渡时，第二节点T2和第一节点T1上的电荷注入和时钟馈通效应都无关紧要，因为第二节点T2和第一节点T1都在复位阶段被驱动并因此最终可以克服电荷注入和时钟馈通效应。
附图标记：
1 第一金属氧化物半导体场效应晶体管(第一MOS)
2 第二金属氧化物半导体场效应晶体管(第二MOS)
C1 第一电容器
C2 第二电容器
C3 第三电容器
S1 第一栅极信号
S2 第二栅极信号
T1 第一节点
T2 第二节点
T3 第三节点
Bi 输入缓冲器
Bvg 虚拟地缓冲器
A 放大器
CP1、CP2、CP3 寄生电容
ZP1，ZP2，ZP3 寄生阻抗

Claims (14)

1.开关电容电路，其包括基于金属氧化物半导体场效应晶体管的开关，所述开关包括：
第一金属氧化物半导体场效应晶体管(1)，其具有栅极、源极和漏极，其中所述源极连接到第一节点(T1)且所述漏极连接到第二节点(T2)，或者所述漏极连接到第一节点(T1)且所述源极连接第二节点(T2)；
第二金属氧化物半导体场效应晶体管(2)，其具有栅极、源极和漏极，其中所述源极连接到所述漏极，并且源极和漏极一起连接到第二节点(T2)；
第一电容器(C1)，其连接在第一节点(T1)和第三节点(T3)之间；以及
第二电容器(C2)，其连接在第二节点(T2)和第三节点(T3)之间。
2.根据权利要求1所述的开关电容电路，其特征在于，所述第一金属氧化物半导体场效应晶体管(1)的栅极接收第一栅极信号，所述第二金属氧化物半导体场效应晶体管(2)的栅极接收第二栅极信号，其中形成第一栅极信号和第二栅极信号，使得第二金属氧化物半导体场效应晶体管(2)在第一金属氧化物半导体场效应晶体管(1)关断后导通。
3.根据权利要求1或2所述的开关电容电路，其特征在于，所述第一金属氧化物半导体场效应晶体管(1)的栅极接收第一栅极信号，所述第二金属氧化物半导体场效应晶体管(2)的栅极接收第二栅极信号，第二栅极信号是反相的第一栅极信号。
4.根据权利要求2或3所述的开关电容电路，其特征在于，第一栅极信号的下降沿与第二栅极信号的上升沿之间和/或第一栅极信号的上升沿与第二栅极信号的下降沿之间存在延迟。
5.根据前述权利要求中任一项所述的开关电容电路，其中，所述第一金属氧化物半导体场效应晶体管(1)和所述第二金属氧化物半导体场效应晶体管(2)属于同一类型。
6.根据前述权利要求中任一项所述的开关电容电路，其中，第二金属氧化物半导体场效应晶体管(2)的沟道长度在第一金属氧化物半导体场效应晶体管(1)的沟道长度的90％到110％之间，或者第二金属氧化物半导体场效应晶体管(2)的沟道长度基本上等于第一金属氧化物半导体场效应晶体管(1)的沟道长度。
7.根据前述权利要求中任一项所述的开关电容电路，其中，第二金属氧化物半导体场效应晶体管(2)的沟道宽度在第一金属氧化物半导体场效应晶体管(1)的沟道宽度的40％到60％之间，或者第二金属氧化物半导体场效应晶体管(2)的沟道宽度基本上等于第一金属氧化物半导体场效应晶体管(1)的沟道宽度的一半。
8.根据前述权利要求中任一项所述的开关电容电路，其中，所述第一电容器(C1)的第一电容和所述第二电容器(C2)的第二电容在相同的数量级或基本相等。
9.根据前述权利要求中任一项所述的开关电容电路，其中，所述第一电容器(C1)和/或所述第二电容器(C2)具有至少10fF、32fF、100fF或320fF的电容。
10.根据前述权利要求中任一项所述的开关电容电路，其中，所述第一电容器(C1)和/或所述第二电容器(C2)的电容为第一节点(T1)的第一寄生电容(CP1)、第二节点(T2)的第二寄生电容(CP2)和/或第三节点(T3)的第三寄生电容(CP3)的至少5倍、10倍、或20倍。
11.根据前述权利要求中任一项所述的开关电容电路，其特征在于，第二节点(T2)或第三节点(T3)保持在虚拟地。
12.根据前述权利要求中任一项所述的开关电容电路，其特征在于，所述开关电容电路配置为采样保持电路，其包括连接到第一节点(T1)的输入缓冲器(Bi)和连接到第三节点(T3)的虚拟地缓冲器(Bvg)，由此，第二节点(T2)配置为采样保持电路的输出。
13.根据权利要求1-11中任一项所述的开关电容电路，其特征在于，所述开关电容电路配置为具体用于增量调制器的电容反馈放大器电路，其包括连接到第三节点(T3)的输入缓冲器(Bi)以及并联在第一节点(T1)和第二节点(T2)之间的放大器(A)和第三电容器(C3)，其中，第二节点(T2)连接到放大器(A)的输入，并且第一节点(T1)配置为电容反馈放大器电路的输出。
14.根据权利要求12或13所述的开关电容电路，其中第一电容器和/或第二电容器的电容等于至少5倍、10倍或20倍的以下值：1/(2·π·f·R)，其中，f是提供给第一和/或第二MOS(1、2)的栅极的栅极信号的栅极信号主频率分量，R是所述输入缓冲器(Bi)的小信号输出电阻、所述虚拟地缓冲器(Bvg)的小信号输出电阻、所述放大器(A)的小信号输出电阻，或者这三个小信号输出电阻值中的最小值。
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Families Citing this family (1)

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Publication number Priority date Publication date Assignee Title
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Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148054A (en) * 1991-08-07 1992-09-15 Unitrode Corporation High accuracy MOSFET-switched sampling circuit
US5479121A (en) 1995-02-27 1995-12-26 Industrial Technology Research Institute Compensating circuit for MOSFET analog switches
US5923206A (en) * 1997-03-27 1999-07-13 Exar Corporation Charge injection cancellation technique
US6734713B1 (en) * 2001-03-30 2004-05-11 Skyworks Solutions, Inc. System for improving the parasitic resistance and capacitance effect of a transistor-based switch
US6850098B2 (en) 2001-07-27 2005-02-01 Nanyang Technological University Method for nulling charge injection in switched networks
US7015729B1 (en) * 2004-02-20 2006-03-21 National Semiconductor Corporation Apparatus and method for sample-and-hold with boosted holding switch
EP1958433B1 (en) 2005-06-03 2018-06-27 Universität Zürich Photoarray for detecting time-dependent image data
US7663424B2 (en) 2007-04-11 2010-02-16 Texas Instruments Incorporated Circuit and method for reducing charge injection and clock feed-through in switched capacitor circuits
JP6043867B2 (ja) 2013-03-28 2016-12-14 株式会社日立製作所 超音波撮像装置
JP6442916B2 (ja) 2014-08-20 2018-12-26 コニカミノルタ株式会社 文書共有システム、サーバ、端末装置、文書データ更新方法、およびコンピュータプログラム
US10348243B2 (en) * 2016-07-19 2019-07-09 Globalfoundries Inc. Switched capacitor circuit structure with method of controlling source-drain resistance across same

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