JPS60177495A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS60177495A JPS60177495A JP59031718A JP3171884A JPS60177495A JP S60177495 A JPS60177495 A JP S60177495A JP 59031718 A JP59031718 A JP 59031718A JP 3171884 A JP3171884 A JP 3171884A JP S60177495 A JPS60177495 A JP S60177495A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体メモリ装置、特に１トランジスタ型ダ
イナミツクメモリに関するものである０なお、以下の説
明は、便宜上すべてＮチャネルＭｏｓト＞ンジスタを使
用した例によシ行なうが、本発明はＰチャネルＭＯ８）
ランジスタでも、また他のどのような型式の絶縁ゲート
型トランジスタでも本質的に同様に適用し得るものであ
る。
イナミツクメモリに関するものである０なお、以下の説
明は、便宜上すべてＮチャネルＭｏｓト＞ンジスタを使
用した例によシ行なうが、本発明はＰチャネルＭＯ８）
ランジスタでも、また他のどのような型式の絶縁ゲート
型トランジスタでも本質的に同様に適用し得るものであ
る。
（従来技術とその問題点）
従来の１トランジスタ型ダイナミツクメモリのブロック
図を第１図に示す。第１図にお？−Ｃ’、１はＸアドレ
ス信号（Ｘ’ｌ ＋ ｘ、 ｌ １、Ｎ、Ｘｌ）に応じ
てｎ本あるワード線のうちの１本を選択するＸデコーダ
で２及びダはｍ行ｎ列に配列したメモリセルとｍ本のビ
ット線及びｎ本のワード線から成っているメモリセルマ
トリクスで、３は各ビット線に対応して設けられたセン
スアンプ群で％４はＹアドレス信号（ＹＯＩＹＩ ＋
１１１、Ｙｒ）に応じてｍ本あるビット線のうちの１本
を選択するＸデコーダで、５はＸデコーダからの出力で
、入出力信号の制御を行なう入出力回路である０また、
第１図のｉ行目の回路を取多出しだ回路ブ日ツク図を第
２図に示す。第２図において２０及び２０′は、ｉ行目
のビット線Ｂｉ及びＢ（に接続配置された多数のメモリ
セルを代表するｊ列目とに列目のワード線Ｗｊ及びＷｋ
に接続されたメモリセルで、２１及び２１’はメモリセ
ルから読み出される高低２値レベルの中間の電位をビッ
ト線Ｂｉ又はＢｉに発生させる基−゛ 準電位発生回路で３０はピント線ＢｉとＢｉにメモリセ
ルから読み出された微少差信号をセンスアンプ活性化信
号Ｐ２のタイミングで増幅するセンスアンプで、５０は
ビット線Ｂｉ 上の増幅された差信号の読出しやビット
線への書込みを・Ｘデコーダからの出力信号ＰＹｉで制
御する入出力回路で、６０及び６０４はリセット信号Ｐ
Ｌによりビット線Ｂｉ及びＢｉ を初期状態にセットす
る）′リチャージ回路で、Ｃｕはビット線Ｂｉ及び１）
ｉに付くビット線の寄生容量である。
図を第１図に示す。第１図にお？−Ｃ’、１はＸアドレ
ス信号（Ｘ’ｌ ＋ ｘ、 ｌ １、Ｎ、Ｘｌ）に応じ
てｎ本あるワード線のうちの１本を選択するＸデコーダ
で２及びダはｍ行ｎ列に配列したメモリセルとｍ本のビ
ット線及びｎ本のワード線から成っているメモリセルマ
トリクスで、３は各ビット線に対応して設けられたセン
スアンプ群で％４はＹアドレス信号（ＹＯＩＹＩ ＋
１１１、Ｙｒ）に応じてｍ本あるビット線のうちの１本
を選択するＸデコーダで、５はＸデコーダからの出力で
、入出力信号の制御を行なう入出力回路である０また、
第１図のｉ行目の回路を取多出しだ回路ブ日ツク図を第
２図に示す。第２図において２０及び２０′は、ｉ行目
のビット線Ｂｉ及びＢ（に接続配置された多数のメモリ
セルを代表するｊ列目とに列目のワード線Ｗｊ及びＷｋ
に接続されたメモリセルで、２１及び２１’はメモリセ
ルから読み出される高低２値レベルの中間の電位をビッ
ト線Ｂｉ又はＢｉに発生させる基−゛ 準電位発生回路で３０はピント線ＢｉとＢｉにメモリセ
ルから読み出された微少差信号をセンスアンプ活性化信
号Ｐ２のタイミングで増幅するセンスアンプで、５０は
ビット線Ｂｉ 上の増幅された差信号の読出しやビット
線への書込みを・Ｘデコーダからの出力信号ＰＹｉで制
御する入出力回路で、６０及び６０４はリセット信号Ｐ
Ｌによりビット線Ｂｉ及びＢｉ を初期状態にセットす
る）′リチャージ回路で、Ｃｕはビット線Ｂｉ及び１）
ｉに付くビット線の寄生容量である。
第３図にセル容量Ｃ８０３としてＭＯ８構造のものを使
った従来のメモリセルを示す。このときＭＯ８構造の容
量は閾値電圧を持つため、セル容量Ｃ８０３のゲート電
極は本メモリに使用している最も篩い電源ＶＤＤに接続
してソース及びドレイン電極が接続されている節点Ｓに
よシ高い電位を蓄えるようにしていた。しかし、とのよ
うにすると電源■ＤＤの変動がセル容量Ｃ８０３全通し
て節点Ｓに蓄えられているレベルを変動させるので、誤
動作を起す原因となる。そこで最近は多層ポリシリコン
の技術を用い、それらポリシリコノ間で闇値電圧を持た
ない容量を造り、それをセル容量として用いる場合もあ
る。このメモリセルを第４図に示す。ここで、セル容量
Ｃａｏ４ は、閾値電圧を持たない普通の容量と同じで
あるので、節点Ｓに接続されている電２極の他方の電極
は、一定電位に保っておく必要があり、普通は変動の最
も小さい接地電位とし、ている。また、第３図と第４図
とではセル容量Ｃｓ Ｏ，とＣ８０４の構造が異なるだ
けで、他の部分は全て同じ構造をしている０すなわち、
選択ゲートＧＴのゲートをワード線Ｗに接続し、ドレイ
ンをピント線Ｂに接続し、ソース金節点Ｓに接続してい
る。また、節点Ｓに付く寄生容量をＣｏ、で表わしてい
る。ここでセル容量Ｃ５ｏ３又はＣ８０４と寄生容量Ｃ
ｓ、との和からなる節点Ｓに付く全容量をストレージ容
量Ｃ８と言い替えて以下の説明を行なうＯ 第２図においてリセット信号ＰＩでプリチャージ回路６
０．６０’を動作させた後、Ｘデコーダで選択されたワ
ード線が高レベル状態になると、センスアンプ３０の左
右に対をなして設けられたビット線Ｂｉ及びＢｉに接続
配置された多数のメモリセルのうちの１つに蓄えられて
いたセル情報が、そのメそりセルが属する方のビット線
に読み出され、他方のビット線には、基準電位発生回路
によって高低２値レベルの中間電位が発生する。例えば
ワード線Ｗｊが選択されると、メモリセル２０の情報が
ビット線Ｂ＋に読み出され、ビット線Ｂｉには基準電位
発生回路２１’によって基準電位が発生ずる。逆に、ワ
ード線Ｗｋが選択されるとメモリセル２０′の情報がビ
ット線Ｂｉに読み出され・ビット線Ｂｉには基準電位発
生回路２１によって基準電位が発生する。この結果、ビ
ット線１１１Ｈ、Ｂｉにはメモリセルのストレージ容量
Ｃ８とビット線の寄生容量ＣＢとの容量分割で決まる微
少な電位差が生じる。
った従来のメモリセルを示す。このときＭＯ８構造の容
量は閾値電圧を持つため、セル容量Ｃ８０３のゲート電
極は本メモリに使用している最も篩い電源ＶＤＤに接続
してソース及びドレイン電極が接続されている節点Ｓに
よシ高い電位を蓄えるようにしていた。しかし、とのよ
うにすると電源■ＤＤの変動がセル容量Ｃ８０３全通し
て節点Ｓに蓄えられているレベルを変動させるので、誤
動作を起す原因となる。そこで最近は多層ポリシリコン
の技術を用い、それらポリシリコノ間で闇値電圧を持た
ない容量を造り、それをセル容量として用いる場合もあ
る。このメモリセルを第４図に示す。ここで、セル容量
Ｃａｏ４ は、閾値電圧を持たない普通の容量と同じで
あるので、節点Ｓに接続されている電２極の他方の電極
は、一定電位に保っておく必要があり、普通は変動の最
も小さい接地電位とし、ている。また、第３図と第４図
とではセル容量Ｃｓ Ｏ，とＣ８０４の構造が異なるだ
けで、他の部分は全て同じ構造をしている０すなわち、
選択ゲートＧＴのゲートをワード線Ｗに接続し、ドレイ
ンをピント線Ｂに接続し、ソース金節点Ｓに接続してい
る。また、節点Ｓに付く寄生容量をＣｏ、で表わしてい
る。ここでセル容量Ｃ５ｏ３又はＣ８０４と寄生容量Ｃ
ｓ、との和からなる節点Ｓに付く全容量をストレージ容
量Ｃ８と言い替えて以下の説明を行なうＯ 第２図においてリセット信号ＰＩでプリチャージ回路６
０．６０’を動作させた後、Ｘデコーダで選択されたワ
ード線が高レベル状態になると、センスアンプ３０の左
右に対をなして設けられたビット線Ｂｉ及びＢｉに接続
配置された多数のメモリセルのうちの１つに蓄えられて
いたセル情報が、そのメそりセルが属する方のビット線
に読み出され、他方のビット線には、基準電位発生回路
によって高低２値レベルの中間電位が発生する。例えば
ワード線Ｗｊが選択されると、メモリセル２０の情報が
ビット線Ｂ＋に読み出され、ビット線Ｂｉには基準電位
発生回路２１’によって基準電位が発生ずる。逆に、ワ
ード線Ｗｋが選択されるとメモリセル２０′の情報がビ
ット線Ｂｉに読み出され・ビット線Ｂｉには基準電位発
生回路２１によって基準電位が発生する。この結果、ビ
ット線１１１Ｈ、Ｂｉにはメモリセルのストレージ容量
Ｃ８とビット線の寄生容量ＣＢとの容量分割で決まる微
少な電位差が生じる。
ここで、センスアンプ活性化信号Ｐ２によりセンスアン
プ３０を活性化することによって、その微少電位差を増
幅する。その後、Ｘデコーダからの出力信号ＰＹｉによ
って選択された入出力回路５０を通して当該ピッ） 線
Ｂ ｉの情報を出力し、メモリセル情報の読出しが終ｒ
する０また、書込みは入出力回路５０を通してとッ）＋
Ｗ及びメモリセルに情報が書き込まれる。
プ３０を活性化することによって、その微少電位差を増
幅する。その後、Ｘデコーダからの出力信号ＰＹｉによ
って選択された入出力回路５０を通して当該ピッ） 線
Ｂ ｉの情報を出力し、メモリセル情報の読出しが終ｒ
する０また、書込みは入出力回路５０を通してとッ）＋
Ｗ及びメモリセルに情報が書き込まれる。
第５図は、従来のタイナミックメモリを通常の駆動方法
によって駆動し、ワード線Ｗｊが選択されたときの各部
の電圧波形を示したものである。このように従来構造の
半導体メモリを駆動するには、まず、リセット信号Ｐｌ
を低レベルにし、ワード線の’ｔ 位Ｗｊを高レベルに
してメモリセル２０の情報をビット線Ｂｉに読み出して
いた。するとこれと同時にビット線１３ｉ には、基準
電位発生回路２１’が、基準電位を発生するので、結果
としてＢｊ及びＢｉ に生じること′となりた微少電位
差をクロック信号Ｐ２によって活性化したセンスアンプ
３０によって増幅し、そのときのビット線Ｂｉ の電位
が、メモリセル２０の中にリフレッシュされた情報とし
て再書込みされていた。この場合、メモリセルからヒツ
ト線に読み出される微少電位差ΔＶは、ビット線のプリ
チャージ電位をＶｕｏ、メモリセル内の節点Ｓにおける
ストレージ電位をＶｓｏとすれば、Ｃｓ＝Ｃｓ ｏｓ＋
ｃ ８．又はＣｓ＝Ｃｓ ｏ、 ＋ｃ ８．であるから
１ ８ Δ■＝（ｃ８＋ＣＢ）・（Ｖｓｏ−ＶＨｏ）となる。ま
た、メモリセルの”Ｈ”情報及び“Ｌ”情報を表現する
電位をそれぞれＶＨ及びＶＬとすれば、“Ｈ′と“Ｌ″
の情報の読出し信号差ΔＶｕＬは、”” （１＋ＣＢ／
Ｃ８）（■ＨＶＬ ）となる。従っ、で、情報の読出し
信号差ΔＶＨＬはビット線の寄生容量ＣＢとメモリセル
のストレージ容量Ｃ８との分割比Ｃｅ／Ｃｓに、１１ホ
反比例しメモリセル内のストレージ容量Ｃ８に蓄えられ
ている゛Ｈ″情報の電位ＶＨと“Ｌ“情報の電位ＶＬと
のレベル差（Ｖ）ｌ −Ｖｒ、 ）に比例することがわ
かる０以上、第１図から第５図に至る各図を用いて詳細
に説明した従来の１トランジスタ型ダイナミツクメモリ
においては、１つのビット線に多数のメモリセルが結合
されているため、メモリが大容量化するにつれてビット
線に結合するメモリセルの個数が増え、ビット線の寄生
容量Ｃｅが大きくなってメモリセルのストレージ容ｉ
Ｃｓ との分割比ＣＢ／Ｃ８もまた大きくなる。すると
先の計算で示したように情報の読出し信号差Δ■）ルは
、分割比ＣＩＩ／Ｃ８に、Ｉ９：、？’！’反比例する
ために非常に小さくなってしまう。これを補うためには
、セル内の“Ｈ″情報び”Ｌ″情報電位ＶＨ，ＶＬのレ
ベル差（Ｖｏ−ＶＬ）を大きくすればよいわけであるが
、従来”Ｈ”情報の電位ＶＨは、本メモリに使用してい
る最も高い電酢の電圧より若干低いレベルに、また、“
Ｌ″情報電位ＶＬは接地レベルで決められており、分割
比Ｃｎ／Ｃｓ の増加をセル内電位のレベル差（ＶＨ−
ＶＬ）を増すことで袖うという事は困傭であった。メモ
リ使用電源電圧が低くなってくるとセルの”Ｈ”情報の
電位ＶＨが低くなるので、セルからの読出し信号差△Ｖ
ＨＬが小さくなって、より高感度のセンスアンプが必要
になってくる。これが従来例の重大な欠点であった。
によって駆動し、ワード線Ｗｊが選択されたときの各部
の電圧波形を示したものである。このように従来構造の
半導体メモリを駆動するには、まず、リセット信号Ｐｌ
を低レベルにし、ワード線の’ｔ 位Ｗｊを高レベルに
してメモリセル２０の情報をビット線Ｂｉに読み出して
いた。するとこれと同時にビット線１３ｉ には、基準
電位発生回路２１’が、基準電位を発生するので、結果
としてＢｊ及びＢｉ に生じること′となりた微少電位
差をクロック信号Ｐ２によって活性化したセンスアンプ
３０によって増幅し、そのときのビット線Ｂｉ の電位
が、メモリセル２０の中にリフレッシュされた情報とし
て再書込みされていた。この場合、メモリセルからヒツ
ト線に読み出される微少電位差ΔＶは、ビット線のプリ
チャージ電位をＶｕｏ、メモリセル内の節点Ｓにおける
ストレージ電位をＶｓｏとすれば、Ｃｓ＝Ｃｓ ｏｓ＋
ｃ ８．又はＣｓ＝Ｃｓ ｏ、 ＋ｃ ８．であるから
１ ８ Δ■＝（ｃ８＋ＣＢ）・（Ｖｓｏ−ＶＨｏ）となる。ま
た、メモリセルの”Ｈ”情報及び“Ｌ”情報を表現する
電位をそれぞれＶＨ及びＶＬとすれば、“Ｈ′と“Ｌ″
の情報の読出し信号差ΔＶｕＬは、”” （１＋ＣＢ／
Ｃ８）（■ＨＶＬ ）となる。従っ、で、情報の読出し
信号差ΔＶＨＬはビット線の寄生容量ＣＢとメモリセル
のストレージ容量Ｃ８との分割比Ｃｅ／Ｃｓに、１１ホ
反比例しメモリセル内のストレージ容量Ｃ８に蓄えられ
ている゛Ｈ″情報の電位ＶＨと“Ｌ“情報の電位ＶＬと
のレベル差（Ｖ）ｌ −Ｖｒ、 ）に比例することがわ
かる０以上、第１図から第５図に至る各図を用いて詳細
に説明した従来の１トランジスタ型ダイナミツクメモリ
においては、１つのビット線に多数のメモリセルが結合
されているため、メモリが大容量化するにつれてビット
線に結合するメモリセルの個数が増え、ビット線の寄生
容量Ｃｅが大きくなってメモリセルのストレージ容ｉ
Ｃｓ との分割比ＣＢ／Ｃ８もまた大きくなる。すると
先の計算で示したように情報の読出し信号差Δ■）ルは
、分割比ＣＩＩ／Ｃ８に、Ｉ９：、？’！’反比例する
ために非常に小さくなってしまう。これを補うためには
、セル内の“Ｈ″情報び”Ｌ″情報電位ＶＨ，ＶＬのレ
ベル差（Ｖｏ−ＶＬ）を大きくすればよいわけであるが
、従来”Ｈ”情報の電位ＶＨは、本メモリに使用してい
る最も高い電酢の電圧より若干低いレベルに、また、“
Ｌ″情報電位ＶＬは接地レベルで決められており、分割
比Ｃｎ／Ｃｓ の増加をセル内電位のレベル差（ＶＨ−
ＶＬ）を増すことで袖うという事は困傭であった。メモ
リ使用電源電圧が低くなってくるとセルの”Ｈ”情報の
電位ＶＨが低くなるので、セルからの読出し信号差△Ｖ
ＨＬが小さくなって、より高感度のセンスアンプが必要
になってくる。これが従来例の重大な欠点であった。
（発明の目的）
本発明の目的は、高感度のセンスアンプを使用ことであ
る。
る。
（発明の構成）
本発明によれば、行をなすビット線と、利金なすワード
線と、前記ビット線と前記ワード線との各交差点の近傍
に置いたメモリセルと、前記ワード線と対をなしてほぼ
平行に設けたストレージワード線と、前記ビット線にそ
れぞれ接続する列状に配置した複数のセンスアンプと、
前記ワード線と前記ストレージワード線を対にして選択
するＸデコーダとを備えた半導体メモリ装置であって、
前記メモリセルは、少なくとも１つの選択ゲートと１つ
のセル容量からなり当該選択ゲートの制御端子を前記ワ
ード線に４渉続し第１の入出力端子を前記ビット線に接
続し第２の入出力端子を当該セル容量の第１の電極に接
続し、当該セル容量の第２の電極を前記ストレージワー
ド線に接続した構成をしておシ、前記セル容量は当該セ
ル容量の第１の電極と第２の電極との間の電圧の違いに
よって当該セル容量の容量値が変化する特性を持ち、前
記ストレージワード線の電位は前記ワード線が低電位の
ときに高電位から低電位に変化し前記ワード線が高電位
かつ前記センスアンプが活性化された後に低電位から高
電位に変化するようにしたことを特徴とする半導体メモ
リ装置を得る。
線と、前記ビット線と前記ワード線との各交差点の近傍
に置いたメモリセルと、前記ワード線と対をなしてほぼ
平行に設けたストレージワード線と、前記ビット線にそ
れぞれ接続する列状に配置した複数のセンスアンプと、
前記ワード線と前記ストレージワード線を対にして選択
するＸデコーダとを備えた半導体メモリ装置であって、
前記メモリセルは、少なくとも１つの選択ゲートと１つ
のセル容量からなり当該選択ゲートの制御端子を前記ワ
ード線に４渉続し第１の入出力端子を前記ビット線に接
続し第２の入出力端子を当該セル容量の第１の電極に接
続し、当該セル容量の第２の電極を前記ストレージワー
ド線に接続した構成をしておシ、前記セル容量は当該セ
ル容量の第１の電極と第２の電極との間の電圧の違いに
よって当該セル容量の容量値が変化する特性を持ち、前
記ストレージワード線の電位は前記ワード線が低電位の
ときに高電位から低電位に変化し前記ワード線が高電位
かつ前記センスアンプが活性化された後に低電位から高
電位に変化するようにしたことを特徴とする半導体メモ
リ装置を得る。
本発明は、メモリセルを構成する選択ゲートトランジス
タ及び情報蓄積用キャパシタのうちの後渚に関しての改
良を行ない、ワード線が高レベルとなりメモリセルから
情報を読み出すより以前にメモリセル内の節点Ｓに蓄え
られている”Ｌ″情報電位を、より低い電位に増幅し、
しかも、＠Ｈ″情報の電位はその凍まの電位に維持し得
るようにして、セル内電位のレベル差を大きくすること
に成功したものである。
タ及び情報蓄積用キャパシタのうちの後渚に関しての改
良を行ない、ワード線が高レベルとなりメモリセルから
情報を読み出すより以前にメモリセル内の節点Ｓに蓄え
られている”Ｌ″情報電位を、より低い電位に増幅し、
しかも、＠Ｈ″情報の電位はその凍まの電位に維持し得
るようにして、セル内電位のレベル差を大きくすること
に成功したものである。
（実施例）
以下、理解を助けるため典型的な実施例を用いて本発明
を詳述する。第６図乃至第９図は、本発明の一実施例を
前記第１図乃至第５図にならって示したものである。同
等部分には、比較の便宜−Ｆ同−付量を付しである。
を詳述する。第６図乃至第９図は、本発明の一実施例を
前記第１図乃至第５図にならって示したものである。同
等部分には、比較の便宜−Ｆ同−付量を付しである。
第６図は、ブロック図であり、第１図の従来例と異なる
のは、電源線の替わりにワード線Ｗｊ（ｊ＝１ 、２．
・・・・・・・・・、ｎ）と平行して新しくストレージ
ワード線ＺＪ （ｊ＝ｌ ｌ ２＋・・・・・・・・、
ｎ）を新設したことであり、Ｘデコーダ１０は従来のＸ
デコーダ（第１図の１）と見掛は上は大差がないが、常
にワード線と新設されたストレージワード線とを常に２
つ対にして選択するように変更されている。
のは、電源線の替わりにワード線Ｗｊ（ｊ＝１ 、２．
・・・・・・・・・、ｎ）と平行して新しくストレージ
ワード線ＺＪ （ｊ＝ｌ ｌ ２＋・・・・・・・・、
ｎ）を新設したことであり、Ｘデコーダ１０は従来のＸ
デコーダ（第１図の１）と見掛は上は大差がないが、常
にワード線と新設されたストレージワード線とを常に２
つ対にして選択するように変更されている。
第７図は第６図のｉ行目の回路を取り出した図で従来例
の第２図に相当するものである。
の第２図に相当するものである。
第７図に示した本発明の実施例が従来の第２図の構成と
異なるのはメモリセル２０．２０’の各々にストレージ
ワード線Ｚｊ、Ｚｋを追加したことである０第８図は、
本発明に適したメモリセルの構成の一例をより具体的に
示す図で、第７図のメモリセル２２．２２’に相当する
ものである この構成が第３図、第４図に示した従来例
と異なるのは、セル容量Ｃｓｏ♂としてＭＯ８キャパシ
タを使用し、そのンースドレイン電極を節点Ｓに接続し
、ゲート電極ストレージワード線Ｚに接続したことであ
る。
異なるのはメモリセル２０．２０’の各々にストレージ
ワード線Ｚｊ、Ｚｋを追加したことである０第８図は、
本発明に適したメモリセルの構成の一例をより具体的に
示す図で、第７図のメモリセル２２．２２’に相当する
ものである この構成が第３図、第４図に示した従来例
と異なるのは、セル容量Ｃｓｏ♂としてＭＯ８キャパシ
タを使用し、そのンースドレイン電極を節点Ｓに接続し
、ゲート電極ストレージワード線Ｚに接続したことであ
る。
第９図は、第７図、第８図の動作波形を示しだものであ
り、従来例の第５図に相当する０ここで、第７図の回路
に第８図のメモリセルを挿入したときの読出し動作を、
第９図に示す動作波形を用いて説明する。
り、従来例の第５図に相当する０ここで、第７図の回路
に第８図のメモリセルを挿入したときの読出し動作を、
第９図に示す動作波形を用いて説明する。
オず１リセット信号Ｐ１を低レベルにしてリセット回路
６ｔ”ｌ、６０’を非動作状態とした後、時刻１１でス
トレージワード線Ｚｊを高電位Ｖｚから低レベルにする
と、節点Ｓの電位■８は、セル容量Ｃ８０８のカップリ
ングによシ変化しその変化量Δ■８は、Ｃｓ ０８−Ｖ
ｚ＝＝（Ｃｓｏ Ｂ ＋Ｃｓ、 ） ＊Δ■ｓで表わさ
れる・・ ここで、セル容ｔ （−８ｏ ｎとして電極間の電圧に
よってその容量の大きさが変わる０例えばＭＯ８構造の
ようなキャパシタを用いたとすれば、当該キャパシタの
閾値電圧をＶＴ とし、電極間の電圧をＶｃとしたとき
、 Ｖ ｃ ＜ Ｖ Ｔのときは Ｃ５ｏ８＝＝ＣｖｂＶｃ
≧ＶＴのときは Ｃ８０）、Ｔ：ＣＶＨとなる。ここで
、ＣＶＬ＜ＣＶＨとなるキャパシタを用いたとすれば、
セル情報が“Ｈ″のときの節点Ｓの電位変化量ΔＶ８Ｈ
は、 Ｖｃ ＝Ｖ Ｚ −ＶＨ＜’Ｖ’ｒ となる。また、セル情報がＬ″のときの節点５０１Ｕ、
位変化量△Ｖ８Ｌは、 Ｖｃ＝＝Ｖｚ −ＶＬ＞ＶＴ となる。従って、セル情報が“Ｈ″′、Ｌ″の時の節点
Ｓの電位変化量ΔＶａＨ，ｘＶａｔ、を比べるとＣｖｂ
＜Ｃｖｎであるから △■ｓｏ＜ａＶｓｂ となる。すなわち、節点Ｓの“Ｈ″、“Ｌ″情報レベル
差（ＶＨ−ＶＬ ） カ（△Ｖｓｈ−６Ｖ８Ｈ） タケ
増幅すしたことになる。この時のセル情報”ＨＮ３”Ｌ
”の電位ＶＨ，ＶＬは、 Ｖ）ｌ’ ＝Ｖｏ −ΔＶｓ Ｈ Ｖｒ、”：ｌ：ＶＬイ■８１゜ となる。その後、時刻ｔ２にワード５Ｗｊ を高レベル
にすると、メモリセル２０の情報がビット線Ｂｉに読出
され、ヒツト線Ｂｉ には基準電位発生回路２１’が基
準電位を発生する そこで、センスアンプ活性化信号Ｐ
２によってセンスアンプ３０を活性化し、ビット線Ｂｉ
、Ｂｉに読出された微小差信号を増幅する。さらに、
時刻ｔ、にストレージワード線ＺＪ を高レベルにする
。このときセルキャパシタＣ５ｏ８のカンプリノブによ
って節点Ｓの電位が上昇するが、この上昇分はワード線
Ｗｊが高レベルにあり選択ゲートトランジスタＧＴが導
通しているためピッ） 線Ｂ ｉに排出される。従って
、セル内電位はほとんど変化しない。
６ｔ”ｌ、６０’を非動作状態とした後、時刻１１でス
トレージワード線Ｚｊを高電位Ｖｚから低レベルにする
と、節点Ｓの電位■８は、セル容量Ｃ８０８のカップリ
ングによシ変化しその変化量Δ■８は、Ｃｓ ０８−Ｖ
ｚ＝＝（Ｃｓｏ Ｂ ＋Ｃｓ、 ） ＊Δ■ｓで表わさ
れる・・ ここで、セル容ｔ （−８ｏ ｎとして電極間の電圧に
よってその容量の大きさが変わる０例えばＭＯ８構造の
ようなキャパシタを用いたとすれば、当該キャパシタの
閾値電圧をＶＴ とし、電極間の電圧をＶｃとしたとき
、 Ｖ ｃ ＜ Ｖ Ｔのときは Ｃ５ｏ８＝＝ＣｖｂＶｃ
≧ＶＴのときは Ｃ８０）、Ｔ：ＣＶＨとなる。ここで
、ＣＶＬ＜ＣＶＨとなるキャパシタを用いたとすれば、
セル情報が“Ｈ″のときの節点Ｓの電位変化量ΔＶ８Ｈ
は、 Ｖｃ ＝Ｖ Ｚ −ＶＨ＜’Ｖ’ｒ となる。また、セル情報がＬ″のときの節点５０１Ｕ、
位変化量△Ｖ８Ｌは、 Ｖｃ＝＝Ｖｚ −ＶＬ＞ＶＴ となる。従って、セル情報が“Ｈ″′、Ｌ″の時の節点
Ｓの電位変化量ΔＶａＨ，ｘＶａｔ、を比べるとＣｖｂ
＜Ｃｖｎであるから △■ｓｏ＜ａＶｓｂ となる。すなわち、節点Ｓの“Ｈ″、“Ｌ″情報レベル
差（ＶＨ−ＶＬ ） カ（△Ｖｓｈ−６Ｖ８Ｈ） タケ
増幅すしたことになる。この時のセル情報”ＨＮ３”Ｌ
”の電位ＶＨ，ＶＬは、 Ｖ）ｌ’ ＝Ｖｏ −ΔＶｓ Ｈ Ｖｒ、”：ｌ：ＶＬイ■８１゜ となる。その後、時刻ｔ２にワード５Ｗｊ を高レベル
にすると、メモリセル２０の情報がビット線Ｂｉに読出
され、ヒツト線Ｂｉ には基準電位発生回路２１’が基
準電位を発生する そこで、センスアンプ活性化信号Ｐ
２によってセンスアンプ３０を活性化し、ビット線Ｂｉ
、Ｂｉに読出された微小差信号を増幅する。さらに、
時刻ｔ、にストレージワード線ＺＪ を高レベルにする
。このときセルキャパシタＣ５ｏ８のカンプリノブによ
って節点Ｓの電位が上昇するが、この上昇分はワード線
Ｗｊが高レベルにあり選択ゲートトランジスタＧＴが導
通しているためピッ） 線Ｂ ｉに排出される。従って
、セル内電位はほとんど変化しない。
以−ヒ、・４）９図の動作波形を用いた今までの説明で
は、ストレージワード線２」を低レベルとするタイミン
グを、リセット信号Ｐｌを低レベルとした後で、かつ、
ワード１ｔｆＡ Ｗ ｊを高レベルにするより以前の時
刻ｔ１としだが、今までの説明でも明白なように、当該
タイミングはワード線Ｗｊ が低レベルのときであれば
、いつでも良く、たとえば・ワード線Ｗｊ が低レベル
になった直後に仮になったとしてもセル情報の電位とし
てリセット期間中Ｖｏ’ 、ＶＬ’を蓄えるようになる
だけで、なんら問題はない〇 また、本発明に使用するＸデコーダ１０は、１組のＸア
ドレス信号瓦、に、・・・・・・・・・、Ｘｌに対゛し
てタイミングの異った２つの信号を出すような構成をと
っていればよく、従来のＸデコーダＪの出力を２つに分
岐するようにしたものでもよいｏｆだ・従来のＸデコー
ダを２つ設け、各々のＸデコーダで、ワード線Ｗとスト
レージワードｍＺとを別々に駆動させてもよい。
は、ストレージワード線２」を低レベルとするタイミン
グを、リセット信号Ｐｌを低レベルとした後で、かつ、
ワード１ｔｆＡ Ｗ ｊを高レベルにするより以前の時
刻ｔ１としだが、今までの説明でも明白なように、当該
タイミングはワード線Ｗｊ が低レベルのときであれば
、いつでも良く、たとえば・ワード線Ｗｊ が低レベル
になった直後に仮になったとしてもセル情報の電位とし
てリセット期間中Ｖｏ’ 、ＶＬ’を蓄えるようになる
だけで、なんら問題はない〇 また、本発明に使用するＸデコーダ１０は、１組のＸア
ドレス信号瓦、に、・・・・・・・・・、Ｘｌに対゛し
てタイミングの異った２つの信号を出すような構成をと
っていればよく、従来のＸデコーダＪの出力を２つに分
岐するようにしたものでもよいｏｆだ・従来のＸデコー
ダを２つ設け、各々のＸデコーダで、ワード線Ｗとスト
レージワードｍＺとを別々に駆動させてもよい。
（発明の効果）
本発明は、以上詳述したようにメモリセルを構成するセ
ル容量に電圧依存性のあるキャパシタを用い、かつ、そ
のキャパシタを今回新たに設けたストレージワード線に
より駆動することによってセル情報”Ｌ″、”Ｌ″の電
位の差を犬きくできる効果を得る。従って、従来と同程
度の大きさの信号をセルから読、み出せば足りるのであ
れば、セルキャパシタの大きさを従来より小さく出来る
ことになり、特に高感度のセンスアンプを使用しなくと
も大容量化が可能となると考えてもよいし、メモリ記憶
の容量を固定して考えるのであれば、今度は千ッグ面積
を小さくできる効果を得ることになる。また、第８図の
選択ゲートＧＴとセル容量Ｃ８０，とは拡散層で直接つ
なげることができ・製造しやすいという効果があるＯ
ル容量に電圧依存性のあるキャパシタを用い、かつ、そ
のキャパシタを今回新たに設けたストレージワード線に
より駆動することによってセル情報”Ｌ″、”Ｌ″の電
位の差を犬きくできる効果を得る。従って、従来と同程
度の大きさの信号をセルから読、み出せば足りるのであ
れば、セルキャパシタの大きさを従来より小さく出来る
ことになり、特に高感度のセンスアンプを使用しなくと
も大容量化が可能となると考えてもよいし、メモリ記憶
の容量を固定して考えるのであれば、今度は千ッグ面積
を小さくできる効果を得ることになる。また、第８図の
選択ゲートＧＴとセル容量Ｃ８０，とは拡散層で直接つ
なげることができ・製造しやすいという効果があるＯ
第１図は、従来の半導体メモリ装置の構成を示すブロッ
ク図、第２図は第１図の一部分を取シ出して示したブロ
ック図、第３図及び第４図は、従来のメモリセルを示す
回路図、第５図は従来回路の動作波形図である０第６図
は、本発明の実施例を示すブロック図、第７図は第６図
の一部分を取り出して示したブロック図、第８図は、本
発明のメモリセルを示す回路図、第９図は、本発明の回
路の動作波形図である１） 図において１．ｌＯはＸデコーダ、２．２’はメモリセ
ルマトリクス、３３０はセンスアンプ、４はＹデコーダ
ー、５．５０は入出力回路、２０ 、２０’、 ２２．
２２’はメモリセル、２１，２１４は基準電位発生回路
、６０゜６０１はプリチャージ回路、Ｗｊ、Ｗｋはワー
ド線、Ｂｉ。 Ｂｉ はビット線、Ｚｊ、Ｚｋはストレージワード線、
Ｘｏ−Ｘｓ・・・・・・・・・Ｘｌは、Ｘアドレス信号
、Ｙｏ、Ｙ、・・−・・・・・ＹｒはＸアドレス信号、
ＧＴは選択ゲート１．Ｃｓ ｏ ｓ。 Ｃｓｏ、 、Ｃｓｏ、はセル容量、ＣＢはビット線の寄
生容量、Ｃｓ、はメモリセル内に分布する寄生容量、を
それぞれ示す。 ギ １ 口 亭 ２ 口 乎 ３ 図 乎 ４図 亭 ５ 喝
ク図、第２図は第１図の一部分を取シ出して示したブロ
ック図、第３図及び第４図は、従来のメモリセルを示す
回路図、第５図は従来回路の動作波形図である０第６図
は、本発明の実施例を示すブロック図、第７図は第６図
の一部分を取り出して示したブロック図、第８図は、本
発明のメモリセルを示す回路図、第９図は、本発明の回
路の動作波形図である１） 図において１．ｌＯはＸデコーダ、２．２’はメモリセ
ルマトリクス、３３０はセンスアンプ、４はＹデコーダ
ー、５．５０は入出力回路、２０ 、２０’、 ２２．
２２’はメモリセル、２１，２１４は基準電位発生回路
、６０゜６０１はプリチャージ回路、Ｗｊ、Ｗｋはワー
ド線、Ｂｉ。 Ｂｉ はビット線、Ｚｊ、Ｚｋはストレージワード線、
Ｘｏ−Ｘｓ・・・・・・・・・Ｘｌは、Ｘアドレス信号
、Ｙｏ、Ｙ、・・−・・・・・ＹｒはＸアドレス信号、
ＧＴは選択ゲート１．Ｃｓ ｏ ｓ。 Ｃｓｏ、 、Ｃｓｏ、はセル容量、ＣＢはビット線の寄
生容量、Ｃｓ、はメモリセル内に分布する寄生容量、を
それぞれ示す。 ギ １ 口 亭 ２ 口 乎 ３ 図 乎 ４図 亭 ５ 喝
Claims (1)
- 少なくとも、行をなすビット線と、列をなすワード線と
、前記ビット線と前記ワード線との各交差点の近傍に置
いたメモリセルと、前記ワード線と対をなしてｔｌは平
行に設けたストレージワード線と、前記ビット線にそれ
ぞれ接続する列状に配置した複数のセンスアンプと、前
記ワード線と前記ストレージワード線を対にして選択す
るＸデコーダとを備えた半導体メモリ装置であって、前
記メモリセルは、少なくとも１つの選択ゲートと１つの
セル容量からなり当該選択ゲートの制御端子を前記ワー
ド線に接続し第１の入出力端子を前記ビット線に接続し
第２の入出力端子を当該セル容量の第１の電極に接続し
当該セル容量の第２の電極を前記ストレージワード線に
接続した構成をしておシ、前記セル容量は当該セル容量
の縞１の電極と第２の電極との間の電圧の違いによって
当該セル容量の容量値が変化する特性を持ち、前記スト
レージワード線の電位は、前記ワード線が低電位のとき
に高電位から低電位に変化し前記ワード線が高電位かつ
前記センスアンプが活性化された後に低電位から高電位
に変化するようにした、ことを特徴とする半導体メモリ
装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031718A JPS60177495A (ja) | 1984-02-22 | 1984-02-22 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59031718A JPS60177495A (ja) | 1984-02-22 | 1984-02-22 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60177495A true JPS60177495A (ja) | 1985-09-11 |
Family
ID=12338832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59031718A Pending JPS60177495A (ja) | 1984-02-22 | 1984-02-22 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60177495A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595329A2 (en) * | 1992-10-28 | 1994-05-04 | Nec Corporation | Semiconductor memory device |
| US5485427A (en) * | 1992-01-30 | 1996-01-16 | Nec Corporation | Dynamic random access memory device equipped with dummy cells implemented by enhancement type transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641590A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
| JPS5641592A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
| JPS5641591A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
| JPS5641593B2 (ja) * | 1971-08-03 | 1981-09-29 |
-
1984
- 1984-02-22 JP JP59031718A patent/JPS60177495A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641593B2 (ja) * | 1971-08-03 | 1981-09-29 | ||
| JPS5641590A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
| JPS5641592A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
| JPS5641591A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485427A (en) * | 1992-01-30 | 1996-01-16 | Nec Corporation | Dynamic random access memory device equipped with dummy cells implemented by enhancement type transistors |
| EP0595329A2 (en) * | 1992-10-28 | 1994-05-04 | Nec Corporation | Semiconductor memory device |
| EP0595329A3 (en) * | 1992-10-28 | 1994-11-02 | Nec Corp | Solid state memory device. |
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