CN110299158B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种高品质的半导体存储装置。实施方式的半导体存储装置具备存储单元及向所述存储单元输入数据或从所述存储单元读取数据的控制部，所述存储单元包含：电阻变化部，电阻因热而变化，并通过所述电阻存储数据；以及第1及第2选择器，与所述电阻变化部串联连接，且特性互不相同。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-55609号(申请日：2018年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，作为半导体存储装置的一种，开发出了相变存储器(PCM(Phase ChangeMemory))。PCM是通过施加电压来使可变电阻元件的结晶状态相变。通过该相变使可变电阻元件成为低电阻状态(LRS：low resistance state)或者高电阻状态(HRS：highresistance state)，并根据这两种状态存储数据。
发明内容
实施方式提供一种高品质的半导体存储装置。
实施方式的半导体存储装置具备存储单元及向所述存储单元输入数据或从所述存储单元读取数据的控制部，所述存储单元包含：电阻变化部，电阻因热而变化，并通过所述电阻存储数据；以及第1及第2选择器，与所述电阻变化部串联连接，且特性互不相同。
附图说明
图1是表示第1实施方式的半导体存储装置的整体构成的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的框图。
图3是表示第1实施方式的半导体存储装置的列开关电路及电压传输电路的电路图。
图4是表示第1实施方式的半导体存储装置的行开关电路的电路图。
图5是表示第1实施方式的半导体存储装置的MAT(Memory Analyser Tool，存储器分析工具)的电路图。
图6是表示存储单元的构造的立体图。
图7是表示存储单元的电流电压(IV)特性的曲线图。
图8是表示存储单元的电流电压(IV)特性的曲线图。
图9是表示存储单元的电流电压(IV)特性的曲线图。
图10是表示存储单元的电流电压(IV)特性的曲线图。
图11是表示存储单元的电流电压(IV)特性的曲线图。
图12是表示选择存储单元MC、非选择存储单元MC、及半选择存储单元MC的电路图。
图13是表示写入动作的时序图。
图14是表示读取动作的时序图。
图15是表示存储单元的电流电压(IV)特性的曲线图。
图16是表示读取动作的时序图。
图17是表示存储单元的构造的立体图。
图18是表示存储单元的电流电压(IV)特性的曲线图。
图19使表示存储单元与施加到各存储单元的电压的关系的图。
图20是表示存储单元的电流电压(IV)特性的曲线图。
图21是表示存储单元的构造的立体图。
图22是表示存储单元的构造的立体图。
具体实施方式
以下，参照附图对实施方式的详细内容进行说明。在该说明时，在所有图中，对共同部分标注共同的参照符号。
在以下的实施方式中，作为半导体存储装置，列举PCM(Phase Change Memory)为例子进行说明。
＜1＞第1实施方式
对第1实施方式的半导体存储装置进行说明。
＜1-1＞构成
＜1-1-1＞半导体存储装置
图1是表示第1实施方式的半导体存储装置的整体构成的框图。本实施方式的半导体存储装置1具备存储单元阵列10、读出放大器20、列解码器30、行解码器40及序列发生器50。
存储单元阵列10具备多个存储单元MC。各存储单元MC设置在局部位线LBL及字线WL的交点。并且，向各存储单元MC的存取是经由全局位线GBL及局部位线LBL、与主字线MWL及字线WL进行。详细内容将在下文中进行叙述。
读出放大器20针对各全局位线GBL具备读出放大器电路。读出放大器电路在读取数据时，读出从存储单元MC读取至全局位线GBL的数据。另外，读出放大器20在写入数据时，将与写入数据对应的电压供给至存储单元MC。这些电压由序列发生器50供给。
列解码器30对列地址进行解码而获得列地址解码信号。
行解码器40基于对行地址进行解码而获得的行地址解码信号，选择任一主字线MWL。
序列发生器50控制半导体存储装置1整体的动作。另外，序列发生器50通过使从半导体存储装置1的外部供给的电源电压VDD升压或降压来产生数据的读取、写入及删除所需的电压及电流，并供给至例如存储单元阵列10、读出放大器20、列解码器30、或者行解码器40。
＜1-1-2＞存储单元阵列
使用图2对第1实施方式的半导体存储装置的存储单元阵列10进行说明。图2是表示第1实施方式的半导体存储装置的存储单元阵列10的框图。
如图2所示，存储单元阵列10具备配置成矩阵状的多个子单元阵列100。并且，子单元阵列100经由全局位线GBL连接在读出放大器20。
读出放大器20针对各全局位线GBL具备电压传输电路210及读出放大器电路200。电压传输电路210将来自全局位线GBL的电压传输至读出放大器电路200或对全局位线GBL传输电压。读出放大器电路200读出从电压传输电路210传输来的数据。
子单元阵列100具备MAT11、列开关电路12及行开关电路13。
MAT11具备在半导体基板上配置成矩阵状的多个存储单元MC。详细内容将在下文中进行叙述。
列开关电路12基于来自列解码器30的信号控制全局位线GBL与局部位线LBL的连接。
行开关电路13基于来自行解码器40的信号控制主字线MWL与字线WL的连接。
＜1-1-3＞列开关电路及电压传输电路
使用图3对第1实施方式的半导体存储装置的列开关电路及电压传输电路进行说明。图3是表示第1实施方式的半导体存储装置的列开关电路及电压传输电路的电路图。
如图3所示，列开关电路12针对各局部位线LBL具备列控制电路120。
列控制电路120具备控制全局位线GBL与局部位线LBL的连接的NMOS(N-channelmetal oxide semiconductor，N沟道金属氧化物半导体)晶体管121、对局部位线LBL传输基准电压VSS的PMOS(P-channel metal oxide semiconductor，P沟道金属氧化物半导体)晶体管122及储存局部位线LBL的电荷的电容器123。
晶体管121基于"H"电平的信号SW1成为接通状态(导通状态)，而将全局位线GBL与局部位线LBL连接。
晶体管122基于"L"电平的信号SW2成为接通状态，而对局部位线LBL传输基准电压VSS。
电容器123的一端连接在局部位线LBL，另一端被供给基准电压VSS。另外，电容器123的静电电容为C1。
如图3所示，电压传输电路210具备控制全局位线GBL与读出放大器电路200的连接的NMOS晶体管211、对全局位线GBL传输负电压VNEG的NMOS晶体管212及储存全局位线GBL的电荷的电容器213。
晶体管211基于"H"电平的信号SW3成为接通状态，而将全局位线GBL与读出放大器电路200连接。
晶体管212基于"H"电平的信号SW4成为接通状态，而对全局位线GBL传输电压VNEG。
电容器213的一端连接在全局位线GBL，另一端被供给基准电压VSS。另外，电容器213的静电电容为C2。该电容器213例如为全局位线GBL本身。
＜1-1-4＞行开关电路
使用图4对第1实施方式的半导体存储装置的行开关电路进行说明。图4是表示第1实施方式的半导体存储装置的行开关电路的电路图。
如图4所示，行开关电路13针对各字线WL具备行控制电路130。
行控制电路130具备控制主字线MWL与字线WL的连接的PMOS晶体管131及对字线WL传输基准电压VSS的NMOS晶体管132。
晶体管131基于"L"电平的信号SW5成为接通状态，而将主字线MWL与字线WL连接。
晶体管132基于"H"电平的信号SW6成为接通状态，而对字线WL传输基准电压VSS。
＜1-1-5＞MAT
接着，使用图5对第1实施方式的半导体存储装置的MAT进行说明。图5是表示第1实施方式的半导体存储装置的MAT的电路图。
如图5所示，MAT具备在半导体基板上配置成矩阵状的多个存储单元MC。此外，存储单元MC的个数任意。配置在同一列的存储单元MC共通地连接在任一局部位线LBLk(k为0以上的整数)。另外，配置在同一行的存储单元MC共通地连接在任一字线WLm(m为0以上的整数)。
＜1-1-6＞存储单元
接着，使用图6对第1实施方式的半导体存储装置的存储单元进行说明。图6是存储单元的立体图。
如图6所示，存储单元MC具备下部电极E1、设置在下部电极E1的XY平面上的中间层l1、设置在中间层l1的XY平面上的选择器S1、设置在选择器S1的XY平面上的中间层l2、设置在中间层l2的XY平面上的PCM(电阻变化部)、设置在PCM的XY平面上的中间层l3、设置在中间层l3的XY平面上的选择器S2、设置在选择器S2的XY平面上的中间层l4及设置在中间层l4的XY平面上的上部电极E2。如图6所示，两个选择器S1、S2是以隔着PCM的方式设置。
本实施方式中的PCM通过焦耳热使材料熔化，通过冷却方法使结晶状态变化，由此成为低电阻或高电阻的状态。以下，将PCM的结晶状态变化的情况称为“相变”，将PCM处于低电阻状态(LRS)的情况称为“设定状态”，将处于高电阻状态(HRS)的情况称为“重设状态”。
本实施方式中的选择器例如为2端子间开关元件。在施加到2端子间的电压为阈值以下的情况下，该开关元件为"断开"状态、例如电性高电阻状态。在施加到2端子间的电压为阈值以上的情况下，开关元件变成"接通"状态、例如电性低电阻状态。开关元件不论电压为何种极性均可具有该功能。例如，该开关元件中包含选自由Te、Se及S所组成的群中的至少1种以上的硫属元素。或者，也可以包含作为含有所述硫属元素的化合物的硫属化物。另外，该开关元件除此以外还可以包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所组成的群中的至少1种以上的元素。另外，该开关元件也可以为硫属化物系以外的As doped SiO2(掺砷二氧化硅)或易失性CBRAM(conductive-bridging random access memory，导电桥接随机存取存储器)等。
此外，在本实施方式中，如下所述那样为了限制流经存储单元的电流，存储单元具备两个选择器。这两个选择器的特性优选各不相同。例如，两个选择器具有各不相同的阈值电压Vth(电压特性)。所谓该阈值电压，指的是流经选择器(存储单元)的电流急剧变大的电压。进而，例如两个选择器具有各不相同的阈值电流Ith(电流特性)。进而，例如两个选择器具有各不相同的电流电压(IV)特性。在改变两个选择器的特性的情况下，可以改变XY平面的面积，也可以改变材料，还可以改变Z方向的高度。
另外，中间层的材料例如可以为金属材料等。另外，也可以省略中间层。
＜1-1-7＞存储单元的特性
接着，使用图7～图9对第1实施方式的半导体存储装置的存储单元的电流电压(IV)特性进行说明。图7～图9是表示存储单元的IV特性的曲线图。横轴是施加到存储单元MC的电压(字线的电压V(WL)与局部位线的电压V(LBL)的差)，纵轴是流经存储单元MC的单元电流。另外，纵轴为Log刻度。
如图7所示，存储单元MC在低电阻状态LRS与高电阻状态HRS下的IV特性不同。
在存储单元MC为低电阻状态LRS的情况下，在施加到存储单元MC的电压达到电压Vth_org1之前，存储单元MC的特性成为图中的第1特性。因此，单元电流依据第1特性变动。在存储单元MC的特性为第1特性的情况下，当施加到存储单元MC的电压超过电压Vth_org1时，存储单元MC的特性从图中的第1特性向第2特性转变。因此，当施加到存储单元MC的电压超过电压Vth_org1时，单元电流依据第2特性变动。另外，在存储单元MC的特性为第2特性的情况下，在施加到存储单元MC的电压达到电压Vth_add1之前，存储单元MC的特性成为图中的第2特性。在存储单元MC的特性为第2特性的情况下，当不改变存储单元MC原本的电阻状态且施加到存储单元MC的电压成为电压Vh1以下时，存储单元MC的特性从图中的第2特性向第1特性转变。因此，当施加到存储单元MC的电压成为电压Vh1以下时，单元电流依据第1特性变动。
在存储单元MC为高电阻状态HRS的情况下，在施加到存储单元MC的电压达到电压Vth_org2之前，存储单元MC的特性成为图中的第3特性。因此，单元电流依据第3特性变动。在存储单元MC的特性为第3特性的情况下，当施加到存储单元MC的电压超过电压Vth_org2时，存储单元MC的特性从图中的第3特性向第4特性转变。因此，当施加到存储单元MC的电压超过电压Vth_org2时，单元电流依据第4特性变动。另外，在存储单元MC的特性为第4特性的情况下，当不改变存储单元MC原本的电阻状态且施加到存储单元MC的电压成为电压Vh2以下时，存储单元MC的特性从图中的第4特性向第2特性转变。因此，当施加到存储单元MC的电压成为电压Vh2以下时，单元电流依据第3特性变动。
使用图8对存储单元MC为低电阻状态LRS时的单元电流具体地进行说明。
如图8所示，当施加到存储单元MC的电压从基准电压VSS向电压Vth_org1(VSS<Vth_org1)升压(充电)时，单元电流依据第1特性从电流ISS向电流Ith_org1(ISS<Ith_org1)增大(参照箭头A1)。接下来，当施加到存储单元MC的电压超过电压Vth_org1时，单元电流从电流Ith_org1向电流Ith_org1h(Ith_org1<<Ith_org1h)急剧地增大(参照箭头A2)。也将如上所述那样流经低电阻状态LRS的存储单元MC的单元电流急剧地增大的电压Vth_org1记载为第1阈值电压。当施加到存储单元MC的电压从电压Vth_org1向电压Vh1(Vh1<Vth_org1)降压(放电)时，单元电流依据第2特性从电流Ith_org1h向电流Ih1(Ih1<Ith_org1h)减小(参照箭头A3)。接下来，当施加到存储单元MC的电压降压至电压Vh1以下时，单元电流从电流Ih1向电流Ih1l(Ih1l<<Ih1)急剧地减小(参照箭头A4)。也将如上所述那样流经低电阻状态LRS的存储单元MC的电流急剧地减小的电压Vh1记载为第2阈值电压。
接下来，使用图9对存储单元MC为高电阻状态HRS时的单元电流具体地进行说明。
如图9所示，当施加到存储单元MC的电压从基准电压VSS向电压Vth_org2(VSS<Vth_org2)升压时，单元电流依据第3特性从电流ISS向电流Ith_org2(ISS<Ith_org2)增大(参照箭头B1)。接下来，当施加到存储单元MC的电压超过电压Vth_org2时，单元电流从电流Ith_org2向电流Ith_org2h(Ith_org2<<Ith_org2h)急剧地增大(参照箭头B2)。也将如上所述那样流经高电阻状态HRS的存储单元MC的单元电流急剧地增大的电压Vth_org2记载为第3阈值电压。当施加到存储单元MC的电压从电压Vth_org2向电压Vh2(Vh2<Vth_org2)降压时，单元电流依据第2特性从电流Ith_org2h向电流Ih2(Ih2<Ith_org2)减小(参照箭头B3)。接下来，当施加到存储单元MC的电压降压至电压Vh2以下时，单元电流从电流Ih2向电流Ih2l(Ih2l<<Ih2)急剧地减小(参照箭头B4)。也将如上所述那样流经高电阻状态HRS的存储单元MC的电流急剧地减小的电压Vh2称为第4阈值电压。
使用图10对改变存储单元MC的电阻状态的方法进行说明。
存储单元MC例如通过被施加高电压Vwrite而变成高温从而让PCM熔化。接下来，通过使已熔化的PCM急剧地冷却而成为非晶状态。其结果为PCM成为高电阻状态(HRS)、也就是重设状态。该情况例如只要使施加到存储单元的电压Vwrite急剧地向电压VSS下降即可。另外，通过使已熔化的PCM缓慢地冷却而成为结晶状态。其结果为PCM成为低电阻状态(LRS)、也就是设定状态。该情况例如只要使施加到存储单元的电压Vwrite向电压VSS缓慢地下降即可。
使用图11对用来判定存储单元MC的电阻状态的电压VREAD进行说明。
根据存储单元MC的电阻状态，流经存储单元MC的电流急剧地增大的阈值电压不同。因此，如图11所示，在流经低电阻状态LRS的存储单元MC的电流急剧地增大的第1阈值电压与流经高电阻状态HRS的存储单元MC的电流急剧地增大的第3阈值电压之间设定读取电压VREAD。由此，半导体存储装置1能够基于流经存储单元MC的电流的大小来判定存储单元MC的电阻状态。并且，半导体存储装置1基于其结果来判定数据。
通过如上所述那样在存储单元设置两个选择器，能够获得如所述那样的IV特性。例如，第1号选择器S1是用来获得阈值电压Vth_add1>电压Vread这一特性的选择器。另外，例如第2号选择器S2是用来获得阈值电压Vth_org1<阈值电压Vth_org2这一特性的选择器。
其结果为在第1实施方式的半导体存储装置的存储单元的IV特性中，能够获得阈值电压Vth_org1<读取电压Vread<阈值电压Vth_add1<阈值电压Vth_org2的电压关系。
＜1-2＞动作
以下，对第1实施方式的半导体存储装置的动作进行说明。
＜1-2-1＞选择存储单元
将成为半导体存储装置进行读取动作或写入动作的对象的存储单元称为选择存储单元，将除此以外的单元称为非选择存储单元或半选择存储单元。
使用图12，对选择存储单元MC、非选择存储单元MC及半选择存储单元MC的定义进行说明。图12是表示选择存储单元MC、非选择存储单元MC及半选择存储单元MC的电路图。
如图12所示，选择存储单元MC指的是成为动作对象的存储单元MC。将连接在选择存储单元MC的局部位线LBL记载为选择局部位线LBL。另外，将连接在选择存储单元MC的字线WL记载为选择字线WL。
如图12所示，非选择存储单元MC指的是与选择局部位线LBL及选择字线WL均未连接的存储单元MC。将连接在非选择存储单元MC的局部位线LBL记载为非选择局部位线LBL。另外，将连接在非选择存储单元MC的字线WL记载为非选择字线WL。
如图12所示，半选择存储单元MC并非动作对象的存储单元MC，而是连接在选择局部位线LBL或选择字线WL其中一个的存储单元MC。此处，将连接在选择局部位线LBL及非选择字线WL的存储单元MC记载为第1半选择存储单元MC。另外，将连接在非选择局部位线LBL及选择字线WL的存储单元MC记载为第2半选择存储单元MC。
＜1-2-1＞写入动作
使用图13对与选择存储单元MC相关的写入动作进行说明。图13是表示第1实施方式的半导体存储装置的写入动作的时序图。在图13中示出字线WL、局部位线LBL及单元电流Icell。
[时刻T1～时刻T2]
序列发生器50向与选择存储单元MC相关的局部位线(选择局部位线)LBL传输第1写入电压(负电压)VWB(VWB<VSS)。另外，序列发生器50向与选择存储单元MC相关的字线(选择字线)传输第2写入电压(正电压)VWW(VSS<VWW)。
此外，第1写入电压VWB及第2写入电压VWW是如下这样的电压：施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择局部位线的电压V(LBL)的差量的绝对值)成为电压Vwrite。
[时刻T2～时刻T4]
在将选择存储单元MC设为重设状态的情况下，序列发生器50使选择局部位线的电压急剧(时刻T2～时刻T3)上升，使选择字线的电压急剧下降。由此，能够使选择存储单元MC急剧冷却。在此情况下，单元电流Icell急剧下降。
在将选择存储单元MC设为设定状态的情况下，序列发生器50使选择局部位线的电压缓慢(时刻T2～时刻T4)上升，使选择字线的电压缓慢下降。由此，能够使选择存储单元MC缓慢冷却。在此情况下，单元电流Icell缓慢下降。
能够以如上方式对选择存储单元MC进行写入动作。
＜1-2-2＞读取动作
使用图14对与选择存储单元MC相关的读取动作进行说明。图14是表示第1实施方式的半导体存储装置的读取动作的时序图。在图14中示出字线WL、局部位线LBL、全局位线GBL及单元电流Icell。
[时刻T11～时刻T12]
序列发生器50对选择全局位线GBL及选择局部位线LBL传输电压(负电压)VNEG(VNEG<VSS)。
[时刻T12～时刻T13]
序列发生器50对选择字线传输读取电压(正电压)VRW。另外，序列发生器50阻止选择局部位线LBL的预充电，并对存储单元MC施加读取电压。
此外，电压VNEG及电压VRW是如下这样的电压：施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择局部位线的电压V(LBL)的差量的绝对值)成为电压VREAD。
在选择存储单元MC为低电阻状态的情况下，选择字线的电压V(WL)被升压，当选择字线的电压V(WL)与选择局部位线的电压V(LBL)的差为电压Vth_org1以上时，流经低电阻状态的选择存储单元MC的单元电流Icell急剧地增大。
接下来，在选择存储单元MC中，较大的单元电流从选择字线流向选择局部位线，由此将选择局部位线的电压V(LBL)的电压向电压V1L升压(或充电)。由此，施加到选择存储单元MC的电压(选择字线的电压V(WL)与选择局部位线的电压V(LBL)的差)减小。如上所述，当施加到选择存储单元MC的电压变成电压Vh1以下时，存储单元MC的特性从第2特性转变成第1特性。
另外，在选择存储单元MC为高电阻状态的情况下，即便选择字线的电压V(WL)与选择局部位线的电压V(LBL)的差达到电压Vread，也不会从第3特性向第4特性转变。因此，与选择存储单元MC为低电阻状态的情况相比，单元电流Icell的变动较小。
基于成为读取结果的选择局部位线LBL的电压，将电荷存储在选择列控制电路120的电容器123。
[时刻T13～时刻T14]
序列发生器50将存储在选择列控制电路120的电容器123中的电荷分享至选择电压传输电路210的电容器213。在选择存储单元为低电阻状态的情况下，选择全局位线GBL的电压从电压V1L升压到电压V2L。另外，在选择存储单元为高电阻状态的情况下，选择全局位线GBL的电压从电压V1H升压到电压V2H。
另外，序列发生器50将选择字线WL设为基准电压VSS。
[时刻T14～]
序列发生器50将保存在电容器213中的电荷传输到读出放大器电路200。由此，读出放大器电路200能够基于电荷来判定选择存储单元MC的电阻状态。
＜1-3＞效果
根据所述实施方式，半导体存储装置的存储单元具有特性不同的两个选择器。由此，与存储单元仅具备1个选择器的情况相比，能够抑制存储单元的误写入。
以下，为了说明本实施方式的效果，对比较例进行说明。
以下，使用图15、图16对比较例的半导体存储装置进行说明。
图15是表示比较例的半导体存储装置的存储单元的IV特性的曲线图。
图16是表示比较例的半导体存储装置的读取动作的时序图。
比较例的半导体存储装置的存储单元具有1个选择器。在这种情况下，存储单元的IV特性成为如图15所示那样的特性。
如图15所示，在存储单元为低电阻状态的情况下，当对存储单元施加电压Vread时，电流值成为Iread2l。
如图15的“追加的选择器的IV”所示，在本实施方式中，通过进而设置选择器，即便在对低电阻状态的存储单元施加了电压Vread的情况下，也会成为比电流Iread2l更低的电流Iread1l。
如上所述，当对存储单元施加大电压而流通大电流时，存储单元变成高温而让PCM熔化。其结果为存在电阻的状态变化的情况。
如图16所示，在比较例的情况下，在读取动作时，大电流流过存储单元，其结果为可能会变成写入动作。
然而，在本实施方式中，以即便在对低电阻状态的存储单元施加了电压Vread的情况下也不会流动大电流的方式设置了选择器。其结果为能够抑制读取动作时的误写入。
＜2＞第2实施方式
对第2实施方式进行说明。在第2实施方式中，对改变了存储单元中的选择器的积层方法的情况进行说明。此外，第2实施方式的装置的基本构成及基本动作与所述第1实施方式的装置相同。因此，省略与所述第1实施方式中所说明的事项及能够根据所述第1实施方式容易地类推的事项相关的说明。
＜2-1＞构成
＜2-1-1＞存储单元
接着，使用图17对第2实施方式的半导体存储装置的存储单元进行说明。图17是存储单元的立体图。
如图17所示，存储单元MC具备下部电极E11、设置在下部电极E11的XY平面上的中间层l11、设置在中间层l11的XY平面上的PCM、设置在PCM的XY平面上的中间层l12、设置在中间层l12的XY平面上的选择器S11、设置在选择器S11的XY平面上的中间层l13、设置在中间层l13的XY平面上的选择器S12、设置在选择器S12的XY平面上的中间层l14及设置在中间层l14的XY平面上的上部电极E12。如图17所示，两个选择器S11、S12设置在PCM的上方。
此外，在本实施方式中，为了如下所述那样限制流经存储单元的电流，存储单元具备两个选择器。该两个选择器的特性优选各不相同。在改变两个选择器的IV特性的情况下，可以改变XY平面的面积，也可以改变材料，还可以改变Z方向的高度。
另外，中间层的材料例如可以为金属材料等。另外，也可以省略中间层。
＜2-1-2＞存储单元的特性
接着，使用图18对第2实施方式的半导体存储装置的存储单元的电流电压(IV)特性进行说明。图18是表示存储单元的IV特性的曲线图。横轴是施加到存储单元MC的电压(字线的电压V(WL)与局部位线的电压V(LBL)的差)，纵轴是流经存储单元MC的单元电流。另外，纵轴是Log刻度。此外，关于LRS状态或HRS状态下的基本动作，与第1实施方式中所说明的情况相同。
如图18所示，在第2实施方式中，与第1实施方式相比，关于达到电压Vth_add2之前的特性，LRS状态或HRS状态的情况下均相同。并且，在第2实施方式中，与第1实施方式相比，达到电压Vth_add2之前流动的单元电流较小。
并且，在第2实施方式中，设为电压Vth_add2大于写入或读取动作时施加到半选择存储单元的半选择电压Vhalf_sel。
通过如上所述那样在存储单元设置两个选择器，能够获得如所述那样的IV特性。例如，第1号选择器S11是用来获得阈值电压Vth_add2>半选择电压Vhalf_sel的特性的选择器。另外，例如第2号选择器S12是用来获得阈值电压Vth_org1<阈值电压Vth_org2的特性的选择器。
其结果为在第2实施方式的半导体存储装置的存储单元的IV特性中，能够获得半选择电压Vhalf_sel<阈值电压Vth_add2<阈值电压Vth_org1<读取电压Vread<阈值电压Vth_org2的电压关系。
＜2-2＞效果
根据所述实施方式，以即便对半选择存储单元施加电压Vhalf_sel也不会流动大电流的方式设置选择器。
以下，为了说明本实施方式的效果，对比较例进行说明。
此处，使用图19及图20对存储单元与施加到各存储单元的电压的关系进行说明。图19是表示存储单元与施加到各存储单元的电压的关系的图。在图19中，为了容易理解，具体地示出施加到各字线WL、各局部位线LBL的电压。在图19中，设为对选择字线WL施加5V、对非选择字线WL施加0V、对选择局部位线LBL施加-5V、对非选择局部位线LBL施加0V作为一例。图20是表示比较例的半导体存储装置的存储单元的IV特性的曲线图。
如图19所示，对各存储单元施加电压Vcell(＝V(WL)-V(LBL))。具体来说，对选择存储单元施加10V，对第1半选择存储单元施加-5V，对第2半选择存储单元施加5V，对非选择存储单元施加0V。
如图19所示，如果第1半选择存储单元的数量增多，那么流经第1半选择存储单元的单元电流所导致的电压下降增大。同样地，如果第2半选择存储单元的数量增多，那么流经第2半选择存储单元的单元电流所导致的电压下降增大。其结果为存在无法对选择存储单元施加优选电压的顾虑。
例如，比较例的半导体存储装置的存储单元具有1个选择器。在这种情况下，存储单元的IV特性成为如图20所示那样的特性。
如图20所示，在存储单元为低电阻状态的情况下，当对存储单元施加电压Vhalf_sel时，电流值成为Ihalf_selh(HRS时)或Ihalf_sell(LRS时)(Ihalf_selh<Ihalf_sell)。
如图20的“追加选择器的IV”所示，在本实施方式中，通过进而设置选择器，即便在对低电阻状态的存储单元施加了电压Vhalf_sel的情况下，也会成为比电流Ihalf_selh更低的电流Ihalf_sel(Ihalf_sel<Ihalf_selh)。
如上所述，当流经半选择存储单元的电流增大时，存在无法对选择存储单元施加所需电压的情况。
然而，在本实施方式中，因为能够抑制流经半选择存储单元的电流，所以能够对选择存储单元施加所需电压。
该情况在读取动作、写入动作中有效。
＜3＞第3实施方式
对第3实施方式进行说明。在第3实施方式中，对改变了存储单元中的选择器的积层方法的情况进行说明。此外，第3实施方式的装置的基本构成及基本动作与所述第1及第2实施方式的装置相同。因此，省略与所述第1及第2实施方式中所说明的事项及能够根据所述第1实施方式容易地类推的事项相关的说明。
＜3-1＞构成
＜3-1-1＞存储单元例1
接着，使用图21对第3实施方式的半导体存储装置的存储单元例1进行说明。图21是存储单元例1的立体图。
如图21所示，存储单元MC具备下部电极E21、设置在下部电极E21的XY平面上的中间层l21、设置在中间层l21的XY平面上的选择器S21、设置在选择器S21的XY平面上的中间层l22、设置在中间层l22的XY平面上的PCM、设置在PCM的XY平面上的中间层l23、设置在中间层l23的XY平面上的选择器S22、设置在选择器S22的XY平面上的中间层l24、设置在中间层l24的XY平面上的选择器S23、设置在选择器S23的XY平面上的中间层l25及设置在中间层l25的XY平面上的上部电极E22。如图21所示，PCM被选择器S21与S22夹在中间，在选择器S22的上方设置着选择器S23。
＜3-1-2＞存储单元例2
接着，使用图22对第3实施方式的半导体存储装置的存储单元例2进行说明。图22是存储单元例2的立体图。
如图22所示，存储单元MC具备下部电极E31、设置在下部电极E31的XY平面上的中间层l31、设置在中间层l31的XY平面上的PCM、设置在PCM的XY平面上的中间层l32、设置在中间层l32的XY平面上的选择器S31、设置在选择器S31的XY平面上的中间层l33、设置在中间层l33的XY平面上的选择器S32、设置在选择器S32的XY平面上的中间层l34、设置在中间层l34的XY平面上的选择器S33、设置在选择器S33的XY平面上的中间层l35及设置在中间层l35的XY平面上的上部电极E32。如图22所示，在PCM的上方设置着3个选择器S31～S33。
此外，在本实施方式中，为了如下所述那样限制流经存储单元的电流，存储单元具备3个选择器。这3个选择器的特性优选各不相同。在改变3个选择器的IV特性的情况下，可以改变XY平面的面积，也可以改变材料，还可以改变Z方向的高度。
另外，中间层的材料例如可以为金属材料等。另外，也可以省略中间层。
＜3-1-3＞存储单元的特性
接着，对第3实施方式的半导体存储装置的存储单元的电流电压(IV)特性进行说明。此外，因为基本特性与第1及第2实施方式中所说明的特性相同，所以省略详细的说明。
但是，在所述第1实施方式中，在存储单元的IV特性中具有阈值电压Vth_org1<读取电压Vread<阈值电压Vth_add1<阈值电压Vth_org2的电压关系。
另外，在所述第2实施方式中，在存储单元的IV特性中具有半选择电压Vhalf_sel<阈值电压Vth_add2<阈值电压Vth_org1<读取电压Vread<阈值电压Vth_org2的电压关系。
在第3实施方式的半导体存储装置的存储单元中，通过设置3个选择器，能够将所述第1及第2实施方式中的IV特性进行组合。例如，第1号选择器S21、S31是用来获得阈值电压Vth_add1>电压Vread这一特性的选择器。另外，第2号选择器S22、S32是用来获得阈值电压Vth_add2>半选择电压Vhalf_sel这一特性的选择器。另外，例如第3号选择器S23、S33是用来获得阈值电压Vth_org1<阈值电压Vth_org2这一特性的选择器。
其结果为，在第3实施方式的半导体存储装置的存储单元的IV特性中，能够获得半选择电压Vhalf_sel<阈值电压Vth_add2<阈值电压Vth_org1<读取电压Vread<阈值电压Vth_add1<阈值电压Vth_org2的电压关系。
＜3-2＞效果
根据所述实施方式，在存储单元设置特性各不相同的3个选择器。因此，能够获得第1及第2实施方式的效果。
＜4＞变化例
此外，在所述各实施方式中，针对在写入动作或读取动作时对局部位线施加负电压并对字线施加正电压的例子进行了说明。然而，并不限定于此，也可以在写入动作或读取动作时对局部位线施加正电压并对字线施加负电压。
另外，在所述各实施方式中，对读出放大器连接在全局位线的例子进行了说明。然而，并不限定于此，也可以将读出放大器连接在主字线。
另外，所述各实施方式中的存储单元的构造为一例，选择器及PCM的积层顺序或形状并不限定于所述情况。
以上，对本发明的实施方式进行了说明，但本发明并不限定于所述实施方式，能够在不脱离其主旨的范围内进行各种变化并实施。进而，所述实施方式中包含各种阶段的发明，通过将所公开的构成要件适当进行组合而提取各种发明。例如，只要为即便从所公开的构成要件中删除若干构成要件也能够获得指定效果的发明，便可以作为发明被提取出来。
[符号的说明]
1 半导体存储装置
10 存储单元阵列
12 列开关电路
13 行开关电路
20 读出放大器
30 列解码器
40 行解码器
50 序列发生器
100 子单元阵列
120 列控制电路
130 行控制电路
200 读出放大器电路
210 电压传输电路

Claims (5)

1.一种半导体存储装置，具备：
存储单元；
控制部，向所述存储单元进行数据的写入或从所述存储单元进行数据的读取；
第3选择器，特性与第1选择器及第2选择器不同，且与所述存储单元串联连接；以及
半选择存储单元，连接在与所述存储单元连接的选择局部位线或选择字线其中一个；并且
所述存储单元包含：
电阻变化部，电阻因热而变化，并通过所述电阻存储数据；以及
所述第1选择器及所述第2选择器，与所述电阻变化部串联连接，且特性互不相同；其中
所述第1选择器具有如下的电压特性：第1阈值电压大于用来判定所述存储单元的电阻状态的读取电压；
所述第2选择器具有如下的电压特性：第2阈值电压大于所述写入或所述读取时施加到所述半选择存储单元的半选择电压；
所述第3选择器具有如下的电压特性：第3阈值电压小于第4阈值电压；
所述第4阈值电压大于所述第1阈值电压，所述第1阈值电压大于所述读取电压，所述读取电压大于所述第3阈值电压，所述第3阈值电压大于所述第2阈值电压，所述第2阈值电压大于所述半选择电压。
2.根据权利要求1所述的半导体存储装置，其依序串联连接着所述第1选择器、所述第2选择器、所述电阻变化部。
3.根据权利要求1所述的半导体存储装置，其依序串联连接着所述第1选择器、所述电阻变化部、所述第2选择器。
4.根据权利要求1至3中任一项所述的半导体存储装置，其中所述第1选择器及所述第2选择器具有互不相同的电压特性。
5.根据权利要求1至3中任一项所述的半导体存储装置，其中所述第1选择器及所述第2选择器具有互不相同的电流特性。
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