CN103052990A

CN103052990A - 电阻变化型非易失性存储装置及其驱动方法

Info

Publication number: CN103052990A
Application number: CN2012800013424A
Authority: CN
Inventors: 友谷裕司; 岛川一彦
Original assignee: 松下电器产业株式会社
Current assignee: Nuvoton Technology Corp Japan
Priority date: 2011-08-02
Filing date: 2012-07-04
Publication date: 2013-04-17
Anticipated expiration: 2032-07-04
Also published as: CN103052990B; US20130208529A1; US8699261B2; WO2013018281A1; JP5128727B1; JPWO2013018281A1

Abstract

提供一种能够进行稳定的动作的可靠性高的电阻变化型非易失性存储装置及电阻变化型非易失性存储装置的驱动方法。电阻变化型非易失性存储装置（200）具备存储单元阵列（202）、存储单元选择电路（203、204）、写入电路（205）和读取电路（206），写入电路（205）对配置在与不良存储单元相同的位线及字线上的至少某个上的不良存储单元以外的其他存储单元施加第2高电阻化脉冲，以使其他存储单元的电阻变化元件（30）成为第2高电阻状态，该第2高电阻状态表现出比第1低电阻状态的电阻值大的电阻值。

Description

电阻变化型非易失性存储装置及其驱动方法

技术领域

本发明涉及电阻变化型非易失性存储装置及其驱动方法，特别涉及具有由电阻变化元件和以二极管元件为代表的电流控制元件构成的存储单元的电阻变化型非易失性存储装置及其驱动方法，该电阻变化元件通过电压脉冲的施加而在低电阻状态和电阻值比该低电阻状态高的高电阻状态之间可逆地转变。

背景技术

近年来，随着半导体微细加工技术的进步，存储装置（存储器）的高密度化、大容量化显著进展。在非易失性存储装置的领域中，闪存存储器及EEPROM的技术进步（例如微细化）卓著，成本也不断降低，但是，闪存存储器的微细化被认为正接近极限。在这样的状况下，从实现进一步的单元面积的缩小及成本降低的观点看，新的非易失性存储装置受到关注。

作为新的非易失性存储装置，具有使用电阻变化元件构成的存储单元的非易失性存储装置的研究开发正在进展。所谓电阻变化元件，是指具有电阻值根据电信号而可逆地变化的性质、进而能够将对应于该电阻值的数据非易失性地存储的元件。

作为使用电阻变化元件的非易失性存储装置，通常已知有这样的非易失性存储装置，其中，在正交配置的位线与字线的交点附近的位置，将串联连接了MOS晶体管和电阻变化元件的、被称作所谓1T1R型的存储单元以矩阵状阵列配置。此外，通常还已知有这样的交叉点结构的非易失性存储装置，其中，将代替晶体管而使用作为电流控制元件的二极管的、被称作所谓1D1R型的存储单元以矩阵状阵列配置（例如，参照专利文献1、2）。

在专利文献1中，示出了使用具有双向型电阻变化特性的可变电阻元件作为存储单元的1D1R型的非易失性存储装置。此外，在专利文献2中，示出了使用单向可变电阻元件作为存储单元的1D1R型存储单元的非线性元件的不良检测方法。

现有技术文献

专利文献

专利文献1：日本特开2006－203098号公报（图2）

专利文献2：日本特开2009－199695号公报（图6）

发明概要

发明要解决的问题

如果使存储单元阵列大容量化，则存储单元不良的发生有增加的趋势。例如，在1D1R型交叉点阵列结构中，在作为电流控制元件而使用的二极管元件是具有漏电流异常的元件的情况下，流过比截止电流大的漏电流，在选择了包含该漏电流异常的二极管元件的不良单元的情况下无法进行正常的读取。此外，在使用了双向型的电流控制元件（例如MSM二极管、MIM二极管等）的双向型的存储单元阵列中，由于向存储单元的哪个方向施加电压都流过电流，所以有不能检测出发生了漏电流异常的不良存储单元的问题（参照专利文献2）。

发明内容

为了解决上述问题，本发明的目的是提供一种能够进行稳定的动作的可靠性高的电阻变化型非易失性存储装置及电阻变化型非易失性存储装置的驱动方法。

解决问题所采用的手段

有关本发明的一技术方案的电阻变化型非易失性存储装置，具备：存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置有上述多个存储单元的1个，上述电阻变化元件的电阻值根据所施加的写入电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流；存储单元选择电路，从上述多个字线中选择至少1个，并从上述多个位线中选择至少1个，由此从上述存储单元阵列中选择至少1个以上的上述存储单元；写入电路，通过对所选出的上述存储单元施加电压脉冲，将所选出的上述存储单元的上述电阻变化元件的电阻值改写；以及读取电路，以对所选出的上述存储单元的上述电流控制元件施加比上述阈值电压高的第1电压或上述阈值电压以下的第2电压的方式，对所选出的上述存储单元施加读取电压，从而读取所选出的上述存储单元的状态；上述写入电路，将第1低电阻化脉冲或第1高电阻化脉冲作为上述写入电压脉冲对所选出的上述存储单元施加，从而使上述多个存储单元中的所选出的存储单元的上述电阻变化元件分别成为第1低电阻状态或第1高电阻状态；上述读取电路，当所选出的上述存储单元是没有不良的存储单元并且对该所选出的存储单元施加上述第1电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，在所选出的上述存储单元是上述第1低电阻状态的情况下检测第1规定值的电流，在是上述第1高电阻状态的情况下检测第2规定值的电流，上述读取电路，当读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，在比与上述第1低电阻状态或上述第1高电阻状态对应的上述第1规定值或上述第2规定值的电流分别大的电流流过所选出的上述存储单元的情况下，判定为所选出的上述存储单元为具有不良的不良存储单元；上述写入电路，对于配置在与上述不良存储单元相同的位线及相同的字线上的至少某个上的上述不良存储单元以外的其他存储单元，施加第2高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第2高电阻状态，该第2高电阻状态表现出上述第1低电阻状态的电阻值以上的电阻值。

发明效果

根据本发明，能够提供一种能够进行稳定的动作的可靠性高的电阻变化型非易失性存储装置及电阻变化型非易失性存储装置的驱动方法。

附图说明

图1是表示本发明的实施方式的存储单元的基本结构的示意图。

图2是本发明的实施方式的存储单元的等价电路图。

图3A是表示存储单元的电压电流特性的图。

图3B是表示电阻变化元件的电阻电压特性的图。

图4是表示正常存储单元和不良存储单元的电压电流特性的图。

图5是电阻变化型非易失性存储装置的结构图。

图6A是表示地址变换表的一例的图。

图6B是表示读取电路的结构的一例的电路图。

图7是用来说明读取模式时的电流路径的电路图。

图8是图7的电路图的等价电路图。

图9是用来说明读取模式时的电流路径的电路图。

图10是图9的电路图的等价电路图。

图11是用来说明单元特性判定模式时的电流路径的电路图。

图12是图11的电路图的等价电路图。

图13是不同模式的真值表。

图14A是电流控制元件特性判定模式时的判定流程的一例。

图14B是电流控制元件特性判定模式时的判定流程的一例。

图15是电阻变化元件特性判定模式时的判定流程的一例。

图16是救济模式时的判定流程的一例。

图17是表示写入电路的结构的一例的电路图。

图18是表示对选择位线施加的电压和流过的电流的电压电流特性的一例的图。

图19是表示写入电路的结构的一例的电路图。

图20是电阻变化型非易失性存储装置的结构图。

图21是救济模式时的判定流程的一例。

图22A是表示主存储单元阵列及冗余存储单元阵列的配置的一例的图。

图22B是表示主存储单元阵列及冗余存储单元阵列的配置的一例的图。

图22C是表示主存储单元阵列及冗余存储单元阵列的配置的一例的图。

图23是救济模式时的判定流程的一例。

图24是救济模式时的判定流程的一例。

图25是以往的非易失性存储单元的结构图。

图26是以往的非易失性存储单元阵列的结构图。

图27是以往的使用单向二极管的存储单元的模型。

具体实施方式

（作为本发明的基础的认识）

以下，在说明本发明的详细情况前，对作为本发明的基础的认识进行说明。

作为使用电阻变化元件的非易失性存储装置，如上述那样，通常已知有将称作1T1R型的存储单元或称作1D1R型的存储单元以矩阵状阵列配置的交叉点结构的非易失性存储装置。

图25是以往的非易失性存储单元的结构图，示出了使用具有双向型电阻变化特性的可变电阻元件作为存储单元的1D1R型的非易失性存储装置（参照专利文献1）。在图25中，示出了在位线1210与字线1220交叉的部位配置有将在上部电极1240及下部电极1250之间夹持有可变电阻体1230的可变电阻元件1260、和非线性元件1270串联连接而得到的存储单元1280的交叉点结构的存储单元阵列。这里，可变电阻元件1260是电阻值根据被施加的电压的极性而可逆地转变为低电阻状态和高电阻状态的具有双向型的电阻变化特性的可变电阻元件。此外，非线性元件1270以降低在非选择单元中流过的所谓漏电流为目的，例如由压敏电阻（varistor）构成。交叉点结构的存储单元阵列能够以布线间距配置存储单元，此外能够三维地将存储单元阵列层叠，所以能够实现大容量化。

此外，图26是以往的非易失性存储单元阵列的结构图，示出了使用单向可变电阻元件作为存储单元的1D1R型存储单元的非线性元件的不良检测方法（参照专利文献2）。在图26中，将单向的可变电阻元件和具有阳极和阴极的单向二极管元件串联连接的存储单元被配置在由位线BL1、BL2、BL3与字线WL1、WL2、WL3相交叉的部位。如果是正常的二极管元件，则通过对全部的位线施加Vdd电位、对全部的字线施加Vss电位，从而在反向偏置的状态下不流过电流，但如果存在不良的二极管元件，则即使在反向偏置的状态下也流过DC电流，所以不良的二极管元件所在的位线的电位从Vdd电位下降。

在专利文献2中，公开了将该不良二极管元件所属的位线检测为不良位线的技术。

图27是使用以往的单向二极管的存储单元的模型。如图27所示，不良检测电路2053具备位线电源电路2054、锁存电路2531和开关电路2055，与连接在位线选择电路2024上的位线连接，在备用单元2052中进行连接有不良二极管元件的不良位线的检测，公开了救济方法。

这里，如果使存储单元阵列大容量化，则存储单元不良的发生有增加的趋势。在1D1R型交叉点阵列结构中，作为电流控制元件而使用的二极管元件是正常元件的情况下，相对于在导通状态下流过的电流，在截止状态下仅流过至少小1位数以上的截止电流。但是，在具有漏电流异常的元件的情况下，流过比截止电流大的漏电流，在选择了包含该漏电流异常的二极管元件的不良单元的情况下不能进行正常的读取。此外，即使在选择了正常存储单元的情况下，也由于受到不良存储单元的影响，所以即使不良存储单元是1个，也会误检测出在连接着该不良存储单元的位线或字线的多个存储单元中发生不良，不能确定不良存储单元的地址。因此，有通过物理解析及FIB解析等很难解析不良的原因的问题。

此外，在专利文献2所示的结构中，记载了使用具有阳极和阴极的单向二极管元件的单向存储单元阵列中的不良位线的检测方法。即，记载了利用正向施加电压则流过电流而反向施加电压则不流过电流的性质、进行发生了漏电流异常的不良位线的检测的方法。通过使全部的位线成为Vdd电位并使全部的字线成为Vss电位而使二极管元件成为反偏置状态，从而如果全部的存储单元正常则不流过电流，但如果有发生了漏电流异常的不良存储单元，则从包含该不良存储单元的位线对字线流过漏电流。通过判定该漏电流，能够检测出发生了漏电流异常的不良位线。

但是，在使用了双向型电流控制元件（例如MSM二极管、MIM二极管等）的双向型存储单元阵列中，对存储单元的哪个方向施加电压都流过电流，所以在专利文献2所记载的方法中，有不能检测到发生了漏电流异常的不良存储单元的问题。此外，如在图27中所示的那样，由于不良检测电路2053仅与位线连接，所以虽然能够检测出发生了漏电流异常的不良位线，但还具有不能检测到与该不良位线连接的哪个存储单元发生了不良的问题。

在存储单元的不良中，不仅有因电流控制元件发生短路不良而发生漏电流异常这样的不良，还有因电阻变化元件的电阻状态局限于超低电阻状态从而即使对存储单元施加电压、电阻变化元件也不转变为高电阻状态或低电阻状态这样的不良。

在电流控制元件是短路不良的情况下，通过将不良存储单元的电阻变化元件高电阻化，能够抑制漏电流异常，并抑制具有短路不良的不良存储单元的漏电流给其他正常存储单元带来的影响。

但是，在电阻变化元件具有上述那样的不良的情况下，难以使局限于超低电阻状态的电阻变化元件高电阻化，不能抑制不良存储单元给其他正常存储单元带来的影响。因此，由于流过不良存储单元的漏电流，其他正常存储单元的动作有可能变得不稳定。

所以，在本实施方式中，对能够进行稳定的动作的可靠性高的电阻变化型非易失性存储装置及电阻变化型非易失性存储装置的驱动方法进行说明。

本发明一实施方式的电阻变化型非易失性存储装置，具备：存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置有上述多个存储单元的1个，上述电阻变化元件的电阻值根据所施加的写入电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流；存储单元选择电路，从上述多个字线中选择至少1个，并从上述多个位线中选择至少1个，由此从上述存储单元阵列中选择至少1个以上的上述存储单元；写入电路，通过对所选出的上述存储单元施加电压脉冲，将所选出的上述存储单元的上述电阻变化元件的电阻值改写；以及读取电路，以对所选出的上述存储单元的上述电流控制元件施加比上述阈值电压高的第1电压或上述阈值电压以下的第2电压的方式，对所选出的上述存储单元施加读取电压，从而读取所选出的上述存储单元的状态；上述写入电路，将第1低电阻化脉冲或第1高电阻化脉冲作为上述写入电压脉冲对所选出的上述存储单元施加，从而使上述多个存储单元中的所选出的存储单元的上述电阻变化元件分别成为第1低电阻状态或第1高电阻状态；上述读取电路，当所选出的上述存储单元是没有不良的存储单元（正常的存储单元）并且对该所选出的存储单元施加上述第1电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，在所选出的上述存储单元是上述第1低电阻状态的情况下检测第1规定值的电流，在是上述第1高电阻状态的情况下检测第2规定值的电流，当读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，在比与上述第1低电阻状态或上述第1高电阻状态对应的上述第1规定值或上述第2规定值的电流分别大的电流流过所选出的上述存储单元的情况下，判定为所选出的上述存储单元为具有不良的不良存储单元；上述写入电路，对于配置在与上述不良存储单元相同的位线及相同的字线上的至少某个上的上述不良存储单元以外的其他存储单元，施加第2高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第2高电阻状态，该第2高电阻状态表现出上述第1低电阻状态的电阻值以上的电阻值。

根据该结构，在使用双向电流控制元件的交叉点阵列结构的存储单元中，确定具备短路不良的电流控制元件的存储单元或电阻变化元件不良的不良存储单元，使配置在与不良存储单元相同的位线及字线上的其他存储单元成为第2高电阻状态，所以能够不使不良存储单元高电阻化而救济不良存储单元。由此，能够实现可靠性高的电阻变化型非易失性存储装置。另外，将在电阻变化元件是第1低电阻状态的情况下流过正常存储单元的存储单元电流称作第1规定值。此外，将在电阻变化元件是第1高电阻状态的情况下流过正常存储单元的存储单元电流称作第2规定值。

此外，优选的是，上述写入电路，对于配置在与上述不良存储单元相同的位线及字线上的上述不良存储单元以外的其他存储单元，施加第3高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第3高电阻状态，该第3高电阻状态表现出上述第1高电阻状态以上的电阻值。

根据该结构，由于使配置在与不良存储单元相同的位线及字线上的其他存储单元成为第3高电阻状态，所以能够实现可靠性更高的电阻变化型非易失性存储装置。

此外，优选的是，上述读取电路，对所选出的上述存储单元施加上述第2电压，当流过比上述第1规定值大的电流时，判定为所选出的上述存储单元是具有短路不良的不良存储单元。

根据该结构，由于施加比阈值电压低的第2电压，所以在没有短路不良的存储单元中不流过规定值以上的电流，仅具有短路不良的存储单元流过规定值以上的电流。因而，通过检测该电流，能够容易地判定不良的存储单元。

此外，优选的是，上述写入电路，以使所选出的存储单元的上述电阻变化元件成为上述第1高电阻状态的方式，施加上述第1高电阻化脉冲；上述读取电路，对所选出的上述存储单元施加上述第1电压来读取所选出的上述存储单元的上述电阻变化元件的电阻状态；在流过所选出的上述存储单元的电流比上述第2规定值的电流大的情况下，判定为所选出的上述存储单元的上述电阻变化元件不良。

根据该结构，能够容易地判定电阻变化元件为不良的存储单元。

此外，优选的是，在由上述写入电路对上述不良存储单元施加了上述第1低电阻化脉冲后，对所选出的上述存储单元施加上述第2电压，当流过比上述第1规定值大的电流时，判定为所选出的上述存储单元是具有短路不良的不良存储单元。

根据该结构，由于在使电阻变化元件成为第1低电阻状态后检测电流控制元件的不良，所以能够更可靠地检测不良存储单元。由此，能够实现可靠性高的电阻变化型非易失性存储装置。

此外，优选的是，上述写入电路，对上述不良存储单元施加第4高电阻化脉冲，以使上述不良存储单元的上述电阻变化元件成为第4高电阻状态，该第4高电阻状态表现出上述第1低电阻状态以上的电阻值，上述第4高电阻化脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。

根据该结构，由于使不良存储单元以及配置在与不良存储单元相同的位线及字线上的至少某个上的其他存储单元高电阻化，所以能够实现可靠性更高的电阻变化型非易失性存储装置。

此外，优选的是，上述存储单元阵列具备：主存储单元阵列，具备多个主存储用的上述存储单元；以及冗余存储单元阵列，具备多个冗余存储单元，用于在上述主存储单元阵列中的至少1个上述存储单元是不良存储单元的情况下，与配置在与上述不良存储单元相同的位线或字线上的至少某个上的其他存储单元置换而使用。

根据该结构，由于具备冗余存储单元，所以能够代替高电阻化后的存储单元而使用冗余存储单元。由此，能够实现可靠性更高的电阻变化型非易失性存储装置。

此外，优选的是，上述电阻变化型非易失性存储装置具备不良地址存储电路，该不良地址存储电路将配置在与上述不良存储单元相同的位线或字线上的至少某个上的其他存储单元的地址信息与上述冗余存储单元的地址信息建立对应而存储。

根据该结构，由于具备不良地址存储电路，所以能够将与冗余存储单元进行了置换的与不良存储单元相同的位线或字线上的其他存储单元、与冗余存储单元建立对应而存储。

此外，优选的是，上述不良地址存储电路将具有上述不良存储单元的位线的地址与具有上述冗余存储单元的位线的地址建立对应而存储，上述冗余存储单元用于与配置在与上述不良存储单元相同的位线上的上述不良存储单元以外的其他存储单元进行置换。

根据该结构，由于能够将配置在与不良存储单元相同的位线上的其他存储单元置换为冗余存储单元，所以能够救济不良存储单元而实现可靠性高的电阻变化型非易失性存储装置。

此外，优选的是，上述不良地址存储电路将具有上述不良存储单元的字线的地址与具有上述冗余存储单元的字线的地址建立对应而存储，上述冗余存储单元用于与配置在与上述不良存储单元相同的字线上的上述不良存储单元以外的其他存储单元进行置换。

根据该结构，由于能够将配置在与不良存储单元相同的字线上的其他存储单元置换为冗余存储单元，所以能够救济不良存储单元而实现可靠性高的电阻变化型非易失性存储装置。

此外，有关本发明的一技术方案的电阻变化型非易失性存储装置的驱动方法，该电阻变化型非易失性存储装置具备存储单元阵列，该存储单元阵列具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置有上述多个存储单元的1个，上述电阻变化元件的电阻值根据所施加的写入电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流，上述电阻变化型非易失性存储装置的驱动方法的特征在于，包括以下步骤：写入步骤，利用写入电路对上述多个存储单元中的所选出的存储单元施加第1低电阻化脉冲或第1高电阻化脉冲，从而使所选出的上述存储单元的上述电阻变化元件分别成为第1低电阻状态或第1高电阻状态；读取步骤，利用读取电路对所选出的上述存储单元施加比上述阈值电压高的第1电压，读取所选出的上述存储单元的上述电阻变化元件的电阻状态；不良检测步骤，将在所选出的上述存储单元是没有不良的存储单元并且处于上述第1低电阻状态的情况下流过所选出的上述存储单元的电流设为第1规定值的电流，将在所选出的上述存储单元是没有不良的存储单元并且处于上述第1高电阻状态的情况下流过所选出的上述存储单元的电流设为第2规定值的电流，当读取所选出的上述存储单元的电阻状态时，在比与上述第1低电阻状态或上述第1高电阻状态对应的上述第1规定值或上述第2规定值的电流分别大的电流流过所选出的上述存储单元的情况下，判定为所选出的上述存储单元为具有不良的不良存储单元；以及正常存储单元高电阻化步骤，利用上述写入电路，对配置在与上述不良存储单元相同的位线及字线上的至少某个上的上述不良存储单元以外的其他正常存储单元，施加第2高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第2高电阻状态，该第2高电阻状态表现出上述第1低电阻状态的电阻值以上的电阻值。

根据该结构，在使用双向电流控制元件的交叉点阵列结构的存储单元中，确定具备短路不良的电流控制元件的存储单元或电阻变化元件不良的不良存储单元，使配置在与不良存储单元相同的位线及字线上的其他存储单元成为第2高电阻状态，所以能够不使不良存储单元高电阻化而确定并救济不良存储单元。由此，能够实现可靠性高的电阻变化型非易失性存储装置。

根据该结构，由于能够使配置在与不良存储单元相同的位线及字线上的其他存储单元成为第3高电阻状态，所以能够实现可靠性更高的电阻变化型非易失性存储装置。

此外，优选的是，在上述不良检测步骤中，上述读取电路对所选出的上述存储单元施加比上述阈值电压低的第2电压，当流过比上述第1规定值大的电流时，判定为所选出的上述存储单元是具有短路不良的不良存储单元。

此外，优选的是，在上述不良检测步骤中，上述写入电路，以使所选出的上述存储单元的上述电阻变化元件成为上述第1高电阻状态的方式，对所选出的上述存储单元施加上述第1高电阻化脉冲；上述读取电路，对所选出的上述存储单元施加上述第1电压来读取所选出的上述存储单元的上述电阻变化元件的电阻状态；当比上述第2规定值大的电流流过所选出的上述存储单元时，判定为所选出的上述存储单元的上述电阻变化元件不良。

根据该结构，能够检测电阻变化元件为不良的不良存储单元而进行救济。

此外，优选的是，还包括不良存储单元高电阻化步骤，在上述正常存储单元高电阻化步骤中，利用上述写入电路对上述不良存储单元施加第4高电阻化脉冲，以使上述不良存储单元的上述电阻变化元件成为第4高电阻状态，该第4高电阻状态的电阻值比上述第1低电阻状态的电阻值高，上述第4高电阻化脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。

根据该结构，由于施加第4高电阻化脉冲电压以使不良存储单元成为第4高电阻状态，所以能够救济不良存储单元本身。由此，能够实现可靠性高的电阻变化型非易失性存储装置。

以下，参照附图，对本发明的电阻变化型非易失性存储装置（以下还简称作“非易失性存储装置”）的实施方式进行说明。另外，参照以下的实施方式及附图对本发明进行说明，但这以例示为目的，并不意味着本发明限定于这些。以下说明的实施方式都表示本发明的优选的一个具体例。在以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、步骤、步骤的顺序等是一例，并不是限定本发明的主旨。此外，关于以下的实施方式的构成要素中的、在表示本发明的最上位概念的独立权利要求中没有记载的构成要素，作为构成更优选的形态的任意的构成要素进行说明。

（第1实施方式）

［存储单元］

图1是本发明的第1实施方式的存储单元的结构图的一例。图1所示的存储单元10由串联连接的电流控制元件20和电阻变化元件30构成。

在图1中，电阻变化元件30经由接触件41而与电流控制元件20连接，由电阻变化元件30和电流控制元件20构成1位的1D1R型的存储单元10。存储单元10的一个端子经由接触件40而与下部布线50连接，存储单元10的另一个端子经由接触件42而与上部布线51连接。

这里，图1的存储单元10采用使电流控制元件20在下、使电阻变化元件30在上的连接关系，但也可以使该连接关系相反，采用使电流控制元件20在上、使电阻变化元件30在下的连接关系。

电流控制元件20具备下部电极（第1电极）21、上部电极（第2电极）23和夹持在下部电极21与上部电极23之间的电流控制层22（半导体层22或绝缘体层22）。下部电极21与半导体层22物理地电接触而形成肖特基结，上部电极23与半导体层22物理地电接触而形成肖特基结，具有双向的整流特性。在代替半导体层22而使用绝缘体层22的情况下，由下部电极21、绝缘体层22及上部电极23构成隧道二极管，具有双向的整流特性。

即，电流控制元件20如以二极管等为代表那样，是对电流控制元件20的两端施加的电压和在电流控制元件20的两端流过的电流呈非线性的特性的元件，是流过的电流的方向根据被施加的电压的极性而变化的双向型的二极管。即，电流控制元件20具有以下的特性：在正的施加电压区域和负的施加电压区域分别具有阈值电压（VF），在对电流控制元件20的两端施加的电压的绝对值是阈值电压（VF）以下的情况下，电流控制元件20的电阻值变大，流过的电流的绝对值为规定的阈值电流以下，而在对电流控制元件20的两端施加的电压的绝对值超过阈值电压（VF）的情况下，电流控制元件20的电阻值变小，流过的电流的绝对值非线性地增加。即，当对电流控制元件20的两端施加的电压的绝对值在阈值电压（VF）以下时，在电流控制元件20中仅流过规定的阈值电流以下的截止电流，所以电流控制元件20为截止状态。此外，在对电流控制元件20的两端施加的电压的绝对值超过阈值电压（VF）的情况下，在电流控制元件20中流过大的导通电流，电流控制元件20为导通状态。即，根据对电流控制元件20的两端施加的电压，电流控制元件20具有拥有导通状态和截止状态的开关的功能。在电流控制元件20是上下对称结构的情况下（即，在两个电极是相同的材料且电流控制层22在上下方向上均质的情况下），电流控制元件20的电压－电流特性对于正负的施加电压呈现大致点对称的特性。即，正的施加电压区域和负的施加电压区域的阈值电压的绝对值呈现大致相同的值。

本实施方式的电流控制元件20例如构成为具备由钽氮化物构成的下部电极21、由含氮率比Si₃N₄小的氮不足型的硅氮化膜构成的半导体层22、和由钽氮化物构成的上部电极23的MSM（Metal-Semiconductor-Metal）二极管。半导体层22的厚度例如可以为3～20nm。硅氮化膜可以通过使含氮率变小而形成为具有半导体特性，能够将作为MSM二极管而构成的二极管通过简单的制造工艺制造。例如，氮不足型的硅氮化膜（SiN_z：0<z≦0.85）可以通过例如在使用了Si靶的氮气环境中反应溅射而形成。此时，在室温条件下将腔室的压力设为0.1Pa～1Pa、将Ar/N₂流量设为18sccm/2sccm来制造即可。

另外，本实施方式的电流控制元件20也可以是MIM（Metal-Insulator-Metal）二极管、PN二极管、肖特基二极管、齐纳二极管。在MIM二极管的情况下，成为在下部电极21与上部电极23之间具备绝缘体层22而代替半导体层的结构。此外，电流控制元件20也可以是仅向一方向流过电流的单向型的电流控制元件。电阻变化元件30具备下部电极（第3电极）31、上部电极（第4电极）34和夹持在下部电极31与上部电极34之间的电阻变化层35。这里，电阻变化层35将第1过渡金属氧化物层32和第2过渡金属氧化物层33层叠而构成，第1过渡金属氧化物层32由氧不足型的过渡金属氧化物构成，第2过渡金属氧化物层33由氧不足度比第1过渡金属氧化物层32小的过渡金属氧化物构成。在本实施方式中，作为其一例，将第1氧不足型的钽氧化物层（以下称作第1Ta氧化物层）32与第2钽氧化物层（以下称作第2Ta氧化物层）33层叠而构成。这里，第2Ta氧化物层33的含氧率比第1Ta氧化物层32的含氧率高。换言之，第2Ta氧化物层33的氧不足度比第1Ta氧化物层32的氧不足度小。所谓氧不足度，是指在各种过渡金属中，相对于构成其化学计量组成的氧化物的氧的量而言不足的氧的比例。例如，在过渡金属是钽（Ta）的情况下，化学计量的氧化物的组成是Ta₂O₅，所以能够表现为TaO_2.5。TaO_2.5的氧不足度是0%。例如TaO_1.5的组成的氧不足型的钽氧化物的氧不足度为，氧不足度=（2.5－1.5）/2.5=40%。此外，Ta₂O₅的含氧率是氧原子占总原子数的比率（O/（Ta+O）），为5/7=71.4atm%。因而，氧不足型的钽氧化物的含氧率比0大，比71.4atm%小。

构成电阻变化层35的金属也可以使用钽以外的过渡金属。作为过渡金属，可以使用钽（Ta）、钛（Ti）、铪（Hf）、锆（Zr）、铌（Nb）、钨（W）等。过渡金属可以取多个氧化状态，所以能够通过氧化还原反应实现不同的电阻状态。例如，在使用铪氧化物的情况下，在使第1铪氧化物层32的组成为HfO_x的情况下，x在0.9以上1.6以下，并且在使第2铪氧化物层33的组成为HfO_y的情况下，在y比x的值大的情况下能够确认使电阻变化层35的电阻值稳定地高速变化。在此情况下，第2铪氧化物层33的膜厚优选在3nm以上4nm以下。此外，在使用锆氧化物的情况下，在使第1锆氧化物层32的组成为ZrO_x的情况下，x在0.9以上1.4以下，并且在使第2锆氧化物层33的组成为ZrO_y的情况下，在y比x的值大的情况下能够确认使电阻变化层35的电阻值稳定地高速变化。在此情况下，第2锆氧化物层33的膜厚优选在1nm以上5nm以下。

另外，构成第1过渡金属氧化物层32的第1过渡金属和构成第2过渡金属氧化物层33的第2过渡金属也可以使用不同的过渡金属。在此情况下，优选的是，第2过渡金属氧化物层33与第1过渡金属氧化物层32相比氧不足度小，即电阻更高。通过采用这样的结构，电阻变化时施加在下部电极31及上部电极34间的电压被更多地分配到第2过渡金属氧化物层33，能够使得在第2过渡金属氧化物层33中发生的氧化还原反应更容易发生。此外，在第1过渡金属和第2过渡金属使用相互不同的材料的情况下，优选的是，第2过渡金属的标准电极电位比第1过渡金属的标准电极电位低。这是因为，可以认为，在形成在电阻高的第2过渡金属氧化物层33中的微小的细丝（filament）（导电路径）中发生氧化还原反应，其电阻值变化而发生电阻变化现象。例如，通过对第1过渡金属氧化物层32使用氧不足型的钽氧化物、对第2过渡金属氧化物层33使用钛氧化物（TiO₂），能够得到稳定的电阻变化动作。钛（标准电极电位=－1.63eV）是标准电极电位比钽（标准电极电位=－0.6eV）低的材料。标准电极电位的值越高，呈现越难以氧化的特性。通过对第2过渡金属氧化物层33配置标准电极电位比第1过渡金属氧化物层32低的金属的氧化物，在第2过渡金属氧化物层33中更容易发生氧化还原反应。

上述的各材料的层叠结构的电阻变化膜中的电阻变化现象可以认为都是在形成在电阻高的第2过渡金属氧化物层33中的微小细丝中发生氧化还原反应、其电阻值变化而发生的。即，可以认为，当以下部电极31为基准对第2过渡金属氧化物层33侧的上部电极34施加正的电压时，电阻变化层35中的氧离子被拉向第2过渡金属氧化物层33侧，在形成在第2过渡金属氧化物层33中的微小细丝中发生氧化反应，微小细丝的电阻增大。相反，可以认为，当以下部电极31为基准对第2过渡金属氧化物层33侧的上部电极34施加负的电压时，第2过渡金属氧化物层33中的氧离子被推向第1过渡金属氧化物层32侧，在形成在第2过渡金属氧化物层33中的微小细丝中发生还原反应，微小细丝的电阻减小。

与氧不足度更小的第2过渡金属氧化物层33连接的上部电极34例如由铂（Pt）、铱（Ir）等与构成第2过渡金属氧化物层33的过渡金属及构成下部电极31的材料相比标准电极电位更高的材料构成。此外，下部电极31由以标准电极电位比上部电极34低的材料（例如TaN（氮化钽）等）为主成分的电极材料构成。具体而言，在对第1过渡金属氧化物层32、第2过渡金属氧化物层33使用钽氧化物的情况下，优选的是，下部电极31从由TaN、W、Ni、Ta、Ti、Al等构成的组中选择而构成，上部电极34从由Pt、Ir、Pd、Ag、Cu、Au等构成的组中选择而构成。通过采用这样的结构，在上部电极34与第2过渡金属氧化物层33的界面附近的第2过渡金属氧化物层33中，有选择地发生氧化还原反应，能够得到稳定的电阻变化现象。

在驱动如以上那样构成的电阻变化元件30的情况下，通过外部的电源将满足规定条件的电压施加在下部电极31与上部电极34之间。

另外，也可以使图1的电流控制元件20与电阻变化元件30之间的上下连接关系相反而连接，也可以使第1过渡金属氧化物层32与第2过渡金属氧化物层33之间的上下连接关系相反、使下部电极31与上部电极34之间的上下连接关系相反。

图2是图1所示的本实施方式的存储单元10的等价电路图。在图2中，示出了存储单元100将电流控制元件101与电阻变化元件102串联连接的等价电路图，存储单元100的一个端子T1与电流控制元件101连接，存储单元100的另一个端子T2与电阻变化元件102连接。此外，端子T1与下部布线50连接，端子T2与上部布线51连接。

在图2中，当在存储单元100的两个端子T1和T2间施加电压Vce时，施加电压Vce根据电流控制元件101和电阻变化元件102各自的阻抗而被分压，所以Vce=Vdi+Vre。这里，Vdi是施加在电流控制元件101的两端的电压，Vre是施加在电阻变化元件102的两端的电压。

这里，如果对电流控制元件101施加的电压Vdi的绝对值超过阈值电压（VF），则电流控制元件101成为导通状态，在存储单元100中流过存储单元电流Ice。另一方面，如果对电流控制元件101施加的电压Vdi的绝对值在阈值电压（VF）以下，则电流控制元件101为截止状态，在存储单元100中仅流过电流微小的截止电流Ioff。即，根据对存储单元100施加的电压相对于阈值电压（VF）的高低，电流控制元件101成为导通状态或截止状态，从而能够将存储单元100控制为选择状态或非选择状态。

图3A是表示本实施方式的正常的存储单元10的电压电流特性的图。对于具有图1的结构的存储单元10，当将上部布线51成为比下部布线50高的电压的极性设为正的电压、将下部布线50成为比上部布线51高的电压的极性设为负的电压、将从上部布线51向下部布线50流动的电流的朝向设为正的电流方向、将从下部布线50向上部布线51流动的电流的朝向设为负的电流方向时，表示出在存储单元10的两端施加了电压的情况下的电压与电流的关系的实测值。

如果对存储单元10施加电压以使得下部布线50成为比上部布线51高的电位、即在图3A中施加负极性的电压，则电流从A点附近流出，在超过Vwl1的附近，电阻变化元件30开始从高电阻状态向第1低电阻状态变化。进而，如果施加到B点，则电流的绝对值与施加电压的绝对值相应地变大，电阻值逐渐变低。即，能够根据对存储单元10施加的电压（或电流）而设定低电阻状态的任意的电阻值。

另一方面，如果对存储单元10施加电压以使得上部布线51成为比下部布线50高的电位、即在图3A中施加正极性的电压，则电流从C点附近流出，在与向第1低电阻状态的变化电压大致对称的D点，电阻变化元件30开始从第1低电阻状态向第1高电阻状态变化，流过存储单元10的电流减少。进而，如果将电压施加到D’点，则电流与施加电压相应地增加，而如果将施加电压降低，则与提高施加电压时相比，电流变小，所以可知变化为更高电阻的状态。

即，图3A所示的实测数据对于具有图1的结构的存储单元10表示出双向型的电阻变化特性，即：当以上部布线51的电压为基准而下部布线50的电压成为第1低电阻化写入电压Vwl1（在图3A中Vwl1表示负电压，上部布线51的电位比下部布线50的电位低Vwl1）时变化为第1低电阻状态（B点），当以下部布线50的电压为基准而上部布线51的电压成为高电阻化开始电压Vwh0时开始从低电阻状态向高电阻状态变化（D点）。此外，图3A所示的实测数据表示出第1低电阻化写入电压Vwl1和高电阻化开始电压Vwh0相对于实测数据的原点具有大致对称的电压、电流关系。如果施加比高电阻化开始电压Vwh0更高的第1高电阻化写入电压Vwh1，则成为第1高电阻状态（D’点）。这里，D’点的电阻值比D点的电阻值大。

此外，即使对存储单元10施加电压，由A点到C点所示的电压区间也是不显著流过电流的电压带。这是因为，存储单元10的电流控制元件20为截止状态，所以在存储单元10中几乎不流过电流。即，由于存储单元10的电流控制元件20是流过的电流根据施加电压而具有非线性特性的元件，所以如果对电流控制元件20施加的电压的绝对值在电流控制元件20的阈值电压（VF）以下，则几乎不流过电流，电流控制元件20被视作截止状态，在存储单元10中几乎不流过电流。这里，所谓电流控制元件20的阈值电压（VF），是仅流过将电流控制元件20视作截止状态那样的电流（最大截止电流）时对电流控制元件20施加的最大电压。此外，所谓电流控制元件20的最大截止电流，是至少比在存储单元10的电阻变化元件30为高电阻状态时流过的最大电流IHR小的电流值。

此外，A点及C点对应于电流控制元件20的阈值电压（VF）与对电阻变化元件30施加的电压的合计电压，在以阵列状配置有多个存储单元10的存储单元阵列（交叉点阵列）中，通过对选择出的存储单元（选择存储单元）10施加超过该A点到C点的电压带的电压、对没有被选择的存储单元（非选择存储单元）施加该A点到C点之间的电压范围内的电压，能够抑制向非选择单元的漏电流，进行向选择出的存储单元10流过电流那样的动作。

在读取存储单元10的电阻状态的情况下，例如通过对存储单元10施加图3A所示的读取电压Vread并判定此时流过的电流，能够判别存储单元10的电阻状态。此时，Vread的绝对值比VF的绝对值大。即，在图3A所示的特性的情况下，如果存储单元10的电阻变化元件30是第1低电阻状态，则在施加了读取电压Vread时，电流控制元件20导通，在存储单元10中流过读取电流Iread1。但是，如果存储单元10的电阻变化元件30是第1高电阻状态，则当施加了读取电压Vread时，在存储单元10中流过读取电流Iread2。通过判定该电流值的大小，能够判别存储单元10的状态。

这样，如果存储单元10的电压电流特性是图3A所示那样的正常的特性，则通过对存储单元10施加读取电压Vread并判定此时流过的存储单元电流（Iread1及Iread2），能够判别存储单元10的电阻状态。但是，例如如果存储单元10的电流控制元件20损坏而成为短路（short）不良，则在存储单元10中流过过剩的电流。此外，如果是开路（open）不良，则几乎不流过电流，不能判别存储单元10的电阻状态。因此，需要检测不良的存储单元（不良存储单元）、使得在不良存储单元中不流过异常电流。

图3B是示意地表示图1所示的电阻变化元件30的电压电阻特性的一部分的图。横轴是以下部电极为基准在电阻变化元件30的下部电极31与上部电极34间施加的电压值，纵轴是电阻变化元件30的电阻值。

如果从处于第1低电阻状态的状态O起将对电阻变化元件30施加的电压逐渐增加，则电阻变化元件30在电压Vwh0（A0）开始高电阻化。如果使对电阻变化元件30施加的电压进一步增加，则电阻变化元件30在电压Vwh4成为具有最大电阻值的高电阻状态B1（极限高电阻状态）。即使进一步使对电阻变化元件30施加的电压增加，电阻变化元件30的电阻值也不变化（C1）。即使从C1使对电阻变化元件30施加的电压逐渐减小，电阻值也不下降，维持极限电阻状态。

从状态A0到状态B1的电阻变化元件30的电压－电阻特性具有规定的斜率（实际是非线性）。为了成为通常的高电阻状态A1（第1高电阻状态），施加对应的第1高电阻化电压Vwh1。为了成为电阻值比第1低电阻状态高的第2高电阻状态A2，施加对应的第2高电阻化电压Vwh2。为了成为电阻值比第1高电阻状态高的第3高电阻状态A3，施加对应的第3高电阻化电压Vwh3。此外，如果施加Vwh4以上的电压，则能够成为极限高电阻状态。

［不良存储单元的特性］

图4是表示在本实施方式中、电流控制元件20具有正常特性的存储单元10和电流控制元件20具有不良特性（短路不良）的存储单元10的电压电流特性的图。对于通过图1的下部布线50和上部布线51选择出的存储单元10，将上部布线51成为比下部布线50高的电压的极性设为正的电压。当将从上部布线51向下部布线50流动的电流的朝向设为正的电流方向时，对具有第1低电阻状态的正常的存储单元10施加的正的电压和电流如特性（1）所示那样，在对存储单元10施加的电压的绝对值为Vtest1以下时，在存储单元10中几乎不流过电流，而如果超过Vtest1，则在存储单元10中流过电流，随着施加的电压的增加，流动的电流非线性地增加。即，Vtest1是对电流控制元件20施加阈值电压（VF）那样的电压。

另一方面，在电流控制元件20完全损坏而成为短路状态的不良的存储单元10的情况下，电阻变化元件30的特性为支配性的。因此，在电阻变化元件30的电阻值为低电阻的情况下，具有不良特性的存储单元10如用虚线表示的图4的特性（2）那样，电压和电流的特性呈现线性的特性。

这里，例如，在对存储单元10的两端施加了Vtest1的情况下，在图4的特性（1）所示那样的具有正常特性的存储单元10的情况下，在存储单元10中仅流过几μA左右的电流。另一方面，在特性（2）所示那样的具有完全短路损坏的特性的存储单元10的情况下，如果同样施加Vtest1，则如F点所示，在存储单元10中流过Ileak的电流。

即，对于通过下部布线50和上部布线51选择出的存储单元10，如果以对电流控制元件20施加电流控制元件20成为截止状态的阈值电压VF以下的电压的方式、对存储单元的两端施加Vtest1的电压，则在呈现特性（1）那样的正常的特性的情况下，如E点所示那样几乎不流过电流，而在具有呈现特性（2）那样的短路不良特性的电流控制元件20的存储单元10的情况下，流过F点所示那样的更大的电流。因而，通过以对存储单元10的电流控制元件20施加阈值电压以下的电压的方式对存储单元10施加用于不良检测的电压Vtest1，检测此时流过存储单元10的电流的差异，能够判定是否是不良存储单元。

以上，记载了电流控制元件20完全损坏而成为短路状态的特性（2）的情况，而在电流控制元件20没有完全损坏但为中间性的短路状态的情况下，例如在电流控制元件20的阈值电压比正常的存储单元10的电流控制元件20低的不良特性的情况下，也同样能够判定。

图4的特性（3）、特性（4）是电流控制元件20的阈值电压分别比正常的存储单元10的电流控制元件20的阈值电压VF小时的电压电流特性。如果对存储单元10的两端施加Vtest1的电压，则由于特性（3）和特性（4）的情况下的电流控制元件20具有不良特性，所以如G点和H点所示那样，在存储单元10中分别流过电流Ig及Ih。另一方面，在特性（1）那样的呈现正常特性的存储单元10的情况下，由于如E点所示那样几乎不流过电流，所以通过检测该电流的差异，能够调查不良存储单元的特性。

此外，在对存储单元10的两端施加了Vtest2的电压的情况下，在具有特性（1）和特性（4）的特性的存储单元10中几乎不流过电流，而在具有特性（2）和特性（3）的特性的存储单元10中，如I点和J点所示那样，分别流过电流Ii及Ij。即，通过匹配于存储单元10的电流控制元件20的阈值电压而对存储单元10施加用于特性分别的电压Vtest2（<Vtest1），能够分别存储单元10的电流控制元件20的特性。

接着，在存储单元10具有不良的特性（开路不良）的情况下，即使对存储单元10施加读取电压Vread，在存储单元10中也几乎不流过电流。在本实施方式中，在施加了读取电压Vread的情况下，在如特性（1）那样存储单元10的电阻变化元件30的电阻值是第1低电阻状态、电流控制元件20呈现正常特性的存储单元10的情况下，如K点所示那样流过存储单元电流Irk，而在具有开路不良的存储单元10的情况下，仅流过比Irk小的存储单元电流（在图中没有表示）。即，在使存储单元10的电阻变化元件30为第1低电阻状态后，通过对存储单元10施加读取电压Vread，能够判定存储单元10的开路不良。

此外，在判定开路不良的情况下，如果对短路不良的存储单元10实施，则在存储单元10中流过过剩的电流，电阻变化元件30的电阻值变化，或者电阻变化元件30损坏，因此，优选的是，在进行了短路不良的存储单元10的检测后，对短路不良的存储单元10以外的存储单元10实施开路不良的判定。

［电阻变化型非易失性存储装置］

图5是表示第1实施方式的电阻变化型非易失性存储装置200的结构图。如图5所示，本实施方式的电阻变化型非易失性存储装置200在基板上具备存储器主体部201。存储器主体部201具备存储单元阵列202、字线选择电路203、位线选择电路204、用来进行数据的写入的写入电路205、用来进行数据的读取的读取电路206、以及数据信号输入输出电路207。

读取电路206由读出放大器（sense amplifier）300、位线控制电压切换电路400、和发生位线控制电压的位线控制电压发生电路500构成，并与用来进行从外部输入输出的数据信号的输入输出的数据信号输入输出电路207连接。

此外，该电阻变化型非易失性存储装置200具备地址信号输入电路208和控制电路209，地址信号输入电路208接受从电阻变化型非易失性存储装置200的外部输入的地址信息，控制电路209接受从电阻变化型非易失性存储装置200的外部输入的控制信号。

并且，写入用电源210具备低电阻化用电源211和高电阻化用电源212，低电阻化用电源211的输出VL和高电阻化用电源212的输出VH被供给到存储器主体部201的写入电路205。

此外，该电阻变化型非易失性存储装置200具备不良地址存储电路213和地址比较电路214，不良地址存储电路213存储由读取电路206检测到的不良地址，地址比较电路214进行地址比较。

此外，本实施方式的电阻变化型非易失性存储装置200的动作模式具备写入模式、通常读取模式、单元特性判定模式和救济模式。写入模式向存储单元写入数据，通常读取模式读取存储单元的数据，单元特性判定模式判定存储单元的特性而判定存储单元是否不良，救济模式使连接在与不良存储单元相同的位线或字线上的正常存储单元成为电阻值比第1低电阻状态高的第2高电阻状态，与备用的正常存储单元（冗余存储单元）进行置换。此外，还具备使不良存储单元成为电阻值比第1低电阻状态高的第4高电阻状态的模式。

单元特性判定模式具备判定电流控制元件的特性的电流控制元件特性判定模式和判定电阻变化元件的特性的电阻变化元件特性判定模式。

存储单元阵列202具备主存储单元阵列600和冗余存储单元阵列610，主存储单元阵列600将图2所示的多个存储单元100在行方向和列方向上以矩阵状配置，冗余存储单元阵列610同样配置有多个图2所示的多个存储单元100。冗余存储单元阵列610通过在主存储单元阵列600的各行上各配置相同数量的存储单元100而构成。作为一例，在图5的冗余存储单元阵列610中，在主存储单元阵列600的各行上各配置1个存储单元100，构成一列的冗余存储单元阵列610。

此外，存储单元阵列202具备相互交叉排列的多个字线WL1、WL2、WL3、…和多个位线BL1、BL2、BL3、…，还具备与位线BL1、BL2、BL3、…平行配置的至少1个以上的冗余位线BLR1、…。

如图5所示，多个字线WL1、WL2、WL3、…在与基板的主面平行的同一平面内（第1平面内）相互平行地配置。同样，多个位线BL1、BL2、BL3、…在与第1平面平行的同一平面内（与第1平面平行的第2平面内）相互平行地配置，冗余位线BLR1、…在第2平面内与位线BL1、BL2、BL3、…平行地配置。

此外，上述第1平面和第2平面平行地配置，多个字线WL1、WL2、WL3、…与多个位线BL1、BL2、BL3、…立体交叉地配置，多个字线WL1、WL2、WL3、…与冗余位线BLR1、…也立体交叉地配置。

在主存储单元阵列600内，在字线WL1、WL2、WL3、…与位线BL1、BL2、BL3、…立体交叉的位置，配置有存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…（以下表示为“存储单元M11、M12、M13、…”），在冗余存储单元阵列610内，在字线WL1、WL2、WL3、…与冗余位线BLR1、…立体交叉的位置，配置有冗余存储单元MB1、MB2、MB3、…。即，多个字线WL1、WL2、WL3、…对于主存储单元阵列600和冗余存储单元阵列610共通地配置。

存储单元M11、M12、M13、…由电流控制元件D11、D12、D13、D21、D22、D23、D31、D32、D33、…（以下表示为“电流控制元件D11、D12、D13、…”）和与电流控制元件D11、D12、D13、…串联连接的电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…（以下表示为“电阻变化元件R11、R12、R13、…”）构成。同样，冗余存储单元MB1、MB2、MB3、…由电流控制元件DB1、DB2、DB3、…和与电流控制元件DB1、DB2、DB3、…串联连接的电阻变化元件RB1、RB2、RB3、…构成。

即，如图5所示，主存储单元阵列600内的电阻变化元件R11、R21、R31、…的一个端子与电流控制元件D11、D21、D31、…连接，另一个端子与位线BL1连接，电阻变化元件R12、R22、R32、…的一个端子与电流控制元件D12、D22、D32、…连接，另一个端子与位线BL2连接，电阻变化元件R13、R23、R33、…的一个端子与电流控制元件D13、D23、D33、…连接，另一个端子与位线BL3连接。此外、电流控制元件D11、D12、D13、…的一个端子与电阻变化元件R11、R12、R13、…连接，另一个端子与字线WL1连接，电流控制元件D21、D22、D23、…的一个端子与电阻变化元件R21、R22、R23、…连接，另一个端子与字线WL2连接，电流控制元件D31、D32、D33、…的一个端子与电阻变化元件R31、R32、R33、…连接，另一个端子与字线WL3连接。

同样地，冗余存储单元阵列610内的电阻变化元件RB1、RB2、RB3、…的一个端子与电流控制元件DB1、DB2、DB3连接，另一个端子与冗余位线BLR1、…连接。此外，电流控制元件DB1、DB2、DB3、…的一个端子与电阻变化元件RB1、RB2、RB3、…连接，另一个端子与字线WL1、WL2、WL3、…连接。

另外，在本实施方式中，在位线侧连接电阻变化元件，在字线侧连接电流控制元件，但也可以在位线侧连接电流控制元件，在字线侧连接电阻变化元件。此外，在本实施方式中，冗余存储单元阵列的冗余位线BLR1、…至少有1个即可，也可以根据在冗余存储单元阵列中配置的存储单元100的列数而搭载多个。

字线选择电路203接受从地址信号输入电路208输出的行地址信息，根据该行地址信息，对多个字线WL1、WL2、WL3、…中的被选择的字线施加从写入电路205供给的电压，并且，对于没有被选择的字线，施加规定的非选择行施加电压（Vss以上Vwl以下的电压，或Vss以上Vwh以下的电压），或者固定为不活性状态即高阻抗（Hi－Z）状态。

此外，同样，位线选择电路204接受从地址信号输入电路208输出的列地址信息和来自地址比较电路214的地址一致判定信号，根据该列地址信息和地址一致判定信号，对多个位线BL1、BL2、BL3、…和冗余位线BLR1、…中的被选择的位线施加从写入电路205供给的电压或者从读取电路206供给的电压，并且，对于没有被选择的位线，施加规定的非选择列施加电压（Vss以上Vwl以下的电压，或Vss以上Vwh以下的电压，或Vss以上Vbl以下的电压），或者固定为高阻抗（Hi－Z）状态。

另外，字线选择电路203及位线选择电路204相当于本发明的存储器选择电路。

写入电路205接受从控制电路209输出的写入信号，通过对由字线选择电路203和位线选择电路204选择出的存储单元施加写入电压，能够将存储单元的状态改写。

在图5所示的电阻变化型非易失性存储装置200中，在写入模式时，例如，对于正常的存储单元M11，若以BL1为基准对WL1施加成为高电位的第1低电阻化写入电压Vwl1，则电阻变化元件R11变化为第1低电阻状态。此外，同样，对于正常的存储单元M11，若以WL1为基准对BL1施加成为高电位的第1高电阻化写入电压Vwh1，则电阻变化元件R11变化为第1高电阻状态。

读取电路206在通常读取模式时，在由字线选择电路203选择出的字线和由位线选择电路204选择出的位线之间施加读取电压Vblr，由读出放大器300判定在存储单元中流过的存储单元电流，从而能够读取存储单元所存储的状态。此外，在电流控制元件特性判定模式时，在由字线选择电路203选择出的字线和由位线选择电路204选择出的位线之间施加单元特性判定电压Vblt，由读出放大器300判定在存储单元中流过的存储单元电流，从而能够判定存储单元的电流控制元件特性。另外，读取电路206在电阻变化元件特性判定模式时进行与通常读取模式时同样的动作，所以省略说明。

这里，位线控制电压发生电路500发生读取钳位电压Vcr和单元特性判定钳位电压Vct，用来根据通常读取模式时及电流控制元件特性判定模式时的各个模式，设定由位线选择电路204选择出的选择位线的电位。当向存储单元施加了读取钳位电压Vcr时，正常的存储单元的电流控制元件导通，当向存储单元施加了单元特性判定钳位电压Vct时，正常的存储单元的电流控制元件为截止状态。这里，读取钳位电压Vcr相当于本发明的第1电压，单元特性判定钳位电压Vct相当于本发明的第2电压。

此外，位线控制电压切换电路400能够根据通常读取模式和电流控制元件特性判定模式，切换向读出放大器供给的电压，以使得在通常读取模式时向读取放大器300供给从位线控制电压发生电路500输出的读取钳位电压Vcr，在电流控制元件特性判定模式时向读取放大器300供给从位线控制电压发生电路500输出的单元特性判定钳位电压Vct。

读出放大器300根据通常读取模式时及电流控制元件特性判定模式时，通过从位线控制电压切换电路400供给的读取钳位电压Vcr或单元特性判定钳位电压Vct，将位线的电位分别设定为读取电压Vblr或单元特性判定电压Vblt。

并且，读出放大器300，在通常读取模式时，根据经由位线选择电路204读取的存储单元电流，对存储单元的电阻变化元件的状态是第1低电阻状态还是第1高电阻状态进行读取，将其结果经由数据信号输入输出电路207向外部输出。此外，在电流控制元件特性判定模式时，根据经由位线选择电路204读取的存储单元电流，对存储单元的状态是正常状态还是不良状态进行读取，将其结果经由数据信号输入输出电路207向外部输出，并且也向不良地址存储电路213输出。

控制电路209的动作如下。在写入模式中，根据从数据信号输入输出电路207输入的输入数据Din，将指示写入用电压的施加的信号向写入电路205输出。在通常读取模式及电阻变化元件特性判定模式中，将指示读取用电压的施加的信号向读取电路206输出。在电流控制元件特性判定模式中，将指示用来判定电流控制元件的特性的单元判定用电压的施加的信号向读取电路206输出。在救济模式中，将指示使正常存储单元成为电阻值比第1低电阻状态高的第2高电阻状态的写入用电压的施加的信号向写入电路205输出，将进行救济处理的信号向存储器主体部201输出，所述正常存储单元连接在与不良存储单元相同的位线或字线上。

地址信号输入电路208接受从外部输入的地址信息，基于该地址信息将行地址信息向字线选择电路203输出，并将列地址信息向位线选择电路204输出。这里，所谓地址信息是表示存储单元阵列202内的特定的存储单元的地址的信息，列地址信息是表示存储单元阵列202内的特定的列的地址信息，行地址信息是表示存储单元阵列202内的特定的行的地址信息。此外，地址信号输入电路208对不良地址存储电路213、地址比较电路214输出地址信息（列地址信息、行地址信息）。

不良地址存储电路213，在读取电路206的电流控制元件特性判定模式时，在被选择的存储单元被判定为不良时，将从地址信号输入电路208输入的列地址信息作为不良地址进行存储。具体而言，不良地址存储电路213具有图6A所示那样的地址变换表213a。图6A是表示不良地址存储电路213具备的地址变换表的一例的图。在图6A中，示出了以位线单位进行不良存储单元的救济的情况。如图6A所示，地址变换表213a将具有不良存储单元的不良位线、和具有置换目标的冗余存储单元的冗余位线建立对应而地存储。另外，不良存储单元不仅以位线单位进行置换，也可以以字线单位或存储单元单位进行。在以字线单位或存储单元单位进行不良存储单元的救济的情况下，可以将具有不良存储单元的不良字线或不良存储单元、和置换不良字线或不良存储单元的置换目标的冗余字线或冗余存储单元建立对应地存储到地址变换表213a中。

地址比较电路214对从地址信号输入电路208输入的列地址信息和由不良地址存储电路213存储的不良位线地址进行比较，将一致或是不一致的地址一致判定信号向位线选择电路204输出。在从地址信号输入电路208输入的列地址信息与由不良地址存储电路213存储的不良位线的地址一致的情况下，在后面说明的救济模式中，通过图6A所示的地址变换表213a，将不良位线（例如BL3）置换为置换目标的冗余位线（例如BLR1）来进行记录的写入及读取。

写入用电源210由低电阻化用电源211和高电阻化用电源212构成，其输出分别被供给到存储器主体部201的写入电路205。

图6B是表示图5的读取电路206的结构的一例的电路图。

读取电路206具备读出放大器300、位线控制电压切换电路400和位线控制电压发生电路500。

读出放大器300由比较电路310、电流反射镜（current mirror）电路320和位线电压控制晶体管N1构成。电流反射镜电路320由PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管P3和恒流电路330构成。电流反射镜电路320的PMOS晶体管P1、PMOS晶体管P2和PMOS晶体管P3各自的源极端子连接在电源上，各自的栅极端子相互连接，并且与PMOS晶体管P1的漏极端子和恒流电路330的一个端子连接。恒流电路330的另一个端子与接地电位连接。PMOS晶体管P2的漏极端子连接于比较电路310的一个输入端子（例如+端子）和位线电压控制晶体管N1的漏极端子。PMOS晶体管P3的漏极端子连接于位线控制电压发生电路500。位线电压控制晶体管N1的栅极端子与位线控制电压切换电路400的输出端子连接，位线电压控制晶体管N1的源极端子经由读取电路206的端子BLIN，与位线选择电路204连接。比较电路310的另一个端子（例如-端子）与读取电路206的端子SAREF连接，比较电路310的输出端子经由读取电路206的输出端子SAOUT，与数据信号输入输出电路207连接，向外部输出数据。

这里，通过由PMOS晶体管P1和PMOS晶体管P2各自的尺寸比决定的镜比（mirror ratio）M2（=P2/P1），将流过恒流电路330的基准电流Iref放大（或衰减），决定PMOS晶体管P2的负载电流Ild2（=Iref×镜比M2）。此外，通过由PMOS晶体管P1和PMOS晶体管P3各自的尺寸比决定的镜比M3（=P3/P1），将流过恒流电路330的基准电流Iref放大（或衰减），决定PMOS晶体管P3的负载电流Ild3（=Iref×镜比M3）。通过使PMOS晶体管P2和PMOS晶体管P3为相同的尺寸，负载电流能够设定为相同的电流值（Ild2=Ild3）。

另一方面，由于对位线电压控制晶体管N1的栅极端子施加从位线控制电压切换电路400输出的钳位电压（Vcr或Vct），所以在位线电压控制晶体管N1的源极端子（端子BLIN）上，施加从由位线控制电压切换电路400输出的钳位电压（Vcr或Vct）下降了位线电压控制晶体管N1的阈值电压Vtn后的电压，并经由位线选择电路204施加给被选择出的位线。

此外，位线电压控制晶体管N1的漏极端子（端子SAIN）的电位被施加在比较电路310的+端子上，比较电路310的-端子被从端子SAREF施加基准电压Vref。比较电路310将施加在-端子上的基准电压Vref与施加在+端子上的端子SAIN的电位进行比较。若端子SAIN的电位比端子SAREF的电位低，则比较电路310向输出端子输出L电位，若端子SAIN的电位比端子SAREF的电位高，则比较电路310向输出端子输出H电位，从而将存储单元10的状态经由数据信号输入输出电路207向外部输出。

即，如果流过存储单元10的电流较大，则端子SAIN的电位从H电位向L电位较快地变动，如果流过存储单元10的电流较小，则端子SAIN的电位从H电位向L电位较慢地变动或维持H电位。并且，在规定的输出传感定时（output sense timing）将端子SAIN和端子SAREF的电位用比较电路310进行比较，则当端子SAIN的电位更低时，向输出端子SAOUT输出L电位，判定为流过存储单元10的电流小。此外，同样地，当端子SAIN的电位更高时，向输出端子SAOUT输出H电位，判定为流过存储单元10的电流大。另外，虽然在图6B中没有表示，但从端子SAREF施加的基准电压Vref既可以在电阻变化型非易失性存储装置200内部产生，也可以从外部端子施加。

对位线电压控制晶体管N1的栅极端子施加的电压由位线控制电压发生电路500生成。位线控制电压发生电路500由参考电流控制元件RD10、NMOS晶体管N10和参考电阻变化元件RE10构成。

参考电流控制元件RD10的一个端子与电流反射镜电路320的PMOS晶体管P3的漏极端子连接，并与位线控制电压发生电路500的输出端子OUT1连接，从输出端子输出读取钳位电压Vcr。参考电流控制元件RD10的另一个端子连接于NMOS晶体管N10的漏极端子和栅极端子，并与输出端子OUT2连接，从输出端子输出单元特性判定钳位电压Vct。

NMOS晶体管N10的源极端子与参考电阻变化元件RE10的一个端子连接，参考电阻变化元件RE10的另一个端子接地。

这里，参考电流控制元件RD10及参考电阻变化元件RE10由与存储单元阵列202所包含的电流控制元件D11、D12、D13、…及电阻变化元件R11、R12、R13、…相同的元件构成。这里虽然没有明示，但参考电阻变化元件RE10能够与存储单元阵列202所包含的电阻变化元件同样地设定为高电阻状态或低电阻状态，优选的是，参考电阻变化元件RE10的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值，以便至少检测低电阻状态的存储单元。

将对参考电阻变化元件RE10施加的电压设为Vre（与电阻变化元件R11、R12、R13、…大致相同的施加电压），将NMOS晶体管N10的阈值电压设为Vtn（与NMOS晶体管N1大致相同的阈值电压），将参考电流控制元件RD10的阈值电压设为VF（与电流控制元件D11、D12、D13、…大致相同的阈值电压），则从位线控制电压发生电路500的输出端子OUT1输出的读取钳位电压Vcr及从输出端子OUT2输出的单元特性判定钳位电压Vct分别用（式1）、（式2）表示。

Vcr=Vre+Vtn+VF …（式1）

Vct=Vre+Vtn …（式2）

NMOS晶体管N10由与读出放大器300的位线电压控制晶体管N1相同的晶体管尺寸构成，读出放大器300的PMOS晶体管P3由与PMOS晶体管P2相同的晶体管尺寸构成，但也可以保持位线电压控制晶体管N1与PMOS晶体管P2的尺寸比，由将NMOS晶体管N10和PMOS晶体管P3缩小了的尺寸构成。

通过采用这样的结构，模拟地从输出端子OUT1输出比读取电路206的端子BLIN的电压（即，对存储单元进行读取动作时的位线电压）高出位线电压控制晶体管N1的阈值电压Vtn的电压。此外，从输出端子OUT2输出比输出端子OUT1低出参考电流控制元件RD10的阈值电压VF’（也可以与存储单元的电流控制元件的阈值电压VF相同）的电压。另外，从输出端子OUT1及输出端子OUT2输出的电压分别相当于本实施方式的第1输出及第2输出。

位线控制电压切换电路400由开关SW1和SW2构成。位线控制电压切换电路400的开关SW1的一个端子与位线控制电压发生电路500的输出端子OUT1连接，开关SW2的一个端子与位线控制电压发生电路500的输出端子OUT2连接。开关SW1和开关SW2各自的另一个端子相互连接，并连接于读出放大器300的位线电压控制晶体管N1的栅极端子。在读出放大器300的通常读取模式时，位线控制电压切换电路400通过使SW1为接通状态并使SW2为断开状态，将位线控制电压发生电路500的输出端子OUT1的读取钳位电压Vcr向晶体管N1的栅极端子输出。此外，在电流控制元件特性判定模式时，通过使SW1为断开状态并使SW2为接通状态，将位线控制电压发生电路500的输出端子OUT2的单元特性判定钳位电压Vct向晶体管N1的栅极端子输出。

通过以上的结构，由于对位线施加的电压不会超过比施加在位线电压控制晶体管N1的栅极端子上的电压低出晶体管N1的阈值电压Vtn后的电压，所以，在通常读取模式时对位线施加的读取电压Vblr和在电流控制元件特性判定模式时对位线施加的单元特性判定电压Vblt分别可以用（式3）、（式4）表示。

Vblr≦Vre+VF …（式3）

Vblt≦Vre …（式4）

接着，对通常读取模式时的存储单元的电阻状态的读取动作进行说明。

图7是用来说明主存储单元阵列600中的电流路径的电路图。为了使说明简单化，示出了在上述图5的将主存储单元阵列600配置为3×3的情况下的电路图中选择存储单元M22的情况下的一例。此外，图8是图7的等价电路图。

关于图7的主存储单元阵列601的全部存储单元为正常存储单元的情况下的存储单元的电阻状态的读取，以存储单元M22的电阻状态的读取为例进行说明。

在以通常读取模式将存储单元M22的电阻状态读取的情况下，对由字线选择电路203选择出的字线WL2施加Vss电位，对由位线选择电路204选择出的位线BL2施加（式3）所示的读取电压Vblr，将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态（Hi－Z）而选择存储单元M22。在本实施方式中，将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态，但也可以设定为在选择位线BL2和选择字线WL2之间施加的电压以下的电压值。

在选择了存储单元M22的情况下，如图8所示，非选择存储单元阵列602中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33等价地表示为将3级的串联连接的存储单元对存储单元M22并联连接。即，流过非选择存储单元阵列602的全部非选择存储单元电流ΣInselr在从选择位线BL2到选择字线WL2的最短电流路径中至少经由3级以上的非选择存储单元而在多个电流路径中流过电流。在各级中并联连接着多个非选择存储单元，第1级连接着连接在选择位线BL2上的非选择存储单元M12、M32，第2级连接着连接在非选择位线BL1或BL3和非选择字线WL1或WL3上的非选择存储单元M11、M13、M31、M33，第3级连接着连接在选择字线WL2上的非选择存储单元M21、M23。存储单元阵列的规模越大，连接在第2级上的非选择存储单元的并联连接数越大，阻抗越小。如果在行方向上配置M（=100个）存储单元并在列方向上配置N（=100个）存储单元，则位于第2级的存储单元成为（M－1）×（N－1）个（约近10000个），所以阻抗几乎小到能够忽视的程度。

因此，由于对非选择存储单元施加的电压根据配置在第1级和第2级中的非选择存储单元M12、M32、M21、M23的阻抗比而被分压，所以在行方向和列方向的存储单元为相同数量的情况下，若使各存储单元的电阻状态相同，则在选择位线BL2和选择字线WL2之间施加的读取电压Vblr的约1/2以下的电压被施加到配置于第1级和第2级中的非选择存储单元M12、M32、M21、M23。由此，如果非选择的存储单元M11、M12、M13、M21、M23、M31、M32、M33分别是由图4的特性（1）表示的正常的存储单元，则对非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33的电流控制元件D11、D12、D13、D21、D23、D31、D32、D33施加阈值电压VF以下的电压，所以成为截止状态。因而，分别流过非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33的非选择单元电流的和ΣInsel仅流过比1μA小的截止电流。

即，在对存储单元M22的电阻状态进行读取的情况下流过的在选择位线BL2中流过的选择位线电流Iblr如（式5）那样，成为选择单元电流Iselr与全部非选择单元电流ΣInselr的和。但是，由于全部非选择单元电流ΣInselr的值小到几乎能够忽视的程度，所以流过选择位线BL2的选择位线电流Iblr能够如（式6）那样近似。由此，能够将选择存储单元M22的存储单元电流经由选择位线BL2读取，能够读取选择存储单元M22的电阻变化元件R22是第1高电阻状态还是低电阻状态。

Iblr=Iselr+ΣInselr …（式5）

…（式6）

另外，在图8所示的非选择存储单元阵列602中，经由3级的非选择存储单元，从选择位线BL2流向选择字线WL2的非选择电流路径至少有以下（a）～（d）的4个路径。由此，全部非选择存储单元电流ΣInselr用（式7）表示。

（a）Inselr（a）：M12→M11→M21

（b）Inselr（b）：M12→M13→M23

（c）Inselr（c）：M32→M31→M21

（d）Inselr（d）：M32→M33→M23

ΣInselr=Inselr（a）+Inselr（b）+Inselr（c）+Inselr（d）…（式7）

这里，在被选择的存储单元M22的电流控制元件D22损坏而短路的情况下，电流控制元件D22成为被视作导通状态的状态，位线电压Vblr全部施加在电阻变化元件R22上。因此，选择位线电流Iblr不论存储单元M22的电阻变化元件R22是第1低电阻状态还是第1高电阻状态，都成为比在正常的存储单元的情况下流过的存储单元电流大的值。因而，无法正确地读取与存储单元M22的电阻变化元件R22的电阻状态相应的电流，所以无法检测存储单元M22的电阻状态。

这里，将在电阻变化元件R22为第1低电阻状态的情况下流过正常的存储单元的存储单元电流称作第1规定值。此外，将在电阻变化元件R22为第1高电阻状态的情况下流过正常的存储单元的存储单元电流称作第2规定值。

关于这样的电流控制元件发生了短路不良的不良存储单元的判定方法及不良存储单元的救济方法，在后面说明。

此外，还说明在除了存储单元阵列中的选择存储单元以外、还包含具有发生了短路不良的电流控制元件的不良存储单元的情况下的存储单元的读取。

图9是用来说明主存储单元阵列601中的非选择存储单元之一、例如存储单元M23发生了短路不良的情况下的电流路径的电路图。为了使说明简单化，示出了在上述图5的将主存储单元阵列600配置为3行×3列的情况下的电路图中、选择存储单元M22且存储单元M23发生了短路不良的情况下的一例。此外，图10是图9的等价电路图。

说明在读取模式下对图9的主存储单元阵列601中的存储单元M22的电阻状态进行读取的情况。在通常读取模式下对存储单元M22的电阻状态进行读取时，如上述那样，对由字线选择电路203选择出的字线WL2提供Vss电位，对由位线选择电路204选择出的位线BL2施加（式3）所示的读取电压Vblr，将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态（Hi－Z）而选择存储单元M22。在本实施方式中，将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态，但也可以设定为在选择位线BL2和选择字线WL2间施加的电压以下的电压值。

这里，例如，在主存储单元阵列601的非选择存储单元M23发生了短路不良的情况下，在主存储单元阵列601中流过异常电流Ifail1、Ifail2，从而对主存储单元阵列601整体带来影响，无法正确地检测选择存储单元M22的电阻状态。

详细地讲，如图10所示，如果非选择存储单元阵列602中的非选择存储单元M23发生短路不良，则存储单元M23成为被视作大致导通状态的状态，在此前的非选择电流路径的（b）及（d）的多个电流路径中，电阻值变低而流过异常电流，所以（式7）所示的全部非选择存储单元电流ΣInselr的值成为较大的值，无法将流过选择存储单元M22的存储单元电流正常地读取。即，只要不良存储单元M23连接到主存储单元阵列601，则即使不良存储单元M23是非选择状态，也在非选择存储单元阵列602中流过异常电流，对主存储单元阵列601整体带来影响，难以检测选择存储单元M22的电阻变化元件R22的电阻状态。

在本申请中，关于判定这样的发生了短路不良的不良存储单元并进行救济的方法，如以下所示。

［不良存储单元的判定方法］

图11是用来说明本实施方式的存储单元阵列202中的电流路径的电路图。为了使说明简单化，示出了在上述图5的将主存储单元阵列600配置为3行×3列的情况下的电路图中选择存储单元M22的情况的一例。此外，图12是图11的等价电路图。

首先，说明在电流控制元件特性判定模式下判定图11的主存储单元阵列601中的存储单元M22的情况。在电流控制元件特性判定模式下，在判定存储单元M22是正常状态还是发生了短路不良的状态的情况下，对由字线选择电路203选择出的字线WL2提供Vss电位，对由位线选择电路204选择出的位线BL2施加（式4）所示的单元特性判定电压Vblt（第2电压），将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态（Hi－Z）而选择存储单元M22。即，对位线BL2施加比通常读取模式下的位线电压Vblr低出参考电流控制元件RD10的阈值电压VF’（与电流控制元件D22大致相同的阈值电压）的位线电压Vblt。另外，在本实施方式中，将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态，但也可以设定为在选择位线BL2和选择字线WL2之间施加的电压以下的电压值。

如图12所示，在电流控制元件特性判定模式中，流过选择位线的选择位线电流Iblt成为流过被选择的存储单元M22的选择存储单元电流Iselt与流过非选择存储单元阵列602的全部非选择存储单元电流ΣInselt之和。这里，对存储单元M22施加向选择位线BL2和选择字线WL2之间提供的单元特性判定电压Vblt，根据存储单元M22的单元特性状态而流过选择存储单元电流Iselt。另一方面，对非选择存储单元阵列602施加向选择位线BL2和选择字线WL2间提供的单元特性判定电压Vblt。由于不论取哪个组合都等价地成为3级的串联连接，所以施加在选择位线BL2上的单元特性判定电压Vblt按照非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33各自的阻抗而被分压施加。因此，在非选择存储单元阵列602中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33是正常的存储单元的情况下，由于在各个电流控制元件上仅施加阈值电压VF以下的电压，所以各个电流控制元件为截止状态，非选择存储单元阵列602的全部非选择存储单元电流ΣInselt几乎不流过电流。即，选择位线电流Iblt与选择存储单元电流Iselt几乎相同，能够读取被选择的存储单元M22的单元特性状态。此外，即使在非选择存储单元阵列602中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33中的某1个存储单元是发生了短路不良的不良存储单元的情况下，向选择位线BL2和选择字线WL2间提供的单元特性判定电压Vblt也比电流控制元件D22的阈值电压VF低。因此，即使3级的串联连接的存储单元中的1个发生了短路不良，只要其他两个存储单元是正常的，在各个电流控制元件上就仅被施加阈值电压VF以下的电压。因而，各个电流控制元件为截止状态，非选择存储单元阵列602的全部非选择存储单元电流ΣInselt几乎不流过电流。即，选择位线电流Iblt与选择存储单元电流Iselt几乎相同。因而，通过检测选择位线电流Iblt，能够读取被选择的存储单元M22的单元特性状态。

即，在读取存储单元M22的状态的情况下流过的在选择位线BL2中流过的选择位线电流Iblt如（式8）那样，成为选择单元电流Iselt与全部非选择单元电流ΣInselt之和，但全部非选择单元电流ΣInselt的值小到几乎能够忽视的程度。因此，流过选择位线BL2的选择位线电流Iblt能够如（式9）那样近似，能够将选择存储单元M22的存储单元电流经由选择位线BL2读取，能够读取存储单元M22是正常状态还是短路不良的状态。

Iblt=Iselt+ΣInselt …（式8）

…（式9）

这里，在被选择的存储单元M22是正常存储单元的情况下，如果将（式4）所示的位线电压Vblt施加在存储单元M22上，则在电流控制元件D22上施加阈值电压VF以下的电压，所以电流控制元件D22成为截止状态。由此，不论电阻变化元件R22的电阻状态如何，选择位线电流Iblt都几乎不流过电流。

另一方面，在存储单元M22的电流控制元件D22短路损坏的情况下，电流控制元件D22成为电阻值比通常的导通状态低的状态，位线电压Vblt全部被施加在电阻变化元件R22上。这里，当电阻变化元件R22是第1低电阻状态时，由于与电阻变化元件R22的电阻值相应地流过选择位线电流Iblt，所以通过用读取电路206检测电流，能够判定存储单元M22短路损坏。这里，例如也可以是，在对第1低电阻状态的电阻变化元件和正常的电流控制元件施加了正常的电流控制元件开始导通那样的阈值电压（第1电压）时，在正常的电流控制元件被视作截止状态（流过最大截止电流）的情况下，当在短路损坏的电流控制元件D22中流过比流到正常的电流控制元件中的最大截止电流（第1规定值）大的电流时，读取电路206判定为“存储单元M22损坏”。

此外，当电阻变化元件R22为第1高电阻状态时，例如也可以是，在对第1高电阻状态的电阻变化元件和正常的电流控制元件施加了正常的电流控制元件开始导通那样的阈值电压（第2电压）时，在正常的电流控制元件被视作截止状态（流过最大截止电流）的情况下，当短路损坏的电流控制元件D22中流过比在正常的电流控制元件中流过的最大截止电流（第2规定值）大的电流的情况下，读取电路206判定为“存储单元M22损坏”。

这里，当电阻变化元件R22为第1高电阻状态时，由于在电阻变化元件R22中几乎不流过选择位线电流Iblt，所以存在难以判定电流控制元件D22是否损坏的情况。

即，在使用了双向型电流控制元件的本实施方式的电阻变化型非易失性存储装置200中，在电流控制元件特性判定模式中，至少在选择存储单元M22的电阻变化元件R22为第1低电阻状态的情况下，能够判定选择存储单元M22的电流控制元件D22的状态是正常状态还是短路损坏状态，能够进行不良存储单元的地址的确定。此外，在选择存储单元M22的电阻变化元件R22为第1高电阻状态的情况下，虽然存在难以正确地判定选择存储单元M22的电流控制元件D22的状态（正常状态或短路损坏状态）的情况，但通过使选择存储单元M22的电阻变化元件R22为第1低电阻状态后实施电流控制元件特性判定模式，能够判定选择存储单元M22的电流控制元件D22的状态是正常状态还是损坏状态。

此外，在流过非选择存储单元阵列602的非选择电流路径中，由于3级的存储单元被串联连接，所以即使非选择存储单元阵列602中的漏电流路径通路中的至少2位以下的存储单元损坏，只要剩余1位是正常的就不流过全部非选择存储单元阵列电流ΣInselt。因此，通过判定在选择位线BL2中流过的选择位线电流Iblt，能够进行不良存储单元的地址的确定。此外，例如，即使如M12、M11、M23那样存在超过2位的不良存储单元，由于在（a）～（d）的漏电流路径上都仅有2位以下的不良存储单元，所以几乎不流过非选择存储单元阵列电流Insel，同样能够进行不良存储单元的地址的确定。此外，在相同漏电流路径上的3位全部为不良存储单元的情况下，是存储单元阵列202中的大部分存储单元也具有同样的不良的情况，能够通过解析等容易地找出不良存储单元。

图13是表示通常读取模式时和电流控制元件特性判定模式时的各设定状态、和图6B所示的读取电路206的输出端子SAOUT的状态的表（不同模式下的真值表）。在图13中，“L”是本实施方式的第1逻辑输出，表示当存储单元的电阻状态为第1低电阻状态时读出放大器300输出L电位。此外，“H”是本实施方式的第2逻辑输出，表示当存储单元的电阻状态为第1高电阻状态时读出放大器300输出H电位。

在通常读取模式时，如图13所示，位线控制电压切换电路400的SW1为接通状态，SW2为断开状态，所以在图6B所示的读出放大器300的位线控制电压控制晶体管N1的栅极端子（节点CLMP）上被施加读取钳位电压Vcr（=Vre+Vtn+VF）。因此，经由位线选择电路204而与端子BLIN连接的选择位线BL的电压被设定为，从读出放大器300的位线电压控制晶体管N1的栅极端子的读取钳位电压Vcr下降了位线电压控制晶体管N1的阈值电压Vtn后的（Vre+VF）以下的电压。

这里，当被选择的存储单元是正常的单元时，存储单元的电流控制元件为导通状态，根据存储单元的电阻变化元件的电阻状态，决定流过存储单元的存储单元电流。由于该存储单元电流，经由位线BL及位线选择电路204，读取电路206的读出放大器300的端子SAIN的电位从H电位向L电位变动。这里，如果存储单元的电阻变化元件是第1低电阻状态，则存储单元电流变大，端子SAIN的电位快速地向L电位变动，如果存储单元的电阻变化元件是第1高电阻状态，则存储单元电流变小，端子SAIN的电位缓慢地向L电位变动或者维持H电位。因此，在规定的输出定时将端子SAIN和端子SAREF的电位用比较电路310进行比较，则如果端子SAIN的电位更低，则向输出端子SAOUT输出L电位，判定为流过存储单元的电流小，如果端子SAIN的电位更高，则向输出端子SAOUT输出H电位，判定为流过存储单元的电流大。即，如果读出放大器300输出L电位，则存储单元的状态表示第1低电阻状态，如果读出放大器300输出H电位，则存储单元的状态表示第1高电阻状态。

另一方面，当被选择的存储单元的电流控制元件是损坏的单元时，施加在存储单元上的电压几乎全部被施加在电阻变化元件上，所以，存在即使电阻变化元件是第1高电阻状态也较多地流过存储单元电流的情况。即，如果电阻变化元件是第1低电阻状态，则读出放大器300的输出为L电位，存储单元的状态表示第1低电阻状态，而在电阻变化元件是第1高电阻状态的情况下，由于读出放大器300的输出为L电位或H电位，所以无法正确地判别存储单元的电阻状态。

如以上这样，在通常读取模式中，在存储单元是正常的单元的情况下，能够根据读出放大器300的输出电位来判定存储单元的电阻状态。另一方面，在存储单元的电流控制元件是损坏的单元的情况下，无法判定存储单元的电阻状态。

此外，在电流控制元件特性判定模式时，如图13所示，位线控制电压切换电路400的SW1为断开状态，SW2为接通状态，所以在图6B所示的读出放大器300的位线电压控制晶体管N1的栅极端子（节点CLMP）上被施加单元特性判定钳位电压Vct（=Vre+Vtn）。因此，经由位线选择电路204而与端子BLIN连接的选择位线BL的电压被设定为，从读出放大器300的位线电压控制晶体管N1的栅极端子的单元特性判定钳位电压Vct下降了位线电压控制晶体管N1的阈值电压Vtn后的（Vre）以下的电压。

这里，当被选择的存储单元是正常的单元时，存储单元的电流控制元件为截止状态，所以不论存储单元的电阻变化元件的电阻状态如何，都几乎不流过在存储单元中流动的存储单元电流。将该存储单元电流经由位线BL及位线选择电路204用读取电路206的读出放大器300进行判定，则读出放大器300的输出不论电阻变化元件的电阻状态如何都输出H电位。

另一方面，当被选择的存储单元的电流控制元件是损坏的单元时，由于施加在存储单元上的电压几乎全部被施加在电阻变化元件上，所以，存在即使电阻变化元件是第1高电阻状态、在存储单元中也较多地流过电流的情况。即，如果电阻变化元件是第1低电阻状态，则读出放大器300的输出为L电位，能够判定电流控制元件损坏，在电阻变化元件是第1高电阻状态的情况下，由于读出放大器300的输出根据电阻变化元件的电阻值而为L电位或H电位，所以无法正确地判别存储单元的单元特性状态。

在存储单元的电阻变化元件是第1高电阻状态的情况下，通过在预先使电阻变化元件为第1低电阻状态后实施电流控制元件特性判定模式，能够判定存储单元的电流控制元件的状态是正常状态还是破坏状态。在预先使电阻变化元件为第1低电阻状态的情况下，当在电流控制元件中不流过比第1规定值大的电流时，能够明确地判断为电流控制元件是正常的。为了使电阻变化元件成为第1低电阻状态，通过写入电路205，以BL为基准对WL施加成为高电位的低电阻化写入电压Vwl，则电阻变化元件变化为第1低电阻状态。

如以上这样，在电流控制元件特性判定模式中，至少在存储单元的电阻变化元件是第1低电阻状态的情况下，能够判定存储单元的电流控制元件的状态。即，当电阻变化元件是低电阻状态且在电流控制元件中流过比第1规定值大的电流时，能够判定为存储单元的电流控制元件具有短路异常。另外，第1规定值也可以是上述的存储单元的电流控制元件的最大截止电流的值。

此外，虽然在存储单元的电阻变化元件是第1高电阻状态的情况下无法正确地判定存储单元的电流控制元件的状态，但通过使电阻变化元件成为第1低电阻状态后实施电流控制元件特性判定模式，能够判定存储单元的电流控制元件的状态是正常状态还是损坏状态。对于判定为具有处于损坏状态的电流控制元件的存储单元，可以不使用，或者也可以进行规定的修复处理等。

接着，对电流控制元件特性判定模式时的判定流程的一例进行说明。

图14A是不依赖于存储单元的电阻变化元件的状态的电流控制元件特性判定模式时的判定流程的一例。

首先，将读取电路206设定为电流控制元件特性判定模式（步骤S101），则位线控制电压切换电路400的SW1为断开状态，SW2为接通状态。由此，选择图6B所示的位线控制电压发生电路500的输出端子OUT2，对读出放大器300的位线电压控制晶体管N1的栅极端子施加单元特性判定钳位电压Vct。

接着，通过由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，选择存储单元阵列202的至少1个存储单元（步骤S102）。此外，对该选择出的存储单元进行读取动作（步骤S103）。

并且，判定向读出放大器300的输出端子SAOUT输出的电压（步骤S104），如果是L电位，则判定为是存储单元的电流控制元件损坏的单元（步骤S105）。如果是H电位，则判定为是正常单元或者是没有检测到电流控制元件的损坏的单元（步骤S106）。并且，在判定了全部存储单元区域（步骤S107）后，结束电流控制元件特性判定模式。

即，在图14A的电流控制元件特性判定模式时的判定流程中，如果向读出放大器300的输出端子SAOUT输出L电位，则能够判定为存储单元的电流控制元件损坏。

图14B是最初将存储单元的电阻变化元件的状态设定为第1低电阻状态后的、电流控制元件特性判定模式时的判定流程的一例。

首先，对作为电流控制元件特性判定的对象的存储单元施加第1低电阻化脉冲而设定为第1低电阻状态（步骤S200），然后，将读取电路206设定为电流控制元件特性判定模式（步骤S201），则位线控制电压切换电路400的SW1成为断开状态，SW2成为接通状态。由此，选择图6B所示的位线控制电压发生电路500的输出端子OUT2，对读出放大器300的位线电压控制晶体管N1的栅极端子施加单元特性判定钳位电压Vct。

接着，通过由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，选择存储单元阵列202的至少1个存储单元（步骤S202）。此外，对该选择出的存储单元进行上述的电流控制元件特性判定动作（电流控制元件特性的读取动作）（步骤S203）。

并且，判定向读出放大器300的输出端子SAOUT输出的电压（步骤S204），如果是L电位，则判定为是存储单元的电流控制元件损坏的单元（步骤S205）。如果是H电位，则判定为正常单元（步骤S206）。并且，在判定了全部存储单元区域（步骤S207）后，结束电流控制元件特性判定模式。

即，在图14B的电流控制元件特性判定模式时的判定流程中，通过预先将存储单元的电阻变化元件的状态设定为第1低电阻状态，能够正确地判定存储单元的电流控制元件是否损坏。

接着，对电阻变化元件特性判定模式时的判定流程的一例进行说明。

图15是存储单元的电阻变化元件特性判定模式时的判定流程的一例。在存储单元的电阻变化元件特性判定中，在对选择出的存储单元进行了通常的写入后进行读取，从而如果写入成功则判定为正常的存储单元，如果写入不成功则判定为损坏的存储单元。所谓损坏的存储单元，例如是指电阻变化元件成为电阻值比第1低电阻状态低的第2低电阻状态而电阻不变化的状态。

首先，将读取电路206设定为电阻变化元件特性判定模式（步骤S301），则电阻变化型非易失性存储装置被设定为写入模式（高电阻化）。

接着，通过由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，选择存储单元阵列202的至少1个存储单元（步骤S302）。

接着，对该选择出的存储单元进行高电阻化写入动作（步骤S303）。此时，对存储单元施加第1高电阻化脉冲。

在写入动作结束后，与通常读取模式同样，位线控制电压切换电路400的SW1成为接通状态，SW2成为断开状态。由此，选择图6B所示的位线控制电压发生电路500的输出端子OUT1，在读出放大器300的位线电压控制晶体管N1的栅极端子上施加读取钳位电压Vcr。对该选择出的存储单元进行读取动作（步骤S304）。

并且，判定向读出放大器300的输出端子SAOUT输出的电压（步骤S305），如果是L电位，则判定为是存储单元的电阻变化元件损坏的单元（步骤S306）。如果是H电位，则判定为正常单元（步骤S307）。并且，在判定了全部存储单元区域（步骤S308）后，结束电阻变化元件特性判定模式。

即，在图15的电阻变化元件特性判定模式时的判定流程中，如果向读出放大器300的输出端子SAOUT输出L电位，则能够判定为存储单元的电阻变化元件损坏。

另外，电阻变化元件特性判定模式时的写入电压并不限定于上述第1高电阻化脉冲，例如，也可以利用在电阻变化元件的初期破坏（初期ブレイク）时施加的初期破坏电压。

［不良存储单元的救济方法］

接着，对本实施方式的不良存储单元的救济方法进行说明。

图16表示在电流控制元件特性判定模式中被判定为不良存储单元的存储单元的救济方法的流程图的一例。详细地讲，对于位于与电流控制元件损坏的不良存储单元相同的位线上的不良存储单元以外的正常存储单元，使存储单元的电阻变化元件为电阻值比第1低电阻状态高的第2高电阻状态（电阻值比通常写入的低电阻状态高的状态）。由此，配置在配置有不良存储单元的位线或字线上的全部的存储单元不被使用。并且，使用冗余存储单元来代替位于与不良存储单元相同的位线上的不良存储单元以外的存储单元，为了代替其他正常的存储单元，将代替前后的存储单元的地址对应地存储。

如图16所示，在本实施方式的不良存储单元的救济方法中，首先，将电阻变化型非易失性存储装置设定为写入模式（高电阻化）（步骤S401），利用由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，对位于与存储单元阵列202的至少1个被选择出的不良存储单元相同的位线上的不良存储单元以外的正常存储单元，施加第2高电阻化脉冲而进行高电阻化写入动作（步骤S402）。然后，设定为不良检测模式（步骤S403），通过读取电路206的读出放大器300，判定位于与不良存储单元相同的位线上的不良存储单元以外的存储单元是否成为第2高电阻状态（步骤S404）。

在位于与不良存储单元相同的位线上的不良存储单元以外的存储单元成为第2高电阻状态的情况下，判断为对象的存储单元高电阻化成功（步骤S405），将对象的存储单元的地址存储到不良地址存储电路213中（步骤S406）并结束。

另一方面，在步骤S404中，在位于与不良存储单元相同的位线上的不良存储单元以外的存储单元没有成为第2高电阻状态的情况下，将模式设定再次设定为写入模式（高电阻化）（步骤S407）。然后，判定是否能够设定其他写入条件（步骤S408），如果能够设定其他写入条件，则设定为其他写入条件（步骤S409），再次对位于与不良存储单元相同的位线上的不良存储单元以外的存储单元进行高电阻化写入动作（步骤S402）。所谓其他写入条件，是改变写入电压、写入脉冲时间、写入驱动器的驱动能力等。例如，作为其他写入条件，可以将写入电压变更为第3写入脉冲以用来设置为在后面说明的电阻值比第1高电阻状态更高的第3高电阻状态。此外，在步骤S408中，如果不能设定其他写入条件，则判断为位于与对象的不良存储单元相同的位线上的不良存储单元以外的存储单元的高电阻化失败（步骤S410）并结束。在此情况下，由于不良存储单元无法救济，所以作为不良电路处理。

另外，上述不良存储单元的检测流程及救济流程可以在电阻变化型非易失性存储装置200的电源接通时按照每个规定的周期或者每当记录的写入时进行。

图17是表示本实施方式的写入电路205、写入用电源210和它们的连接关系的一例的电路图。

如图17所示，写入电路205由HR写入电路700和LR写入电路800构成，HR写入电路700为了使存储单元的电阻变化元件的电阻状态变化为高电阻状态而对存储单元施加电压及电流，LR写入电路800为了使电阻变化元件的电阻状态变化为第1低电阻状态而对存储单元施加电压及电流。

HR写入电路700，对于由字线选择电路203及位线选择电路204选择出的存储单元，在该存储单元是正常的存储单元的情况下，以由字线选择电路203选择出的字线WL为基准，对由位线选择电路204选择出的位线BL施加第1高电阻化写入电压Vwh1，作为用来使该存储单元的电阻变化元件转变为第1高电阻状态的电压。

HR写入电路700由PMOS701、PMOS702、NMOS703、NMOS704、反相器（inverter）705和反相器706构成。另外，单化的“PMOS”、“NMOS”的记载分别是指“PMOS晶体管”、“NMOS晶体管”。

PMOS701、PMOS702、NMOS703和NMOS704以按该顺序串联的方式将相互的主端子（一个的漏极端子和另一个的源极端子）彼此连接，形成一个电流路径。PMOS701的两个主端子中的没有与PMOS702连接的主端子（源极端子）连接到电源（例如高电阻化用电源212）。此外，NMOS704的两个主端子中的没有与NMOS703连接的主端子（源极端子）连接到接地电位。

从数据信号输入输出电路207输出的HR写入使能信号WEH被输入到反相器706的输入端子和NMOS703的栅极，从反相器706的输入端子输入的HR写入使能信号WEH作为反转信号而被输入到PMOS702的栅极。此外，从控制电路209输出的HR写入脉冲信号WPH被输入到反相器705的输入端子，从反相器705的输入端子输入的信号作为反转信号而被输入到PMOS701和NMOS704的栅极。PMOS702和NMOS703各自的一个主端子（漏极端子）被连接，通过HR写入电路700的输出端子WDH被从写入电路205输出，并与位线选择电路204及字线选择电路203连接。

HR写入电路700，当HR写入使能信号WEH为H状态时，按照写入脉冲信号WPH，输出从高电阻化用电源212供给的VH电位（=第1高电阻化写入电压Vwh1）和接地电位（Vss）中的某个，当HR写入使能信号WEH为L状态时，将Hi－Z状态从输出端子WDH输出。

LR写入电路800，对于由字线选择电路203及位线选择电路204选择出的存储单元，在该存储单元是正常的存储单元的情况下，以由位线选择电路204选择出的位线BL为基准，对由字线选择电路203选择出的字线WL施加第1低电阻化写入电压Vwl1，作为用来使该存储单元的电阻变化元件转变为第1低电阻状态的电压。

LR写入电路800由PMOS801、PMOS802、NMOS803、NMOS804、反相器805和反相器806构成。

PMOS801、PMOS802、NMOS803和NMOS804以按该顺序串联的方式将主端子（漏极端子或源极端子）彼此连接，形成一个电流路径。PMOS801的两个主端子中的没有与PMOS802连接的主端子（源极端子）连接到电源（例如低电阻化用电源211）。此外，NMOS804的两个主端子中的没有与NMOS803连接的主端子（源极端子）连接到接地电位。

从数据信号输入输出电路207输出的LR写入使能信号WEL被输入到反相器806的输入端子和NMOS803的栅极，从反相器806的输入端子输入的LR写入使能信号WEL作为反转信号而被输入到PMOS802的栅极。此外，从控制电路209输出的LR写入脉冲信号WPL被输入到反相器805的输入端子，从反相器805的输入端子输入的信号作为反转信号而被输入到PMOS801和NMOS804的栅极。PMOS802和NMOS803各自的一个主端子（漏极端子）被连接，通过LR写入电路800的输出端子WDL被从写入电路205输出，并连接到字线选择电路203。

LR写入电路800，当LR写入使能信号WEL是H状态时，按照LR写入脉冲信号WPL，输出从低电阻化用电源211供给的VL电位（=第1低电阻化写入电压Vwl1）和接地电位（Vss）中的某个，当LR写入使能信号WEL为L状态时，将Hi－Z状态从输出端子WDL输出。

通过使位于与不良存储单元相同的位线上的不良存储单元以外的存储单元成为具有第1低电阻状态的电阻值以上的电阻值的第2高电阻状态，能够削减在不良存储单元中流过的异常电流。然后，即使通过将包含不良存储单元的位线或字线置换为冗余位线或冗余字线而进行救济处理，也由于在不良存储单元中不流过异常电流，所以即使在不良存储单元没有与存储单元阵列202切断的状态下在存储单元阵列202中也不流过异常电流，能够对选择存储单元进行稳定的读取。

图18是表示本实施方式的对选择位线施加的电压和流过选择位线的电流的电压电流特性的一例的图。在图5的电阻变化型非易失性存储装置200中，在存储单元阵列202的全部存储单元100呈现例如图4所示的特性（1）那样的正常特性、并且全部存储单元100的电阻变化元件102是第1低电阻状态的情况下，当如图18所示那样横轴为对选择位线施加的电压V、纵轴为流过选择位线的电流I时，呈现图18的虚线的特性（10）那样的特性。同样地，在存储单元阵列202的全部存储单元100呈现例如图4所示的特性（1）那样的正常特性、并且全部存储单元100的电阻变化元件102是第1高电阻状态的情况下，呈现图18的粗实线的特性（11）那样的特性。

另一方面，在使图5的电阻变化型非易失性存储装置200的存储单元阵列202中的选择存储单元100为第1高电阻状态、非选择存储单元之一例如如图9所示的存储单元M23那样、电流控制元件D23发生短路不良并且不良的存储单元M23的电阻变化元件R23是电阻值比第1低电阻状态的电阻值低的第2低电阻状态的情况下，如果使连接在与不良存储单元M23相同的位线上的、与不良存储单元M23不同的存储单元M13、M33、…全部成为电阻值比第1低电阻状态高的第2高电阻状态，则呈现图18的白三角标记的特性（20）的特性。

即，选择存储单元100为第1高电阻状态、并且使连接在与不良的存储单元M23相同的位线上的、与不良的存储单元M23不同的存储单元M13、M33、…全部成为第2高电阻状态时的特性（20），呈现出选择存储单元100与第1低电阻状态的特性（10）相比电阻值高的特性。因此，通过使连接在与不良的存储单元M23相同的位线上的、与不良的存储单元M23不同的存储单元M13、M33、…全部成为电阻值比第1低电阻状态的电阻值高的第2高电阻状态，不论非选择存储单元阵列中的存储单元的不良的有无，都能够判定选择存储单元的状态。

此外，使连接在与不良的存储单元M23相同的位线上的、与不良的存储单元M23不同的存储单元M13、M33、…全部成为电阻值比第1高电阻状态高的电阻状态更好。例如，如果使连接在与不良的存储单元M23相同的位线上的、与不良的存储单元M23不同的存储单元M13、M33、…全部成为电阻值比第1高电阻状态的电阻值高约10倍左右的第3高电阻状态，则呈现图18的白四边形标记的特性（21）那样的特性，呈现出比特性（20）更高电阻的（电流更少的）特性。因此，不论非选择存储单元阵列中的存储单元的不良的有无，都能够更正确地判定选择存储单元的状态。

（第1实施方式的变形例）

接着，对本发明的第2实施方式的电阻变化型非易失性存储装置进行说明。

图19是表示本实施方式的写入电路255、写入用电源210和它们的连接关系的、与第1实施方式所记载的结构不同的结构的电路图。

如图19所示，在写入模式时写入电路255由HR写入电路750和LR写入电路850构成，HR写入电路750为了使存储单元的电阻变化元件的电阻状态变化为高电阻状态而对存储单元施加电压及电流，LR写入电路850为了使电阻变化元件的电阻状态变化为低电阻状态而对存储单元施加电压及电流。

HR写入电路750由第1HR写入电路710和第2写入电路720构成，第1写入电路710的输出端子WDH1与第2写入电路720的输出端子WDH2相互连接。第1写入电路710，对于由字线选择电路203及位线选择电路204选择出的存储单元，在该存储单元是正常的存储单元的情况下，以由字线选择电路203选择出的字线WL为基准，对由位线选择电路204选择出的位线BL施加第1高电阻化写入电压Vwh1，作为用来使该存储单元的电阻变化元件转变为第1高电阻状态的电压。此外，通过改变从写入用电源210的高电阻化用电源212输出的电源电压VH，施加第2高电阻化写入电压Vwh2。

并且，由于HR写入电路750具备第2写入电路720，从而能够从第1写入电路710的输出端子WDH1输出第1高电阻化写入电流Iwh1、从第2写入电路720的输出端子WDH2输出第2高电阻化写入电流Iwh2、并输出将各个输出电流合计后的第3高电阻化写入电流Iwh3。即，从HR写入电路750的输出端子WDH输出第1高电阻化写入电流Iwh1、第2高电阻化写入电流Iwh2、第3高电阻化写入电流Iwh3。

HR写入电路750的详细结构是以下这样的。

第1HR写入电路710由PMOS711、PMOS712、NMOS713、NMOS714、反相器715和反相器716构成。

PMOS711、PMOS712、NMOS713和NMOS714以按该顺序串联的方式将主端子（漏极端子或源极端子）彼此连接，形成一个电流路径。PMOS711的两个主端子中的没有与PMOS712连接的主端子（源极端子）连接到电源（例如高电阻化用电源212）。此外，NMOS714的两个主端子中的没有与NMOS713连接的主端子（源极端子）连接到接地电位。

从数据信号输入输出电路207输出的第1HR写入使能信号WEH1被输入到反相器716的输入端子和NMOS713的栅极，从反相器716的输入端子输入的第1HR写入使能信号WEH1作为反转信号而被输入到PMOS712的栅极。此外，从控制电路209输出的HR写入脉冲信号WPH被输入到反相器715的输入端子，从反相器715的输入端子输入的信号作为反转信号而被输入到PMOS711和NMOS714的栅极。PMOS712和NMOS713各自的一个主端子（漏极端子）被连接，通过HR写入电路750的输出端子WDH被从写入电路255输出，并连接到位线选择电路204。

第1HR写入电路710，当第1HR写入使能信号WEH1为H状态时，按照写入脉冲信号WPH，输出从高电阻化用电源212供给的VH电位（=第1高电阻化写入电压Vwh1）及接地电位（Vss）中的某个，当第1HR写入电路710的输出为VH电位及接地电位时分别流过电流IHH1（=第1高电阻化写入电流Iwh1）及电流IHL1。此外，当第1HR写入使能信号WEH1为L状态时，第1写入电路710输出Hi－Z状态。

接着，第2HR写入电路720由PMOS721、PMOS722、反相器723和反相器724构成。

PMOS721和PMOS722以按该顺序串联的方式将主端子（一个的漏极端子及另一个的源极端子）彼此连接，形成一个电流路径。PMOS721的两个主端子中的没有与PMOS722连接的主端子（源极端子）连接到电源（例如高电阻化用电源212）。

从控制电路209输出的第2HR写入使能信号WEH2被输入到反相器724的输入端子的栅极，从反相器724的输入端子输入的第2HR写入使能信号WEH2作为反转信号而被输入到PMOS722的栅极。此外，从控制电路209输出的HR写入脉冲信号WPH被输入到反相器723的输入端子，从反相器723的输入端子输入的信号作为反转信号而被输入到PMOS721的栅极。PMOS722的一个主端子（漏极端子）通过HR写入电路750的输出端子WDH而被从写入电路255输出，并连接到位线选择电路204。

第2HR写入电路720，当第2HR写入使能信号WEH2为H状态时，按照写入脉冲信号WPH，输出从高电阻化用电源212供给的VH电位（=第1高电阻化写入电压Vwh1），当第2HR写入电路720的输出为VH电位时，流过IHH2（=第2高电阻化写入电流Iwh2）的输出电流。此外，当第2HR写入使能信号WEH2为L状态时，第2写入电路720输出Hi－Z状态。

关于LR写入电路850，已在上面进行了叙述，所以这里省略说明。

对位于与不良存储单元相同的位线上的不良存储单元以外的存储单元，例如，使第1HR写入使能信号WEH1为H状态即使能状态，由第1HR写入电路710供给VH电位并流过电流IHH1的输出电流，从而使位于与不良存储单元相同的位线上的不良存储单元以外的存储单元成为表现出比第1低电阻状态大的电阻值的第2高电阻状态，由此，能够削减在不良存储单元中流过的异常电流。并且，使第2HR写入使能信号WEH2为H状态即使能状态，来提高HR写入电路750的驱动能力（=输出电流），从而供给VH电位并使电流IHH2的输出电流进一步流动（增加），由此，能够使位于与不良存储单元相同的位线上的不良存储单元以外的存储单元成为第2高电阻状态或其以上的电阻值。此外，通过使用HR写入电路750，在以下的实施方式中，能够使正常的存储单元成为电阻值比第1高电阻状态更高的第3高电阻状态。

（第2实施方式）

接着，对第2实施方式进行说明。

图20是表示对于图5的第1实施方式的电阻变化型非易失性存储装置200的结构图、配置了在主存储单元阵列600的各列中各具有相同数量的存储单元100的冗余存储单元阵列620而得到的电阻变化型非易失性存储装置900的一例的图。作为一例，在图20的冗余存储单元阵列620中，在主存储单元阵列600的各列中各配置1个存储单元100，构成一行的冗余存储单元阵列620。另外，图20的冗余存储单元阵列620配置在主存储单元阵列600的上端部，但也可以配置在主存储单元阵列600中。

在以下的说明中，关于与图5相同的结构的部位省略说明。

在图20中，本实施方式的电阻变化型非易失性存储装置900在基板上具备存储器主体部201。存储器主体部201具备存储单元阵列202，存储单元阵列202具备主存储单元阵列600和冗余存储单元阵列620，主存储单元阵列600将图2所示的多个存储单元100在行方向上和列方向上以矩阵状配置，冗余存储单元阵列620同样将图2所示的多个存储单元100配置多个。此外，具备相互交叉地排列的多个字线WL1、WL2、WL3、…和多个位线BL1、BL2、BL3、…，还具备与字线WL1、WL2、WL3、…平行地配置的至少1个以上的冗余字线WLR1、…。

如图20所示，多个字线WL1、WL2、WL3、…在与基板的主面平行的同一平面内（第1平面内）相互平行地配置。同样，多个位线BL1、BL2、BL3、…在与第1平面平行的同一平面内（与第1平面平行的第2平面内）相互平行地配置，冗余字线WLR1、…在第2平面内与字线WL1、WL2、WL3、…平行地配置。

此外，上述第1平面和第2平面平行地配置，多个字线WL1、WL2、WL3、…和多个位线BL1、BL2、BL3、…立体交叉地配置，多个位线BL1、BL2、BL3、…和冗余字线WLR1、…也立体交叉地配置。

在主存储单元阵列600内，在字线WL1、WL2、WL3、…与位线BL1、BL2、BL3、…之间的立体交叉的位置，配置有存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…（以下表示为“存储单元M11、M12、M13、…”），在冗余存储单元阵列620内，在位线BL1、BL2、BL3、…与冗余字线WLR1、…之间的立体交叉的位置，配置有冗余存储单元MW1、MW2、MW3、…。

存储单元M11、M12、M13、…由电流控制元件D11、D12、D13、D21、D22、D23、D31、D32、D33、…（以下表示为“电流控制元件D11、D12、D13、…”）和与电流控制元件D11、D12、D13、…串联连接的电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…（以下表示为“电阻变化元件R11、R12、R13、…”）构成。同样，冗余存储单元MW1、MW2、MW3、…由电流控制元件DW1、DW2、DW3、…和与电流控制元件DW1、DW2、DW3、…串联连接的电阻变化元件RW1、RW2、RW3、…构成。

即，如图20所示，主存储单元阵列600内的电阻变化元件R11、R21、R31、…的一个端子与电流控制元件D11、D21、D31、…连接，另一个端子与位线BL1连接，电阻变化元件R12、R22、R32、…的一个端子与电流控制元件D12、D22、D32、…连接，另一个端子与位线BL2连接，电阻变化元件R13、R23、R33、…的一个端子与电流控制元件D13、D23、D33、…连接，另一个端子与位线BL3连接。此外、电流控制元件D11、D12、D13、…的一个端子与电阻变化元件R11、R12、R13、…连接，另一个端子与字线WL1连接，电流控制元件D21、D22、D23、…的一个端子与电阻变化元件R21、R22、R23、…连接，另一个端子与字线WL2连接，电流控制元件D31、D32、D33、…的一个端子与电阻变化元件R31、R32、R33、…连接，另一个端子与字线WL3连接。

同样，冗余存储单元阵列620内的电阻变化元件RW1、RW2、RW3、…的一个端子与电流控制元件DW1、DW2、DW3连接，另一个端子与冗余字线WLR1、…连接。此外，电流控制元件DW1、DW2、DW3、…的一个端子与电阻变化元件RW1、RW2、RW3、…连接，另一个端子与位线BL1、BL2、BL3、…连接。

另外，在本实施方式中，在位线侧连接电阻变化元件，在字线侧连接电流控制元件，但也可以在位线侧连接电流控制元件，在字线侧连接电阻变化元件。此外，在本实施方式中，冗余存储单元阵列620的冗余字线WLR1、…只要至少1个即可，也可以搭载多个。

字线选择电路203接受从地址信号输入电路208输出的行地址信息信号和来自地址比较电路214的地址一致判定信号，根据该行地址信息和地址一致判定信号，对多个字线WL1、WL2、WL3、…及冗余字线WLR1、…中的被选择出的字线施加从写入电路205供给的电压。此外，对没有被选择出的字线施加规定的非选择行施加电压（Vss～Vwl或Vss～Vwh），或固定为高阻抗（Hi－Z）状态。

此外，同样地，位线选择电路204接受从地址信号输入电路208输出的列地址信息和来自地址比较电路214的地址一致判定信号，根据该列地址信息和地址一致判定信号，对多个位线BL1、BL2、BL3、…中的被选择出的位线施加从写入电路205供给的电压或从读取电路206供给的电压，并且，对没有被选择出的位线施加规定的非选择列施加电压（Vss以上Vwl以下的电压、或Vss以上Vwh以下的电压、或Vss以上Vbl以下的电压），或固定为高阻抗（Hi－Z）状态。

不良地址存储电路213，当在读取电路206的电流控制元件特性判定模式中、被选择出的存储单元被判定为不良时，将从地址信号输入电路208输入的行地址信息作为不良地址进行存储。具体而言，与以位线单位来存储不良地址的情况同样，不良地址存储电路213具有地址变换表（未图示），将具有不良存储单元的不良字线与具有置换目标的冗余存储单元的冗余字线建立对应而存储。

此外，地址比较电路214将从地址信号输入电路208输入的行地址信息与由不良地址存储电路213存储的不良地址进行比较，将一致或不一致的地址一致判定信号向字线选择电路203输出。在从地址信号输入电路208输入的行地址信息与由不良地址存储电路213存储的不良字线的地址一致的情况下，在救济模式中，根据存储在不良地址存储电路213中的地址变换表，将不良字线置换为置换目标的冗余字线来进行记录的写入及读取。

接着，对本实施方式的不良存储单元的救济方法进行说明。

图21表示在电流控制元件特性判定模式中被判定为不良存储单元的存储单元的救济方法的流程图的一例。详细地讲，对位于与电流控制元件损坏的不良存储单元相同的字线上的不良存储单元以外的存储单元，通过使存储单元的电阻变化元件成为电阻值比第1低电阻状态高的第2高电阻状态（电阻值比通常写入的低电阻状态高的状态），将向不良存储单元流动的异常电流切断。进而，使用冗余存储单元来代替位于与不良存储单元相同的位线上的不良存储单元以外的存储单元，为了代替其他正常的存储单元，将该代替前后的存储单元的地址建立对应而存储。

如图21所示，在本实施方式的不良存储单元的救济方法中，首先，将电阻变化型非易失性存储装置设定为写入模式（高电阻化）（步骤S501），利用由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，对位于与存储单元阵列202的至少1个被选择出的不良存储单元相同的字线上的不良存储单元以外的存储单元，进行高电阻化写入动作（步骤S502）。然后，设定为不良检测模式（步骤S503），用读取电路206的读出放大器300判定位于与不良存储单元相同的字线上的不良存储单元以外的存储单元是否成为第2高电阻状态（步骤S504）。

在位于与不良存储单元相同的字线上的不良存储单元以外的存储单元成为第2高电阻状态的情况下，判断为对象的存储单元高电阻化成功（步骤S505），将对象的存储单元的地址存储到不良地址存储电路213中（步骤S506）并结束。

另一方面，在步骤S504中，在位于与不良存储单元相同的字线上的不良存储单元以外的存储单元没有成为第2高电阻状态的情况下，将模式设定再次设定为写入模式（高电阻化）（步骤S507）。然后，判定是否能够设定其他写入条件（步骤S508），如果能够设定其他写入条件则设定为其他写入条件（步骤S509），再次对位于与不良存储单元相同的字线上的不良存储单元以外的存储单元进行高电阻化写入动作（步骤S502）。所谓其他写入条件，是改变写入电压、写入脉冲时间、写入驱动器的驱动能力等。例如，作为其他写入条件，可以将写入电压变更为第3写入脉冲以用来设置为电阻值比第1高电阻状态更高的第3高电阻状态。此外，在步骤S508中，如果不能设定其他写入条件，则判断为位于与对象的不良存储单元相同的字线上的不良存储单元以外的存储单元的高电阻化失败（步骤S510）并结束。在此情况下，不良存储单元不能救济，所以作为不良电路处理。

另外，上述的不良存储单元的检测流程及救济流程可以在电阻变化型非易失性存储装置200的电源接通时按每个规定的周期或者每当记录的写入时进行。

另外，冗余存储单元阵列620的配置并不如图20所示那样限定为行方向。如已经在第1实施方式中叙述的那样，也可以考虑图5那样的在列方向上配置的结构，也可以有其他配置。图22A、图22B及图22C是表示主存储单元阵列及冗余存储单元阵列的其他配置例的图。在图22A、图22B及图22C中，用斜线表示的部分表示存储单元阵列中的冗余存储单元阵列的位置。

如图22A所示，可以是如下存储单元阵列232，即：对于主存储单元阵列600，在列方向及行方向的双方或某一方上具备冗余存储单元阵列630、640。

此外，如图22B所示，可以是如下存储单元阵列242，即：将主存储单元阵列划分为多个主存储单元阵列650a、650b、650c、650d，对于这些划分后的多个主存储单元阵列650，在各自的列方向及行方向的双方或某一方上，具备冗余存储单元阵列660a、660b、660c、660d、670a、670b、670c、670d。

此外，如图22C所示，可以是如下存储单元阵列252，即：将主存储单元阵列划分为多个主存储单元阵列680a、680b、680c、680d，对于这些划分后的多个主存储单元阵列680，在各自的列方向及行方向的双方或某一方上，具备冗余存储单元阵列690a、690b、700a、700b。

（第3实施方式）

接着，对本实施方式的不良存储单元的救济方法进行说明。

图23表示在电流控制元件特性判定模式中被判定为不良存储单元的存储单元的救济方法的流程图的一例。详细地讲，对位于与电流控制元件损坏的不良存储单元相同的位线及相同的字线上的不良存储单元以外的存储单元，通过使存储单元的电阻变化元件成为电阻值比第1低电阻状态高的第2高电阻状态（电阻值比通常写入的低电阻状态高的状态），将向不良存储单元流动的异常电流切断。进而，代替位于与冗余存储单元相同的位线及字线上的不良存储单元以外的存储单元，为了代替其他正常的存储单元，在不良地址存储电路中将代用前后的存储单元的地址建立对应而存储。

如图23所示，在本实施方式的不良存储单元的救济方法中，首先，将电阻变化型非易失性存储装置设定为写入模式（高电阻化）（步骤6401），利用由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，对位于与存储单元阵列202的至少1个被选择出的不良存储单元相同的位线上的不良存储单元以外的存储单元，进行高电阻化写入动作（步骤S402）。此外，利用由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，对位于与存储单元阵列202的至少1个被选择出的不良存储单元相同的字线上的不良存储单元以外的存储单元，进行高电阻化写入动作（步骤S603）。

然后，设定为不良检测模式（步骤S604），用读取电路206的读出放大器300判定位于与不良存储单元相同的位线及相同的字线上的不良存储单元以外的存储单元是否成为第2高电阻状态（步骤S605）。

在位于与不良存储单元相同的位线及相同的字线上的不良存储单元以外的存储单元成为第2高电阻状态的情况下，判断为对象的存储单元高电阻化成功（步骤S606），将对象的存储单元的地址存储到不良地址存储电路213（步骤S607）并结束。

另一方面，在步骤S605中，在位于与不良存储单元相同的位线及相同的字线上的不良存储单元以外的存储单元没有成为第2高电阻状态的情况下，将模式设定再次设定为写入模式（高电阻化）（步骤S608）。然后，判定是否能够设定其他写入条件（步骤S609），如果能够设定其他写入条件则设定为其他写入条件（步骤S610），再次对位于与不良存储单元相同的位线及相同的字线上的不良存储单元以外的存储单元进行高电阻化写入动作（步骤S602、S603）。所谓其他写入条件，是改变写入电压、写入脉冲时间、写入驱动器的驱动能力等。例如，作为其他写入条件，可以将写入电压变更为第3写入脉冲以用来设定为电阻值比第1高电阻状态更高的第3高电阻状态。此外，在步骤S609中，如果不能设定其他写入条件，则判断为位于与对象的不良存储单元相同的位线及相同的字线上的不良存储单元以外的存储单元的高电阻化失败（步骤S611）并结束。在此情况下，不良存储单元无法救济，所以作为不良电路处理。

（第4实施方式）

接着，对本发明的第4实施方式的电阻变化型非易失性存储装置进行说明。

图24是表示本实施方式的不良存储单元的救济流程的一例的图。在本实施方式中，对位于与在电流控制元件特性判定模式中被判定为不良存储单元的存储单元相同的字线上的不良存储单元以外的存储单元，通过使存储单元的电阻变化元件成为电阻值比第1低电阻状态高的第2高电阻状态（电阻值比通常写入的低电阻状态高的状态），将向不良存储单元流动的异常电流切断。进而，使用冗余存储单元代替位于与不良存储单元相同的位线上的不良存储单元以外的存储单元，为了代替其他正常的存储单元，在不良地址存储电路中将代替前后的存储单元的地址建立对应而存储。

首先，将电阻变化型非易失性存储装置200设定为写入模式（高电阻化）（步骤S701），利用由字线选择电路203选择出的字线和由位线选择电路204选择出的位线，对存储单元阵列202的至少1个被选择出的不良存储单元进行高电阻化写入动作（1）（步骤S702）。然后，设定为不良检测模式（步骤S703），用读取电路206的读出放大器300判定不良存储单元是否成为电阻值比第1低电阻状态高的第4高电阻状态（步骤S704）。

在成为第4高电阻状态的情况下，判断为对象的不良存储单元高电阻化成功（步骤S705），将对象的不良存储单元的地址存储到不良地址存储电路213（步骤S706）并结束。

另一方面，在步骤S704中，在没有成为第4高电阻状态的情况下，将模式设定再次设定为写入模式（高电阻化）（步骤S707）。然后，判定是否能够设定其他写入条件（步骤S708），如果能够设定其他写入条件，则设定为其他写入条件（步骤S709），再次对不良存储单元进行高电阻化写入动作（步骤S702）。所谓其他写入条件，是改变写入电压、写入脉冲时间、写入驱动器的驱动能力等。例如，作为其他写入条件，可以将写入电压变更为第3写入脉冲以用来设置为电阻值比第1高电阻状态更高的第3高电阻状态。

此外，在步骤S708中，如果不能设定其他写入条件，则依次选择连接在与对象的不良存储单元相同的位线上或相同的字线上、或者相同的位线及字线上的、与不良存储单元不同的存储单元，进行高电阻化写入动作（步骤S710）。所谓不同的存储单元，既可以是与上述不良存储单元不同的不良存储单元，也可以是正常的存储单元。此时，对于进行高电阻化写入动作的存储单元，例如作为写入电压而施加比上述Vwh0高的第2高电阻化写入电压Vwh2，以使其成为电阻值比第1低电阻状态高的第2高电阻状态。另外，更优选的是，例如也可以设定第3高电阻化写入电压Vwh3，以使第2高电阻状态的电阻值成为第1高电阻状态的电阻值的10倍以上。

然后，设定为不良检测模式（步骤S711），用读取电路206的读出放大器300判定连接在与对象的不良存储单元相同的位线或字线上的、与不良存储单元不同的存储单元是否全部成为第2高电阻状态（步骤S712）。在连接在与对象的不良存储单元相同的位线或字线上的、与不良存储单元不同的存储单元全部成为第2高电阻状态的情况下，将对象的不良存储单元的地址存储到不良地址存储电路213（步骤S706）并结束。在连接在与对象的不良存储单元相同的位线或字线上的、与不良存储单元不同的存储单元没有全部成为高电阻状态的情况下，判断为对象的不良存储单元的高电阻化失败（步骤S713）并结束。在此情况下，由于无法进行救济，所以将存储单元阵列202作为不良电路处理。

另外，本发明并不限定于上述实施方式，在不脱离本发明的主旨的范围内也可以进行各种改良、变形。

例如，在存储单元中，也可以使电流控制元件与电阻变化元件的上下的连接关系相反而连接，也可以使第1电阻变化层与第2电阻变化层的上下的连接关系相反，也可以使下部电极与上部电极的上下的连接关系相反。

此外，在上述实施方式中，位线选择电路及字线选择电路分别将非选择位线BL1、BL3及非选择字线WL1、WL3固定为高阻抗状态，但并不限定于此，也可以将非选择位线BL1、BL3及非选择字线WL1、WL3分别设定为在选择位线BL2及选择字线WL2之间施加的电压以下的电压值。

此外，上述实施方式的上部电极、下部电极、第1电阻变化层、第2电阻变化层的材料是一例，也可以使用其他材料。例如，假设电阻变化元件的金属氧化物层由钽氧化物的层叠结构构成而进行了说明，但本发明的上述作用效果并不是仅限于金属氧化物层是钽氧化物的情况而发现的，电阻变化元件只要是可逆地转变为至少两个以上的电阻值的元件，显然也可以是其他结构及材料。

此外，上述实施方式的电流控制元件记载了双向型的电流控制元件，但也可以使用单向二极管。此外，上述实施方式的电流控制元件也可以是PN二极管、肖特基二极管、齐纳二极管。

工业实用性

如以上说明，本发明的交叉点结构的电阻变化型非易失性存储装置，对使用了具有双向特性的电流控制元件的存储单元的不良存储单元的地址进行检测，并进行该不良存储单元的救济，从而能够应用于实现可靠性高的存储器。

标号说明

10、100存储单元

20、101电流控制元件

21电流控制元件的下部电极（第1电极）

22电流控制元件的半导体层

23电流控制元件的上部电极（第2电极）

30、102电阻变化元件

31电阻变化元件的下部电极（第3电极）

32电阻变化元件的第1电阻变化层

33电阻变化元件的第2电阻变化层

34电阻变化元件的上部电极（第4电极）

35电阻变化元件的电阻变化层

50下部布线

51上部布线

200电阻变化型非易失性存储装置

201存储器主体部

202、232、242、252存储单元阵列

203字线选择电路（存储单元选择电路）

204位线选择电路（存储单元选择电路）

205写入电路

206读取电路

207数据信号输入输出电路

208地址信号输入电路

209控制电路

210写入用电源

211低电阻化用电源

212高电阻化用电源

213不良地址存储电路

214地址比较电路

300读出放大器

310比较电路（检测电路）

320电流反射镜电路

330恒流电路

400位线控制电压切换电路

500位线控制电压发生电路

600、601主存储单元阵列

602非选择存储单元阵列

610、620、630、640冗余存储单元阵列

650a、650b、650c、650d主存储单元阵列

660a、660b、660c、660d冗余存储单元阵列

670a、670b、670c、670d冗余存储单元阵列

680位线电压检测电路（电压检测电路）

680a、680b、680c、680d主存储单元阵列

690a、690b、700a、700b冗余存储单元阵列

700HR写入电路

710第1HR写入电路

720第2HR写入电路

800LR写入电路

BL1、BL2、BL3位线

BLR1冗余位线

D11、D12、D13电流控制元件

D21、D22、D23电流控制元件

D31、D32、D33电流控制元件

M11、M12、M13存储单元

M21、M22、M23存储单元

M31、M32、M33存储单元

R11、R12、R13电阻变化元件

R21、R22、R23电阻变化元件

R31、R32、R33电阻变化元件

WL1、WL2、WL3字线

WLR1冗余字线

Claims

1.一种电阻变化型非易失性存储装置，其特征在于，

具备：

存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置有上述多个存储单元的1个，上述电阻变化元件的电阻值根据所施加的写入电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流；

存储单元选择电路，从上述多个字线中选择至少1个，并从上述多个位线中选择至少1个，由此从上述存储单元阵列中选择至少1个以上的上述存储单元；

写入电路，通过对所选出的上述存储单元施加电压脉冲，将所选出的上述存储单元的上述电阻变化元件的电阻值改写；以及

读取电路，以对所选出的上述存储单元的上述电流控制元件施加比上述阈值电压高的第1电压或上述阈值电压以下的第2电压的方式，对所选出的上述存储单元施加读取电压，从而读取所选出的上述存储单元的状态；

上述写入电路，将第1低电阻化脉冲或第1高电阻化脉冲作为上述写入电压脉冲对所选出的上述存储单元施加，从而使上述多个存储单元中的所选出的存储单元的上述电阻变化元件分别成为第1低电阻状态或第1高电阻状态；

上述读取电路，当所选出的上述存储单元是没有不良的存储单元并且对该所选出的存储单元施加上述第1电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，在所选出的上述存储单元是上述第1低电阻状态的情况下检测第1规定值的电流，在是上述第1高电阻状态的情况下检测第2规定值的电流，当读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，在比与上述第1低电阻状态或上述第1高电阻状态对应的上述第1规定值或上述第2规定值的电流分别大的电流流过所选出的上述存储单元的情况下，判定为所选出的上述存储单元为具有不良的不良存储单元；

上述写入电路，对于配置在与上述不良存储单元相同的位线及相同的字线上的至少某个上的上述不良存储单元以外的其他存储单元，施加第2高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第2高电阻状态，该第2高电阻状态表现出上述第1低电阻状态的电阻值以上的电阻值。

2.如权利要求1所述的电阻变化型非易失性存储装置，其特征在于，

上述写入电路，对于配置在与上述不良存储单元相同的位线及字线上的上述不良存储单元以外的其他存储单元，施加第3高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第3高电阻状态，该第3高电阻状态表现出上述第1高电阻状态以上的电阻值。

3.如权利要求1或2所述的电阻变化型非易失性存储装置，其特征在于，

上述读取电路，对所选出的上述存储单元施加上述第2电压，当流过比上述第1规定值大的电流时，判定为所选出的上述存储单元是具有短路不良的不良存储单元。

4.如权利要求1或2所述的电阻变化型非易失性存储装置，其特征在于，

上述写入电路施加上述第1高电阻化脉冲，以使所选出的存储单元的上述电阻变化元件成为上述第1高电阻状态；

上述读取电路，对所选出的上述存储单元施加上述第1电压来读取所选出的上述存储单元的上述电阻变化元件的电阻状态；

在流过所选出的上述存储单元的电流比上述第2规定值的电流大的情况下，判定为所选出的上述存储单元的上述电阻变化元件不良。

5.如权利要求1或2所述的电阻变化型非易失性存储装置，其特征在于，

在由上述写入电路对上述不良存储单元施加了上述第1低电阻化脉冲后，对所选出的上述存储单元施加上述第2电压，当流过比上述第1规定值大的电流时，判定为所选出的上述存储单元是具有短路不良的不良存储单元。

6.如权利要求1～5中任一项所述的电阻变化型非易失性存储装置，其特征在于，

上述写入电路，对上述不良存储单元施加第4高电阻化脉冲，以使上述不良存储单元的上述电阻变化元件成为第4高电阻状态，该第4高电阻状态表现出上述第1低电阻状态以上的电阻值，上述第4高电阻化脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。

7.如权利要求1～6中任一项所述的电阻变化型非易失性存储装置，其特征在于，

上述存储单元阵列具备：

主存储单元阵列，具备多个主存储用的上述存储单元；以及

冗余存储单元阵列，具备多个冗余存储单元，用于在上述主存储单元阵列中的至少1个上述存储单元是不良存储单元的情况下，与配置在与上述不良存储单元相同的位线或字线上的至少某个上的其他存储单元置换而使用。

8.如权利要求7所述的电阻变化型非易失性存储装置，其特征在于，

上述电阻变化型非易失性存储装置具备不良地址存储电路，该不良地址存储电路将配置在与上述不良存储单元相同的位线或字线上的至少某个上的其他存储单元的地址信息与上述冗余存储单元的地址信息建立对应而存储。

9.如权利要求8所述的电阻变化型非易失性存储装置，其特征在于，

上述不良地址存储电路将具有上述不良存储单元的位线的地址与具有上述冗余存储单元的位线的地址建立对应而存储，上述冗余存储单元用于与配置在与上述不良存储单元相同的位线上的上述不良存储单元以外的其他存储单元进行置换。

10.如权利要求8所述的电阻变化型非易失性存储装置，其特征在于，

上述不良地址存储电路将具有上述不良存储单元的字线的地址与具有上述冗余存储单元的字线的地址建立对应而存储，上述冗余存储单元用于与配置在与上述不良存储单元相同的字线上的上述不良存储单元以外的其他存储单元进行置换。

11.一种电阻变化型非易失性存储装置的驱动方法，该电阻变化型非易失性存储装置具备存储单元阵列，该存储单元阵列具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置有上述多个存储单元的1个，上述电阻变化元件的电阻值根据所施加的写入电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流，上述电阻变化型非易失性存储装置的驱动方法的特征在于，包括以下步骤：

写入步骤，利用写入电路对上述多个存储单元中的所选出的存储单元施加第1低电阻化脉冲或第1高电阻化脉冲，从而使所选出的上述存储单元的上述电阻变化元件分别成为第1低电阻状态或第1高电阻状态；

读取步骤，利用读取电路对所选出的上述存储单元施加比上述阈值电压高的第1电压，读取所选出的上述存储单元的上述电阻变化元件的电阻状态；

不良检测步骤，将在所选出的上述存储单元是没有不良的存储单元并且处于上述第1低电阻状态的情况下流过所选出的上述存储单元的电流设为第1规定值的电流，将在所选出的上述存储单元是没有不良的存储单元并且处于上述第1高电阻状态的情况下流过所选出的上述存储单元的电流设为第2规定值的电流，当读取所选出的上述存储单元的电阻状态时，在比与上述第1低电阻状态或上述第1高电阻状态对应的上述第1规定值或上述第2规定值的电流分别大的电流流过所选出的上述存储单元的情况下，判定为所选出的上述存储单元为具有不良的不良存储单元；以及

正常存储单元高电阻化步骤，利用上述写入电路，对配置在与上述不良存储单元相同的位线及字线上的至少某个上的上述不良存储单元以外的其他正常存储单元，施加第2高电阻化脉冲，以使上述其他存储单元的上述电阻变化元件成为第2高电阻状态，该第2高电阻状态表现出上述第1低电阻状态的电阻值以上的电阻值。

12.如权利要求11所述的电阻变化型非易失性存储装置的驱动方法，其特征在于，

13.如权利要求11或12所述的电阻变化型非易失性存储装置的驱动方法，其特征在于，

在上述不良检测步骤中，上述读取电路对所选出的上述存储单元施加比上述阈值电压低的第2电压，当流过比上述第1规定值大的电流时，判定为所选出的上述存储单元是具有短路不良的不良存储单元。

14.如权利要求11或12所述的电阻变化型非易失性存储装置的驱动方法，其特征在于，

在上述不良检测步骤中，

上述写入电路对所选出的上述存储单元施加上述第1高电阻化脉冲，以使所选出的上述存储单元的上述电阻变化元件成为上述第1高电阻状态；

当比上述第2规定值大的电流流过所选出的上述存储单元时，判定为所选出的上述存储单元的上述电阻变化元件不良。

15.如权利要求11～14中任一项所述的电阻变化型非易失性存储装置的驱动方法，其特征在于，

还包括不良存储单元高电阻化步骤，在上述正常存储单元高电阻化步骤中，利用上述写入电路对上述不良存储单元施加第4高电阻化脉冲，以使上述不良存储单元的上述电阻变化元件成为第4高电阻状态，该第4高电阻状态的电阻值比上述第1低电阻状态的电阻值高，上述第4高电阻化脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。