TW201941366A - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施形態提供一種高品質之半導體記憶裝置。 實施形態之半導體記憶裝置具備記憶胞及控制部，上述控制部進行向上述記憶胞之資料寫入或自上述記憶胞之資料讀取，上述記憶胞包含：電阻變化部，其電阻因熱而變化，藉由上述電阻記憶資料；及第1及第2選擇器，其等與上述電阻變化部串聯連接，且特性互不相同。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
近年來，作為半導體記憶裝置之一種，開發有相變記憶體(PCM(Phase Change Memory))。PCM係藉由施加電壓而使可變電阻元件之結晶狀態相變。藉由該相變使可變電阻元件成為低電阻狀態(LRS：low resistance state)或者高電阻狀態(HRS：high resistance state)，並根據該兩種狀態記憶資料。
實施形態提供一種高品質之半導體記憶裝置。
實施形態之半導體記憶裝置具備記憶胞及控制部，上述控制部進行向上述記憶胞之資料寫入或自上述記憶胞之資料讀取，上述記憶胞包含：電阻變化部，其電阻因熱而變化，藉由上述電阻記憶資料；及第1及第2選擇器，其等與上述電阻變化部串聯連接，且特性互不相同。
[相關申請案] 本申請案享有以日本專利申請案2018-55609號(申請日：2018年3月23日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
以下，參照附圖對實施形態之詳細內容進行說明。於該說明時，於所有圖中，對共同部分標註共同之參照符號。
於以下之實施形態中，作為半導體記憶裝置，列舉PCM(Phase Change Memory)為例進行說明。
第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
＜1-1＞構成 ＜1-1-1＞半導體記憶裝置 圖1係表示第1實施形態之半導體記憶裝置之整體構成之方塊圖。本實施形態之半導體記憶裝置1具備記憶胞陣列10、感測放大器20、行解碼器30、列解碼器40及定序器50。
記憶胞陣列10具備複數個記憶胞MC。各記憶胞MC設置於局部位元線LBL及字元線WL之交點。並且，向各記憶胞MC之存取係經由全局位元線GBL及局部位元線LBL與主字元線MWL及字元線WL進行。詳細內容將於下文中進行敍述。
感測放大器20針對各全局位元線GBL具備感測放大器電路。感測放大器電路於讀取資料時，感測自記憶胞MC讀取至全局位元線GBL之資料。又，感測放大器20於寫入資料時，將與寫入資料對應之電壓供給至記憶胞MC。該等電壓由定序器50供給。
行解碼器30對行位址進行解碼而獲得行位址解碼信號。
列解碼器40基於對列位址進行解碼而獲得之列位址解碼信號，選擇任一主字元線MWL。
定序器50控制半導體記憶裝置1整體之動作。又，定序器50藉由使自半導體記憶裝置1之外部供給之電源電壓VDD升壓或降壓而產生資料之讀取、寫入及刪除所需之電壓及電流，並供給至例如記憶胞陣列10、感測放大器20、行解碼器30、或者列解碼器40。
＜1-1-2＞記憶胞陣列 使用圖2對第1實施形態之半導體記憶裝置之記憶胞陣列10進行說明。圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列10之方塊圖。
如圖2所示，記憶胞陣列10具備配置成矩陣狀之複數個子胞陣列100。並且，子胞陣列100經由全局位元線GBL連接於感測放大器20。
感測放大器20針對各全局位元線GBL具備電壓傳輸電路210及感測放大器電路200。電壓傳輸電路210將來自全局位元線GBL之電壓傳輸至感測放大器電路200或對全局位元線GBL傳輸電壓。感測放大器電路200感測自電壓傳輸電路210傳輸來之資料。
子胞陣列100具備MAT11、行開關電路12及列開關電路13。
MAT11具備於半導體基板上配置成矩陣狀之複數個記憶胞MC。詳細內容將於下文中進行敍述。
行開關電路12基於來自行解碼器30之信號控制全局位元線GBL與局部位元線LBL之連接。
列開關電路13基於來自列解碼器40之信號控制主字元線MWL與字元線WL之連接。
＜1-1-3＞行開關電路及電壓傳輸電路 使用圖3對第1實施形態之半導體記憶裝置之行開關電路及電壓傳輸電路進行說明。圖3係表示第1實施形態之半導體記憶裝置之行開關電路及電壓傳輸電路之電路圖。
如圖3所示，行開關電路12針對各局部位元線LBL具備行控制電路120。
行控制電路120具備控制全局位元線GBL與局部位元線LBL之連接之NMOS(N-channel metal oxide semiconductor，N通道金屬氧化物半導體)電晶體121、對局部位元線LBL傳輸基準電壓VSS之PMOS(P-channel metal oxide semiconductor，P通道金屬氧化物半導體)電晶體122及儲存局部位元線LBL之電荷之電容器123。
電晶體121基於"H"位準之信號SW1成為接通狀態(導通狀態)，而將全局位元線GBL與局部位元線LBL連接。
電晶體122基於"L"位準之信號SW2成為接通狀態，而對局部位元線LBL傳輸基準電壓VSS。
電容器123之一端連接於局部位元線LBL，另一端被供給基準電壓VSS。又，電容器123之靜電電容為C1。
如圖3所示，電壓傳輸電路210具備控制全局位元線GBL與感測放大器電路200之連接之NMOS電晶體211、對全局位元線GBL傳輸負電壓VNEG之NMOS電晶體212及儲存全局位元線GBL之電荷之電容器213。
電晶體211基於"H"位準之信號SW3成為接通狀態，而將全局位元線GBL與感測放大器電路200連接。
電晶體212基於"H"位準之信號SW4成為接通狀態，而對全局位元線GBL傳輸電壓VNEG。
電容器213之一端連接於全局位元線GBL，另一端被供給基準電壓VSS。又，電容器213之靜電電容為C2。該電容器213例如為全局位元線GBL本身。
＜1-1-4＞列開關電路 使用圖4對第1實施形態之半導體記憶裝置之列開關電路進行說明。圖4係表示第1實施形態之半導體記憶裝置之列開關電路之電路圖。
如圖4所示，列開關電路13針對各字元線WL具備列控制電路130。
列控制電路130具備控制主字元線MWL與字元線WL之連接之PMOS電晶體131及對字元線WL傳輸基準電壓VSS之NMOS電晶體132。
電晶體131基於"L"位準之信號SW5成為接通狀態，而將主字元線MWL與字元線WL連接。
電晶體132基於"H"位準之信號SW6成為接通狀態，而對字元線WL傳輸基準電壓VSS。
＜1-1-5＞MAT
繼而，使用圖5對第1實施形態之半導體記憶裝置之MAT進行說明。圖5係表示第1實施形態之半導體記憶裝置之MAT之電路圖。
如圖5所示，MAT具備於半導體基板上配置成矩陣狀之複數個記憶胞MC。再者，記憶胞MC之個數任意。配置於同一行之記憶胞MC共通地連接於任一局部位元線LBLk(k為0以上之整數)。又，配置於同一列之記憶胞MC共通地連接於任一字元線WLm(m為0以上之整數)。
＜1-1-6＞記憶胞 繼而，使用圖6對第1實施形態之半導體記憶裝置之記憶胞進行說明。圖6係記憶胞之立體圖。
如圖6所示，記憶胞MC具備下部電極E1、設置於下部電極E1之XY平面上之中間層l1、設置於中間層l1之XY平面上之選擇器S1、設置於選擇器S1之XY平面上之中間層l2、設置於中間層l2之XY平面上之PCM(電阻變化部)、設置於PCM之XY平面上之中間層l3、設置於中間層l3之XY平面上之選擇器S2、設置於選擇器S2之XY平面上之中間層l4及設置於中間層l4之XY平面上之上部電極E2。如圖6所示，2個選擇器S1、S2係以隔著PCM之方式設置。
本實施形態中之PCM藉由焦耳熱使材料熔化，藉由冷卻方法使結晶狀態變化，藉此成為低電阻或高電阻之狀態。以下，將PCM之結晶狀態變化之情形稱為「相變」，將PCM處於低電阻狀態(LRS)之情形稱為「設定狀態」，將處於高電阻狀態(HRS)之情形稱為「重設狀態」。
本實施形態中之選擇器例如為2端子間開關元件。於施加至2端子間之電壓為閾值以下之情形時，該開關元件為"斷開"狀態、例如電性高電阻狀態。於施加至2端子間之電壓為閾值以上之情形時，開關元件變成"接通"狀態、例如電性低電阻狀態。開關元件不論電壓為何種極性均可具有該功能。例如，該開關元件中包含選自由Te、Se及S所組成之群中之至少1種以上之硫屬元素。或者，亦可包含作為含有上述硫屬元素之化合物之硫屬化物。又，該開關元件除此以外亦可包含選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群中之至少1種以上之元素。又，該開關元件亦可為硫屬化物系以外之As doped SiO2 (摻砷二氧化矽)或揮發性CBRAM(conductive-bridging random access memory，導電橋接隨機存取記憶體)等。
再者，於本實施形態中，如下所述，為了限制流經記憶胞之電流，記憶胞具備2個選擇器。該2個選擇器之特性較佳為各不相同。例如，2個選擇器具有各不相同之閾值電壓Vth(電壓特性)。所謂該閾值電壓，係指流經選擇器(記憶胞)之電流急遽變大之電壓。進而，例如2個選擇器具有各不相同之閾值電流Ith(電流特性)。進而，例如2個選擇器具有各不相同之電流電壓(IV)特性。於改變2個選擇器之特性之情形時，可改變XY平面之面積，亦可改變材料，亦可改變Z方向之高度。
又，中間層之材料例如可為金屬材料等。又，亦可省略中間層。
＜1-1-7＞記憶胞之特性 繼而，使用圖7～圖9對第1實施形態之半導體記憶裝置之記憶胞之電流電壓(IV)特性進行說明。圖7～圖9係表示記憶胞之IV特性之曲線圖。橫軸係施加至記憶胞MC之電壓(字元線之電壓V(WL)與局部位元線之電壓V(LBL)之差)，縱軸係流經記憶胞MC之胞電流。又，縱軸為Log刻度。
如圖7所示，記憶胞MC於低電阻狀態LRS與高電阻狀態HRS下之IV特性不同。
於記憶胞MC為低電阻狀態LRS之情形時，於施加至記憶胞MC之電壓達到電壓Vth_org1之前，記憶胞MC之特性成為圖中之第1特性。因此，胞電流依據第1特性變動。於記憶胞MC之特性為第1特性之情形時，當施加至記憶胞MC之電壓超過電壓Vth_org1時，記憶胞MC之特性自圖中之第1特性向第2特性轉變。因此，當施加至記憶胞MC之電壓超過電壓Vth_org1時，胞電流依據第2特性變動。又，於記憶胞MC之特性為第2特性之情形時，於施加至記憶胞MC之電壓達到電壓Vth_add1之前，記憶胞MC之特性成為圖中之第2特性。於記憶胞MC之特性為第2特性之情形時，當不改變記憶胞MC原本之電阻狀態且施加至記憶胞MC之電壓成為電壓Vh1以下時，記憶胞MC之特性自圖中之第2特性向第1特性轉變。因此，當施加至記憶胞MC之電壓成為電壓Vh1以下時，胞電流依據第1特性變動。
於記憶胞MC為高電阻狀態HRS之情形時，於施加至記憶胞MC之電壓達到電壓Vth_org2之前，記憶胞MC之特性成為圖中之第3特性。因此，胞電流依據第3特性變動。於記憶胞MC之特性為第3特性之情形時，當施加至記憶胞MC之電壓超過電壓Vth_org2時，記憶胞MC之特性自圖中之第3特性向第4特性轉變。因此，當施加至記憶胞MC之電壓超過電壓Vth_org2時，胞電流依據第4特性變動。又，於記憶胞MC之特性為第4特性之情形時，當不改變記憶胞MC原本之電阻狀態且施加至記憶胞MC之電壓成為電壓Vh2以下時，記憶胞MC之特性自圖中之第4特性向第2特性轉變。因此，當施加至記憶胞MC之電壓成為電壓Vh2以下時，胞電流依據第3特性變動。
使用圖8對記憶胞MC為低電阻狀態LRS時之胞電流具體地進行說明。
如圖8所示，當施加至記憶胞MC之電壓自基準電壓VSS向電壓Vth_org1(VSS＜Vth_org1)升壓(充電)時，胞電流依據第1特性自電流ISS向電流Ith_org1(ISS＜Ith_org1)增大(參照箭頭A1)。接下來，當施加至記憶胞MC之電壓超過電壓Vth_org1時，胞電流自電流Ith_org1向電流Ith_org1h(Ith_org1＜＜Ith_org1h)急遽地增大(參照箭頭A2)。亦將如上所述般流經低電阻狀態LRS之記憶胞MC之胞電流急遽地增大之電壓Vth_org1記載為第1閾值電壓。當施加至記憶胞MC之電壓自電壓Vth_org1向電壓Vh1(Vh1＜Vth_org1)降壓(放電)時，胞電流依據第2特性自電流Ith_org1h向電流Ih1(Ih1＜Ith_org1h)減小(參照箭頭A3)。且，當施加至記憶胞MC之電壓降壓至電壓Vh1以下時，胞電流自電流Ih1向電流Ih1l(Ih1l＜＜Ih1)急遽地減小(參照箭頭A4)。如上所述般，亦將流經低電阻狀態LRS之記憶胞MC之電流急遽地減小之電壓Vh1記載為第2閾值電壓。
接下來，使用圖9對記憶胞MC為高電阻狀態HRS時之胞電流具體地進行說明。
如圖9所示，當施加至記憶胞MC之電壓自基準電壓VSS向電壓Vth_org2(VSS＜Vth_org2)升壓時，胞電流依據第3特性自電流ISS向電流Ith_org2(ISS＜Ith_org2)增大(參照箭頭B1)。接下來，當施加至記憶胞MC之電壓超過電壓Vth_org2時，胞電流自電流Ith_org2向電流Ith_org2h(Ith_org2＜＜Ith_org2h)急遽地增大(參照箭頭B2)。如上所述般，亦將流經高電阻狀態HRS之記憶胞MC之胞電流急遽地增大之電壓Vth_org2記載為第3閾值電壓。當施加至記憶胞MC之電壓自電壓Vth_org2向電壓Vh2(Vh2＜Vth_org2)降壓時，胞電流依據第2特性自電流Ith_org2h向電流Ih2(Ih2＜Ith_org2)減小(參照箭頭B3)。且，當施加至記憶胞MC之電壓降壓至電壓Vh2以下時，胞電流自電流Ih2向電流Ih2l(Ih2l＜＜Ih2)急遽地減小(參照箭頭B4)。如上所述般，亦將流經高電阻狀態HRS之記憶胞MC之電流急遽地減小之電壓Vh2稱為第4閾值電壓。
使用圖10對改變記憶胞MC之電阻狀態之方法進行說明。
記憶胞MC例如藉由被施加高電壓Vwrite而變成高溫，從而使PCM熔化。且，藉由使已熔化之PCM急遽地冷卻而成為非晶狀態。其結果，PCM成為高電阻狀態(HRS)，即重設狀態。該情況例如只要使施加至記憶胞之電壓Vwrite急遽地向電壓VSS下降即可。又，藉由使已熔化之PCM緩慢地冷卻而成為結晶狀態。其結果，PCM成為低電阻狀態(LRS)，即設定狀態。該情況例如只要使施加至記憶胞之電壓Vwrite向電壓VSS緩慢地下降即可。
使用圖11對用以判定記憶胞MC之電阻狀態之電壓VREAD進行說明。
根據記憶胞MC之電阻狀態，流經記憶胞MC之電流急遽地增大之閾值電壓不同。因此，如圖11所示，於流經低電阻狀態LRS之記憶胞MC之電流急遽地增大之第1閾值電壓與流經高電阻狀態HRS之記憶胞MC之電流急遽地增大之第3閾值電壓之間，設定讀取電壓VREAD。藉此，半導體記憶裝置1可基於流經記憶胞MC之電流之大小，判定記憶胞MC之電阻狀態。並且，半導體記憶裝置1基於其結果判定資料。
藉由如上所述般於記憶胞設置2個選擇器，可獲得如上述般之IV特性。例如，第1選擇器S1係用以獲得閾值電壓Vth_add1＞電壓Vread之特性之選擇器。又，例如第2選擇器S2係用以獲得閾值電壓Vth_org1＜閾值電壓Vth_org2之特性之選擇器。
其結果為於第1實施形態之半導體記憶裝置之記憶胞之IV特性中，可獲得閾值電壓Vth_org1＜讀取電壓Vread＜閾值電壓Vth_add1＜閾值電壓Vth_org2之電壓關係。
＜1-2＞動作 以下，對第1實施形態之半導體記憶裝置之動作進行說明。
＜1-2-1＞選擇記憶胞 將成為半導體記憶裝置進行讀取動作或寫入動作之對象之記憶胞稱為選擇記憶胞，將除此以外之記憶胞稱為非選擇記憶胞或半選擇記憶胞。
使用圖12，對選擇記憶胞MC、非選擇記憶胞MC及半選擇記憶胞MC之定義進行說明。圖12係表示選擇記憶胞MC、非選擇記憶胞MC及半選擇記憶胞MC之電路圖。
如圖12所示，選擇記憶胞MC係指成為動作對象之記憶胞MC。將連接於選擇記憶胞MC之局部位元線LBL記載為選擇局部位元線LBL。又，將連接於選擇記憶胞MC之字元線WL記載為選擇字元線WL。
如圖12所示，非選擇記憶胞MC係指與選擇局部位元線LBL及選擇字元線WL均未連接之記憶胞MC。將連接於非選擇記憶胞MC之局部位元線LBL記載為非選擇局部位元線LBL。又，將連接於非選擇記憶胞MC之字元線WL記載為非選擇字元線WL。
如圖12所示，半選擇記憶胞MC並非動作對象之記憶胞MC，而是連接於選擇局部位元線LBL或選擇字元線WL其中一個之記憶胞MC。此處，將連接於選擇局部位元線LBL及非選擇字元線WL之記憶胞MC記載為第1半選擇記憶胞MC。又，將連接於非選擇局部位元線LBL及選擇字元線WL之記憶胞MC記載為第2半選擇記憶胞MC。
＜1-2-1＞寫入動作 使用圖13對與選擇記憶胞MC相關之寫入動作進行說明。圖13係表示第1實施形態之半導體記憶裝置之寫入動作之時序圖。於圖13中示出字元線WL、局部位元線LBL及胞電流Icell。
[時刻T1～時刻T2] 定序器50向與選擇記憶胞MC相關之局部位元線(選擇局部位元線)LBL傳輸第1寫入電壓(負電壓)VWB(VWB＜VSS)。又，定序器50向與選擇記憶胞MC相關之字元線(選擇字元線)傳輸第2寫入電壓(正電壓)VWW(VSS＜VWW)。
再者，第1寫入電壓VWB及第2寫入電壓VWW係如下般之電壓：施加至選擇記憶胞MC之電壓(選擇字元線之電壓V(WL)與選擇局部位元線之電壓V(LBL)之差量之絕對值)成為電壓Vwrite。
[時刻T2～時刻T4] 於將選擇記憶胞MC設為重設狀態之情形時，定序器50使選擇局部位元線之電壓急遽(時刻T2～時刻T3)上升，使選擇字元線之電壓急遽下降。藉此，可使選擇記憶胞MC急遽冷卻。於此情形時，胞電流Icell急遽下降。
於將選擇記憶胞MC設為設定狀態之情形時，定序器50使選擇局部位元線之電壓緩慢(時刻T2～時刻T4)上升，使選擇字元線之電壓緩慢下降。藉此，可使選擇記憶胞MC緩慢冷卻。於此情形時，胞電流Icell緩慢下降。
可以如上方式對選擇記憶胞MC進行寫入動作。
＜1-2-2＞讀取動作 使用圖14對與選擇記憶胞MC相關之讀取動作進行說明。圖14係表示第1實施形態之半導體記憶裝置之讀取動作之時序圖。於圖14中示出字元線WL、局部位元線LBL、全局位元線GBL及胞電流Icell。
[時刻T11～時刻T12] 定序器50對選擇全局位元線GBL及選擇局部位元線LBL傳輸電壓(負電壓)VNEG(VNEG＜VSS)。
[時刻T12～時刻T13] 定序器50對選擇字元線傳輸讀取電壓(正電壓)VRW。又，定序器50阻止選擇局部位元線LBL之預充電，並對記憶胞MC施加讀取電壓。
再者，電壓VNEG及電壓VRW係如下般之電壓：施加至選擇記憶胞MC之電壓(選擇字元線之電壓V(WL)與選擇局部位元線之電壓V(LBL)之差量之絕對值)成為電壓VREAD。
於選擇記憶胞MC為低電阻狀態之情形時，選擇字元線之電壓V(WL)被升壓，當選擇字元線之電壓V(WL)與選擇局部位元線之電壓V(LBL)之差為電壓Vth_org1以上時，流經低電阻狀態之選擇記憶胞MC之胞電流Icell急遽地增大。
接下來，於選擇記憶胞MC中，較大之胞電流自選擇字元線流向選擇局部位元線，藉此將選擇局部位元線之電壓V(LBL)之電壓向電壓V1L升壓(或充電)。藉此，施加至選擇記憶胞MC之電壓(選擇字元線之電壓V(WL)與選擇局部位元線之電壓V(LBL)之差)減小。如上所述，當施加至選擇記憶胞MC之電壓變成電壓Vh1以下時，記憶胞MC之特性自第2特性轉變成第1特性。
又，於選擇記憶胞MC為高電阻狀態之情形時，即便選擇字元線之電壓V(WL)與選擇局部位元線之電壓V(LBL)之差達到電壓Vread，亦不會自第3特性向第4特性轉變。因此，與選擇記憶胞MC為低電阻狀態之情形相比，胞電流Icell之變動較小。
基於成為讀取結果之選擇局部位元線LBL之電壓，將電荷記憶於選擇行控制電路120之電容器123中。
[時刻T13～時刻T14] 定序器50將記憶於選擇行控制電路120之電容器123中之電荷分享至選擇電壓傳輸電路210之電容器213。於選擇記憶胞為低電阻狀態之情形時，選擇全局位元線GBL之電壓自電壓V1L升壓至電壓V2L。又，於選擇記憶胞為高電阻狀態之情形時，選擇全局位元線GBL之電壓自電壓V1H升壓至電壓V2H。
又，定序器50將選擇字元線WL設為基準電壓VSS。
[時刻T14～] 定序器50將保持於電容器213中之電荷傳輸至感測放大器電路200。藉此，感測放大器電路200可基於電荷判定選擇記憶胞MC之電阻狀態。
＜1-3＞效果
根據上述實施形態，半導體記憶裝置之記憶胞具有特性不同之2個選擇器。藉此，與記憶胞僅具備1個選擇器之情形相比，可抑制記憶胞之誤寫入。
以下，為了說明本實施形態之效果，對比較例進行說明。
以下，使用圖15、圖16對比較例之半導體記憶裝置進行說明。
圖15係表示比較例之半導體記憶裝置之記憶胞之IV特性之曲線圖。
圖16係表示比較例之半導體記憶裝置之讀取動作之時序圖。
比較例之半導體記憶裝置之記憶胞具有1個選擇器。於此種情形時，記憶胞之IV特性成為如圖15所示般之特性。
如圖15所示，於記憶胞為低電阻狀態之情形時，當對記憶胞施加電壓Vread時，電流值成為Iread2l。
如圖15之「追加之選擇器之IV」所示，於本實施形態中，藉由進而設置選擇器，即便於對低電阻狀態之記憶胞施加電壓Vread之情形時，亦會成為較電流Iread2l更低之電流Iread1l。
如上所述，當對記憶胞施加大電壓而流通大電流時，記憶胞變成高溫而使PCM熔化。其結果為存在電阻之狀態變化之情形。
如圖16所示，於比較例之情形時，於讀取動作時，大電流流過記憶胞，其結果為可能會變成寫入動作。
然而，於本實施形態中，以即便於對低電阻狀態之記憶胞施加電壓Vread之情形時亦不會流動大電流之方式設置選擇器。其結果為可抑制讀取動作時之誤寫入。
＜2＞第2實施形態 對第2實施形態進行說明。於第2實施形態中，對改變了記憶胞中之選擇器之積層方法之情形進行說明。再者，第2實施形態之裝置之基本構成及基本動作與上述第1實施形態之裝置相同。因此，省略與上述第1實施形態中所說明之事項及可根據上述第1實施形態容易地類推之事項相關之說明。
＜2-1＞構成 ＜2-1-1＞記憶胞 繼而，使用圖17對第2實施形態之半導體記憶裝置之記憶胞進行說明。圖17係記憶胞之立體圖。
如圖17所示，記憶胞MC具備下部電極E11、設置於下部電極E11之XY平面上之中間層l11、設置於中間層l11之XY平面上之PCM、設置於PCM之XY平面上之中間層l12、設置於中間層l12之XY平面上之選擇器S11、設置於選擇器S11之XY平面上之中間層l13、設置於中間層l13之XY平面上之選擇器S12、設置於選擇器S12之XY平面上之中間層l14及設置於中間層l14之XY平面上之上部電極E12。如圖17所示，2個選擇器S11、S12設置於PCM之上方。
再者，於本實施形態中，為了如下所述般限制流經記憶胞之電流，記憶胞具備2個選擇器。該2個選擇器之特性較佳為各不相同。於改變2個選擇器之IV特性之情形時，可改變XY平面之面積，亦可改變材料，亦可改變Z方向之高度。
又，中間層之材料例如可為金屬材料等。又，亦可省略中間層。
＜2-1-2＞記憶胞之特性 繼而，使用圖18對第2實施形態之半導體記憶裝置之記憶胞之電流電壓(IV)特性進行說明。圖18係表示記憶胞之IV特性之曲線圖。橫軸係施加至記憶胞MC之電壓(字元線之電壓V(WL)與局部位元線之電壓V(LBL)之差)，縱軸係流經記憶胞MC之胞電流。又，縱軸係Log刻度。再者，關於LRS狀態或HRS狀態下之基本動作，與第1實施形態中所說明之情形相同。
如圖18所示，於第2實施形態中，與第1實施形態相比，關於達到電壓Vth_add2之前之特性，LRS狀態或HRS狀態之情形時均相同。並且，於第2實施形態中，與第1實施形態相比，達到電壓Vth_add2之前流動之胞電流較小。
並且，於第2實施形態中，設為電壓Vth_add2大於寫入或讀取動作時施加至半選擇記憶胞之半選擇電壓Vhalf_sel。
藉由如上所述般於記憶胞設置2個選擇器，可獲得如上述般之IV特性。例如，第1選擇器S11係用以獲得閾值電壓Vth_add2＞半選擇電壓Vhalf_sel之特性之選擇器。又，例如第2選擇器S12係用以獲得閾值電壓Vth_org1＜閾值電壓Vth_org2之特性之選擇器。
其結果為於第2實施形態之半導體記憶裝置之記憶胞之IV特性中，可獲得半選擇電壓Vhalf_sel＜閾值電壓Vth_add2＜閾值電壓Vth_org1＜讀取電壓Vread＜閾值電壓Vth_org2之電壓關係。
＜2-2＞效果 根據上述實施形態，以即便對半選擇記憶胞施加電壓Vhalf_sel亦不會流動大電流之方式設置選擇器。
以下，為了說明本實施形態之效果，對比較例進行說明。
此處，使用圖19及圖20對記憶胞與施加至各記憶胞之電壓之關係進行說明。圖19係表示記憶胞與施加至各記憶胞之電壓之關係之圖。於圖19中，為了容易理解，具體地示出施加至各字元線WL、各局部位元線LBL之電壓。於圖19中，設為對選擇字元線WL施加5 V、對非選擇字元線WL施加0 V、對選擇局部位元線LBL施加-5 V、對非選擇局部位元線LBL施加0 V作為一例。圖20係表示比較例之半導體記憶裝置之記憶胞之IV特性之曲線圖。
如圖19所示，對各記憶胞施加電壓Vcell(=V(WL)-V(LBL))。具體而言，對選擇記憶胞施加10 V，對第1半選擇記憶胞施加-5 V，對第2半選擇記憶胞施加5 V，對非選擇記憶胞施加0 V。
如圖19所示，若第1半選擇記憶胞之數量增多，則流經第1半選擇記憶胞之胞電流所導致之電壓下降增大。同樣地，若第2半選擇記憶胞之數量增多，則流經第2半選擇記憶胞之胞電流所導致之電壓下降增大。其結果為有無法對選擇記憶胞施加較佳之電壓之虞。
例如，比較例之半導體記憶裝置之記憶胞具有1個選擇器。於此種情形時，記憶胞之IV特性成為如圖20所示般之特性。
如圖20所示，於記憶胞為低電阻狀態之情形時，當對記憶胞施加電壓Vhalf_sel時，電流值成為Ihalf_selh(HRS時)或Ihalf_sell(LRS時)(Ihalf_selh＜Ihalf_sell)。
如圖20之「追加選擇器之IV」所示，於本實施形態中，藉由進而設置選擇器，即便於對低電阻狀態之記憶胞施加了電壓Vhalf_sel之情形時，亦會成為較電流Ihalf_selh更低之電流Ihalf_sel(Ihalf_sel＜Ihalf_selh)。
如上所述，當流經半選擇記憶胞之電流增大時，存在無法對選擇記憶胞施加所需電壓之情形。
然而，於本實施形態中，由於可抑制流經半選擇記憶胞之電流，故而可對選擇記憶胞施加所需電壓。
該情形於讀取動作、寫入動作中有效。
＜3＞第3實施形態 對第3實施形態進行說明。於第3實施形態中，對改變了記憶胞中之選擇器之積層方法之情形進行說明。再者，第3實施形態之裝置之基本構成及基本動作與上述第1及第2實施形態之裝置相同。因此，省略與上述第1及第2實施形態中所說明之事項及能夠根據上述第1實施形態容易地類推之事項相關之說明。
＜3-1＞構成 ＜3-1-1＞記憶胞例1 繼而，使用圖21，對第3實施形態之半導體記憶裝置之記憶胞例1進行說明。圖21係記憶胞例1之立體圖。
如圖21所示，記憶胞MC具備下部電極E21、設置於下部電極E21之XY平面上之中間層l21、設置於中間層l21之XY平面上之選擇器S21、設置於選擇器S21之XY平面上之中間層l22、設置於中間層l22之XY平面上之PCM、設置於PCM之XY平面上之中間層l23、設置於中間層l23之XY平面上之選擇器S22、設置於選擇器S22之XY平面上之中間層l24、設置於中間層l24之XY平面上之選擇器S23、設置於選擇器S23之XY平面上之中間層l25、及設置於中間層l25之XY平面上之上部電極E22。如圖21所示，PCM夾在選擇器S21與S22之間，於選擇器S22之上方設置有選擇器S23。
＜3-1-2＞記憶胞例2 繼而，使用圖22，對第3實施形態之半導體記憶裝置之記憶胞例2進行說明。圖22係記憶胞例2之立體圖。
如圖22所示，記憶胞MC具備下部電極E31、設置於下部電極E31之XY平面上之中間層l31、設置於中間層l31之XY平面上之PCM、設置於PCM之XY平面上之中間層l32、設置於中間層l32之XY平面上之選擇器S31、設置於選擇器S31之XY平面上之中間層l33、設置於中間層l33之XY平面上之選擇器S32、設置於選擇器S32之XY平面上之中間層l34、設置於中間層l34之XY平面上之選擇器S33、設置於選擇器S33之XY平面上之中間層l35、及設置於中間層l35之XY平面上之上部電極E32。如圖22所示，於PCM之上方設置有3個選擇器S31～S33。
再者，於本實施形態中，為了如下所述般限制流經記憶胞之電流，記憶胞具備3個選擇器。該3個選擇器之特性較佳為各不相同。若要改變3個選擇器之IV特性，可改變XY平面之面積，亦可改變材料，亦可改變Z方向之高度。
又，中間層之材料例如可為金屬材料等。又，亦可省略中間層。
＜3-1-3＞記憶胞之特性 繼而，對第3實施形態之半導體記憶裝置之記憶胞之電流電壓(IV)特性進行說明。再者，由於基本特性與第1及第2實施形態中所說明之特性相同，故而省略詳細之說明。
但是，於上述第1實施形態中，於記憶胞之IV特性中具有閾值電壓Vth_org1＜讀取電壓Vread＜閾值電壓Vth_add1＜閾值電壓Vth_org2之電壓關係。
又，於上述第2實施形態中，於記憶胞之IV特性中具有半選擇電壓Vhalf_sel＜閾值電壓Vth_add2＜閾值電壓Vth_org1＜讀取電壓Vread＜閾值電壓Vth_org2之電壓關係。
於第3實施形態之半導體記憶裝置之記憶胞中，藉由設置3個選擇器，可將上述第1及第2實施形態中之IV特性進行組合。例如，第1選擇器S21、S31係用以獲得閾值電壓Vth_add1＞電壓Vread之特性之選擇器。又，第2選擇器S22、S32係用以獲得閾值電壓Vth_add2＞半選擇電壓Vhalf_sel之特性之選擇器。又，例如第3號選擇器S23、S33係用以獲得閾值電壓Vth_org1＜閾值電壓Vth_org2之特性之選擇器。
其結果為，於第3實施形態之半導體記憶裝置之記憶胞之IV特性中，可獲得半選擇電壓Vhalf_sel＜閾值電壓Vth_add2＜閾值電壓Vth_org1＜讀取電壓Vread＜閾值電壓Vth_add1＜閾值電壓Vth_org2之電壓關係。
＜3-2＞效果 根據上述實施形態，於記憶胞設置特性各不相同之3個選擇器。因此，可獲得第1及第2實施形態之效果。
＜4＞變化例 再者，於上述各實施形態中，針對在寫入動作或讀取動作時對局部位元線施加負電壓並對字元線施加正電壓之例子進行了說明。然而，並不限定於此，亦可於寫入動作或讀取動作時對局部位元線施加正電壓並對字元線施加負電壓。
又，於上述各實施形態中，對感測放大器連接於全局位元線之例子進行了說明。然而，並不限定於此，亦可將感測放大器連接於主字元線。
又，上述各實施形態中之記憶胞之構造為一例，選擇器及PCM之積層順序或形狀並不限定於上述情形。
以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變化並實施。進而，上述實施形態中包含各種階段之發明，藉由將所揭示之構成要件適當進行組合而提取各種發明。例如，只要為即便自所公開之構成要件中刪除若干構成要件亦可獲得指定效果之發明，則亦可作為發明被提取出來。
1‧‧‧半導體記憶裝置
10‧‧‧記憶胞陣列
11‧‧‧記憶體分析工具
12‧‧‧行開關電路
13‧‧‧列開關電路
20‧‧‧感測放大器
30‧‧‧行解碼器
40‧‧‧列解碼器
50‧‧‧定序器
100‧‧‧子胞陣列
120‧‧‧行控制電路
121‧‧‧電晶體
122‧‧‧電晶體
123‧‧‧電容器
130‧‧‧列控制電路
131‧‧‧電晶體
132‧‧‧電晶體
200‧‧‧感測放大器電路
210‧‧‧電壓傳輸電路
211‧‧‧電晶體
212‧‧‧電晶體
213‧‧‧電容器
A1‧‧‧箭頭
A2‧‧‧箭頭
A3‧‧‧箭頭
A4‧‧‧箭頭
B1‧‧‧箭頭
B2‧‧‧箭頭
B3‧‧‧箭頭
B4‧‧‧箭頭
E1‧‧‧下部電極
E2‧‧‧上部電極
E11‧‧‧下部電極
E12‧‧‧上部電極
E21‧‧‧下部電極
E22‧‧‧上部電極
E31‧‧‧下部電極
E32‧‧‧上部電極
GBL‧‧‧全局位元線
ISS‧‧‧電流
Icell‧‧‧胞電流
Ih1‧‧‧電流
Ih1l‧‧‧電流
Ih2‧‧‧電流
Ih2l‧‧‧電流
Ihalf_sel‧‧‧電流
Ihalf_selh‧‧‧電流
Ihalf_sell‧‧‧電流
Iread1l‧‧‧電流
Ith‧‧‧閾值電流
Ith_org1‧‧‧電流
Ith_org1h‧‧‧電流
Ith_org2‧‧‧電流
Ith_org2h‧‧‧電流
l1‧‧‧中間層
l2‧‧‧中間層
l3‧‧‧中間層
l4‧‧‧中間層
l11‧‧‧中間層
l12‧‧‧中間層
l13‧‧‧中間層
l14‧‧‧中間層
l21‧‧‧中間層
l22‧‧‧中間層
l23‧‧‧中間層
l24‧‧‧中間層
l25‧‧‧中間層
l31‧‧‧中間層
l32‧‧‧中間層
l33‧‧‧中間層
l34‧‧‧中間層
l35‧‧‧中間層
LBL‧‧‧局部位元線
MWL‧‧‧主字元線
PCM‧‧‧電阻變化部
S1‧‧‧選擇器
S2‧‧‧選擇器
S11‧‧‧選擇器
S12‧‧‧選擇器
S21‧‧‧選擇器
S22‧‧‧選擇器
S31‧‧‧選擇器
S32‧‧‧選擇器
S33‧‧‧選擇器
SW1‧‧‧信號
SW2‧‧‧信號
SW3‧‧‧信號
SW4‧‧‧信號
SW5‧‧‧信號
SW6‧‧‧信號
T1‧‧‧時刻
T2‧‧‧時刻
T3‧‧‧時刻
T4‧‧‧時刻
T11‧‧‧時刻
T12‧‧‧時刻
T13‧‧‧時刻
T14‧‧‧時刻
T15‧‧‧時刻
V(LBL)‧‧‧電壓
V(WL)‧‧‧電壓
V1H‧‧‧電壓
V1L‧‧‧電壓
V2H‧‧‧電壓
V2L‧‧‧電壓
VNEG‧‧‧電壓
VRW‧‧‧電壓
VSS‧‧‧基準電壓
VWB‧‧‧第1寫入電壓
VWW‧‧‧第2寫入電壓
Vh1‧‧‧電壓
Vh2‧‧‧電壓
Vhalf_sel‧‧‧半選擇電壓
Vread‧‧‧電壓
Vth‧‧‧閾值電壓
Vth_add1‧‧‧閾值電壓
Vth_add2‧‧‧閾值電壓
Vth_org1‧‧‧電壓
Vth_org2‧‧‧電壓
Vwrite‧‧‧電壓
WL‧‧‧字元線
圖1係表示第1實施形態之半導體記憶裝置之整體構成之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置之記憶胞陣列之方塊圖。 圖3係表示第1實施形態之半導體記憶裝置之行開關電路及電壓傳輸電路之電路圖。 圖4係表示第1實施形態之半導體記憶裝置之列開關電路之電路圖。 圖5係表示第1實施形態之半導體記憶裝置之MAT(Memory Analyser Tool，記憶體分析工具)之電路圖。 圖6係表示記憶胞之構造之立體圖。 圖7係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖8係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖9係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖10係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖11係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖12係表示選擇記憶胞MC、非選擇記憶胞MC、及半選擇記憶胞MC之電路圖。 圖13係表示寫入動作之時序圖。 圖14係表示讀取動作之時序圖。 圖15係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖16係表示讀取動作之時序圖。 圖17係表示記憶胞之構造之立體圖。 圖18係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖19使表示記憶胞與施加至各記憶胞之電壓之關係之圖。 圖20係表示記憶胞之電流電壓(IV)特性之曲線圖。 圖21係表示記憶胞之構造之立體圖。 圖22係表示記憶胞之構造之立體圖。

Claims (6)

  1. 一種半導體記憶裝置，其具備： 記憶胞，及 控制部，其進行向上述記憶胞之資料寫入或自上述記憶胞之資料讀取；且 上述記憶胞包含： 電阻變化部，其電阻因熱而變化，藉由上述電阻記憶資料；及 第1及第2選擇器，其等與上述電阻變化部串聯連接，且特性互不不同。
  2. 如請求項1之半導體記憶裝置，其依序串聯連接有上述第1選擇器、上述第2選擇器、上述記憶胞。
  3. 如請求項1之半導體記憶裝置，其依序串聯連接有上述第1選擇器、上述記憶胞、上述第2選擇器。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1及第2選擇器具有互不相同之電壓特性。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中上述第1及第2選擇器具有互不相同之電流特性。
  6. 如請求項1至3中任一項之半導體記憶裝置，其具有第3選擇器，上述第3選擇器之特性與上述第1選擇器及上述第2選擇器不同，且與上述記憶胞串聯連接。
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