CN1779848B - 存储器件和半导体器件 - Google Patents

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Abstract

本发明提出了一种存储器件，它包括：沿着行方向排列的源线；沿着列方向排列的位线；在源线和位线的相交处布置的存储元件；与位线的一端连接并且向所述位线施加预定电压的写电路；以及连接到离位线的另一端最近的存储元件的电压调整电路；其中，所述电压调整电路将被施加到离所述位线的所述另一端最近的存储元件的电压与设置电压相比较，由此调整所述写电路向位线施加的电压。

Description

存储器件和半导体器件
技术领域
本发明涉及一种存储器件和半导体器件。更具体而言，本发明涉及一种存储器件和具有该存储器件的半导体器件，该存储器件由存储单元构成，每个存储单元使用按照电阻状态来存储和保持信息的存储元件。
背景技术
在诸如计算机的信息设备中，具有高操作速度的高密度DRAM(动态随机存取存储器)被广泛地用作随机存取存储器。
但是，因为DRAM是在关闭电源时丢失信息的易失性存储器，因此，期望在关闭电源后保存信息的非易失性存储器。
作为被认为有前途的非易失性存储器，提出了FeRAM(铁电随机存取存储器)、MRAM(磁阻随机存取存储器)、相变存储器和诸如PMC(可编程金属化单元)和RRAM之类的电阻改变型存储器。
所述的存储器可以在没有电源的情况下长时间地保存所写的信息。而且认为，在所述的存储器的情况下，它们的非易失性可以使得刷新操作不必要，并且降低功耗。
而且，诸如PMC和RRAM的电阻改变型非易失性存储器具有比较简单的结构，其中具有通过施加电压或电流而改变电阻值的属性的材料被用于存储和保持信息的存储层，并且提供两个电极，从而将所述存储层夹在其间，并且向这两个电极施加电压或电流。因此，容易实现存储元件的小型化。
PMC具有这样的结构：其中，包含预定的金属的离子导体被夹在两个电极之间，并且PMC利用这样的特性：当使得在离子导体中包含的金属被包含在所述两个电极的任何一个中，并且在所述两个电极之间施加电压时，诸如电阻或电容的离子导体的电特性被改变。
更具体而言，所述离子导体由硫族化物和金属(例如，非结晶的GeS或非结晶的GeSe)的固溶体构成，并且两个电极的任何一个包含Ag、Cu或Zn(例如。参见专利文件1)。
作为RRAM的结构，例如介绍有一种构成，其中，多晶的PrCaMnO3薄膜被夹在两个电极之间，并且通过施加电压脉冲或电流脉冲，作为记录膜的PrCaMnO3的阻值大大地改变(例如，参见非专利文件1)。另外，在信息记录(写)时和擦除时，极性不同的电压脉冲被施加。
而且，作为RRAM的另一种结构，例如，介绍一种结构，其中，掺杂少量Cr的SrZrO3(单晶或多晶)被夹在两个电极之间，并且通过使得电流从这些电极流动，记录膜的电阻被改变(例如，参见非专利文件2)。
在这个非专利文件2中，示出了存储层的I-V特性，并且在记录和擦除中的门限电压是±5V。在这种结构中，电压脉冲的施加也使得能够进行记录和擦除。必要的脉冲电压是±1.1V，并且电压脉冲宽度是2ms。而且，使能了高速记录和擦除，并且报告在100ns的电压脉冲宽度的操作。在这种情况下，必要的脉冲电压是±5V。
但是，现在，对于FeRAM进行非破坏性的读取是困难的，并且因为它执行破坏性的读取，所以读取速度慢。而且，按照读取或记录的极化反转在次数上受限，由此限制了写次数。
而且，因为MRAM需要用于记录的磁场，并且流过布线的电流流动产生所述磁场，因此在记录中需要大量的电流。
而且，相变存储器是这样的存储器，其中，具有相同极性和不同幅度的电压脉冲被施加来执行记录。因为这种相变存储器件通过使用温度来执行转换，因此存在这样的问题：即，对于环境温度的变化是敏感的。
而且，对于在专利文件1中所述的PMC，非结晶GeS或非结晶GeSe的结晶温度是大约摄氏200度，并且离子导体的结晶使得所述特性变差。因此，不利地是，PMC不能在制造存储元件的步骤中承受高温，例如，在形成CVD绝缘膜或保护膜等的步骤。
而且，因为在非专利文件1和非专利文件2中所述的RRAM的结构中提出的存储层的材料都是结晶体，因此，RRAM具有这样的问题：在大约摄氏600度的热处理是必要的，极其难于制造所提出的材料的单晶体，因为使用多晶体导致了晶界(grain boundary)的影响等，所以，小型化困难。
而且，在上述的RRAM中，提出了施加脉冲电压来用于记录和擦除信息。但是，在所提出的结构中，存储层的电阻值在记录后根据所施加的脉冲电压的脉冲宽度而改变。这样的在记录后电阻值对于记录的脉冲宽度的依赖性间接地意味着所述电阻值即使在重复地施加同一脉冲时也改变。
例如，在所述的非专利文件1中，有报告在施加具有相同极性的脉冲的情况下，在记录后的电阻值根据脉冲宽度而大大地改变。所述电阻值具有这样的特征：在不大于50ns的短脉冲宽度的情况下，记录的电阻改变速率较小，而在不小于50ns的长脉冲宽度的情况下，当脉冲宽度变长时，电阻值相反地接近在记录之前的电阻值而不是在特定的值饱和。而且，非专利文件1介绍了存储器结构的特性，其中，存储层和用于存取控制的MOS晶体管串联，并且以阵列排列。在此，有报告称，当脉冲宽度在10ns-100ns的范围内改变时，在记录后的存储层的电阻值按照脉冲宽度而改变。在更长的脉冲宽度的情况下，预测所述电阻由于存储层的特性而再次降低。
即，在RRAM中，因为在记录后的电阻值依赖于脉冲电压的幅度和脉冲宽度，因此脉冲电压的幅度和脉冲宽度的波动引起在记录后的电阻值的波动。
于是，具有小于大约100ns的脉冲宽度的脉冲电压具有小的记录的电阻改变速率，并且容易受到在记录后的电阻值的波动的影响。因此，难于执行稳定的记录。
因此，当在这样的短脉冲电压记录时，需要执行在记录后检查信息内容的处理(验证)，以便保证记录。
例如，在记录之前，读取和检查在存储元件上记录的信息内容(存储层的电阻值)的处理，并且对应于在所检查的内容(电阻值)和要记录的内容(电阻值)之间的关系而执行记录。或者，例如，在记录后，执行下述处理以将电阻值校正到期望的电阻值：读取和检查在存储元件上记录的信息的内容，并且当所检查的电阻与期望的电阻值不同时，执行重新记录。
所述的处理使得记录所需要的时间更长，因此使得难于高速盖写数据等。
为了解决所述的问题，提出了一种存储器件，它包括存储单元，所述存储单元具有存储元件，所述存储元件具有这样的特性：在两端之间施加小于门限电压的电压改变电阻值，所述存储单元还具有与存储元件串联的电路元件，它是负荷，并且所述存储器件具有这样的特性：当在存储元件和电路元件的相应端之间施加的电压不小于大于所述门限电压的特定电压时，在存储元件的电阻值已经从高阻值状态向低阻值状态改变后的所述存储单元的存储元件和电路元件的组合电阻值变为一个几乎稳定的值，而不论所述电压的幅度如何(参见专利文件2)。这个存储器件实现了稳定的记录，并且缩短了记录信息所需要的时间。
[专利文件1]日本专利申请翻译第2002-536840号
[非专利文件1]由W.W.Zhuang等人在Technical Digest“InternationalElectron Devices Meeting”，2002，pp.193中发表的“Novel ColossalMagnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)”。
[非专利文件2]由A.Beck等人在Applied Physics Letters，2000，Vol.77，pp.139-141中发表的“Reproducible switching effect in thin oxide films formemory applications”。
[专利文件2]日本专利申请第2004-22121号的说明书
发明内容
但是，在通过识别存储元件的高阻值状态和低阻值状态来执行数据识别的电阻改变型存储器件中，当电流流向在改变存储元件的电阻值中的存储元件时，由于在用于向存储元件施加电压的电路(以下称为电压施加电路)和存储元件之间的长布线电阻而导致电压的降低。具体地，因为在存储元件在低电阻状态的情况下流动的电流大于它在高电阻状态的情况下的流动的电流，因此引起电压的显著降低，导致向远离电压施加电路远的存储元件施加相当低的电压。另一方面，如果根据电压的降低的余量而由电压施加电路施加过量的电压，则会向与电压施加电路位置接近的存储元件施加高电压。
因此，向与电压施加电路位置接近的存储元件施加较高的电压，向与电压施加电路位置远离的存储元件施加较低的电压，因此不能实现在存储元件中的所施加的电压的均匀性。而且，设置使得施加高于所需的电压也导致功耗的提高。
考虑到所述问题而实现本发明，并且需要提供一种存储器件和具有所述存储器件的半导体器件，所述存储器件可以均匀地向存储元件施加电压。
为了满足所述需要，按照本发明的实施例的存储器件包括：沿着行方向排列的源线；沿着列方向排列的位线；在源线和位线的相交处布置的存储元件；与位线的一端连接并且向所述位线施加预定电压的写电路；和连接到与位线的另一端最近的存储元件的电压调整电路，其中，所述电压调整电路将被施加到与所述位线的所述另一端最近的存储元件的电压与设置电压相比较，由此调整写电路向位线施加的电压。
而且，为了满足所述的需要，按照本发明的另一个实施例的存储器件包括：沿着行方向排列的源线；沿着列方向排列的位线；在源线和位线的相交处布置的存储元件，并且所述存储元件具有如下特征：施加不小于第一门限信号的电信号使得存储元件可以从高阻值状态向低阻值状态转换，并且施加不小于第二门限信号的电信号使得存储元件可以从低阻值状态向高阻值状态转移，其中第二门限信号具有与第一门限信号不同的极性；写电路，其连接到位线的一端，并且向所述位线施加预定电压；以及电压调整电路，其连接到与所述位线的另一端最近的存储元件，其中，所述电压调整电路将施加到与所述位线的所述另一端最近的存储元件的电压和设置电压相比较，由此调整写电路向位线施加的电压。
而且，为了满足所述需要，按照本发明的一个实施例的半导体器件包括存储器件，所述存储器件包括：沿着行方向排列的源线；沿着列方向排列的位线；在源线和位线的相交处布置的存储元件，并且所述存储元件具有如下特征：施加不小于第一门限信号的电信号使得存储元件可以从高阻值状态向低阻值状态转换，并且施加不小于第二门限信号的电信号使得存储元件可以从低阻值状态向高阻值状态转移，其中第二门限信号具有与第一门限信号不同的极性；与位线的一端连接并且向所述位线施加预定电压的写电路；连接到与位线的另一端最近的存储元件的电压调整电路，其中，所述电压调整电路将被施加到与所述位线的所述另一端最近的存储元件的电压和设置电压相比较，由此调整所述写电路向位线施加的电压。
在此，通过将被施加到与所述位线的所述另一端最近的存储元件的电压与设置电压相比较，由此调整电压施加电路向位线施加的电压的电压调整电路，可以向连接到所述电压施加电路的所有存储单元施加均匀的电压。因为在原理上，在存储元件之外不引起电压降低，因此将被施加到与所述位线的所述另一端最近的存储元件的电压与所述设置电压相比较。
因此，在应用本发明的所述的存储器件和半导体器件中，可以均匀地向存储元件施加电压。
以下参照在附图中说明的本发明的特定实施例详细说明本发明的其他特征和由此产生的优点。
附图说明
图1是示出了应用本发明的存储器件的一个示例中使用的电流电压的变化图；
图2A和2B是用于说明在应用本发明的存储器件的一个示例中使用的存储单元的电路图；
图3是用于说明应用本发明的存储器件的一个示例的电路图(1)；
图4是用于说明应用本发明的存储器件的一个示例的电路图(2)；
图5是用于说明应用本发明的存储器件的一个示例的电路图(3)；
图6是用于说明应用本发明的存储器件的一个示例的电路图(4)；
图7是用于说明本实施例的修改的示意图(1)；
图8是用于说明本实施例的修改的示意图(2)；
图9是用于说明本实施例的修改的示意图(3)；
图10是用于说明电压调整电路的布置的示意图(1)；以及
图11是用于说明电压调整电路的布置的示意图(2)。
具体实施方式
以下，参照附图来说明本发明的优选实施例，以有助于理解本发明。在本实施例中，在存储单元中使用电阻改变型存储元件(以下称为存储元件)以构成存储器件。
图1是示出了应用本发明的存储器件的一个示例中使用的电流电压(I-V)的变化图。
作为具有在图1中所示的I-V特性的存储元件，例证了一种存储元件，它被构造成在第一电极和第二电极(例如低电极和高电极)之间夹着存储层，并且存储层由诸如稀土氧化物膜之类的非结晶薄膜构成。
在这个存储元件中，在初始条件下的电阻值大(例如，1MΩ或更多)，这是电流难于流动的状态。但是，当施加图1所示的+1.1X[V]或更大(例如，+0.5V)的电压时，电流被迅速地提高，并且电阻值降低(例如，几kΩ)。存储元件过渡到具有欧姆特性的状态，其中，电流与电压成比例地流动，即，电阻值示出恒定的值，那么，即使电压返回0V，也保持所述电阻值(低阻值)。
以下，这个操作被称为写，这个状态被称为连续。此时施加的电压被称为写电压门限。
接着，向存储元件施加具有与写相反极性的电压，并且提高所施加的电压。然后，如图1所示，流过存储元件的电流在-1.1X[V](例如，-0.5V)迅速降低，即，电阻值迅速提高，并且改变到如初始条件那样的高阻值(例如，1MΩ或更多)。其后，即使所述电压返回0V，也保持所述电阻值(高阻值)。
以下，这个操作被称为擦除，这种状态被称为绝缘。而且，所施加的电压被称为擦除电压门限。
以这种方式，向存储元件施加正和负电压使得存储元件的电阻值可以从几kΩ向大约1MΩ可逆地变化。而且，当所述电压未被施加到存储元件时，即当电压是0V时，可以采用连续和绝缘两种状态，并且使得这些状态分别对应于数据1和数据0，以及将它们每个存储为1比特的数据。
在图1中，所施加的电压的范围是从-2X到+2X。即使所施加电压被提高到超过这个范围，在用于应用本发明的存储器件的一个示例的存储元件中也难于改变电阻值。
图2A和2B是用于说明在应用本发明的存储器件的一个示例中使用的存储单元的电路图。通过将MOS晶体管T与存储元件A串联而构造在此示出的存储单元C。由此，MOS晶体管作为对于所述存储元件的负载。
而且，所述结构使得端电压V1被施加到在连接到MOS晶体管的一端的相反侧的所述存储元件的一端，并且端电压V2被施加到在连接到存储元件的一端的相反侧的MOS晶体管的一端(例如，在源极侧的一端)，并且栅极电压Vgs被施加到MOS晶体管的栅极。
通过在构成存储单元的存储元件和MOS晶体管的相应端上施加端电压V1和V2，在所述两个端之间产生电位差V(＝[V2-V1])。
期望MOS晶体管的导通电阻值低于存储元件的高阻值，并且更期望它足够低，例如，为存储元件的高阻值的几分之一或更小。
这是因为，如果MOS晶体管的导通电阻值高，则在所述端之间施加的电位差的大部分被施加到MOS晶体管，因此损失了功率，并且不能将所施加的电压有效地用于存储元件的电阻的改变。
在此，基于存储元件的极性和MOS晶体管的存储单元的两种类型的结构被认为如图2A和图2B中所示。
在图2A和2B中的存储单元的每个箭头表示其极性，并且示出了当在箭头方向上施加电压时，存储元件从绝缘状态向连续状态过渡，即，执行写操作。
图3-6是用于说明应用本发明的存储器件的一个示例的电路图。在此示出的存储器阵列的每个是通过将在图2A和2B中所示的存储单元以矩阵排列而形成的。根据存储元件和MOS晶体管的极性与存储元件和MOS晶体管的排列之间的关系，可以考虑如图3、4、5和6中所示的四种类型的存储器阵列结构。
在此，因为用于操作存储器阵列的方法在图3-6中是相同的，因此以图3的电路为例来说明所述方法。
图3中所示的存储器件被构造为存储单元的(m+1)行和(n+1)列被布置在矩阵中，并且通过将存储元件的一个终端连接到MOS晶体管的一端(在此是漏极)而构造每个存储单元。
而且，MOS晶体管T(T00到Tmn)的栅极连接到字线W(W0到Wm)，MOS晶体管的另一端(源极)连接到源线S(S0到Sm)，并且存储元件的另一端连接到位线B(B0到Bn)。而且，位线B连接到恒压写电路L(L0-Ln)，字线W连接到作为其电压控制电路的行解码器RD(RD0到RDm)，并且源线S连接到作为其电压控制电路的源解码器SD(SD0到SDm)。
所述的恒定写电路具有写电路i(i0到in)和电压调整电路j(j0到jn)，并且所述写电路由写驱动器1和擦除驱动器2构成。电压调整电路由运算放大器3构成，要施加到存储单元的设置电压E被输入到运算放大器的负相位输入侧，并且正相位输入侧连接到位线，因此，布线的连接使得可以发送与写电路最远的第一线的存储单元的电位。可以使用这样的结构，其中在正相位输入和负相位输入之间的连接关系是相反的，只要它发挥保持写电压不变的功能。
在此，在本实施例中，以其中对于一条位线形成一个写电路和一个电压调整电路的存储器件为例来进行说明。但是，所述写电路仅仅需要能够向位线施加电压，并且所述电压调整电路仅仅需要能够通过比较参考电压和设置电压来调整由写电路施加到位线的电压，因此，不总是需要对于一条位线形成一个写电路和一个电压调整电路，并且也可以使用下列的三个结构。
(1)可以对于一条位线形成一个写电路，并且可以对于整个存储器阵列4形成一个电压调整电路(参见图7)。
(2)多条位线(例如，六条位线)可以经由列开关SW而连接到一个写电路和一个电压调整电路。即，可以对于多条位线(例如，六条位线)形成一个写电路，并且可以对于多条位线(例如，六条位线)形成一个电压调整电路(参见图8)。
(3)多条位线(例如，六条位线)可以经由一个列开关而连接到一个电压施加电路，并且所有的位线可以经由列开关而连接到一个电压调整电路。即，可以对于多条位线(例如，六条位线)形成一个写电路，并且可以对于整个存储器阵列形成一个电压调整电路(参见图9)。在图7、8和9中，省略了写驱动器、擦除驱动器和运算放大器。
而且，虽然在本实施例中，电压调整电路被布置为靠近写电路，但是电压调整电路不必被布置为靠近写电路，可以使用下述结构。
(1)可以将电压调整电路布置在存储器阵列侧上(参见图10)。
(2)电压调整电路可以经由存储器阵列而被布置在写电路的相反侧上(参见图11)。在图10和图11中，为了方便说明，仅仅图解了连接到任意位线Bx的写电路ix和用于调整写电路所施加的电压的电压调整电路jx。而且，在图10和11中，省略了写驱动器、擦除驱动器和运算放大器。
如在本实施例中所示，通过将电压调整电路布置得靠近写电路，可以抑制由布线电容引起的电压调整电路的输出信号的延迟，并且通过将电压调整电路布置在图10所示的存储器阵列侧上，电压调整电路的输出布线的长度和位线电位的反馈的布线的长度可以是相同的，并且通过将电压调整电路经由图11所示的存储器阵列而布置在写电路的相反侧上，可以使得位线电位的反馈的布线最短。
现在，说明如上所述构造的存储元件的(A)写和(B)擦除。在开始写和擦除之前的状态中，位线和源线具有相同的电位，并且在存储单元之间的电位差是0V。
(A)写
当执行写时，通过导通MOS晶体管T的栅极的行解码器RD，向其上记录了信息的存储单元对应的字线W施加栅极电压Vgs，并且操作写电路的写驱动器以向对应于起上记录信息的存储单元的位线施加写电压。这使得不大于写电压门限的电压可以被施加到存储元件，由此执行存储元件的写。
此时，通过使用向到写电路位置最远的第一线上的存储单元施加的电压来作为参考电压，通过运算放大器向写驱动器施加了反馈。这容许正确的设置电压被施加到与写电路连接的所有存储单元。
通过脉冲控制来控制写时间，并且在写时间结束后，写电路被停止，并且MOS晶体管的栅极被截止以结束写操作。而且，对于写电压，设置考虑到成品率(yield)和功耗的用于每个存储单元的最佳电压，并且可以通过在存储元件外部的外部终端来施加写电压，或者可以使用在存储器件内部提供的调整电路来设置写电压。
例如，如果在高电阻状态中的存储元件的电阻值是1kΩ，在位线方向上的存储单元的大小是1微米，位线宽度是0.26微米，薄膜电阻是0.1Ω/平方，写电压门限是-0.5V，在写电压门限流动的电流是5微安，并且在位线方向上的存储单元的数量是2048，则在从第一线到第2048线写存储单元期间由布线电阻导致的电压降是0.002V。但是，在应用本发明的存储器件中，可以忽略这个差别。在其中存储元件在具有短位线长度和小写电压门限的高电阻状态中的条件下，电压降小，因此本发明的效果不大。
(B)删除
当执行擦除时，通过导通MOS晶体管T的栅极的行解码器，栅极电压Vgs被施加到对应于从其擦除信息的存储单元的字线W上，并且操作写电路的擦除驱动器以向对应于从其擦除信息的存储单元的位线施加擦除电压。这使得不小于擦除电压门限的电压可以被施加到存储元件，并且由此执行存储元件的擦除。
此时，通过使用向离写电路位置最远的第一线上的存储单元施加的电压来作为参考电压，通过运算放大器向擦除驱动器施加了反馈。这使得正确的设置电压可以被施加到与写电路连接的所有存储单元。
类似于写时间，通过脉冲控制来控制擦除时间，并且在擦除时间结束后，写电路被停止，并且MOS晶体管的栅极被截止以结束擦除操作。而且，对于擦除电压，设置考虑到成品率和功耗的用于每个存储单元的最佳电压，并且可以通过在存储单元外部的外部终端来施加擦除电压，或者可以使用在存储器件内部提供的调整电路来设置擦除电压。
例如，如果在低电阻状态中的存储元件的电阻值是100kΩ，在位线方向上的存储单元的大小是1微米，位线宽度是0.26微米，薄膜电阻是0.1Ω/平方，擦除电压门限是0.5V，在擦除电压门限流动的电流是500微安，并且在位线方向上的存储单元的数量是2048，则在从第一线到第2048线擦除存储单元期间由布线电阻导致的电压降是0.2V。但是，在应用本发明的存储器件中，可以忽略这个差别。在其中存储元件在具有长位线长度和大擦除电压门限的低电阻状态中的条件下，电压降大，因此本发明的效果大。
在应用本发明的存储器件中，通过将要由写电路施加到相应的存储单元的设置电压和被施加到在离写电路距离最远的第一线上的存储单元的电压相比较，调整由写电路施加到位线的电压。即，通过使用被施加到第一线上的存储单元的电压来作为电压调整电路的参考电压，向写电路施加反馈。因此，可以抑制由电压降引起的所施加的电压的不均匀型，并且与不论存储器阵列大小的任何存储单元相关的特定写电位和特定擦除电位实现了写和擦除操作。
本领域的技术人员应当明白，对于在所附的权利要求或其等同内容的范围内，可以根据设计要求和其他因素来进行各种修改、组合、子组合和替换。

Claims (12)

1.一种存储器件，包括：
沿着行方向排列的源线；
沿着列方向排列的位线；
在源线和位线的相交处布置的存储元件；
与位线的一端连接并且向所述位线施加预定电压的写电路；
连接到与位线的另一端最近的存储元件的电压调整电路；
其中，所述电压调整电路将被施加到离所述位线的所述另一端最近的存储元件的电压和设置电压相比较，由此调整所述写电路向位线施加的电压。
2.按照权利要求1的存储器件，其中，所述电压调整电路公共地连接到多个位线的所述另一端。
3.按照权利要求1的存储器件，其中，所述电压调整电路被配置来通过与所述多个位线的所述另一端连接的第一开关电路而连接到任意的位线。
4.按照权利要求1的存储器件，其中，所述电压调整电路被配置来通过与所述多个位线的所述另一端连接的第一开关电路而连接到任意的位线，并且所述写电路被提供有第二开关电路，其从多条位线中选择任意的位线。
5.一种存储器件，包括：
沿着行方向排列的源线；
沿着列方向排列的位线；
在源线和位线的相交处布置的存储元件，并且所述存储元件具有如下特征：施加不小于第一门限信号的电信号使得存储元件从高阻值状态向低阻值状态转换，并且施加不小于第二门限信号的电信号使得存储元件从低阻值状态向高阻值状态转移，其中第二门限信号具有与第一门限信号不同的极性；
写电路，其连接到位线的一端，并且向所述位线施加预定电压；以及
电压调整电路，其连接到与所述位线的另一端最近的存储元件；
其中，所述电压调整电路将施加到离所述位线的所述另一端最近的存储元件的电压和设置电压相比较，由此调整写电路向位线施加的电压。
6.按照权利要求5的存储器件，其中，所述电压调整电路公共地连接到多个位线的所述另一端。
7.按照权利要求5的存储器件，其中，所述电压调整电路被配置来通过与所述多个位线的所述另一端连接的第一开关电路而连接到任意的位线。
8.按照权利要求5的存储器件，其中，所述电压调整电路被配置来通过与所述多个位线的所述另一端连接的第一开关电路而连接到任意的位线，并且所述写电路被提供有第二开关电路，其从多条位线中选择任意的位线。
9.一种半导体器件，具有存储器件，所述存储器件包括：
沿着行方向排列的源线；
沿着列方向排列的位线；
在源线和位线的相交处布置的存储元件，并且所述存储元件具有如下特征：施加不小于第一门限信号的电信号使得存储元件从高阻值状态向低阻值状态转换，并且施加不小于第二门限信号的电信号使得存储元件从低阻值状态向高阻值状态转移，其中第二门限信号具有与第一门限信号不同的极性；
与位线的一端连接并且向所述位线施加预定电压的写电路；
连接到离位线的另一端最近的存储元件的电压调整电路；
其中，所述电压调整电路将被施加到离所述位线的所述另一端最近的存储元件的电压和设置电压相比较，由此调整所述写电路向位线施加的电压。
10.按照权利要求9的半导体器件，其中，所述电压调整电路公共地连接到多个位线的所述另一端。
11.按照权利要求9的半导体器件，其中，所述电压调整电路被配置来通过与所述多个位线的所述另一端连接的第一开关电路而连接到任意的位线。
12.按照权利要求9的半导体器件，其中，所述电压调整电路被配置来通过与所述多个位线的所述另一端连接的第一开关电路而连接到任意的位线，并且所述写电路被提供有第二开关电路，其从多条位线中选择任意的位线。
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