CN1983443B - 存储装置和半导体装置 - Google Patents

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Abstract

存储装置包括存储器单元，存储器单元具有存储元件和与所述存储元件串联连接的电路元件，所述存储元件具有这样的特性，通过被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同，其中，令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，并且I为在擦除时可以通过所述存储元件的电流，R≥V/I。

Description

存储装置和半导体装置
技术领域
本发明涉及存储装置和半导体装置，特别涉及以使用存储元件的存储器单元所形成的存储装置和半导体装置，该存储元件通过电阻的状态存储并保持信息。
背景技术
在诸如计算机等的信息装置中，高速操作并具有高密度的DRAM(动态随机存取存储器)被广泛用作随机存取存储器。
然而，由于DRAM是在关掉电源时其信息消失的易失性存储器，因此，需要其信息不消失的非易失性存储器。
已把FeRAM(铁电存储器)、MRAM(磁存储器)、相变存储器、诸如PMC(可编程金属化单元)、PRAM等的电阻改变型存储器提议为被认为在未来有前景的非易失性存储器。
即使在不供给电源时，这些存储器仍然可以把写入在其中的信息保持很长时间。另外，作为非易失性存储器的这些存储器，消除了对更新操作的需求，从而可以相应地减少功耗。
更进一步，诸如PMC、PRAM等的电阻改变型非易失性存储器把具有通过所供给电压或电流而改变电阻值的特性的材料用作为用于存储并保持信息的存储层，并具有相对简单的构造，其中给两个电极提供有插入在这两个电极之间的存储层，并且把电压或电流施加到这两个电极。因此，易于使存储元件小型化。
PMC具有其中把包含某些金属的离子导体插入在两个电极之间的结构。更进一步，包含在离子导体中的金属被包含在这两个电极之一中，从而使用这样的特性，其中当电压被施加在两个电极之间时，诸如离子导体的电阻、电容等的电性能改变。
特别地，离子导体由硫族元素和金属的固溶体(例如非晶GeS或非晶GeSe)组成，并且两个电极的其中一个包含Ag、Cu、或Zn(例如见JP-A-2002-536840，在下文中被称为专利文献1)。
作为RRAM结构，已提出这样的结构，其中例如把多晶PrCaMnO3薄膜插入在两个电极之间，并且通过把电压脉冲或电流脉冲施加到这两个电极上来大大地改变PrCaMnO3记录膜的电阻值(见Technical Digest“InternationalElectron Devices Meeting”，2002年，193页中由W.W.Zhuang等人撰写的“Novel Colossal Magnetoresistive Thin Film Nonvolatile ResistanceRandom Access Memory(RRAM)”，在下文中被称为非专利文献1)。在记录(写)信息的时候和在擦除信息的时候施加具有不同极性的电压脉冲。
作为另一种RRAM结构，已提出这样的结构，其中例如把掺杂有极其少量的Cr的SrZrO3(单晶或多晶)插入在两个电极之间，并且通过从这些电极中流过电流来改变记录膜的电阻(例如见Applied Physics Letters，2000年，卷77，139-141页中由A.Beck等人撰写的“Reproducible switching effectin thin oxide films for memory applications”，在下文中被称为非专利文献2)。
非专利文献2示出了存储层的I-V特性，并示出了在记录和擦除时的阈值电压为±0.5V。即使用这种结构，也可以通过施加电压脉冲来记录和擦除信息。必需的脉冲电压是±1.1V，并且电压脉冲宽度是2ms。更进一步，可以执行高速记录和擦除，并且报导了具有100ns的电压脉冲宽度的操作。在这种情况下，必需的脉冲电压是±5V。
然而，在FeRAM的情况中，通常难以执行非破坏性的读出，并且因为执行了破坏性的读出，读取速度很慢。而且，通过读取或记录的极性反转次数受限，因而有对FeRAM可以被重写的次数的限制。
在MRAM的情况中，记录需要磁场，并且磁场由流过配线的电流产生。因此，在执行记录时可能需要大量的电流。
相变存储器通过施加具有相同极性和不同幅度的电压脉冲来执行记录。然而，相变存储器导致依据温度的切换，并且因此对环境温度的改变敏感。
在专利文献1描述的PMC的情况中，非晶GeS或非晶GeSe的结晶温度大约是200℃，并且当离子导体(ionic conductor)结晶时PMC的特性降低。因而，PMC不能承受实际制造存储器元件的过程中的高温，例如形成CVD绝缘膜、保护膜等的过程。
在非专利文献1和非专利文献2描述的RRAM的结构中所提出的存储层的每种材料都是晶质材料。因此，问题出现了，例如，必须执行大约600℃的热处理，这非常难以制造所提出的材料的单晶体，并且由于在使用多晶体时的晶界效应，小型化是困难的。
更进一步，提出了通过在上述RRAM中施加脉冲电压来执行信息的记录或擦除。然而，用所提出的结构，记录之后的存储层的电阻值依赖于所施加的脉冲电压的脉冲宽度而改变。而且，记录之后的电阻值因而依赖于记录脉冲宽度的事实间接指出了在重复施加相同的脉冲时电阻值也会改变。
例如，在上述的非专利文献1中，报导了在施加具有相同极性的脉冲时，记录之后的电阻值依赖于脉冲宽度而大大地改变。当脉冲宽度很小时，即，50ns或更小时，通过记录引起的电阻改变的速率很低。当脉冲宽度很大时，即，100ns或更大时，代替处于饱和到恒定值，电阻值随着脉冲宽度增加而达到记录之前的电阻值。非专利文献1介绍了存储器结构的特性，其中存储层和用于存取控制的MOS晶体管彼此串联连接并以阵列的形式加以布置。在非专利文献1中，报导了当在10ns到100ns的范围内改变脉冲宽度时，记录之后的存储层的电阻值依赖于脉冲宽度而改变。当脉冲宽度进一步增加时，根据存储层的特性而认为电阻再次减小。
也就是说，在RRAM中记录之后的电阻值依赖于脉冲电压的幅度和脉冲宽度，并且因此当脉冲电压的幅度和脉冲宽度中存在变化时，记录之后的电阻值发生变化。
因此，当脉冲电压短于大约100ns时，通过记录引起的电阻改变的速率很低，并且因而记录之后的电阻值中的变化易于产生效应(produce effect)。因此，难以稳定地执行记录。
因此，当用这种短脉冲电压执行记录时，需要在记录之后执行对信息内容进行确认(校验)的过程，以便安全地执行记录。
例如，在记录之前执行对已记录在存储元件中的信息内容(存储层的电阻值)进行读取和确认的过程，并且以按照与确认的内容(电阻值)和从现在开始要记录的内容(电阻值)之间的关系相对应的这种方式来执行记录。替换地，例如，在记录之后执行对记录在存储元件中的信息内容进行读取和确认的过程，并且当信息内容不同于希望的电阻值时，执行再记录以把信息内容校正到希望的电阻值。
因而，要花费很长的时间用于记录，并且难以高速执行例如数据的重写等。
为了解决上述问题，提出了一种存储装置，所述存储装置包括由存储元件形成的存储器单元，所述存储元件具有这样的特性：通过在存储元件和与存储元件串联连接的MOS晶体管的两端之间施加等于或大于阈值电压的电压而改变电阻值的特性，其中，当在存储元件和MOS晶体管的两端之间施加的电压高于比阈值电压高的某个电压时，在存储元件的电阻值从高状态变化到低状态之后，存储器单元中存储元件与MOS晶体管的组合电阻值基本上是不考虑电压幅度的恒定值(例如见日本专利申请No.2004-22121，在下文中被称为专利文献2)。这种存储装置实现了稳定的记录，并缩短了用来记录信息的时间。
发明内容
当把存储单元从高电阻值状态改变到低电阻值状态的操作定义为写，并且把存储元件从低电阻值状态改变到高电阻值状态的操作定义为擦除时，需要定义写之后的存储元件的电阻值的范围，以便实现专利文献2中描述的存储装置中的写和擦除。当写之后的存储元件的电阻值满足某些条件时，写之后的存储元件的擦除成为可能。
考虑到上述内容而产生本发明，希望提供一种可以执行稳定的记录、缩短用于记录信息所花费的时间、并擦除写之后的存储元件的存储装置和半导体装置。
依据本发明的一个实施例，提供有一种存储装置，包括：具有存储元件和与所述存储元件串联连接的电路元件的存储器单元，所述存储元件具有这样的特性，通过被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同；其中，令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，并且I为在擦除时可以通过所述存储元件的电流，R≥V/I。
令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，所述第二阈值电压是用于擦除所述存储元件所需的最低电压，并且I为在擦除时可以通过所述存储元件的电流，R≥V/I，由此，擦除之前的所述存储元件的电阻值是V/I或更高。因此，可以在擦除操作时把等于或高于所述第二阈值电压的电压施加到所述存储元件上，从而擦除写之后的所述存储元件。
附带地，用于把写之后的存储元件的电阻值R控制到R≥V/I的方法包括例如对施加到存储元件上的电流量进行限制的方法。
依据本发明的一个实施例，提供有一种半导体装置，其包括：包括存储器单元的存储装置，所述存储器单元具有存储元件和与所述存储元件串联连接的电路元件，所述存储元件具有这样的特性，通过被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同；以及用于使R≥V/I的写控制装置，其中令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，以及I为在擦除时可以通过所述存储元件的电流。
半导体装置包括写控制装置，所述写控制装置用于使R≥V/I，其中令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，所述第二阈值电压是用于擦除所述存储元件所需的最低电压，以及I为在擦除时可以通过所述存储元件的电流，由此擦除之前的所述存储元件的电阻值是V/I或更高。因此，可以在擦除操作时把等于或高于所述第二阈值电压的电压施加到所述存储元件上，并且由此擦除写之后的存储元件。
如上所述的依据本发明实施例的存储装置和半导体装置可以执行稳定的记录，缩短用于记录信息所花费的时间，并且擦除写之后的存储元件。
附图说明
图1是表示存储器元件的电流-电压(I-V)变化的图，所述存储器元件用在应用了本发明的存储装置的实例中；
图2A和2B是帮助解释用在应用了本发明的存储装置的一个实例中的存储器元件的电路图；
图3是帮助解释现象的概念的电路图，在该现象中，由流过存储器元件的电流来确定紧接在写之后的存储器元件的电阻；
图4是帮助解释应用了本发明的存储装置的实例的电路图(1)；
图5是帮助解释应用了本发明的存储装置的实例的电路图(2)；
图6是帮助解释应用了本发明的存储装置的实例的电路图(3)；
图7是帮助解释应用了本发明的存储装置的实例的电路图(4)；
图8是帮助解释应用了本发明的存储装置的一个实例的示意性剖视图；
图9A是帮助解释擦除存储器元件的操作的示意图(1)；
图9B是表示电压Vmos和电流Imos之间的关系的图；
图9C是表示电压Verase和电压Vcell之间的关系的图(1)；
图10A是帮助解释擦除存储器元件的操作的示意图(2)；
图10B是表示电压Vgs和电流Imos之间的关系的图；
图10C是表示电压Verase和电压Vcell之间的关系的图(2)；
图11是帮助解释用于对写之后的存储器元件的电阻值进行控制的写电阻控制电路的实例的示意图；
图12是帮助解释用于对写之后的存储器元件的电阻值进行控制的写电阻控制电路的另一实例的示意图；
图13是帮助解释对写之后的存储器元件的电阻值进行设置的方法的流程图；以及
图14是帮助解释用于对写之后的存储器元件的电阻值进行控制的写电阻控制电路的又一实例的示意图；
具体实施方式
为了理解本发明，在下文中将参考附图对本发明的优选实施例进行描述。附带地，在本实施例中，通过使用存储器单元中的电阻改变型存储元件(在下文中称为存储器元件)来形成存储装置，并且这种情况中的存储器元件是存储元件的一种实例。
图1是表示用在应用了本发明的存储装置的实例中的存储器元件的电流-电压(I-V)变化的图。
附带地，具有如图1所示特性的存储器元件包括例如通过在第一电极与第二电极之间(在例如下电极和上电极之间)插入存储层而形成的存储元件，存储层例如由诸如稀土氧化膜的非晶薄膜组成。
初始状态中的这种存储器元件具有高电阻值(例如1MΩ或更高)，使得电流不易于流过存储器元件。然而，当施加了图1中的+1.1X[V](例如+0.5V)或更高的电压时，电流急剧增加，电阻值降低(例如几kΩ)。然后，存储器元件改变为其中电流与电压成比例地流动的欧姆特性，即，电阻值变为恒定值。此后，即使在电压返回0V时，存储器元件仍保持该电阻值(低电阻值)。
在下文中，这种操作将被称为写，并且这种状态将被称为导电。也就是说，把存储器元件从高电阻状态改变到低电阻状态的操作将称为写。此时施加的电压将被称为写电压阈值。
接着，当与写中的电压极性相反的电压被施加到存储器元件上，并且施加的电压增加时，在图1中的-1.1X[V](例如，-0.5V)处，流过存储器元件的电流急剧减少，也就是说，电阻值急剧增加，改变到与初始状态相同的高电阻值(例如1MΩ或更高)。此后，即使在电压返回0V时，存储器元件仍保持该电阻值(高电阻值)。
在下文中，这种操作将被称为擦除，并且这种状态将被称为绝缘。也就是说，把存储器元件从低电阻状态改变到高电阻状态的操作将被称为擦除。此时施加的电压将被称为擦除电压阈值。
因而，把正电压和负电压施加到存储器元件上可以在几kΩ到大约1MΩ的范围内可逆地改变存储器元件的电阻值。当没有电压被施加到存储器元件上时，也就是说，当电压是0V时，存储器元件可以假设两种状态，即，导电状态和绝缘状态。可以通过把这些状态与数据1和0相联系来存储一位数据。
附带地，图1中的施加电压是在-2X到+2X的范围内；然而，即使在使施加的电压高于这个范围时，用在应用了本发明的存储装置的一个实例中的存储器元件几乎不使电阻值发生变化。
图2A和2B是帮助解释用在应用了本发明的存储装置的一个实例中的存储器元件的电路图。图中示出的存储器单元C是通过把MOS晶体管T和存储器元件A串联连接而形成的。由此，MOS晶体管不但充当用于选择要进行存取的存储器元件的开关元件，而且还充当写时的存储器元件上的负载。附带地，MOS晶体管是与存储装置串联连接的电路元件的一个实例。
端电压V1被施加到存储器元件的端子上，该端子位于与连接到MOS晶体管的存储单元的端子相对的一侧上。端电压V2被施加到MOS晶体管的一个端子(例如，源极侧上的端子)上，该端子位于与连接到存储器元件的MOS晶体管的端子相对的一侧上。电压Vgs被施加到MOS晶体管的栅极上。
因为端电压V1和V2分别被施加到形成存储器单元的存储器元件和MOS晶体管的两个端子上，电势差V(＝|V2-V1|)出现在这两个端子之间。
希望存储器元件写时的电阻值等于或高于MOS晶体管的导通电阻。这是因为当擦除开始的时候存储器元件的电阻值很低时，施加在两个端子之间的大部分电势差被施加到MOS晶体管上，导致了功率损耗。因此，施加的电压不能被有效地用来改变存储器元件的电阻。附带地，在写开始的时候，存储器元件的电阻值足够高，因此大部分电压被施加到存储器元件上，因而不出现这种问题。
通过实验已知，紧接在写之后的用在本发明实施例中的存储器元件的电阻不是只有对所述元件才有的值，而是由紧接在写之后流经存储器元件的电流所确定。图3是帮助解释现象的概念的电路图，在该现象中，由流经存储器元件的电流确定紧接在写之后的存储器元件的电阻，存储器元件与负载电阻串联连接。假定存储器元件处于绝缘状态中，即，处于其中存储器元件的电阻值是1MΩ或更高的状态中。
当把0.5V作为写电压阈值以写方向(从符号X移动到符号Y的方向)施加在由图3中的符号X和Y表示的两个端子之间时，因为存储器元件的电阻值充分高于与存储器元件串联连接的负载电阻的值，因此，0.5V的电压被施加在存储器元件两端，并且因此存储器元件从绝缘状态改变到导电状态。
实验上已知，紧接在写之后的存储器元件两端的电压是固定的(例如大约0.2V)，而不管与存储器元件串联连接的负载电阻的值。因而，在1kΩ的负载电阻值的情况[1]中，(0.5V-0.2V)/1kΩ＝0.3mA的电流流过，并且存储器元件的电阻值是0.2V/0.3mA＝0.67kΩ。在10kΩ的负载电阻值的情况[2]中，(0.5V-0.2V)/10kΩ＝0.03mA的电流流过，并且存储器元件的电阻值是0.2V/0.03mA＝6.7kΩ。
因而，紧接在写之后的存储器元件的电阻值由流过存储器元件的电流所确定，并且写之后一经确定的电阻值不变且恒定，除非擦除电压阈值(与写相反的电压方向)被超出。
附带地，这种现象不出现在擦除的情况中，并且绝缘电阻值改变为几十kΩ到1MΩ或更高，而不考虑写电阻值。
以存储器元件和MOS晶体管的极性为基础，图2A和图2B中示出的两种存储器单元配置是可能的。
附带地，图2A和2B中的存储器单元的箭头表示极性，并指示当以箭头方向施加电压时，存储器元件从绝缘状态改变到导电状态，也就是说，执行写操作。
图4到7是帮助解释应用了本发明的存储装置的实例的电路图。在图4到7中示出的存储器阵列是通过以矩阵的形式对图2A或2B中示出的存储器单元进行排列而形成的。以存储器元件的极性和存储器元件与MOS晶体管之间的排列关系为基础，在图4、图5、图6、以及图7中示出的四种存储器阵列配置是可能的。
在图4到7中示出的存储装置是通过以具有(m+1)行和(n+1)列的矩阵形式对存储器单元进行排列而形成的。通过把存储器元件的一个端子连接到MOS晶体管而形成存储器单元，如图2A或2B所示。
MOS晶体管T(T00到Tmn)的栅极连接到字线W(W0到Wm)。MOS晶体管的另一端子连接到位线B(B0到Bn)。存储器元件的另一端子连接到源线S(S0到Sm)。
附带地，把构成存储器元件的离子分布层形成作为对所有存储器元件共用的离子分布层，而不在每一存储器单元中形成离子分布层的图案，这消除了对每个一位单元的存储器元件进行分离的需求，并允许宽松的生产存储器元件中的图案精确性，且提高了存储器元件的生产产量。
因此，在应用了本发明的存储装置的一个实例中，如图8所示，形成存储器单元的存储器元件10被以矩阵形式进行排列并通过在下电极1与上电极4之间插入高电阻膜2和离子源层3而被形成，高电阻膜和离子源层形成用于存储信息的存储层。
离子源层3包含从Ag、Cu、以及Zn中选择的一个或更多个元素(金属元素)和从S、Se、以及Te中选择的一个或更多个元素(硫族元素)。使金属元素电离，从而改变存储器元件的电阻值。也就是说，金属元素(Ag、Cu、以及Zn)是离子源。
高电阻膜2是通过使用具有比离子源层高的电阻率的材料例如绝缘体或半导体而形成的。具体地，可以使用诸如是例如氧化硅、氮化硅、稀土氧化膜、稀土氮化膜、非晶硅、非晶锗、以及非晶硫族元素的材料。
具体地，例如可以把CuTeGeGd膜用作上述的离子源层。尽管CuTeGeGd膜的电阻率因CuTeGeGd膜的成分而异，但是至少与把S或Se用作硫族元素的情况相比，易于降低CuTeGeGd膜的电阻，这是因为Cu、Te、以及Gd是金属元素。
在非晶硫族元素薄膜中，GeTe具有大约1×104Ωcm的非常低的电阻率。另一方面，例如，GeSe具有大约1×1013Ωcm的电阻率，而GeSTe具有大约1×1011Ωcm的电阻率(见1990年5月发行的“Functional Materials”中第76页)。
因而，可以通过在具有GeTe作为基础材料的材料或包含Te的材料中包括诸如Cu和Gd等的金属来降低电阻。具有20nm厚度和0.4μm2单元面积的CuTeGeGd膜的电阻值可以是大约100Ω或更低。
另一方面，用作高电阻膜2的钆氧化膜的电阻值很高，可以很容易是100kΩ或更高，或者进一步是甚至具有很小膜厚度的1MΩ。
图8配置中的每一存储器元件形成在MOS晶体管Tr上方，MOS晶体管Tr形成在半导体基底11上。
MOS晶体管Tr包括源极/漏极区13和形成在由半导体基底11内的器件分离层12所分离的区域中的栅电极14。侧壁绝缘层形成在栅电极14的壁表面上。
栅电极14还充当作为存储装置的一部分地址配线的字线W。
MOS晶体管Tr的源极/漏极区13的一个和存储器元件的下电极经由拴塞(plug)层15、金属配线层16、以及拴塞层17而相互电连接。
MOS晶体管Tr的另一个源极/漏极区13经由拴塞层15连接到金属配线层16。金属配线层16连接到作为存储装置的另一部分地址配线的位线。
将对下面的特征进行描述：写之后的存储元件的电阻值必须是预定电阻值或更高，以便如上所述形成的存储装置擦除写之后的存储元件。
在擦除操作时使Vin(Verase)成为施加到整个存储器单元上的电压，Vcell成为施加到存储器元件上的分压，施加到存储器元件上的分压是施加到整个存储器单元上的电压的一部分，并且使Vth_erase成为存储器元件的擦除电压阈值。更进一步，使Vmos成为施加到MOS晶体管的分压，施加到MOS晶体管的分压是施加到整个存储器单元上的电压的一部分，使Vword成为MOS晶体管的栅极电压，Vth_mos成为MOS晶体管的阈值电压，Icell成为流过存储器元件的电流，并且Imos成为流过MOS晶体管的电流。
作为擦除操作的前提，擦除之前的存储器元件处于低电阻(写)状态中(第一条件)，并且等于或高于擦除电压阈值的电压需要被施加到存储器元件上(第二条件)。
根据第一条件，擦除之前的存储器元件的电阻是0(导电状态)或有限值，并且考虑电压Vcell具有关系Vcell＝Icell×Rcell，考虑(1)通过增加电流Icell来增加电压Vcell的方法或(2)通过增加电阻Rcell来增加电压Vcell的方法，以便使电压Vcell足够高到满足第二条件。
然而，存储器元件和MOS晶体管相互串联连接，并且MOS晶体管中的工作电流受限，也就是说，对于MOS晶体管的导通电阻有一个下限，使得电流Icell被限制到电流Imos。因而，为了使电压Vcell足够高，电阻Rcell必须是预定电阻值或更高。
这将在[1]电压Vin被施加到存储器元件的一个端子上和[2]电压Vin被施加到MOS晶体管的一个端子上的不同情况中被进一步描述。
[1]电压Vin被施加到存储器元件的一个端子上的情况
如图9A所示，当电压Vin被施加到存储器元件的一个端子上，并且地电势GND被施加到MOS晶体管的一个端子上时，栅极电压Vword是GND到栅极的电压Vgs，栅极电压Vword不受电压Vcell影响，并且电压Vmos和电流Imos具有如图9B所示的关系。
[1-1]饱和区中的操作
当MOS晶体管在由图9B中的符号A所指示的饱和区中工作时，电流Icell变成MOS晶体管的饱和电流，MOS晶体管因而成为恒流源，并且关系Vcell＝Rcell×Imos成立。为了擦除存储器元件，关系Vcell≥Vth_erase必须成立。根据关系Vcell＝Rcell×Imos，应当理解，为了实现擦除操作，必须满足关系Rcell≥Vth_erase/Imos。
附带地，还应当理解，当电流Imos可以被认为恒定时，电阻Rcell需要高于由擦除电压阈值确定的某个值，并且当电压Vin是高电压时，擦除未必成功。
[1-2]非饱和区中的操作
另一方面，当MOS晶体管在由图9B中的符号B所指示的非饱和区中工作时，施加到存储器元件和MOS晶体管的电压被定义为各自的电阻分压。对于施加到存储器元件上的擦除分压，关系Vcell＝Rcell/(Rcell+Rmos)×Vin成立。如上所述，为了擦除存储器元件，必须使关系Vcell≥Vth_erase成立。根据关系Vcell＝Rcell/(Rcell+Rmos)×Vin，应当理解，为了实现擦除操作，关系Rcell≥Vth_erase/Vin×(Rcell+Rmos)，即关系Rcell≥Vth_erase/Imos必须满足。
图9C示出了当写之后的存储器元件的电阻值是0.631kΩ、1kΩ、1.585kΩ、2.512kΩ、3.981kΩ、6.31kΩ、10kΩ、15.85kΩ、以及25.12kΩ时电压Verase与电压Vcell之间的关系。附带地，图9C中的符号A表示MOS晶体管的饱和区，而图9C中的符号B表示MOS晶体管的非饱和区。
从图9C中应当理解，当施加了预定电压Vin时，写之后的存储器元件的电阻值越高，电压Vcell就越高。
[2]电压Vin被施加到MOS晶体管的一个端子上的情况
如图10A所示，当电压Vin被施加到MOS晶体管的一个端子上，并且地电势GND被施加到存储器元件的一个端子上时，擦除操作时的MOS晶体管的源极电压是电压Vcell，使得对于MOS晶体管的有效栅极电压Vgs，关系Vgs＝Vword-Vcell成立。然而，当电压Vcell增加且有效栅极电压Vgs接近阈值电压Vth_mos时，等于或高于(Vin-Vth_mos)的电压可以不被施加到MOS晶体管上。也就是说，当电压Vcell增加时，有效栅极电压Vgs变得相对低。当有效栅极电压Vgs接近阈值电压Vth_mos时，MOS晶体管进入截止状态，使得没有电流流过存储器元件并且没有电压被施加到存储器元件上。因而，当电压Vin被施加到MOS晶体管的一个端子上时，不仅需要考虑上述MOS晶体管在饱和区或非饱和区工作的情况，而且需要考虑当电压Vcell增加且有效栅极电压Vgs接近阈值电压Vth_mos时没有电压被施加到存储器元件上的事实。
附带地，用图10A中示出的存储器单元的配置，栅极电压Vword是Vcell到栅极的电压，因而栅极电压Vword取决于电压Vcell。有效栅极电压Vgs和电流Imos具有如图10B所示的关系。
图10C示出了当写之后的存储器元件的电阻值是0.631kΩ、1kΩ、1.585kΩ、2.512kΩ、3.981kΩ、6.31kΩ、10kΩ、15.85kΩ、25.12kΩ、39.81kΩ、63.1kΩ以及100kΩ时电压Verase与电压Vcell之间的关系。附带地，图10C中的符号A表示上述MOS晶体管的饱和区。图10C中的符号B表示上述MOS晶体管的非饱和区。图10C中的符号C表示当有效栅极电压Vgs接近电压Vth时电压Vcell的最大值被限制到Vin-Vth_mos的区域。
从图10C中应当理解，当施加了预定电压Vin时，写之后的存储器元件的电阻值越高，电压Vcell就越高。
如上所述，应当理解，在把预定电压Vin施加到存储器元件的一个端子上的情况和把预定电压Vin施加到MOS晶体管的一个端子上的情况中，写之后的存储器元件的电阻值越高，电压Vcell就越高。
因而可以说，在电流Icell被限制到电流Imos的前提下，写之后的存储器元件的电阻值需要是Vth_erase/Imos或更高，以在擦除操作时施加等于或高于擦除电压阈值Vth_erase的电压Vcell。
下面将对这种方法进行描述，该方法用于把写之后的存储器元件的电阻值控制为足够高的值，使得可以安全地执行擦除操作。
(用于对写之后的存储器元件的电阻值进行控制的第一种方法)
图11是帮助解释用于对写之后的存储器元件的电阻值进行控制的写电阻控制电路的实例的示意图。在图11示出的写电阻控制电路中，如图4到7所示的存储器单元阵列30的位线和源线经由列开关SW连接到输入-输出控制电路(I/O控制电路)31，并且存储器阵列的字线连接到作为字线电压控制电路的行译码器32。行译码器32与字线电压设置电路33相连接。施加到字线的电压可以由字线电压设置电路进行控制。
如上所述形成的写电阻控制电路用来对连接到存储器单元中的MOS晶体管栅极的字线电压进行限制，即，用来设置施加到字线上的电压的上限值，并且因而对流过存储器元件的电流量进行限制，由此，写之后的存储器元件的电阻值可以被设置为足够高的值，以安全地执行擦除操作。
附带地，可以由存储装置的用户从该装置外部任意地对施加到字线的电压的上限值进行控制，或者可以在该装置内提供一个用于控制施加到字线的电压的电路。
(用于对写之后的存储器元件的电阻值进行控制的第二种方法)
图12是帮助解释用于对写之后的存储器元件的电阻值进行控制的写电阻控制电路的另一实例的示意图。与上述的写电阻控制电路的实例中的一样，在图12中示出的写电阻控制电路中，如图4到7所示的存储器单元阵列30的位线和源线经由列开关SW连接到I/O控制电路31，并且存储器阵列的字线连接到作为字线电压控制电路的行译码器32。在这种情况中，列开关与电流限制电路34相连接。流过位线或源线的电流可以由电流限制电路进行控制。
如上所述形成的写电阻控制电路用来对流过位线或源线的电流进行限制，即，用来在写存储器元件的时候对流动的电流量的上限值进行控制，由此在写之后的存储器元件的电阻值可以被设置为足够高的值，以安全地执行擦除操作。
附带地，用于对写之后的存储器元件的电阻值进行控制的第二种方法当然可以与用于对写之后的存储器元件的电阻值进行控制的第一种方法联合使用。
(用于对写之后的存储器元件的电阻值进行控制的第三种方法)
已知，一旦在存储器元件被写之后，存储器元件因而被设置在导电状态，即使在用具有低于第一次写的电流值的电流执行重写时，存储器元件的电阻值也不变高，反之，在用具有高于第一次写的电流值的电流执行重写时，存储器元件的电阻值变低(例如，见日本专利申请No.2005-199799)。
因此，在首先设置了高于目标设置值的写电阻值之后，通过重复写操作，当在上述用于对写之后的存储器元件的电阻值进行控制的第一种方法中时，逐渐增加在写电阻控制电路中施加到字线的电压的上限值，或者当在上述用于对写之后的存储器元件的电阻值进行控制的第二种方法中时，逐渐增加在电流限制电路中允许的电流量的最大值，就可以把写之后的存储器元件的电阻值设置为足够高的值，以安全地执行擦除操作。
下面将参考图13对具体的顺序进行描述。附带地，Rcell表示存储器元件的电阻值，Rinit表示在初始写之后的存储器元件的电阻值，而Rtarget表示目标设置值(使擦除操作能够安全地执行的电阻值)。
在具体的顺序中，首先执行初始写(见图13的(a))。附带地，可以不执行稍后要被描述的初始重写，除非电阻值Rinit等于或高于下限电阻值，下限电阻值作为允许擦除操作的电阻值的下限。因此，需要执行初始写以便在写之后的存储器元件具有等于或高于下限电阻值的电阻。
接着，执行读，以测量初始写之后的存储器元件的电阻值(见图13中的(b))。把电阻值Rcell与电阻值Rinit进行比较(图13中的(c))。当满足关系Rcell＞Rinit时，执行作为下一步骤的写(见图13中的(d))。另一方面，当不满足关系Rcell＞Rinit时，则执行擦除操作(见图13中的(e))。然后执行初始重写。
接着，执行读，由此满足关系Rcell＞Rinit，并且测量被写的存储器元件的电阻值(见图13中的(f))。把电阻值Rcell与目标设置值Rtarget进行比较(见图13中的(g))。当满足关系Rcell＝Rtarget时，写过程结束。另一方面，当不满足关系Rcell＝Rtarget时，改变写条件(例如，改变写电阻控制电路中施加到字线上的电压的上限值，或者改变电流限制电路中允许的电流量的最大值)(见图13中的(h))。此后，重复写、读、以及比较的顺序。
如上所述的顺序可以把写之后的存储器元件的电阻值设置到足够高的值，以安全地执行擦除操作。
(用于对写之后的存储器元件的电阻值进行控制的第四种方法)
图14是帮助解释用于在写之后对存储器元件的电阻值进行控制的写电阻控制电路的又一实例的示意图。与上述的写电阻控制电路的实例和写电阻控制电路的另一个实例中的一样，在图14中示出的写电阻控制电路中，如图4到7所示的存储器单元阵列30的位线和源线经由列开关SW连接到I/O控制电路31，并且存储器阵列的字线连接到作为字线电压控制电路的行译码器32。在这种情况中，列开关和行译码器分别同位线与源线脉冲驱动电路36和字线脉冲驱动电路35相连接。施加到字线与位线或源线上的脉冲信号可以由脉冲驱动电路进行控制。
如上所述形成的写电阻控制电路被用来设置用于激活字线与位线或源线的写脉冲的宽度的上限值，也就是说，用来对流入存储器元件中的总电流量进行限制，由此可以把写之后的存储器元件的电阻值设置成足够高的值，来安全地执行擦除操作。
在应用了本发明的存储装置中，写之后的存储器元件的电阻值通过如上所述的控制方法进行控制，并且使写之后的存储器元件的电阻值是高电阻值，以便在擦除操作时把等于或高于擦除电压阈值的电压施加到存储器元件上。因此可以安全地执行擦除。
本领域技术人员应当理解，依赖于设计需求和其他因素，各种改进、组合、子组合以及替换可以出现，只要它们在附加的权利要求或其等价物的范围内。
相关申请的交叉引用
本发明包含与2005年9月12日在日本专利局提交的日本专利申请JP2005-263513有关的主题，在此通过参考并入其全部内容。

Claims (16)

1.一种存储装置，包括：
具有存储元件和与所述存储元件串联连接的MOS晶体管的存储器单元，所述存储元件具有这样的特性，通过被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同，
其中，令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，所述第二阈值电压是用于擦除所述存储元件所需的最低电压，并且I为在擦除时能够通过所述存储元件的电流，R≥V/I。
2.如权利要求1所述的存储装置，其中：
在擦除时能够通过所述存储元件的电流是所述MOS晶体管的饱和电流。
3.如权利要求1所述的存储装置，其中：
在擦除时能够通过所述存储元件的电流是在所述第二阈值电压被施加到所述存储元件上时所述MOS晶体管的漏极电流的最大值。
4.一种存储装置，包括：
多个存储器单元，每个存储器单元具有通过在第一电极层与第二电极层之间插入存储层而形成的存储元件和与所述存储元件串联连接的MOS晶体管，所述存储元件具有这样的特性，通过在第一电极层与第二电极层之间被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同，
其中，令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，所述第二阈值电压是用于擦除所述存储元件所需的最低电压，并且I为在擦除时能够通过所述存储元件的电流，R≥V/I。
5.如权利要求4所述的存储装置，其中：
在擦除时能够通过所述存储元件的电流是所述MOS晶体管的饱和电流。
6.如权利要求4所述的存储装置，其中：
在擦除时能够通过所述存储元件的电流是在所述第二阈值电压被施加到所述存储元件上时所述MOS晶体管的漏极电流的最大值。
7.如权利要求4所述的存储装置，
其中所述存储器单元的至少一个电极层由共用电极层形成。
8.一种半导体装置，包括：
包括存储器单元的存储装置，所述存储器单元具有存储元件和与所述存储元件串联连接的MOS晶体管，所述存储元件具有这样的特性，通过被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同；以及
写控制电路，令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，所述第二阈值电压是用于擦除所述存储元件所需的最低电压，并且I为在擦除时能够通过所述存储元件的电流，所述写控制电路用于使R≥V/I。
9.如权利要求8所述的半导体装置，
其中所述写控制电路由用于对字线电压进行限制的字线电压设置电路所形成。
10.如权利要求8所述的半导体装置，
其中所述写控制电路由用于对流过位线或源线之一的电流进行限制的电流限制电路所形成。
11.如权利要求8所述的半导体装置，
其中所述写控制电路是用于对施加到以下二者上的脉冲信号的脉冲宽度进行限制的脉冲驱动电路：字线；位线或源线之一。
12.一种半导体装置，包括：
包括多个存储器单元的存储装置，每个存储器单元具有通过在第一电极层与第二电极层之间插入存储层而形成的存储元件和与所述存储元件串联连接的MOS晶体管，所述存储元件具有这样的特性，通过在第一电极层与第二电极层之间被供给等于或高于第一阈值电压的电压而从高电阻值状态改变到低电阻值状态，并且通过被供给等于或高于第二阈值电压的电压而从低电阻值状态改变到高电阻值状态，所述第二阈值电压与所述第一阈值电压极性不同；以及
写控制装置，令R为写之后的所述存储元件的电阻值，V为所述第二阈值电压，所述第二阈值电压是用于擦除所述存储元件所需的最低电压，并且I为在擦除时能够通过所述存储元件的电流，所述写控制装置用于使R≥V/I。
13.如权利要求12所述的半导体装置，
其中所述写控制电路由用于对字线电压进行限制的字线电压设置电路所形成。
14.如权利要求12所述的半导体装置，
其中所述写控制电路由用于对流过位线或源线之一的电流进行限制的电流限制电路所形成。
15.如权利要求12所述的半导体装置，
其中所述写控制电路是用于对施加到以下二者上的脉冲信号的脉冲宽度进行限制的脉冲驱动电路：字线；位线或源线之一。
16.如权利要求12所述的半导体装置，
其中所述存储器单元的至少一个电极层由共用电极层形成。
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