KR20070030147A - 기억 장치 및 반도체 장치 - Google Patents

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KR20070030147A
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히데나리 하찌노
하지메 나가오
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소니 가부시끼 가이샤
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Abstract

기억 장치는, 제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 이 기억 소자와 직렬로 접속되는 회로 소자를 갖는 메모리 셀을 포함하고, 이때 기입 후의 기억 소자의 저항값을 R, 제2 임계값 전압을 V, 소거 시에 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I이다.
기억 소자, 메모리 셀, 회로 소자, 임계값 전압

Description

기억 장치 및 반도체 장치{STORAGE DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명이 적용된 기억 장치의 일례에 사용되는 메모리 소자의 전류-전압(I-V)변화를 나타내는 그래프.
도 2a 및 도 2b는 본 발명이 적용된 기억 장치의 일례에 사용되는 메모리 셀을 설명하는 회로도.
도 3은 기입 직후의 메모리 소자의 저항이 메모리 소자에 흐르는 전류에 의해 결정되는 현상의 개념을 설명하는 회로도.
도 4는 본 발명이 적용된 기억 장치의 일례를 설명하는 회로도(1).
도 5는 본 발명이 적용된 기억 장치의 일례를 설명하는 회로도(2).
도 6은 본 발명이 적용된 기억 장치의 일례를 설명하는 회로도(3).
도 7은 본 발명이 적용된 기억 장치의 일례를 설명하는 회로도(4).
도 8은 본 발명이 적용된 기억 장치의 일례를 설명하는 모식 단면도.
도 9a는 메모리 소자의 소거 동작을 설명하는 모식도(1)
도 9b는 전압 Vmos와 전류 Imos 간의 관계를 나타내는 그래프.
도 9c는 전압 Verase와 전압 Vcel1 간의 관계를 나타내는 그래프(1).
도 10a는 메모리 소자의 소거 동작을 설명하는 보조 모식도(2).
도 10b는 전압 Vgs와 전류 Imos 간의 관계를 나타내는 그래프.
도 10c는 전압 Verase와 전압 Vcel1 간의 관계를 나타내는 그래프(2).
도 11은 기입 후의 메모리 소자의 저항값을 제어하기 위한 기입 저항 제어 회로의 일례를 설명하는 모식도.
도 12는 기입 후의 메모리 소자의 저항값을 제어하기 위한 기입 저항 제어 회로의 다른 일례를 설명하는 모식도.
도 13은 기입 후의 메모리 소자의 저항값을 설정하는 방법을 설명하는 흐름도.
도 14는 기입 후의 메모리 소자의 저항값을 제어하기 위한 기입 저항 제어 회로의 또 다른 일례를 설명하는 모식도.
〈도면의 주요 부분에 대한 부호의 설명〉
C : 메모리 셀
A : 메모리 소자
T : MOS 트랜지스터
1 : 하부 전극
2 : 고저항막
3 : 이온층
4 : 상부전극
10 : 저항 변화형 기억 소자(메모리 소자)
11 : 반도체 기판
12 : 소자 분리층
13 : 소스 / 드레인 영역
14 : 게이트 전극
15 : 플러그층
16 : 금속 배선층
17 : 플러그층
30 : 메모리 셀 어레이
31 : 입출력 제어 회로
32 : 로우 디코더
33 : 워드 선 전압 설정 회로
34 : 전류 제한 회로
35 : 펄스 신호 제어 회로
본 발명은 2005년 9월 12일에 일본특허청에 제출된 일본 특허 JP2005-263513에 관한 내용을 포함하고 있으며, 그 전체 내용은 본 명세서에 참조함으로써 포함된다.
1. 본 발명이 속하는 기술분야
본 발명은 기억 장치 및 반도체 장치에 관한 것이며, 보다 구체적으로는, 전 기 저항의 상태에 의해 정보를 기억해 유지하는 기억 소자를 이용한 메모리 셀로 구성된 기억 장치 및 반도체 장치에 관한 것이다.
2. 종래 기술
컴퓨터 등과 같은 정보 기기에서는，RAM(random access memory)으로서, 고속으로 동작하고 고밀도인 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다.
그러나，DRAM은 전원을 끄면 그 정보가 사라져버리는 휘발성 메모리이다. 따라서, 정보가 사라지지 않는 불휘발성 메모리가 요구되고 있다.
장래에 유망할 것이라고 여겨지는 불휘발성 메모리로서, FeRAM(강유전체 메모리), MRAM(자기 메모리), 상변화 메모리, 및 PMC(Programmable Metallization Cell)이나 RRAM 등의 저항 변화형 메모리가 제안되어 오고 있다.
이들 메모리는 전원이 공급되지 않을 때조차도 기입된 정보를 장시간 계속해서 유지할 수 있다. 또한, 비휘발성 메모리인 이들 메모리는 리프레시 동작이 필요 없기 때문에, 그만큼 소비 전력을 저감할 수 있다.
또한 PMC, RRAM 등과 같은 저항 변화형의 불휘발성 메모리는, 전압이나 전류를 인가하는 것에 의해 저항값이 변화되는 특성을 갖는 재료를 정보를 기억해 유지시키는 기억층으로 이용하고 있고, 2 개의 전극 사이에 기억층을 끼우고, 이 2 개의 전극에 전압이나 전류를 인가하는 비교적 간단한 구성을 갖고 있다. 따라서, 기억 소자의 미세화가 용이하다.
또한，PMC는, 2 개의 전극 사이에 소정의 금속을 포함하는 이온 도전체를 끼 운 구조를 갖고 있다. 또한, 이온 도전체에 포함된 금속을 2 개의 전극 중 어느 한 쪽에 포함함으로써, 2 개의 전극 사이에 전압을 인가했을 경우 이온 도전체의 저항, 캐패시턴스 등의 전기 특성이 변화되는 특성을 이용한다．
구체적으로는，이온 도전체는 칼코겐(chalcogen)과 금속의 고용체(예를 들면, 비정질 GeS 또는 비정질 GeSe)로 이루어지고, 2 개의 전극 중 하나는 Ag, Cu 또는 Zn을 포함한다(예를 들면, JP-A-2002-536840 참조, 이하에서는 특허 문헌1이라 지칭함).
RRAM의 구성으로는, 예를 들면, 2 개의 전극 사이에 다결정 PrCaMnO3 박막을 끼우고, 2 개의 전극에 전압 펄스 또는 전류 펄스를 인가함으로써 PrCaMnO3 기록막의 저항값이 크게 변화되는 구성이 소개되어 있다(Technical Digest "International Elecrton Devices Meeting"(2002년)의 p193에 있는 W. W. Zhuang 등의 "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)"참조, 이하에서는 비특허 문헌l이라 지칭함). 정보의 기록(기입)시 그리고 정보 소거시, 극성이 다른 전압 펄스가 인가된다.
RRAM의 다른 구성으로는, 예를 들면, 미량의 Cr이 도핑된 SrZrO3(단결정 또는 다결정)을 2 개의 전극 사이에 끼우고, 이들 전극으로부터 전류를 흘림으로써 기록 막의 저항이 변화되는 구성이 소개되어 있다(Applied Physics Letters, 2000년, 77권 p139 내지 p141, A. Beck 등의 "Reproducible switching effect in thin oxide films for memory applications" 참조, 이하에서는 비특허 문헌2라 지칭함).
이 비특허 문헌2에는, 기억층의 I-V 특성이 나타나 있고, 기록 및 소거 시의 임계값 전압이 ±0.5V라고 나타나 있다. 이 구성에서도, 전압 펄스를 인가함으로써 정보가 기록되고 소거될 수 있다. 필요한 펄스 전압은 ±1.1V이고, 전압 펄스폭은 2ms이다. 또한 고속 기록 및 소거도 수행될 수 있어, 전압 펄스폭 1OOns에서의 동작이 보고된다. 이 경우, 필요한 펄스 전압은 ±5V이다.
그러나，FeRAM의 경우, 현재로서는, 비파괴 읽기를 수행하는 것이 어렵고, 파괴 읽기가 수행되기 때문에 판독 속도가 느리다. 또한 판독 혹은 기록에 의한 분극 반전의 횟수가 제한되기 때문에, FeRAM이 재기입될 수 있는 횟수에 한계가 있다.
MRAM의 경우, 기록에 자계를 필요로 하고, 배선을 통해 흐르는 전류에 의해 자계가 발생된다. 따라서, 기록이 수행될 때에 큰 전류량이 필요해진다.
상변화 메모리는, 동일한 극성과 다른 크기를 갖는 전압 펄스를 인가함으로써 기록을 수행한다. 그러나, 이 상변화 메모리는 온도에 따라 스위칭을 일으키므로, 환경 온도의 변화에 민감하다.
특허 문헌1에 기재된 PMC의 경우, 비정질 GeS나 비정질 GeSe의 결정화 온도가 대략 200℃이며, 이온 도전체가 결정화되면 PMC의 특성이 저하된다. 따라서, PMC는 실제로 기억 소자를 제작할 때의 공정, 예를 들면, CVD 절연막이나 보호막 등을 형성하는 공정에 있어서 높은 온도를 견딜 수 없다.
비특허 문헌1 및 비특허 문헌2에 기재된 RRAM의 구성에서 제안된 기억층의 각 재료는 결정성 재료이다. 따라서, 대략 600℃에서의 온도 처리가 수행되어야 한다는 점, 제안된 재료의 단결정을 제조하는 것이 매우 어렵다는 점, 그리고 다결정을 사용하는 경우 입계에 영향이 있기 때문에 미세화가 어렵다는 점의 문제점이 발생한다.
또한, 상술된 RRAM에서 펄스 전압을 인가함으로써 정보의 기록이나 소거를 수행하는 것이 제안되어 있다. 그러나, 제안되어 있는 구성에서는, 인가된 펄스 전압의 펄스 폭에 따라 기록 후의 기억층의 저항값이 변화된다. 또한 이렇게 기록 후의 저항값이 기록 펄스 폭에 의존한다는 사실은, 동일 펄스를 반복해서 인가한 경우에도 저항값이 변화될 것이라는 것을 간접적으로 나타내고 있다.
예를 들면, 상술된 비특허 문헌1에서는, 동일 극성의 펄스를 인가하는 경우, 그 펄스 폭에 따라 기록 후의 저항값이 크게 변화되는 것이 보고되어 있다. 펄스폭이 5Ons 또는 그보다 짧을 경우에는, 기록에 의한 저항 변화율은 작다. 펄스폭이 1OOns 또는 그보다 길 경우에는, 일정치로 포화되는 대신, 저항값은 펄스폭이 길어짐에 따라 기록 전의 저항값에 근접한다. 비특허 문헌1에서는，기억층과 액세스 제어용의 M0S 트랜지스터가 서로 직렬로 접속되고, 어레이 형태로 배치된 메모리 구조의 특성을 소개하고 있다. 비특허 문헌1에서는, 펄스폭이 1Ons 내지 1OOns의 범위에서 변화될 때, 기록 후의 기억층의 저항값이 펄스폭에 따라 변화되는 것이 보고되어 있다. 펄스 폭이 더 길어지는 경우에는, 기억층의 특성으로부터 저항이 다시 감소할 것이 예상된다.
즉, 기록 후의 저항값은 펄스 전압의 크기나 펄스 폭에 좌우되므로, 펄스 전압의 크기나 펄스 폭에 변동이 있으면, 기록 후의 저항값이 달라진다.
따라서, 약 1OOns보다도 짧은 펄스 전압의 경우, 기록에 의한 저항 변화율이 작아지고, 기록 후의 저항값의 변동에 영향을 받기 쉬워진다. 따라서, 안정적으로 기록을 수행하는 것이 어렵다.
따라서， 이러한 짧은 펄스 전압에서 기록이 수행될 경우에는, 확실하게 기록을 수행하기 위해서, 기록 후에 정보의 내용을 확인하는 과정(검증)이 수행될 필요가 있다.
예를 들면, 기억 소자에 이미 기록되어 있는 정보의 내용(기억층의 저항값)을 판독해서 확인하는 공정이 기록 전에 수행되고, 이 기록은 확인된 내용(저항값)과 이제부터 기록될 내용(저항값)간의 관계에 대응하는 방식으로 수행된다. 혹은, 예를 들면, 기억 소자에 기록되어 있는 정보의 내용을 판독해서 확인하는 공정이 기록 후에 수행되고, 정보의 내용이 원하는 저항값과 상이한 경우에는, 재기록을 수행하여 정보의 내용을 원하는 저항값으로 보정한다.
따라서, 기록에 걸리는 시간이 길어지고, 예를 들면, 고속으로 데이터를 중첩하여 쓰는 것이 어렵다.
상술된 문제점을 해결하기 위해, 기억 소자의 양단 사이에 임계값 전압과 같거나 그보다 높은 전압을 인가함으로써 저항값이 변화하는 특성을 갖는 기억 소자와, 이 기억 소자와 직렬로 접속된 M0S 트랜지스터로 구성된 메모리 셀을 포함하는 기억 장치가 제안되며, 기억 소자와 M0S 트랜지스터 양단 사이에 인가된 전압이 임계값 전압보다 높은 임의의 전압보다 높은 경우, 기억 소자의 저항값을 높은 상태로부터 낮은 상태로 변화시킨 후에 있어서의 메모리 셀의 기억 소자와 M0S 트랜지 스터의 합성 저항값은, 전압의 크기에 상관없이 사실상 일정한 값이 된다(일본 특허 출원 제2004-22121호 참조, 이하에서는 특허 문헌2라 지칭함). 이러한 기억 장치는 안정된 기록을 달성하고, 정보의 기록에 걸리는 시간을 단축시킨다.
기억 소자를 저항값이 높은 상태로부터 낮은 상태로 변화시키는 동작을 기입이라 정의하고, 기억 소자를 저항값이 낮은 상태로부터 높은 상태로 변화시키는 동작을 소거라고 정의했을 때, 특허 문헌2에 기재된 기억 장치에서 기입 및 소거를 실현하기 위해서는, 기입 후의 기억 소자의 저항값의 범위를 규정할 필요가 있다. 기입 후의 기억 소자의 저항값이 일정 조건을 충족시키는 경우, 기입 후의 기억 소자의 소거가 가능하게 된다．
본 발명은 상술된 것들을 감안하여 창안된 것이며, 안정적으로 기록을 수행할 수 있고, 정보 기록에 걸리는 시간을 단축시키고, 기입 후의 기억 소자의 소거할 수 있는 기억 장치 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따라, 제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 이 기억 소자와 직렬로 접속된 회로 소자를 포함하는 메모리 셀을 포함하는 기억 장치가 제공되며, 기입 후의 기억 소자의 저항값을 R, 제2 임계값 전압을 V, 소거 시에 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I다.
여기서, 기입 후의 기억 소자의 저항값을 R, 기억 소자의 소거에 필요한 최소 전압인 제2 임계값 전압을 V, 소거 시에 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I로써, 소거 전의 기억 소자의 저항값이 V/I이거나 그보다 높다. 따라서, 소거 동작 시에 기억 소자에 제2 임계값 전압과 같거나 그보다 높은 전압을 인가할 수 있어, 기입 후의 기억 소자의 소거가 가능하게 된다．
또한， 기입 후의 기억 소자의 저항값 R을 R≥V/I로 제어하기 위한 방법은, 예를 들면, 기억 소자에 인가되는 전류량을 제한하는 방법을 포함한다.
본 발명의 실시예에 따라, 제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 이 기억 소자와 직렬로 접속된 회로 소자를 포함하는 메모리 셀을 포함하는 기억 장치와, 기입 후의 기억 소자의 저항값을 R, 제2 임계값 전압을 V, 소거 시에 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I로 하는 기입 제어 수단을 포함하는 반도체 장치가 제공된다.
반도체 장치는, 기입 후의 기억 소자의 저항값을 R, 기억 소자의 소거에 필요한 최소 전압인 제2 임계값 전압을 V, 소거 시에 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I로 하는 기입 제어 수단을 포함함으로써, 소거 전의 기억 소자의 저항값이 V/I이거나 그 이상이 된다. 따라서, 소거 동작 시에 기억 소자에 제2 임계값 전압과 같거나 그보다 높은 이상의 전압을 인가할 수가 있어, 기 입 후에 기억 소자를 소거할 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 기억 장치 및 반도체 장치는, 안정적으로 기록을 수행할 수 있고, 정보 기록에 걸리는 시간을 단축시키고, 기입 후의 기억 소자의 소거할 수 있다.
이하에서는, 본 발명을 이해하기 위해 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 또한, 본 실시예에서는, 저항 변화형 기억 소자(이하, 메모리 소자라 지칭함)를 메모리 셀에 사용하여 기억 장치를 구성하며, 이 경우 메모리 소자는 기억 소자의 일례다.
도 1은 본 발명이 적용된 기억 장치의 일례에 사용되는 메모리 소자의 전류-전압(I-V) 변화를 나타내는 그래프다.
또한， 도 1에 도시된 바와 같은 I-V 특성을 가지는 메모리 소자는, 예를 들면, 제1 전극과 제2 전극 사이(예를 들면, 하부 전극과 상부 전극 사이)에 기억층이 끼워져 있음으로써 구성된 기억 소자를 포함하고, 이 기억층은 예를 들면, 희토류 산화막 등의 비정질 박막으로 구성되어 있다.
이 메모리 소자는 초기 상태에서는 저항값이 커서(예를 들면, 1MΩ이거나 그보다 많음), 전류가 메모리 소자에 쉽게 흐를 수 없다. 그러나, 도 1의 +1.1X[V](예를 들면, +0.5V) 또는 이보다 높은 전압을 인가하면，전류가 급격하게 증대해서 저항값이 저하된다(예를 들면, 수㏀). 이후, 메모리 소자는 저항 특성으로 변화되고, 전류가 전압에 비례해서 흐르는 상태로 되고, 즉, 저항값은 일정값이 된다. 이후, 메모리 소자는, 전압이 0V로 복귀해도 그 저항값(낮은 저항값)을 계속해서 유지한다.
이하에서는 이 동작을 기입이라 지칭하고, 이 상태를 도통이라 지칭한다. 즉, 메모리 소자를 고저항 상태로부터 저저항 상태로 천이시키는 동작을 기입이라고 지칭한다. 또한，이 때의 인가 전압을 기입 전압 임계값이라 지칭한다.
그 다음, 메모리 소자에 기입과는 역극성의 전압을 인가하고, 인가 전압을 증가시키면, 도 1의 ―1.1X[V](예를 들면, ―0.5V)에서, 메모리 소자에 흐르는 전류가 급격하게 감소하고, 즉, 저항값이 급격하게 증가하여, 초기 상태와 같은 높은 저항값(예를 들면, 1MΩ이거나 그보다 많음)으로 변화된다. 그 후에 메모리 소자는 전압이 0V로 복귀해도 그 저항값(높은 저항값)을 계속해서 유지한다.
이하에서는 이 동작을 소거라 지칭하고, 이 상태를 절연이라 지칭한다. 즉, 메모리 소자를 저저항 상태로부터 고저항 상태로 천이시키는 동작을 소거라 지칭한다. 또한 이 때의 인가 전압을 소거 전압 임계값이라 지칭한다.
이와 같이 메모리 소자에 정부의 전압을 인가하는 것에 의해, 메모리 소자의 저항값을 수 ㏀ 내지 약 1㏁까지 가역적으로 변화시킬 수 있다. 또한 메모리 소자에 전압이 인가되지 않고 있는 경우, 즉 전압이 0V일 때, 메모리 소자는 도통과 절연 상태 2 개의 상태를 가정할 수 있다. 이 상태들과 데이터 1 및 0을 대응시킴으로써, 1 비트의 데이터가 기억될 수 있다.
또한， 도 1에 인가된 전압의 범위는 ―2X 내지 +2X이다. 그러나, 본 발명이 적용된 기억 장치의 일례에 사용된 메모리 소자는, 인가 전압을 그 범위보다 높 게 해도, 저항값은 거의 변화되지 않는다.
도 2a 및 도 2b는 본 발명이 적용된 기억 장치의 일례에 사용된 메모리 셀을 설명하는 회로도이다. 이 도면들에 도시된 메모리 셀 C는, 메모리 소자 A와 MOS 트랜지스터 T를 직렬로 접속함으로써 구성된다. 이에 따라, M0S 트랜지스터는 액세스될 메모리 소자를 선택하기 위한 스위칭 소자로서 작용할 뿐만 아니라, 기입 시의 메모리 소자에 대한 부하로서도 작용하게 된다. 또한，M0S 트랜지스터는 기억 소자와 직렬로 접속된 회로 소자의 일례다.
또한 M0S 트랜지스터에 접속된 메모리 소자의 단자와는 반대 측에 있는 메모리 소자의 단자에 단자 전압 V1이 인가된다. 메모리 소자에 접속된 MOS 트랜지스터의 단자와는 반대 측에 있는 M0S 트랜지스터의 한 단자(예를 들면, 소스 측의 단자)에 단자 전압 V2가 인가된다. MOS 트랜지스터의 게이트에는 전압 Vgs가 인가된다.
메모리 셀을 구성하는 메모리 소자 및 M0S 트랜지스터의 양단에 각각 단자 전압 V1과 V2가 인가됨으로써, 양쪽 단자 사이에 전위 차 V(=|V2-V1|)가 발생된다.
메모리 소자의 기입 시의 저항값은, M0S 트랜지스터의 온 저항과 같거나 그보다 높은 것이 바람직하다. 이것은 소거 개시 시의 메모리 소자의 저항값이 낮을 경우, 단자 사이에 인가된 전위 차 대부분이 M0S 트랜지스터에 인가되어, 그 결과 전력 손실을 가져오기 때문이다. 따라서, 인가된 전압이 메모리 소자의 저항의 변화에 효율적으로 사용될 수 없다. 또한，기입 개시 시, 메모리 소자의 저항값은 충분히 높기 때문에, 메모리 소자에 대부분의 전압이 인가되어, 이러한 문제는 발 생하지 않는다.
여기서, 본 발명의 실시예에서 사용된 기입 직후의 메모리 소자의 저항은, 소자 고유의 값이 아니고, 기입 직후의 메모리 소자에 흐르는 전류에서 결정된다는 것이 실험적으로 알려져 있다. 도 3은 기입 직후의 메모리 소자의 저항이, 메모리 소자에 흐르는 전류에 의해 결정되는 현상의 개념을 설명하기 위한 회로도이며, 메모리 소자는 부하 저항과 직렬로 접속된다. 메모리 소자가 절연 상태, 즉 메모리 소자의 저항값이 1MΩ이거나 그 이상인 상태에 있다고 가정한다.
도 3의 부호 X 및 Y로 표시된 양단 간에 기입 전압 임계값으로서 0.5V가 기입 방향(부호 X로부터 부호 Y로 이동하는 방향)으로 인가되는 경우, 메모리 소자의 저항값이 메모리 소자와 직렬로 접속된 부하 저항값보다도 충분히 크기 때문에, 메모리 소자 간에 0.5V의 전압이 인가되어, 그 결과 메모리 소자가 절연 상태로부터 도통 상태로 변화한다.
기입 직후의 메모리 소자의 양쪽 단자 사이의 전압은, 메모리 소자와 직렬로 접속된 부하 저항값의 크기에 상관없이 일정(예를 들면, 0.2V 정도)하다는 것이 실험적으로 알려져 있다. 따라서, 부하 저항값이 1㏀인 경우 [1]에는, (0.5V-0.2V)/1㏀=0.3㎃의 전류가 흐르고, 메모리 소자의 저항값은 0.2V/0.3㎃=0.67㏀이 된다. 부하 저항값이 10㏀인 경우 [2]에는, (0.5V-0.2V)/10㏀=0.03㎃의 전류가 흐르고, 메모리 소자의 저항값은 0.2V/0.03㎃=6.7㏀이 된다.
이와 같이, 메모리 소자의 기입 직후의 저항값은, 메모리 소자에 흐르는 전류에 의해 결정되고, 한번 결정된 기입 후의 저항값은, 소거 전압 임계값(기입과는 반대인 전압 방향)을 초과하지 않는 한 변화되지 않고 일정하다.
또한，소거인 경우에는 이러한 현상은 발생하지 않고, 절연 저항값은 기입 저항값에 상관없이 수 10㏀ 내지 1 ㏁ 또는 그보다 많게 변화된다.
메모리 소자와 MOS 트랜지스터의 극성에 의해, 도 2a 및 도 2b에 도시된 2 종류의 메모리 셀의 구성이 생각된다.
또한， 도 2a 및 도 2b의 메모리 셀의 화살표는 극성을 나타내고, 화살표 방향에 전압이 인가된 경우에는, 메모리 소자가 절연 상태로부터 도통 상태로 변화하며, 즉, 기입 동작이 수행된다.
도 4 내지 도 7은 본 발명이 적용된 기억 장치의 일례를 설명하는 회로도이다. 도 4 내지 도 7에 도시된 메모리 어레이는, 도 2a 및 도 2b에 도시된 메모리 셀을 매트릭스 형상으로 배치함으로써 구성된다. 메모리 소자의 극성 및 메모리 소자와 MOS 트랜지스터 간의 배치 관계에 의해, 도 4, 도 5, 도 6 및 도 7에도시된 4 종류의 메모리 어레이의 구성이 생각된다.
도 4 내지 도 7에 도시된 기억 장치는, 메모리 셀이 (m+1)행, (n+1)열의 매트릭스 형상으로 배치됨으로써 구성된다. 메모리 셀은, 도 2a 및 도 2b에 도시된 바와 같이, 메모리 소자의 일단이 M0S 트랜지스터에 접속됨으로써 구성된다.
MOS 트랜지스터 T(T00 내지 Tmn)의 게이트는 워드 선 W(W0 내지 Wm)에 접속되어 있다. MOS 트랜지스터의 타 단은 비트 선 B(B0 내지 Bn)에 접속되어 있다. 메모리 소자의 타 단은 소스 선 S(SO 내지 Sm)에 접속되어 있다.
그런데, 메모리 소자를 구성하는 이온 배급층을, 메모리 셀마다 이온 배급층 을 패터닝하지 않고 모든 메모리 셀에서 공통인 이온 배급층으로 구성함으로써, 1비트 셀마다의 메모리 소자의 분리 가공이 불필요해지고, 메모리 소자를 제조할 때의 패터닝 정밀도를 완화할 수 있고, 메모리 소자의 제조 수율의 향상이 실현된다.
따라서， 본 발명이 적용되는 기억 장치의 일례에서는， 도 8에서 도시된 바와 같이, 메모리 셀을 구성하는 메모리 소자(10)가 매트릭스 형상으로 배치되어, 메모리 소자는, 하부 전극(1)과 상부 전극(4) 사이에, 고저항막(2)과 이온 소스층(3)을 끼워 구성되고, 고저항막 및 이온 소스층은 정보를 저장하기 위한 기억층을 구성한다.
이온 소스층(3)은 Ag, Cu, Zn으로부터 선택된 하나 이상의 원소(금속 원소)와, S, Se, Te로부터 선택된 하나 이상의 원소(칼코게나이드 원소)를 함유한다. 금속 원소가 이온화됨으로써, 메모리 소자의 저항값이 변화된다. 즉, 이 금속 원소(Ag,Cu,Zn)는 이온 소스가 된다.
고저항막(2)은, 이온 소스층보다도 높은 저항율을 갖는 재료, 예를 들면, 절연체 혹은 반도체를 이용하여 구성된다. 구체적으로는，예를 들면, 산화 규소, 질화 규소, 희토류 산화막, 희토류 질화막, 비정질 실리콘, 비정질 게르마늄, 또한 비정질 칼코게나이드 등의 재료를 이용하는 것이 가능하다.
상술된 이온 소스층으로서, 구체적으로는，예를 들면, CuTeGeGd막을 이용할 수 있다. 이 CuTeGeGd막은, 그 조성에 따라 CuTeGeGd막의 저항율이 상이하지만，Cu, Te, Gd는 금속 원소이기 때문에 이 CuTeGeGd막의 저항을 낮게 하는 것은, 적어도 칼코게나이드로서 S 혹은 Se를 이용했을 경우와 비교해서 용이하다.
비정질 칼코게나이드 박막 안(속)에서는，GeTe는 1×104Ωcm 정도로 저항율이 매우 낮다. 반면, 예를 들면, GeSe는 1×1013Ωcm 정도의 저항율을 가지며, GeSTe는 1×1011Ωcm 정도인 ("기능 재료" 1990년 5월호 p76 참조) 저항율을 갖는다.
이와 같이, GeTe를 모재로 하는 재료 혹은 Te를 함유하는 재료에, Cu, Gd 등의 금속을 함유시킴으로써, 저항을 낮게 할 수 있다. 그리고, 두께 20㎚와 셀 면적 0.4㎛2을 갖는 CuTeGeGd막의 저항값은, 100Ω 정도 또는 그보다 낮을 수 있다.
반면, 고저항막(2)으로서 이용되는 가돌리늄 산화막의 저항값은 높고, 비교적 얇은 막 두께에서도 용이하게 100㏀ 또는 그보다 높을 수 있고, 또는 1㏁도 가능하다.
도 8의 구성에서, 각각의 메모리 소자는, 반도체 기판(11)에 형성된 MOS 트랜지스터 Tr의 상방에 형성되어 있다.
이 MOS 트랜지스터 Tr은, 반도체 기판(11)내의 소자 분리층(12)에 의해 분리된 영역에 형성된 소스/드레인 영역(13)과 게이트 전극(14)을 포함한다. 게이트 전극(14)의 벽면에는, 측벽 절연층이 형성되어 있다.
또한 게이트 전극(14)은, 기억 장치의 한 쪽의 어드레스 배선인 워드 선 W를 겸하고 있다.
그리고，MOS 트랜지스터 Tr의 소스/드레인 영역(13)의 한 쪽과, 메모리 소자 의 하부 전극이, 플러그층(15), 금속 배선층(16) 및 플러그층(17)을 거쳐서 전기적으로 서로 접속되어 있다.
MOS 트랜지스터 Tr의 소스/드레인 영역(13)의 다른 쪽은, 플러그층(15)을 거쳐서 금속 배선층(16)에 접속되어 있다. 이 금속 배선층(16)은, 기억 장치의 다른 쪽의 어드레스 배선인 비트 선에 접속되어 있다.
이하에서는, 상술한 바와 같이 구성된 기억 장치가 기입 후의 메모리 소자를 소거하기 위해서는, 기입 후의 메모리 소자의 저항값이 소정의 저항값이거나 또는 그보다 높아야 한다는 특징에 관하여 설명한다.
소거 동작 시에 메모리 셀 전체에 걸리는 전압을 Vin(Verase), 메모리 셀 전체에 걸리는 전압 중 메모리 소자에 걸리는 분압을 Vcell, 메모리 소자의 소거 전압 임계값을 Vth_erase라고 한다. 또한, 메모리 셀 전체에 걸리는 전압 중 M0S 트랜지스터에 걸리는 분압을 Vmos, M0S 트랜지스터의 게이트 전압을 Vword, M0S 트랜지스터의 임계값 전압을 Vth_mos, 메모리 소자에 흐르는 전류를 Icell, M0S 트랜지스터에 흐르는 전류를 Imos라고 한다.
소거 동작을 위한 전제로서, 소거 전의 메모리 소자는 저저항(기입) 상태에 있으며(제1 조건), 메모리 소자에는 소거 전압 임계값이거나 그보다 높은 전압을 인가되어야 한다(제2 조건).
제1 조건으로부터, 소거 전의 메모리 소자의 저항은 제로(도통 상태) 또는 유한한 값이며, 전압 Vcell이, Vcell=Icell×Rcell의 관계를 가지는 것을 고려하면，제2 조건을 충족시킬 정도로 전압 Vcell을 충분히 높게 하기 위해서는, (1) 전류 Icell을 증가시킴으로써 전압 Vcell을 증가시키는 방법 혹은 (2) 저항 Rcell을 증가시킴으로써 전압 Vcell을 증가시키는 방법이 생각된다.
그런데, 메모리 소자와 M0S 트랜지스터는 서로 직렬로 접속되어 있고 M0S 트랜지스터에 있어서의 동작 전류가 한정되어 있기 때문에, 즉, M0S 트랜지스터의 온 저항의 하한이 존재하기 때문에, 전류 Icell은 전류 Imos에 제한된다. 따라서, 전압 Vcell을 충분히 높게 하기 위해서는, 저항 Rcell이 소정의 저항값이거나 그보다 높아야만 한다.
이 점에 대해서, [1] 메모리 소자의 일단에 전압 Vin이 인가된 경우 및 [2] MOS 트랜지스터의 일단에 전압 Vin이 인가된 경우로 나누어서 더 설명한다.
[1] 메모리 소자의 일단에 전압 Vin이 인가된 경우
도 9a에 도시된 바와 같이, 메모리 소자의 일단에 전압 Vin이 인가되고, MOS 트랜지스터의 일단에 접지 전위 GND가 인가된 경우, 게이트 전압 Vword는 GND-게이트 간 전압 Vgs가 되고, 게이트 전압 Vword는 전압 Vcell의 영향을 받지 않으며, 전압 Vmos와 전류 Imos는 도 9b에 도시된 것과 같은 관계를 가진다.
[1-1] 포화 영역에서의 동작
MOS 트랜지스터가 도 9b의 부호 A로 표시된 포화 영역에서 동작하는 경우에는, 전류 Icell이 M0S 트랜지스터의 포화 전류가 되고, M0S 트랜지스터가 정전류원이 되므로, Vcell=Rcell×Imos의 관계가 성립된다. 그리고, 메모리 소자를 소거하기 위해서는, Vcell≥Vth_erase의 관계가 성립될 필요가 있다. Vcell=Rcell×Imos의 관계로부터, 소거 동작을 실현하기 위해서는, Rcell≥Vth_erase/Imos의 관계가 충족되어야만 한다는 것을 알 수 있다.
또한，전류 Imos를 일정한 것으로 간주하는 경우에서는，저항 Rcell이 소거 전압 임계값에 의해 결정되는 임의의 값보다 커야만 하고, 전압 Vin이 고전압인 경우 반드시 소거가 성공하는 것은 아니라는 것을 알 수 있다
[1-2] 비포화 영역에서의 동작
한편，MOS 트랜지스터가 도 9b의 부호 B로 표시된 비포화 영역에서 동작하는 경우에는, 메모리 소자와 M0S 트랜지스터에 인가되는 전압은 각각의 저항 분압으로 규정된다. 메모리 소자에 인가되는 소거 분압은, Vcell=Rcell/(Rcell+Rmos)×Vin의 관계가 성립된다. 그리고, 상술한 바와 마찬가지로, 메모리 소자를 소거하기 위해는, Vcell≥Vth_erase의 관계가 성립될 필요가 있다. Vcell=Rcell /(Rcell+Rmos)×Vin의 관계로부터, 소거 동작을 실현하기 위해서는, Rcell≥Vth_erase/Vin×(Rcell+Rmos)의 관계, 즉, Rcell≥Vth_erase/Imos가 충족되어야만 한다는 것을 알 수 있다．
여기서, 도 9c는, 기입 후의 메모리 소자의 저항값이 0.631㏀, 1㏀, 1.585㏀, 2.512㏀, 3.981㏀, 6.31㏀, 10㏀, 15.85㏀ 및 25.12㏀인 경우에서의 전압 Verase와 전압 Vcell간의 관계를 도시하고 있다. 또한，도 9c의 부호 A는 MOS 트랜지스터의 포화 영역을 나타내고 있고, 도 9c의 부호 B는 M0S 트랜지스터의 비포화 영역을 나타내고 있다.
이 도 9c로부터, 소정의 전압 Vin이 인가된 경우에서는，기입 후의 메모리 소자의 저항값이 클수록 전압 Vcell이 커지는 것을 알 수 있다.
[2] MOS 트랜지스터의 일단에 전압 Vin이 인가된 경우
도 10a에 도시된 바와 같이, M0S 트랜지스터의 일단에 전압 Vin이 인가되고 메모리 소자의 일단에 접지 전위 GND가 인가된 경우에는, 소거 동작 시의 MOS 트랜지스터의 소스 전압은 전압 Vcell이 되기 때문에, M0S 트랜지스터의 실효 게이트 전압 Vgs에 대해, Vgs=Vword-Vcell의 관계가 성립된다. 그러나, 전압 Vcell이 증가하여 실효 게이트 전압 Vgs가 임계갑 전압 Vth_mos에 근접하면, (Vin-Vth_mos)이거나 그보다 높은 전압이 M0S 트랜지스터에 인가될 수 없게 되어버린다. 즉, 전압 Vcell이 증가하면, 실효 게이트 전압 Vgs는 상대적으로 작아진다. 실효 게이트 전압 Vgs가 임계값 전압 Vth_mos에 근접하면, M0S 트랜지스터는 오프 상태가 되고, 따라서, 메모리 셀에 전류가 흐르지 않게 되어버려 메모리 소자에 전압이 인가되지 않게 된다. 따라서, M0S 트랜지스터의 일단에 전압 Vin이 인가된 경우에는, 상술된 M0S 트랜지스터가 포화 영역 혹은 비포화 영역에서 동작하는 경우 외에 추가로, 전압 Vcell이 증가하고 실효 게이트 전압 Vgs가 임계값 전압 Vth_mos에 근접하는 경우 메모리 소자에 전압이 인가되지 않는다는 점에 관해서도 고려할 필요가 있다.
또한，도 1Oa에 도시된 메모리 셀의 구성에서는, 게이트 전압 Vword는 Vcell-게이트간 전압이 되므로, 게이트 전압 Vword는 전압 Vcell에 의존하게 된다. 실효 게이트 전압 Vgs와 전류 Imos는 도 10b에 도시된 바와 같은 관계를 가진다.
도 10c는, 기입 후의 메모리 소자의 저항값이 0.631㏀, 1㏀, 1.585㏀, 2.512㏀, 3.981㏀, 6.31㏀, 10㏀, 15.85㏀, 25.12㏀, 39.81㏀, 63.l㏀, 100㏀인 경우에서의 전압 Verase와 전압 Vcell간의 관계를 도시하고 있다. 또한， 도 10c의 부호 A는 상술한 M0S 트랜지스터의 포화 영역을 나타낸다. 도 10c의 부호 B는 상술한M0S 트랜지스터의 비포화 영역을 나타낸다. 도 10c의 부호 C는 실효 게이트 전압 Vgs가 전압 Vth에 근접함으로써, 전압 Vcell의 최대값이 Vin-Vth_mos에 제한되는 영역을 나타내고 있다.
이 도 10c로부터, 소정의 전압 Vin이 인가된 경우, 기입 후의 메모리 소자의 저항값이 클수록 전압 Vcell이 커지는 것을 알 수 있다.
상술한 바와 같이, 소정의 전압 Vin을 메모리 소자의 일단에 인가할 경우와 소정의 전압 Vin을 MOS 트랜지스터의 일단에 인가할 경우 둘 다에 있어, 기입 후의 메모리 소자의 저항값이 클수록 전압 Vcell이 커지는 것을 알 수 있다．
따라서, 전류 Icell이 전류 Imos에 제한된다는 전제 하에서, 소거 동작 시에 소거 전압 임계값 Vth_erase와 같거나 그보다 높은 전압 Vcell을 인가하기 위해서는, 기입 후의 메모리 소자의 저항값이 Vth_erase/Imos이거나 또는 그보다 높아야 한다고 할 수 있다.
이하에서는, 기입 후의 메모리 소자의 저항값을, 소거 동작이 확실하게 수행될 수 있도록 충분히 높은 값으로 제어하기 위한 방법에 관하여 설명한다.
(기입 후의 메모리 소자의 저항값의 제어하기 위한 제1 방법)
도 11은 기입 후의 메모리 소자의 저항값을 제어하기 위한 기입 저항 제어 회로의 일례를 설명하는 모식도이다. 도 11에 도시된 기입 저항 제어 회로에서는，도 4 내지 도 7에 도시된 바와 같은 메모리 셀 어레이(30)의 비트 선과 소스 선은 컬럼 스위치 SW를 거쳐서 입-출력 제어 회로(I/O제어회로)(31)에 접속되고, 메 모리 어레이의 워드 선은 워드 라인 전압 제어 회로인 로우 디코더(32)에 접속되어 있다. 로우 디코더(32)에는 워드선 전압 설정 회로(33)가 접속되어 있다. 이 워드선 전압 설정 회로에 의해 워드 선에 인가된 전압이 제어될 수 있다.
상술된 바와 같이 구성된 기입 저항 제어 회로를 사용하여, 메모리 셀의 M0S 트랜지스터의 게이트에 접속된 워드 선의 전압을 제한하고, 즉, 워드 선에 인가되는 전압에 상한값을 설정해서 메모리 소자에 흐르는 전류량을 제한함으로써, 기입 후의 메모리 소자의 저항값은 소거 동작을 확실하게 수행할 수 있는 정도로 충분히 높게 설정될 수 있다．
또한， 워드 선에 인가되는 전압의 상한값은, 기억 장치의 사용자가 장치 외부로부터 임의로 제어할 수 있고, 또는, 워드 선에 인가되는 전압을 제어하기 위한 회로가 디바이스 내부에서 제공될 수도 있다.
(기입 후의 메모리 소자의 저항값을 제어하기 위한 제2 방법)
도 12는 기입 후의 메모리 소자의 저항값을 제어하기 위한 기입 저항 제어 회로의 다른 일례를 설명하는 모식도이다. 도 12에 도시된 기입 저항 제어 회로에서는，상술된 기입 저항 제어 회로의 일례와 마찬가지로, 도 4 내지 도 7에 도시된 것과 같은 메모리 셀 어레이(30)의 비트 선과 소스 선이 컬럼 스위치 SW를 거쳐서 I/O 제어회로(31)에 접속되어 있고, 메모리 어레이의 워드 선은 워드 선 전압 제어 회로인 로우 디코더(32)에 접속되어 있다. 여기에서, 컬럼 스위치는 전류제한 회로(34)에 접속되어 있다. 이 전류 제한 회로에 의해 비트 선 또는 소스 선에 흐르는 전류가 제어될 수 있다.
상술한 바와 같이 구성된 기입 저항 제어 회로를 이용하여, 비트 선 또는 소스 선에 흐르는 전류를 제한하고, 즉, 메모리 소자의 기입 시에 흐르는 전류량의 상한값을 제어함으로써, 기입 후의 메모리 소자의 저항값을, 소거 동작을 확실하게 수행할 수 있는 정도로 충분히 높게 설정할 수 있다．
또한，기입 후의 메모리 소자의 저항값을 제어하기 위한 제2 방법은 물론, 기입 후의 메모리 소자의 저항값을 제어하기 위한 제1 방법과 병용하여 사용될 수 있다.
(기입 후의 메모리 소자의 저항값을 제어하기 위한 제3 방법)
메모리 소자가 한 번 기입되어 메모리 소자를 도통 상태로 설정한 후에, 첫번째 기입에서보다도 낮은 전류값을 갖는 전류로 재기입이 수행된다고 하여도 메모리 소자의 저항값은 높게 되지 않지만, 첫번째 기입에서보다도 높은 전류값을 갖는 전류로 재기입이 수행되면 메모리 소자의 저항값은 낮아진다는 것이 알려져 있다 (예를 들면, 일본 특허 출원 제2005-199799호 명세서 참조).
따라서，목표 설정값보다도 높은 기입 저항값을 먼저 설정한 후에, 기입 후의 메모리 소자의 저항값을 제어하기 위한 상술된 제1 제어 방법에서와 같이 기입 저항 제어 회로에서의 워드 선에 인가되는 전압의 상한값을 서서히 증가시키거나,혹은 기입 후의 메모리 소자의 저항값을 제어하기 위한 상술된 제2 방법에서와 같이 전류 제한 회로에서 허용되는 전류량의 최대값을 서서히 증가시키면서, 기입 동작을 반복함으로써 기입 후의 메모리 소자의 저항값을 소거 동작을 확실하게 수행할 수 있는 정도로 충분히 높게 설정하는 것이 가능하다.
이하에서는, 도 13을 참조하여 구체적인 시퀀스에 대해서 설명한다. 또한，Rcell은 메모리 소자의 저항값, Rinit는 초기 기입 후의 메모리 소자의 저항값, Rtarget는 목표 설정값(소거 동작을 확실하게 수행하도록 하는 저항값)을 나타내고 있다.
구체적인 시퀀스에서는, 우선, 초기 기입이 수행된다(도 l3의 (a) 참조). 또한，저항값 Rinit가 소거 동작이 가능한 저항값의 하한인 하한 저항값과 같거나 그보다 높지 않으면, 후술될 재초기 기입이 수행되지 않을 수 있다. 따라서, 초기 기입은 기입 후의 메모리 소자가 하한 저항값이거나 또는 그보다 높은 저항값을 갖도록 수행될 필요가 있다.
그 다음, 판독이 수행되어 초기 기입 후의 메모리 소자의 저항값을 측정한다 (도 13의 (b) 참조). 저항값 Rcel1과 저항값 Rinit를 비교한다(도 13의 (c)). Rcell〉Rinit의 관계가 충족되는 경우에는, 다음 공정인 기입이 수행된다(도 13의 (d) 참조). 한편，Rcel1〉Rinit의 관계가 충족되지 않는 경우에는, 소거 동작이 수행된다(도 13의 (e) 참조). 이후 재초기 기입이 수행된다.
그 다음, 판독이 수행됨으로써, Rcell〉Rinit의 관계가 충족되고, 기입된 메모리 소자의 저항값이 측정된다(도 13의 (f) 참조). 저항값 Rcell과 목표 저항값 Rtarget을 비교한다(도 13의 (g) 참조). Rcell=Rtarget의 관계가 충족되는 경우에는, 기입 처리가 종료된다. 한편，Rcell=Rtarget의 관계가 충족되지 않는 경우에는, 기입 조건이 변경된다(예를 들면, 기입 저항 제어 회로에서의 워드 선에 인가된 전압의 상한값이 변경되거나, 또는 전류 제한 회로에서 허용되는 전류량의 최대 값이 변경됨)(도 13의 (h) 참조). 이후, 기입, 판독 및 비교의 시퀀스가 반복된다.
상술된 시퀀스는 기입 후의 메모리 소자의 저항값을, 소거 동작이 확실하게 수행될 수 있는 정도로 충분히 높은 값으로 설정할 수 있다．
(기입 후의 메모리 소자의 저항값을 제어하기 위한 제4 방법)
도 14는 기입 후의 메모리 소자의 저항값을 제어하기 위한 기입 저항 제어 회로의 또 다른 일례를 설명하는 모식도이다. 도 14에 도시된 기입 저항 제어 회로에서는，상술된 기입 저항 제어 회로의 일례 및 기입 저항 제어 회로의 다른 일례와 마찬가지로，도 4 내지 도 7에 도시된 메모리 셀 어레이(30)의 비트 선과 소스 선은 컬럼 스위치 SW를 거쳐서 I/O 제어 회로(31)에 접속되어 있고, 메모리 어레이의 워드 선은, 워드 선 전압 제어 회로인 로우 디코더(32)에 접속되어 있다. 여기에서, 컬럼 스위치 및 로우 디코더는 각각 비트 선 및 소스 선 펄스 구동 회로(36)와 워드 선 펄스 구동 회로(35)에 접속되어 있다. 워드 선과 비트 선 또는 소스 선에 인가된 펄스 신호는 펄스 구동 회로에 의해 제어될 수 있다.
상술된 바와 같이 구성된 기입 저항 제어 회로를 이용하여, 워드 선, 비트 선 또는 소스 선을 활성화시키는 기입 펄스 폭의 상한값을 설정하고, 즉, 메모리 소자에 유입되는 총 전류량을 제한함으로써, 기입 후의 메모리 소자의 저항값을 소거 동작을 확실하게 수행할 수 있는 정도로 충분히 높게 설정할 수 있다．
본 발명이 적용된 기억 장치에서는，상술된 바와 같은 제어 방법에 의해 기입 후의 메모리 소자의 저항값이 제어되어, 기입 후의 메모리 소자의 저항값이 소 거 동작 시에 메모리 소자에 소거 전압 임계값과 같거나 그보다 높은 전압이 인가되도록 높은 저항값이 되게 한다.
당업자들은, 각종 수정, 조합, 서브조합 및 변경이, 첨부된 청구항 또는 그 동등물의 범위 내에 속하기만 하면 설계 요건 및 다른 요인에 따라 일어날 수 있다는 것을 이해할 것이다.
상술된 본 발명의 기억 장치 및 반도체 장치에서는，안정적으로 기록을 행할 수 있고, 정보의 기록에 필요한 시간을 짧게 하는 것이 가능함과 함께, 기입 후의 기억 소자의 소거를 실현할 수 있다．

Claims (16)

  1. 기억 장치에 있어서,
    제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 상기 기억 소자와 직렬로 접속되는 회로 소자를 갖는 메모리 셀을 포함하고,
    기입 후의 상기 기억 소자의 저항값을 R, 상기 제2 임계값 전압을 V, 소거 시에 상기 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I인 기억 장치.
  2. 제1항에 있어서,
    상기 회로 소자는 단극 트랜지스터이며,
    소거 시에 상기 기억 소자에 흐를 수 있는 전류는 상기 단극 트랜지스터의 포화 전류인 기억 장치.
  3. 제1항에 있어서,
    상기 회로 소자는 단극 트랜지스터이며,
    소거 시에 상기 기억 소자에 흐를 수 있는 전류는 상기 기억 소자에 상기 제 2 임계값 전압이 인가된 경우에서의 상기 단극 트랜지스터의 드레인 전류의 최대값인 기억 장치.
  4. 기억 장치에 있어서,
    제1 전극층과 제2 전극층 사이에 기억층을 끼움으로써 구성된 기억 소자 -상기 기억 소자는 상기 제1 전극층과 상기 제2 전극층 사이에 제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 가짐- 와, 상기 기억 소자와 직렬로 접속된 회로 소자를 각각 갖는 복수의 메모리 셀을 포함하고,
    기입 후의 상기 기억 소자의 저항값을 R, 상기 제2 임계값 전압을 V, 소거 시에 상기 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I인 기억 장치.
  5. 제4항에 있어서,
    상기 회로 소자는 단극 트랜지스터이며,
    소거 시에 상기 기억 소자에 흐를 수 있는 전류는 상기 단극 트랜지스터의 포화 전류인 기억 장치.
  6. 제4항에 있어서,
    상기 회로 소자는 단극 트랜지스터이며,
    소거 시에 상기 기억 소자에 흐를 수 있는 전류는 상기 기억 소자에 상기 제2 임계값 전압이 인가된 경우에서의 상기 단극 트랜지스터의 드레인 전류의 최대값인 기억 장치.
  7. 제4항에 있어서, 상기 메모리 셀의 전극층 중 적어도 하나는 공통 전극층에 의해 구성되는 기억 장치.
  8. 반도체 장치에 있어서,
    메모리 셀을 포함하는 기억 장치 -상기 메모리 셀은 제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와, 상기 기억 소자와 직렬로 접속되는 회로 소자를 포함함-; 및
    기입 후의 상기 기억 소자의 저항값을 R, 상기 제2 임계값 전압을 V, 소거 시에 상기 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I가 되게 하는 기입 제어 회로
    를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 기입 제어 회로는 워드 선 전압을 제한하기 위한 워드 선 전압 설정 회로에 의해 구성되는 반도체 장치.
  10. 제8항에 있어서,
    상기 기입 제어 회로는 비트 선 또는 소스 선 중 하나에 흐르는 전류를 제한하기 위한 전류 제한 회로에 의해 구성되는 반도체 장치.
  11. 제8항에 있어서,
    상기 기입 제어 회로는 워드 선 및 비트 선 또는 소스 선 둘 중 하나에 인가되는 펄스 신호의 펄스 폭을 제한하기 위한 펄스 구동 회로인 반도체 장치.
  12. 반도체 장치에 있어서,
    제1 전극층과 제2 전극층 사이에 기억층을 끼움으로써 구성된 기억 소자 -상기 기억 소자는 상기 제1 전극층과 상기 제2 전극층 사이에 제1 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 전압과는 극성이 상이한 제2 임계값 전압과 같거나 그보다 높은 전압이 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 가짐- 와, 상기 기억 소자와 직렬로 접속된 회로 소자를 각각 갖는 복수의 메모리 셀을 포함하는 기억 장치; 및
    기입 후의 상기 기억 소자의 저항값을 R, 상기 제2 임계값 전압을 V, 소거 시에 상기 기억 소자에 흐를 수 있는 전류를 I라고 했을 때에, R≥V/I가 되게 하는 기입 제어 회로
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 기입 제어 회로는 워드 선 전압을 제한하기 위한 워드 선 전압 설정 회로에 의해 구성되는 반도체 장치.
  14. 제12항에 있어서,
    상기 기입 제어 회로는 비트 선 또는 소스 선 중 하나에 흐르는 전류를 제한하기 위한 전류 제한 회로에 의해 구성되는 반도체 장치.
  15. 제12항에 있어서,
    상기 기입 제어 회로는 워드 선, 및 비트 선 또는 소스 선 중 하나에 인가되는 펄스 신호의 펄스 폭을 제한하기 위한 펄스 구동 회로인 반도체 장치.
  16. 제12항에 있어서, 상기 메모리 셀의 전극층 중 적어도 하나는 공통 전극층에 의해 구성되는 반도체 장치.
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