KR101106402B1 - 기억 장치 - Google Patents

기억 장치 Download PDF

Info

Publication number
KR101106402B1
KR101106402B1 KR1020050008020A KR20050008020A KR101106402B1 KR 101106402 B1 KR101106402 B1 KR 101106402B1 KR 1020050008020 A KR1020050008020 A KR 1020050008020A KR 20050008020 A KR20050008020 A KR 20050008020A KR 101106402 B1 KR101106402 B1 KR 101106402B1
Authority
KR
South Korea
Prior art keywords
voltage
resistance value
memory
memory element
resistance
Prior art date
Application number
KR1020050008020A
Other languages
English (en)
Other versions
KR20050077792A (ko
Inventor
쯔시마도모히또
아라따니가쯔히사
고우찌야마아끼라
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20050077792A publication Critical patent/KR20050077792A/ko
Application granted granted Critical
Publication of KR101106402B1 publication Critical patent/KR101106402B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은, 안정적으로 정보의 기록을 행할 수 있고, 정보의 기록에 필요한 시간을 짧게 하는 것이 가능한 기억 장치를 제공하는 것을 목적으로 한다. 이를 위해, 기억 소자 Amn 양단 사이에 임계값 전압 이상의 전압을 인가함으로써 저항값이 변화되는 특성을 갖는 기억 소자 Amn과, 이 기억 소자 Amn과 직렬로 접속되어 부하로 되는 회로 소자 Tmn을 갖고, 메모리 셀 C가 구성되어 있으며, 기억 소자 Amn을 저항값이 높은 상태로부터 저항값이 낮은 상태로 변화시키는 동작을 기입으로 정의하였을 때에, 기억 소자 Amn 및 회로 소자 Tmn 양단 사이에 인가된 전압이 임계값 전압보다도 큰 임의의 전압값 이상일 때에, 기입 후에서의 메모리 셀 C의 기억 소자 Amn 및 회로 소자 Tmn의 합성 저항값이, 인가된 전압의 크기에 상관없이 거의 일정한 값으로 되는 특성을 갖도록 기억 장치(100)를 구성한다.
기판, 기록 보조층, 절연막, 기억 소자, 트랜지스터

Description

기억 장치{MEMORY DEVICE}
도 1은 본 발명의 기억 장치의 일 실시예에서, 기억 장치에 사용되는 저항 변화형 기억 소자의 전압-전류 변화를 나타내는 도면.
도 2는 본 발명의 기억 장치의 일 실시예에서, 저항 변화형 기억 소자를 이용하여 구성한 메모리 셀의 회로도.
도 3은 본 발명의 기억 장치의 일 실시예의 전기 회로도.
도 4는 임계값 전압이 한쪽 극성에만 존재하는 저항 변화형 기억 소자의 I-V 특성의 측정 결과.
도 5는 실험에 이용한 기억 소자의 단면도.
도 6은 도 5의 기억 소자를 이용하여 제작한 메모리 셀의 회로도.
도 7의 (a) 내지 (c)는 도 6의 저항 소자의 저항값을 1㏀, 2㏀, 5㏀으로 하여, 각각 메모리 셀의 I-V 특성을 측정한 결과를 나타내는 도면.
도 8은 도 7의 (a)∼도 7의 (c)의 메모리 셀의 저항값이 거의 일정해졌을 때의, 저항 소자의 저항값과 기억 소자의 저항값 간의 관계를 나타내는 도면.
도 9의 (a)는 도 6의 메모리 셀의 양단에 인가한 펄스 전압을 나타내는 도면이며, 도 9의 (b)는 도 9의 (a)의 펄스 전압을 인가하였을 때의 메모리 셀로부터 판독되는 신호 레벨의 측정 결과를 나타내는 도면.
도 10은 기록 시와 소거 시에 메모리 셀의 양단에 펄스 전압을 인가하였을 때, 펄스 전압의 펄스 폭과 기록 후의 메모리 셀의 합성 저항값 간의 관계를 나타내는 도면.
도 11의 (a)는 기입 베리파이의 흐름도이며, 도 11의 (b)는 소거 베리파이의 흐름도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판
2 : 하부 전극
3 : 기록 보조층
4 : 희토류 산화막(기억층)
5 : 절연막
6 : 상부 전극
10 : 기억 소자
20 : 저항 소자
30 : C 메모리 셀
100 : 기억 장치
A : (저항 변화형) 기억 소자
T : MIS 트랜지스터
본 발명은, 전기 저항의 상태에 따라 정보를 기억·보유하는 기억 소자를 이용하여, 메모리 셀이 구성된 기억 장치에 관계된다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리로서, 동작이 고속이며, 고밀도의 DRAM이 널리 사용되고 있다.
그러나, DRAM은 전원을 끄면 정보가 사라지게 되는 휘발성 메모리이기 때문에, 정보가 사라지지 않는 불휘발의 메모리가 기대되고 있다.
그리고, 장래 유망시되고 있는 불휘발성 메모리로서, FeRAM(강유전체 메모리), MRAM(자기 메모리), 상 변화 메모리, PMC(Programmable Metallization Cell)나 RRAM 등의 저항 변화형 메모리가 제안되고 있다.
이들 메모리의 경우, 전원을 공급하지 않더라도 기입한 정보를 장시간 계속 보유하는 것이 가능해진다.
또한, 이들 메모리의 경우, 불휘발성으로 함으로써, 리프레시 동작을 불필요하게 하여, 그 만큼 소비 전력을 저감할 수 있다고 생각된다.
그러나, FeRAM은, 현 상황에서는, 비파괴 판독을 행하는 것이 어렵고, 파괴 판독으로 되기 때문에 판독 속도가 느리다. 또한, 판독 혹은 기록에 의한 분극 반전의 횟수에 제한이 있기 때문에, 재기입 가능한 횟수에 한계가 있다.
MRAM은, 기록에 자계를 필요로 하기 때문에, 배선에 흘리는 전류에 의해 자계를 발생시키고 있다. 이 때문에, 기록을 행할 때에 큰 전류량이 필요해진다.
상 변화 메모리는, 동일한 극성이며 또한 상이한 크기의 전압 펄스를 인가함 으로써, 기록을 행하는 메모리이다.
이 상 변화 메모리는, 온도에 따라 스위칭을 일으키기 때문에, 환경 온도의 변화에 민감하다는 문제를 갖고 있다.
PMC나 RRAM 등의 저항 변화형 불휘발성 메모리에서는, 전압이나 전류를 인가함으로써 저항값이 변화되는 특성을 갖는 재료를, 정보를 기억·보유시키는 기억층에 이용하고 있다.
따라서, 기억층을 사이에 끼워 2개의 전극을 설치하고, 이들 2개의 전극에 전압이나 전류를 인가하는 비교적 간단한 구성이기 때문에, 기억 소자의 미세화가 용이하다.
PMC는, 2개의 전극 사이에, 어떤 금속을 포함하는 이온 도전체를 사이에 끼운 구조이고, 또한 2개의 전극 중 어느 한쪽에 이온 도전체 내에 포함되는 금속을 포함하게 함으로써, 2개의 전극 간에 전압을 인가한 경우에, 이온 도전체의 저항 혹은 캐패시턴스 등의 전기 특성이 변화되는 특성을 이용하고 있다(예를 들면, 특허 문헌 1 참조).
구체적으로 설명하면, 이온 도전체는 칼코게나이드와 금속과의 고용체(예를 들면, 비정질 GeS 또는 비정질 GeSe)로 이루어지며, 2개의 전극 중 어느 한쪽의 전극에는 Ag, Cu 혹은 Zn을 포함하고 있다(특허 문헌 1 참조).
덧붙여서, 이 PMC에서는, 비정질 GeS나 비정질 GeSe의 결정화 온도가 200℃ 정도이고, 이온 도전체가 결정화되면 특성이 열화되기 때문에, 실제로 기억 소자를 제작할 때의 공정, 예를 들면 CVD 절연막이나 보호막 등을 형성하는 공정에서의, 높은 온도에 견딜 수 없다는 문제가 있다.
RRAM의 구성으로서는, 예를 들면 2개의 전극 간에 다결정 PrCaMnO3 박막을 사이에 끼우고, 2개의 전극에 전압 펄스, 혹은 전류 펄스를 인가함으로써, 기록막인 PrCaMnO3의 저항값이 크게 변화되는 구성이 소개되어 있다(비특허 문헌 1 참조).
그리고, 정보의 기록(기입) 시와 소거 시에, 극성이 상이한 전압 펄스를 인가하고 있다.
또한, RRAM의 다른 구성으로서, 예를 들면, Cr이 미량 도핑된 SrZrO3(단결정 또는 다결정)을 2개의 전극 사이에 끼우고, 이들 전극으로부터 전류를 흘림으로써, 기록막의 저항이 변화되는 구성이 소개되어 있다(비특허 문헌 2 참조).
비특허 문헌 2에는, 기억층의 I-V 특성이 나타나며, 기록·소거 시의 임계값 전압은 ±0.5V로 되어 있다. 이 구성에서도, 전압 펄스의 인가에 의해 정보의 기록·소거가 가능하며, 필요한 펄스 전압은 ±1.1V·전압 펄스 폭은 2㎳라고 되어 있다.
또한, 고속의 기록·소거도 가능하며, 전압 펄스 폭 100㎱에서의 동작이 보고되어 있다. 이 경우, 필요한 펄스 전압은 ±5V로 되어 있다.
덧붙여서, 전술한 RRAM의 구성에서 제안되어 있는 기억층의 재료는, 모두 결정성을 갖는 재료이기 때문에, 600℃ 정도의 온도 처리가 필요하다는 것, 제안되어 있는 재료의 단결정을 제조하기가 매우 어렵다는 것, 다결정을 사용하면 입계의 영향이 있기 때문에 미세화가 어려워진다는 것, 등의 문제를 갖는다.
[특허 문헌 1]
일본 특표2002-536840호 공보
[비특허 문헌 1]
W. W. Zhuang외 저, 「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」, Technical Digest International Electron Devices Meeting", 2002년, p. 193
[비특허 문헌 2]
A. Beck외 저, 「Reproducible switching effect in thin oxide fil㎳ for memory applicatio㎱」, Applied Physics Letters, 2000년, vol. 77, p. 139-141
또한, 전술한 RRAM에서, 펄스 전압을 인가하여 정보의 기록이나 소거를 행하는 것이 제안되어 있지만, 제안되어 있는 구성에서는, 인가한 펄스 전압의 펄스 폭에 의존하여, 기록 후의 기억층의 저항값이 변화된다.
또한, 이와 같이 기록 후의 저항값이 기록의 펄스 폭에 의존한다는 것은, 동일한 펄스를 반복하여 인가한 경우에도, 저항값이 변화되는 것을 간접적으로 나타내고 있다.
예를 들면, 전술한 비특허 문헌 1에서는, 동일한 극성의 펄스를 인가하는 경우에, 그 펄스 폭에 따라, 기록 후의 저항값이 크게 변화되는 것이 보고되어 있다. 펄스 폭이 50㎱ 이하인 짧은 경우에는, 기록에 의한 저항 변화율은 작아지며, 또한, 펄스 폭이 100㎱ 이상인 긴 경우에는, 일정한 값으로 포화되는 것이 아니라, 펄스 폭이 길어짐에 따라, 반대로, 기록 전의 저항값에 근접한다는 특징을 갖고 있다.
또한, 비특허 문헌 1에서는, 기억층과 액세스 제어용 MOS 트랜지스터를 직렬로 접속하고, 이들을 어레이 형상으로 배치한 메모리 구조의 특성을 소개하고 있지만, 여기서는 펄스 폭을 10㎱∼100㎱의 범위에서 변화시켰을 때, 기록 후의 기억층의 저항값이 펄스 폭에 따라 변화되는 것이 보고되어 있다. 펄스 폭이 더 긴 경우에는, 기억층의 특성으로부터, 저항이 다시 감소되는 것을 예상할 수 있다.
즉, RRAM에서는, 기록 후의 저항값이 펄스 전압의 크기나 펄스 폭에 의존하기 때문에, 펄스 전압의 크기나 펄스 폭에 변동이 있으면, 기록 후의 저항값에 변동을 발생한다.
따라서, 100㎱ 정도보다도 짧은 펄스 전압에서는, 기록에 의한 저항 변화율이 작고, 기록 후의 저항값의 변동의 영향을 받기 쉽게 되기 때문에, 안정적으로 기록을 행하는 것이 곤란하다.
따라서, 이러한 짧은 펄스 전압에 의해 기록을 행하는 경우에는, 확실하게 기록을 행하기 위해, 기록 후에 정보의 내용을 확인하는 과정(베리파이)을 행할 필요가 있다.
예를 들면, 기록 전에, 기억 소자에 이미 기록되어 있는 정보의 내용(기억층의 저항값)을 판독하여 확인하는 과정을 행하고, 확인한 내용(저항값)과 이제부터 기록하는 내용(저항값) 간의 관계에 대응하여, 기록을 행한다.
혹은, 예를 들면, 기록 후에, 기억 소자에 기록되어 있는 정보의 내용을 판 독하여 확인하는 공정을 행하고, 원하는 저항값과는 상이한 경우에는, 재기록을 행하여 원하는 저항값으로 보정한다.
따라서, 기록에 필요한 시간이 길어져서, 예를 들면, 데이터가 중첩 기입 등을 고속으로 행하는 것이 곤란해진다.
상술한 문제의 해결을 위해, 본 발명에서는 안정적으로 기록을 행할 수 있고, 정보의 기록에 필요한 시간을 짧게 하는 것이 가능한 기억 장치를 제공하는 것이다.
본 발명의 기억 장치는, 양단 사이에 임계값 전압 이상의 전압을 인가함으로써 저항값이 변화되는 특성을 갖는 기억 소자와, 이 기억 소자와 직렬로 접속된, 부하로 되는 회로 소자를 갖고, 메모리 셀이 구성되며, 기억 소자를 저항값이 높은 상태로부터 저항값이 낮은 상태로 변화시키는 동작을 기입으로 정의하였을 때, 기억 소자 및 회로 소자 양단 사이에 인가된 전압이 임계값 전압보다도 큰 임의의 전압값 이상일 때에는, 기입 후에서의 메모리 셀의 기억 소자 및 회로 소자의 합성 저항값이, 전압의 크기에 상관없이 거의 일정한 값으로 되는 특성을 갖는 것이다.
전술한 본 발명의 기억 장치에 따르면, 기억 소자 및 회로 소자 양단 사이에 인가된 전압이 임계값 전압보다도 큰 임의의 전압값 이상일 때에는, 기입 후에서의 메모리 셀의 기억 소자 및 회로 소자의 합성 저항값이, 전압의 크기에 상관없이 거의 일정한 값으로 되는 특성을 가짐으로써, 기입 전의 기억 소자의 저항값이 고저항이던 저저항이던, 어느 경우라도, 기입 후의 메모리 셀의 합성 저항값이 거의 동 일해진다.
즉, 기입이 행해져서 기억 소자의 저항값이 낮은 상태로 된 메모리 셀에, 기입을 더 행한 경우라도, 메모리 셀의 합성 저항값이 너무 내려가지 않는다.
이것에 의해, 기입 전의 기억 소자의 저항값에 의존하지 않고, 확실하게 기입을 행하는 것이 가능해진다.
또한, 메모리 셀에 기록된 정보를 판독할 때에, 메모리 셀의 합성 저항값에 기인하는 출력 신호로부터, 기록된 정보를 용이하게 검지할 수 있기 때문에, 판독 에러를 발생하지 않도록 할 수 있다.
그리고, 확실하게 기입을 행할 수 있으며, 또한 판독 에러를 발생하지 않도록 할 수 있기 때문에, 정보의 기록(기입이나 소거)에 앞서 소거를 행하거나, 혹은 정보의 기록(기입이나 소거)에 앞서 판독을 행하고, 이 판독 결과를 전압 제어 회로에 피드백하는 등의, 베리파이 과정이 불필요하게 된다.
또한, 베리파이 과정이 불필요해짐과 함께, 전압 펄스를 몇번이나 인가할 필요가 없기 때문에, 빠르게 기입을 행할 수 있다. 또한, 판독 에러를 발생하지 않도록 할 수 있기 때문에, 판독을 다시 하지 않아도 되게 된다. 이것에 의해, 정보의 기록이나 정보의 판독을 고속으로 행하는 것이 가능해진다.
〈실시예〉
이하, 본 발명의 기억 장치의 실시예를 설명한다. 본 발명에서는, 저항 변화형 기억 소자를 메모리 셀로 사용하여 기억 장치를 구성한다.
먼저, 본 발명의 기억 장치의 일 실시예에서, 기억 장치에 사용하는 저항 변 화형 기억 소자의 전압-전류 변화를 도 1에 나타낸다.
즉, 이 저항 변화형 기억 소자는, 초기 상태는 저항값이 커서 전류가 흐르기 어려운 상태이지만, 기입 임계값 전압(도 1의 +1.1X[V], 예를 들면, 수백 ㎷) 이상 인가하면, 전류가 흘러서, 저항값이 저하되어 간다.
그리고, 기억 소자가 오믹 특성으로 변화되어, 전류가 전압에 비례하여 흐르는 상태로 된다.
그 후, 전압을 0V로 복귀하더라도 그 저항값(낮은 저항값)을 계속 유지한다.
다음으로, 마이너스의 전압을 기억 소자에 인가하고, 인가 전압을 크게 해가면, 소거 임계값 전압(도 1의 -1.1X[V], 예를 들면, 수백 ㎷)에서 전류가 감소되어, 초기 상태와 동일한 고저항으로 변화된다.
그 후, 전압을 0V로 복귀하더라도 그 저항값(높은 저항값)을 계속 유지한다.
덧붙여서, 도 1에서는 인가 전압의 범위를 -2X∼+2X로 하고 있지만, 인가 전압을 그 이상으로 크게 하여도, 이 기억 소자에서는 저항값은 거의 변화되지 않는다.
상술한 전압-전류 특성을 갖고 있기 때문에, 이 저항 변화형 기억 소자는, 종래의 저항 변화형 기억 소자와 마찬가지로, 1 비트 정보를 기록하는 불휘발성 메모리를 실현하는 것이 가능하다. 이 저항 변화형 기억 소자는, 단독이더라도 기억 장치의 메모리 셀 C를 구성하는 것이 가능한 것이다.
도 1에 도시한 바와 같은 I-V 특성을 갖는 저항 변화형 기억 소자로서는, 예를 들면 제1 전극과 제2 전극 사이(예를 들면, 하부 전극과 상부 전극 사이)에 기 억층이 샌드위치되어 구성된 기억 소자에서, 기억층이 예를 들면 희토류 산화막 등의 비정질 박막으로 이루어지는 것을 들 수 있다.
이러한 구성의 기억 소자에서는, 기억층의 막 두께를 10㎚ 이하로 하는 것이 바람직하며, 5㎚ 이하로 하는 것이 보다 바람직하다.
또한, 희토류 산화막 내에서, Cu, Ag, 혹은 Zn과 같은 이온화가 용이한 금속을 함유하고 있는 것이 바람직하다.
본 실시예에서는, 특히, 이 저항 변화형 기억 소자에 대하여, 이 기억 소자로의 액세스를 제어하는 능동 소자로서 MIS 트랜지스터를 이용한다. 그리고, 도 2에 회로도를 도시한 바와 같이, 저항 변화형 기억 소자 A에 대하여 MIS 트랜지스터 T를 직렬로 접속하여, 기억 장치의 메모리 셀 C를 구성한다. 이것에 의해, MIS 트랜지스터 T가, 저항 변화형 기억 소자 A에 대한 부하로서도 작용하게 된다.
즉, 도 2에 도시한 바와 같이, 저항 변화형 기억 소자 A의 MIS 트랜지스터 T에 접속된 단자와는 반대측의 단자에 단자 전압 V1이 인가되고, MIS 트랜지스터 T의 저항 변화형 기억 소자 A에 접속된 단자와는 반대측의 한쪽(예를 들면, 소스측) 단자에 단자 전압 V2가 인가되며, MIS 트랜지스터 T의 게이트에 게이트 전압 VGS가 인가되는 구성으로 되어 있다.
그리고, 메모리 셀 C를 구성하는 저항 변화형 기억 소자 A 및 MIS 트랜지스터 T의 양단에 각각 단자 전압 V1, V2가 인가됨으로써, 양 단자간에 전위차 V(=|V2-V1|)를 발생한다.
덧붙여서, MIS 트랜지스터 T의 온 저항값은, 저항 변화형 기억 소자 A의 높은 저항값보다는 낮은 것이 바람직하다. 보다 바람직하게는, 저항 변화형 기억 소자 A의 높은 저항값의 예를 들면 수분의 1 이하로 하여, 충분히 낮게 되도록 한다.
이것은, MIS 트랜지스터 T의 온 저항값이 높으면, 단자 간에 인가한 전위차가 거의 MIS 트랜지스터 T에 걸리기 때문에, 전력이 손실되어, 인가한 전압을 효율적으로 기억 소자 A의 저항의 변화에 사용할 수 없기 때문이다.
또한, 본 실시예의 기억 장치에서는, 정보를 기록한 후의 메모리 셀 C의 저항값이, 메모리셀 C로의 인가 전압(도 2의 전위차) V의 값에 상관없이, 거의 일정해지도록 구성한다.
이것에 의해, 상세 내용을 후술하는 바와 같이, 메모리 셀 C로의 인가 전압 V에 변동이 있더라도, 안정적으로 정보의 기록을 행할 수 있어서, 기록한 정보를 판독하였을 때의 판독 에러의 발생을 억제할 수 있다.
다음으로, 본 실시예의 기억 장치의 전기 회로도를 도 3에 도시한다. 이 전기 회로도는, 도 2의 각 전압(V1, V2, VGS)을 인가하기 위한 전압 제어 회로를 포함하고 있다.
이 기억 장치(100)는, (m+1)행·(n+1)열의 메모리 셀 C가, 매트릭스 형상으로 배치되어 구성되어 있다. 메모리 셀 C는, 도 2에 도시한 바와 같이, 저항 변화형 기억 소자 A의 일단이 트랜지스터 T의 일단(여기서는 드레인)에 접속되어 구성되어 있다.
트랜지스터 T(T00∼Tmn)의 게이트는, 워드선 W(W0∼Wm)에 접속되어 있다. 저항 변화형 기억 소자 A의 타단은, 비트선 B(B0∼Bn)에 접속되어 있다. 또한, 트랜지스터 T의 타단(소스)은 소스선 S(S0∼Sm)에 접속되어 있다.
또한, 비트선 B(B0∼Bn)는, 그 전압 제어 회로인 비트 디코더 BD(BD0∼BDn)에 접속되어 있다. 워드선 W(W0∼Wm)는, 그 전압 제어 회로인 로우 디코더 RD(RD0∼RDm)에 접속되어 있다. 소스선 S(S0∼Sm)는 그 전압 제어 회로인 소스 디코더 SD(SD0∼SDm)에 접속되어 있다.
이와 같이 구성되어 있는 본 실시예의 기억 장치(100)에서는, 예를 들면 다음과 같이 하여, 정보의 기록을 행할 수 있다.
정보의 기록을 행할 메모리 셀 C에 대응하는 워드선 W에 대하여, 로우 디코더 RD에 의해 게이트 전압 VGS를 인가하여, MIS 트랜지스터 T의 게이트를 온으로 한다. 그리고, 그 메모리 셀 C에 대응하는 비트선 B 및 소스선 S에 대하여, 비트 디코더 BD 및 소스 디코더 SD에 의해, 도 2에 나타낸 단자 전압 V1, V2를 인가한다. 이것에 의해, 메모리 셀 C 내의 저항 변화형 기억 소자 A 및 MIS 트랜지스터 T에, 전압 V를 인가할 수 있다.
이와 같이, 전압 V를 인가하였을 때에, 저항 변화형 기억 소자 A의 양단에 걸리는 전압이, 전술한 저항 변화형 기억 소자 A의 기입 임계값 전압보다도 커져 있으면, 저항 변화형 기억 소자 A의 저항값이 고저항의 상태로부터 저하되어, 저저항 상태로 천이된다.
이것에 의해, 저항 변화형 기억 소자 A에 정보(예를 들면, 데이터 "1")의 기록(이하, 이 경우를 기입이라 함)을 행할 수 있다.
또한, 저항 변화형 기억 소자 A의 저항값이 저저항 상태일 때에, MIS 트랜지스터 T의 게이트를 온으로 함과 함께, 메모리 셀 C 내의 저항 변화형 기억 소자 A 및 MIS 트랜지스터 T에, 기입 시와는 반대 극성의 전압 V를 인가하면, 저항 변화형 기억 소자 A의 양단에 걸리는 전압이, 전술한 저항 변화형 기억 소자 A의 소거 임계값 전압보다도 커져 있으면, 저항 변화형 기억 소자 A의 저항값이 저저항 상태로부터 증대되어, 고저항의 상태로 천이된다.
이것에 의해, 저항 변화형 기억 소자 A에 정보(예를 들면, 데이터 "0")의 기록(이하, 이 경우를 소거라 함)을 행할 수 있다.
덧붙여서, 이 때, 워드선 W가 각 행의 메모리 셀 C에서 공통으로 되어 있기 때문에, 동일한 행의 모든 메모리 셀 C에서, MIS 트랜지스터 T의 게이트가 온으로 된다.
따라서, 예를 들면 동일한 행의 메모리 셀 C군 중 일부의 메모리 셀 C에만 정보의 기록을 행하는 경우에는, 정보의 기록을 행하지 않는 다른 메모리 셀 C에 대해서는, 비트선 B의 전위를, 소스선 S의 전위와 동일하거나, 또는 소스선 S와의 전위차가 저항 변화형 기억 소자 A의 임계값 전압(기입 임계값 전압 혹은 소거 임계값 전압)보다도 충분히 작아지도록 설정하여, 기록이 행해지지 않도록 한다.
다음으로, 본 실시예의 기억 장치(100)의 메모리 셀 C에서, 그 양단에 전압을 인가하였을 때의 변화에 대하여, 그 개략을 설명한다.
메모리 셀 C의 양단에 인가한 전압 V는, 기억 소자 A와 MIS 트랜지스터 T에 분압된다.
이 때, 상술한 바와 같이, MIS 트랜지스터 T의 온 저항값이 기억 소자 A의 높은 저항값보다도 충분히 낮은 구성이면, 기억 소자 A의 저항값이 고저항인 상태에서는, 인가한 전압의 대부분이 기억 소자 A의 양단에 가해진다. 즉, 기억 소자 A의 양단에 가해지는 전압 VA에 대하여, 거의 VA=V로 된다.
여기서, 기억 소자 A의 임계값 전압 Vth보다도 인가 전압 V가 큰 (V>Vth) 경우에는, 기록 동작이 개시되고, 기억 소자 A의 저항값 R1이 저하되어 간다. 이 기억 소자 A의 저항값 R1의 저하와 함께, 기억 소자 A의 양단의 전압 VA도 감소하여 간다.
이윽고, 기억 소자 A의 양단의 전압 VA가 임의의 전압 Vmin(≥Vth)까지 감소되면, 기억 소자 A의 저항값 R1의 감소가 멈추고, 그 이상은 저항값 R1이 감소되지 않게 된다. 이것에 의해, 기억 소자 A의 양단의 전압 VA도 Vmin에서 정지된다.
이것은, 기억 소자 A의 저항값 R1의 저하에 따라 기억 소자 A의 양단의 전압 VA가 감소되어 가면, 기억 소자 A에 흐르는 전류 I와 기억 소자 A의 양단의 전압 VA의 관계가, 기억 소자 A의 I-V 특성에 가까워져서, 이 기억 소자 A의 I-V 특성에 도달하였을 때에 그 이상은 변화될 수 없게 되기 때문이다. 즉, 기억 소자 A의 I-V 특성에 도달한 후에, 기억 소자 A의 저항값 R1을 보다 감소시키기 위해서는, 이번에는 기억 소자 A의 양단의 전압 VA를 늘릴 필요가 있지만, 이 전압 VA를 늘리면 기억 소자 A에 흐르는 전류 I도 증가되어, 기억 소자 A에 직렬 접속된 MIS 트랜지 스터 T에도 동일한 전류 I가 흐르기 때문에, 전류 I의 증가에 대응하여 MIS 트랜지스터 T의 양단에 걸리는 전압(V-VA)도 증가된다. 그러나, 메모리 셀 C로의 인가 전압 V가 일정하고, 각 소자 A, T의 양단에 걸리는 전압(VA, V-VA)은 이 인가 전압 V를 분압하고 있기 때문에, 양쪽을 모두 늘리는 것은 불가능하다.
이 때문에, 기억 소자 A의 I-V 특성에 도달한 상태에서, 기억 소자 A의 저항값 R1의 저하가 멈추고, 각 소자 A, T의 양단에 걸리는 전압(VA, V-VA)이 각각 일정한 값으로 된다.
이하, 이 상태를 이 메모리 셀 C의 동작점이라 한다. 본 실시예의 기억 장치(100)의 메모리 셀 C에서는, 이 동작점에서, 정보의 기록 동작(기입 동작)이 정지하게 된다.
이 동작점에서의 각 소자 A, T의 양단의 전압 및 메모리 셀 C를 흐르는 전류는, 기억 소자 A의 I-V 특성과 MIS 트랜지스터 T의 I-V 특성에 의해 구할 수 있다.
다음으로, 인가 전압 V의 극성을 반대로 하여, 정보의 기록(소거)을 행할 때에는, 기억 소자 A의 저항값이 낮기 때문에, 기억 소자 A의 양단에 걸리는 전압 VA가 기억 소자 A의 소거 임계값 전압보다도 커지도록 인가 전압 V를 설정한다.
기억 소자 A의 양단에 걸리는 전압 VA가 기억 소자 A의 소거 임계값 전압보다도 크면, 정보의 기록(소거)이 개시되어, 기억 소자 A의 저항값이 증대되어 간다. 기억 소자 A의 저항값의 증대에 수반하여 기억 소자 A의 분압, 즉 기억 소자 A의 양단에 걸리는 전압 VA도 증대되기 때문에, 기억 소자 A의 저항값의 증대가 더욱 진행되어 간다. 기억 소자 A의 저항값이 어느 정도 커지게 (고저항으로) 되면, 그 이상으로는 저항값의 증대가 진행되지 않게 되기 때문에, 여기서 정보의 기록 동작(소거 동작)이 정지하게 된다.
이 상태에서의 각 소자 A, T의 양단의 전압 및 메모리 셀 C를 흐르는 전류도, 전술한 동작점과 마찬가지로, 기억 소자 A의 I-V 특성과 MIS 트랜지스터 T의 I-V 특성에 의해 구할 수 있다.
이와 같이, 메모리 셀 C의 양단에 전압 V를 인가함으로써, 그 메모리 셀 C의 기억 소자 A에 정보의 기록, 즉 기입이나 소거를 행할 수 있다.
그런데, 인가 전압 V의 증대에 따라, 저항값이 거의 일정해지지 않고 저하되어 가는 특성의 기억 소자에서는, 이미 기록(기입)이 행해져서 저저항으로 되어 있는 상태에서 전압을 인가하여 기록(기입)을 행하고자 하면, 기억 소자의 저항값이 더욱 내려가게 된다.
이 때문에, 이 기억 소자 단독으로 메모리 셀을 구성하면, 기록을 실시하기 전의 기억 소자의 저항값에 의존하여 기록(기입) 후의 메모리 셀의 저항값이 상이한 값으로 된다. 이 경우, 기록한 정보를 판독하는 것이 곤란해지거나, 판독 에러를 발생하기도 한다.
또한, 기억 소자의 저항값이 너무 내려가면, 기억 소자를 고저항의 상태로 하기 위해 필요하게 되는 전압이 매우 커지게 되기 때문에, 이 때의 소비 전력이나 기억 장치의 회로에 걸리는 부담이 증대된다.
이것에 대하여, 본 실시예의 기억 장치(100)에서는, 정보를 기록한 후(기입 후)의 메모리 셀 C의 저항값이, 메모리 셀 C로의 인가 전압 V의 값에 상관없이 거 의 일정해지기 때문에, 기록을 실시하기 전의 기억 소자 A의 저항값에 의존하지 않고, 확실하게 정보의 기록을 행하는 것이 가능해진다.
이와 같이, 확실하게 정보의 기록을 행하는 것이 가능하게 됨으로써, 정보의 기록에 앞서 소거를 행하거나, 혹은 정보의 기록에 앞서 판독을 행하고, 이 판독 결과를 전압 제어 회로에 피드백하는 등의 과정(베리파이 과정)이 불필요해져서, 소위 중첩 기입이 가능해진다.
또한, 본 실시예의 기억 장치(100)에서는, 정보를 기록한 후에, 메모리 셀 C의 저항값이 거의 일정해져서, 기억 소자의 저항값이 너무 내려가지 않기 때문에, 메모리 셀 C를 고저항의 상태로 하기 위해 필요하게 되는 전압을 작게 하는 것이 가능해진다.
전술한 본 실시예의 기억 장치(100)에 따르면, 저항 변화형 기억 소자 A와 MIS 트랜지스터 T를 직렬로 접속하여 메모리 셀 C를 구성하고, 메모리 셀 C의 양단으로의 인가 전압이 저항 변화형 기억 소자 A의 기입 임계값 전압 Vth보다도 큰 임의의 전압 이상일 때에는, 메모리 셀 C의 인가 전압에 상관없이 기입 후의 메모리 셀 C의 저항 변화형 기억 소자 A의 저항값 및 MIS 트랜지스터의 저항값의 합성 저항값이 거의 일정해지는 특성을 가짐으로써, 기입을 행하기 전의 저항 변화형 기억 소자 A의 저항값이, 고저항이건 저저항이건, 기입 후에서는 메모리 셀 C의 양단의 합성 저항값이 거의 일정해져서, 메모리 셀 C의 양단의 합성 저항값이 너무 내려가지 않는다.
즉, 기록을 실시하기 전의 저항 변화형 기억 소자 A의 저항값에 의존하지 않 고, 확실하게 기입을 행하는 것이 가능해진다.
또한, 기입 후의 메모리 셀 C의 합성 저항값이 거의 일정해지기 때문에, 메모리 셀 C에 기록된 정보를 판독할 때에, 메모리 셀 C의 합성 저항값에 기인하는 출력 신호로부터, 기록된 정보의 내용을 용이하게 검지할 수 있다. 이것에 의해, 판독 에러를 발생하지 않도록 할 수 있다.
이와 같이 확실하게 기입을 행할 수 있으며, 또한 판독 에러를 발생하지 않도록 할 수 있기 때문에, 정보의 기록(기입이나 소거)에 앞서 소거를 행하거나, 혹은 정보의 기록(기입이나 소거)에 앞서 판독을 행하고, 이 판독 결과를 전압 제어 회로에 피드백하는 등의 베리파이 과정이 불필요하게 된다.
본 실시예의 기억 장치(100)에 따르면, 베리파이 과정이 불필요해짐과 함께, RRAM과 같이 전압 펄스를 몇번이나 인가할 필요가 없기 때문에, 빠르게 기입을 행할 수 있다. 또한, 판독 에러를 발생하지 않도록 할 수 있기 때문에, 판독을 다시 하지 않아도 되게 된다.
이것에 의해, 정보의 기록이나 정보의 판독을 고속으로 행하는 것이 가능해진다.
즉, 본 실시예의 기억 장치(100)에 따르면, 확실하게 안정적으로 기입을 행할 수 있다.
따라서, 신뢰성이 높은 기억 장치를 실현할 수 있다.
또한, MIS 트랜지스터 T의 온 저항은, 게이트 전압 VGS에 따라 변화되기 때 문에, 본 실시예의 기억 장치(100)에서, 게이트 전압 VGS를 적절하게 제어함으로써, MIS 트랜지스터 T의 온 저항을 제어할 수 있다. 이것에 의해, 메모리 셀 C로의 인가 전압 V와 MIS 트랜지스터 T의 게이트 전압 VGS를 적절하게 선정함으로써, 기입 후에 거의 일정해지는 메모리 셀 C의 저항값을 제어하는 것이 가능하다.
전술한 실시예에서는, 저항 변화형 기억 소자 A로서, 도 1에 나타낸 I-V 특성을 갖는 저항 변화형 기억 소자를 이용하여, 기억 장치(100)의 메모리 셀 C를 구성한 경우에 대하여 설명하였지만, 본 발명에서는, 그 밖의 구성의 저항 변화형 기억 소자를 이용하여 기억 장치의 메모리 셀을 구성하는 것도 가능하다.
예를 들면, 도 1과 같이, 임계값 전압에 비교적 가까운 전압에서 오믹 특성으로 변화되는 기억 소자에 한하지 않고, 임계값 전압으로부터 넓은 전압 범위를 갖고 저항이 저하되어 가는 특성을 갖는 저항 변화형 기억 소자를 이용하여 메모리 셀을 구성하는 것도 가능하다.
이러한 저항 변화형 기억 소자에서는, 기억 소자 단독으로 메모리 셀을 구성하면, 인가 전압에 의존하여 메모리 셀의 저항값이 크게 변화되어, 기록의 안정성이 얻어지기 어렵다.
이것에 대하여, 본 발명을 적용하여, 회로 소자를 저항 변화형 기억 소자에 직렬 접속함으로써, 동작점에서 저항값의 저하가 억제되어, 인가 전압의 크기에 따른 메모리 셀의 저항값의 변화를 작게 할 수 있다. 그리고, 회로 소자의 저항값을 적절하게 설정함으로써, 정보의 기록 후의 메모리 셀의 저항값을 거의 일정한 저항 값으로 하는 것도 가능해진다.
또한, 예를 들면 임계값 전압이 플러스/마이너스 극성 중 한쪽 극성에만 존재하고, 다이오드적인 I-V 특성을 갖는 저항 변화형 기억 소자를 이용하여 메모리 셀을 구성하는 것도 가능하다.
도 4에, 이러한 저항 변화형 기억 소자의 I-V 특성의 측정을 행한 결과를 나타낸다. 또한, 도 4에서는, -1.0㎃에서 전류 리미터를 걸어서, 그 이상의 전류가 흐르지 않도록 하여 측정하였기 때문에, 본래는 그 이상의 전류가 흐르는 전압 범위에서도 -1.0㎃로 되어 있다.
이 도 4에 I-V 특성을 나타내는 저항 변화형 기억 소자에서는, 플러스의 전압을 인가하면, 특별히 임계값이 없어서, 저저항으로부터 고저항으로 되돌아가는 특성을 갖는다.
그리고, 이 저항 변화형 기억 소자를 이용하여 본 발명의 기억 장치의 메모리 셀을 구성하는 경우에는, 도 4의 마이너스 전압측에서 회로 소자에 의한 동작점이 존재하게 되어, 이 경우에도 플러스/마이너스 양측에서 임계값 전압을 갖는 기억 소자를 이용한 경우와 마찬가지로, 저항값의 저하를 억제하여 안정적으로 기록 동작을 행할 수 있다.
다음으로, 실제로 기억 장치의 메모리 셀을 제작하여, 특성을 조사하였다.
<실험 1>
이하와 같이 하여, 도 5에 단면도를 도시하는 기억 소자(10)를 제작하였다.
먼저, 전기 전도도가 높은 기판(1), 예를 들면 고농도의 P형 불순물이 도핑 된 실리콘 기판 상에, 스퍼터링에 의해, 하부 전극(2)으로서 TiW막을, 50㎚의 막 두께로 퇴적하였다.
계속해서, 마그네트론 스퍼터링 장치를 이용하여, 기록 보조층(3)으로서, Cu 막을 10㎚, 계속해서, GeSbTeGd 막을, 산소 가스 도입에 의한 반응성 스퍼터링법에 의해, 희토류 산화막(4)으로서, 비정질 Gd 산화막을 5㎚ 더 형성하였다. 이 희토류 산화막(4)이 기억층으로 된다.
다음으로, 비정질 Gd 산화막을 피복하여 포토레지스트를 형성하고, 그 후 포토리소그래피에 의해, 노광과 현상을 행하여 비정질 Gd 산화막 상의 포토레지스트에 개구(관통 홀)를 형성하였다. 개구(관통 홀)의 크기는 세로 2㎛, 가로 2㎛로 하였다.
그 후, 진공 중 280℃에서 어닐링을 행하여 포토레지스트를 변질시켜서, 온도나 에칭 등에 대하여 안정된 하드 경화 레지스트로 하여, 절연막(5)을 형성하였다. 덧붙여서, 절연막(5)으로 하드 경화 레지스트를 이용한 것은, 실험상 간편하게 형성할 수 있기 때문이며, 제품을 제조하는 경우에는, 다른 재료(실리콘 산화막 등)를 절연막(5)으로 이용한 쪽이 좋다.
계속해서, 상부 전극(6)으로서 TiW막을, 100㎚의 막 두께로 성막하였다.
그 후, 포토리소그래피에 의해, 플라즈마 에칭 장치를 이용하여, 하드 경화 레지스트로 이루어지는 절연막(5) 상에 퇴적한 상부 전극(6)을, 50㎛×50㎛의 크기로 패터닝을 행하였다.
이와 같이 하여, 도 5에 도시한 구조의 기억 소자(10)를 제작하여, 시료(1) 의 기억 소자(10)로 하였다.
다음으로, 이 시료(1)의 기억 소자(10) 단독의 I-V 특성을 측정하였다.
이하, 편의 상, 데이터 "1"을 저저항 상태, 데이터 "0"을 고저항 상태로 하여, I-V 특성의 측정 결과를 설명한다.
측정 결과, 도 1에 나타낸 기억 소자의 I-V 특성과 대체로 마찬가지의 경향을 나타내며, 고저항 상태에서는, 대개 10㏀∼100㏀ 이상의 저항값을 나타내었다.
그리고, 데이터 "1"의 기록을 행하기 위해 전압(여기서는, 마이너스 전압으로 함)을 인가하였을 때, 0V로부터 V1 = -0.8V, -1.0V, -1.2V인 각각의 전압값 V1까지 인가 전압을 높여가면, 그 최대 인가 전압값 V1에 따라 약간의 변동을 발생하였지만, 기록 후의 저항값이 거의 일정하여, 그 값은 대개 200Ω이었다.
그 후, 데이터 "1"의 기록을 행할 때와는 반대 극성의 전압(여기서는, 플러스 전압으로 함)을 인가함으로써, 데이터 "1"의 저항 상태에 비해 충분히 높은 저항 상태로 할 수 있어서, 데이터 "0"의 기록을 행할 수 있었다.
다음으로, 도 6에 회로도를 도시한 바와 같이, 도 5에 단면도를 도시한 기억 소자(10)(저항값 R1)에 대하여 저항 소자(20)(저항값 R0)를 직렬 접속한 메모리 셀(30)을 제작하였다. 즉, 기억 소자(10)의 기판(1)측의 하부 전극(2)을 접지 전위에 접속하고, 상부 전극(6)에 저항 소자(20)를 접속하였다.
이와 같이 하여, 저항 소자(20)의 저항값 R0을, 각각 1㏀, 2㏀, 5㏀으로 한 메모리 셀(30)을 제작하고, 시료 2∼시료 4의 메모리 셀로 하였다.
그리고, 저항 소자(20)의 기억 소자(10)와는 반대측의 단자에 인가하는 전압 V를 변화시켜서, 각 전압 V에서의 전류를 측정함으로써, 각 시료의 메모리 셀(30)의 I-V 특성을 측정하였다.
저항 소자(20)의 저항값 R0을 1㏀으로 한 메모리 셀(시료 2)의 측정 결과를 도 7의 (a)에 나타내며, 저항 소자(20)의 저항값 R0을 2㏀으로 한 메모리 셀(시료 3)의 측정 결과를 도 7의 (b)에 나타내고, 저항 소자(20)의 저항값 R0을 5㏀으로 한 메모리 셀(시료 4)의 측정 결과를 도 7의 (c)에 나타낸다.
도 7의 (a)∼도 7의 (c)로부터, 전압 V의 절대값이 0.8V보다 클 때에는, 전압의 변화(진폭)에 상관없이 데이터 "1"을 기록한 후의 메모리 셀의 저항값(기억 소자(10) 및 저항 소자(20)의 합성 저항값) Rcell이 거의 일정한 값으로 되는 것을 알 수 있다. 이 때, 기억 소자(10)의 저항값 R1도 거의 일정한 값으로 되어 있다.
기록 후의 메모리 셀의 저항값 Rcell은, R0=1㏀(시료 2)에서는 Rcell=1.5㏀이며, R0=2㏀(시료 3)에서는 Rcell=2.7㏀이고, R0=5㏀(시료 4)에서는 Rcell=6.3㏀으로 되어 있다.
그리고, Rcell=R0+R1이기 때문에, 기억 소자(10)의 저항값 R1은, R0=1㏀(시료 2)에서는 R1=0.5㏀이며, R0=2㏀(시료 3)로서는 R1=0.7㏀이고, R0=5㏀(시료 4)에서는 R1=1.3㏀으로 된다.
이들 결과를 도 8에 통합하여 나타낸다. 도 8에서, 횡축은 저항 소자(20)의 저항값 R0을 나타내며, 종축은 메모리 셀의 저항값이 거의 일정해졌을 때의 기억 소자(10)의 저항값 R1을 나타내고 있다.
도 8로부터, 저항 소자(20)의 저항값 R0에 대응하여, 기록 후의 기억 소자 (10)의 저항값 R1이 결정되며, 거의 직선적으로 변화되는 것을 알 수 있다.
<실험 2>
다음으로, 본 발명의 기억 장치의 메모리 셀의 구성에서, 중첩 기입을 행하였을 때의 기억 소자의 저항 변화를 조사하였다.
도 6에 회로도를 도시한 메모리 셀(30)을 제작하고, 이 메모리 셀(30)의 양단에, 도 9의 (a)에 도시한 바와 같이, 펄스 폭 1㎳이며 ±1V인 펄스 전압을 극성을 랜덤하게 인가하고, 각 펄스의 인가 직후에 판독 전압을 0.1V로 하여 메모리 셀 C로부터 판독되는 신호 레벨을 측정하였다. 또한, 펄스 전압의 극성 패턴은, 1 사이클을 20㎳로서 반복하였다.
이 측정 결과를 도 9의 (b)에 나타낸다. 또한, 도 9의 (b)에서, 신호 레벨의 크기는 기억 소자 A의 저항값에 비례하여, 기억 소자 A의 저항값이 높을수록 큰 신호 레벨이 얻어진다.
도 9의 (b)로부터, 펄스 전압의 인가 전의 신호 레벨에 상관없이 펄스 전압의 인가 후에는, 인가한 펄스 전압의 극성에 대응한 신호 레벨로 되어 있는 것을 알 수 있다.
또한, 동일한 극성의 전압 펄스를 계속하여 인가하여도, 신호 레벨의 크기는 변화되지 않는 것을 알 수 있다.
따라서, 랜덤하게 데이터 "0"이나 "1"을 기록한 경우에도, 기록 전의 데이터 패턴에 따르지 않고, 거의 일정한 저항값으로 되는 것을 알 수 있다.
도 9의 (a)에서는, 기록 펄스 폭을 1㎳로 하였지만, 이것은, 펄스 폭이 길수 록 기록 전의 데이터 패턴 의존성을 보다 엄격히 평가하는 것이 가능하기 때문에, 펄스 폭이 짧은 경우, 예를 들면 20㎱인 경우에서도, 마찬가지의 결과가 얻어졌다.
<실험 3>
다음으로, 본 발명의 기억 장치의 메모리 셀의 구성에서, 메모리 셀에 인가하는 펄스 전압의 펄스 폭을 변화시켰을 때의 기록 후의 저항값의 변화를 조사하였다.
도 6의 저항 소자(20)로서, 각각 저항값 1㏀, 2㏀, 5㏀의 각 저항 소자를 기억 소자(10)에 대하여 직렬 접속하여 메모리 셀(30)을 구성한 경우에, 기록 시(Write)와 소거 시(Erase)에 메모리 셀(30)의 양단에 펄스 전압을 인가하였을 때에, 펄스 전압의 펄스 폭을 변화시켜서, 각각 기록 후의 메모리 셀(30)의 합성 저항값을 측정하였다. 측정 결과, 펄스 전압의 펄스 폭과, 기록 후의 메모리 셀(30)의 합성 저항값 간의 관계를 도 10에 나타낸다.
도 10으로부터, 도면 중 좌단의 펄스 폭 10-8s(10㎱)로부터 도면 중 우단의 펄스 폭 10-3s(1㎳)까지의, 넓은 범위에서, 기록 후의 메모리 셀(30)의 저항값이 거의 일정해져 있는 것을 알 수 있다.
덧붙여서, 이 실험 3에서는, 실험 1과는 기억 소자(10)의 구성이 상이하기 때문에, 구체적인 기록 후의 저항값이 도 7의 (a)∼도 7의 (c)와는 상이하다.
이와 같이, 짧은 펄스 폭의 전압 펄스라도 기록을 행하는 것이 가능하기 때문에, 정보의 기록을 짧은 시간에 고속으로 행하는 것이 가능해진다.
이러한 고속 동작이 가능하게 되는 이유로서는, 기억 소자(10)의 저항값을 기정(旣定)하는 부분이, 예를 들면 도 5의 기억 소자(10)의 희토류 산화막(4) 등의 10㎚ 이하(보다 바람직하게는 5㎚ 이하)의 극히 얇은 영역으로서, Cu, Ag, 혹은 Zn과 같은 이온화가 용이한 금속을 함유한 희토류 산화막 내에서, 고속의 이온 전도, 혹은 산화·환원이 발생하는 것을 생각할 수 있다.
또한, 희토류 산화막은 비정질 구조이기 때문에, 매우 미세한 소자로 가공한 경우에도 균일하게 동작하는 것이 가능하며, 또한 융점이 높기 때문에, 온도 변화에 대하여 안정적으로 동작하는 것이 가능하다.
덧붙여서, 본 발명의 기억 장치에서, 기억 소자에 직렬로 접속하는 회로 소자의 바람직한 저항값의 범위는, 기억 소자의 임계값 전압 이상의 전압에 대한 I-V 특성에 의존한다.
예를 들면, 도 1에 나타낸 I-V 특성을 갖는 기억 소자의 경우에는, 회로 소자의 저항값을 적어도, 기억 소자의 최소 저항값과 기억 소자의 최대 저항값 사이의 범위 내로 하는 것이 바람직하다.
또한, 본 발명의 기억 장치에서, 기억 소자에 직렬로 접속하는 회로 소자는, MIS 트랜지스터 T나 저항 소자에 한정되는 것은 아니며, 그 밖의 트랜지스터나 다이오드 등의 능동 소자를 사용하는 것이 가능하다. 능동 소자를 이용한 경우에는, 메모리 셀의 선택을 능동 소자로 행하는 것이 가능해진다.
본 발명의 기억 장치에서는, 정보의 기록을 행한 후의 베리파이가 불필요해져서, 그만큼 기록에 필요한 시간을 단축할 수 있는 이점을 갖고 있다.
따라서, 본 발명의 기억 장치에서는, 기록 후의 베리파이는 행하지 않는 것이 보통이다.
덧붙여서, 시간에 여유가 있는 용도로 사용하는 경우 등에서는, 정보의 기록이 확실하게 행해져 있는지를 확인하는 것을 목적으로 하여, 본 발명의 기억 장치에서, 기록 후 베리파이를 행하여도 상관없다.
그리고, 본 발명의 기억 장치에서도, 예를 들면 도 11의 (a)나 도 11의 (b)에 흐름도를 나타낸 바와 같이 하여, 베리파이를 행하는 것이 가능하다.
도 11의 (a)는 기입 베리파이의 흐름도를 나타낸다.
먼저, 단계 ST1에서, 메모리 셀의 기억 소자에 기입을 행한다.
다음으로, 단계 ST2에서, 기입을 행한 메모리 셀에서, 기입 베리파이를 행한다. 구체적으로는, 기입을 행한 메모리 셀의 판독 동작을 행하고, 그 메모리 셀의 저항값을 조사한다.
다음으로, 단계 ST3에서, 메모리 셀의 저항값을 조사한 결과, 기입을 행한 메모리 셀이 기입 상태(저항값이 소정의 저저항인 상태)이었을 때에는, 기입을 종료한다. 한편, 기입 상태가 아니었을 때에는, 기입 실패라고 판단하고, 단계 ST1로 되돌아가 다시 메모리 셀의 기억 소자에 기입을 행한다.
이러한 순서로 확실하게 기입을 행할 수 있다.
도 11의 (b)는 기입 베리파이의 흐름도를 나타낸다.
먼저, 단계 ST4에서, 메모리 셀의 기억 소자에 소거를 행한다.
다음으로, 단계 ST5에서, 소거를 행한 메모리 셀에서, 소거 베리파이를 행한 다. 구체적으로는 소거를 행한 메모리 셀의 판독 동작을 행하고, 그 메모리 셀의 저항값을 조사한다.
다음으로, 단계 ST6에서, 메모리 셀의 저항값을 조사한 결과, 소거를 행한 메모리 셀이 소거 상태(저항값이 소정의 고저항인 상태)이었을 때에는, 소거를 종료한다. 한편, 소거 상태가 아니었을 때에는 소거 실패라고 판단하고, 단계 ST4로 되돌아가서, 다시 메모리 셀의 기억 소자에 소거를 행한다.
이러한 순서로 확실하게 소거를 행할 수 있다.
본 발명은 전술한 실시예에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에서 그 밖의 여러가지 구성을 취할 수 있다.
전술한 본 발명에 따르면, 안정적으로 정보의 기록을 행할 수 있음과 함께, 정보의 기록에 필요한 시간을 짧게 하는 것이 가능하다.
따라서, 고속으로 동작하며, 신뢰성이 높은 기억 장치를 실현할 수 있다.

Claims (3)

  1. 하부 전극과, 상부 전극과, 상기 하부 전극과 상기 상부 전극 사이에 끼워진, 비정질 산화막으로 이루어지며, 상기 비정질 산화막 중에 Cu가 첨가된 기억층을 포함하여 구성되며, 상기 하부 전극과 상기 상부 전극 사이에 임계값 전압 이상의 전압을 인가함으로써, 상기 기억층의 저항값이 변화하여, 전체의 저항값이 변화하는 기억 소자와,
    상기 기억 소자와 직렬로 접속되어 부하로 되며, 온 저항이 상기 기억 소자의 저항값이 높은 상태의 저항값보다 낮은 MIS 트랜지스터
    를 갖는 메모리 셀을 포함하며,
    상기 기억 소자를 저항값이 높은 상태로부터 저항값이 낮은 상태로 변화시키는 동작을 기입으로 정의하였을 때,
    상기 기억 소자와 상기 MIS 트랜지스터의 양단 사이에 인가된 전압이 상기 임계값 전압보다 큰 임의의 전압값 이상일 때에는, 상기 기입 후의 상기 메모리 셀의 상기 기억 소자 및 상기 MIS 트랜지스터의 합성 저항값이, 상기 전압의 크기에 상관없이 일정한 값으로 되는 특성을 갖는, 기억 장치.
  2. 삭제
  3. 삭제
KR1020050008020A 2004-01-29 2005-01-28 기억 장치 KR101106402B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004022121A JP4385778B2 (ja) 2004-01-29 2004-01-29 記憶装置
JPJP-P-2004-00022121 2004-01-29

Publications (2)

Publication Number Publication Date
KR20050077792A KR20050077792A (ko) 2005-08-03
KR101106402B1 true KR101106402B1 (ko) 2012-01-17

Family

ID=34709067

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050008020A KR101106402B1 (ko) 2004-01-29 2005-01-28 기억 장치

Country Status (6)

Country Link
US (1) US7145791B2 (ko)
EP (1) EP1566810B1 (ko)
JP (1) JP4385778B2 (ko)
KR (1) KR101106402B1 (ko)
CN (1) CN100533595C (ko)
TW (1) TWI285895B (ko)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4670252B2 (ja) 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
JP5135406B2 (ja) * 2004-02-20 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
JP4646636B2 (ja) * 2004-02-20 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2006338784A (ja) 2005-06-02 2006-12-14 Sony Corp 記憶装置及び半導体装置
JP4662990B2 (ja) * 2005-06-20 2011-03-30 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
WO2007046145A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 不揮発性半導体記憶装置の書き込み方法
JP2007184063A (ja) 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP4203506B2 (ja) * 2006-01-13 2009-01-07 シャープ株式会社 不揮発性半導体記憶装置及びその書き換え方法
JP2007294592A (ja) 2006-04-24 2007-11-08 Sony Corp 記憶装置の駆動方法
JP4742971B2 (ja) * 2006-04-26 2011-08-10 ソニー株式会社 記憶素子及び記憶装置
WO2007132525A1 (ja) 2006-05-16 2007-11-22 Fujitsu Limited 不揮発性半導体記憶装置及びその書き込み方法
JP4297136B2 (ja) * 2006-06-07 2009-07-15 ソニー株式会社 記憶装置
US7760539B2 (en) 2006-06-16 2010-07-20 Panasonic Corporation Nonvolatile memory device
WO2008029446A1 (fr) * 2006-09-05 2008-03-13 Fujitsu Limited Procédé d'écriture d'appareil de stockage a semi-conducteur non volatil
JP5092355B2 (ja) * 2006-10-31 2012-12-05 ソニー株式会社 記憶装置
US7916523B2 (en) * 2006-12-05 2011-03-29 Spansion Llc Method of erasing a resistive memory device
US7894243B2 (en) * 2006-12-05 2011-02-22 Spansion Llc Methods of programming and erasing resistive memory devices
JP2008146740A (ja) 2006-12-08 2008-06-26 Sharp Corp 半導体記憶装置
WO2008075412A1 (ja) * 2006-12-19 2008-06-26 Fujitsu Limited 抵抗変化素子及びその製造方法
US7692999B2 (en) * 2006-12-25 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Nonvolatile memory and semiconductor device including nonvolatile memory
US7616498B2 (en) * 2006-12-29 2009-11-10 Sandisk Corporation Non-volatile storage system with resistance sensing and compensation
KR101080394B1 (ko) * 2006-12-29 2011-11-07 샌디스크 코포레이션 비휘발성 저장장치에 대한 저항 감지 및 보상
US7590002B2 (en) * 2006-12-29 2009-09-15 Sandisk Corporation Resistance sensing and compensation for non-volatile storage
US8058636B2 (en) 2007-03-29 2011-11-15 Panasonic Corporation Variable resistance nonvolatile memory apparatus
US7859883B2 (en) * 2007-05-14 2010-12-28 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Recordable electrical memory
KR101162729B1 (ko) * 2007-07-30 2012-07-05 삼성전자주식회사 전기장센서의 센싱감도향상방법, 전기장 센서를 채용한저장장치, 및 그 정보재생방법
JP5012312B2 (ja) * 2007-08-15 2012-08-29 ソニー株式会社 記憶装置の駆動方法
WO2009034687A1 (ja) 2007-09-10 2009-03-19 Panasonic Corporation 不揮発性記憶装置および不揮発性記憶装置へのデータ書込方法
JP4383523B2 (ja) * 2007-09-28 2009-12-16 パナソニック株式会社 不揮発性記憶素子及び不揮発性半導体記憶装置、並びにそれらの読み出し方法及び書き込み方法
US8144509B2 (en) * 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
US8331128B1 (en) 2008-12-02 2012-12-11 Adesto Technologies Corporation Reconfigurable memory arrays having programmable impedance elements and corresponding methods
JP2010225221A (ja) * 2009-03-23 2010-10-07 Toshiba Corp 半導体記憶装置
US8294488B1 (en) * 2009-04-24 2012-10-23 Adesto Technologies Corporation Programmable impedance element circuits and methods
US7957183B2 (en) * 2009-05-04 2011-06-07 Magic Technologies, Inc. Single bit line SMT MRAM array architecture and the programming method
CN101882462A (zh) * 2009-05-08 2010-11-10 复旦大学 一种电阻随机存储器的置位操作方法
US8406035B2 (en) 2009-05-14 2013-03-26 Panasonic Corporation Nonvolatile memory device and method of writing data to nonvolatile memory device
US8432727B2 (en) * 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
US8829482B1 (en) 2010-09-23 2014-09-09 Adesto Technologies Corporation Variable impedance memory device structure and method of manufacture including programmable impedance memory cells and methods of forming the same
WO2012058324A2 (en) 2010-10-29 2012-05-03 Rambus Inc. Resistance change memory cell circuits and methods
WO2012105164A1 (ja) 2011-02-01 2012-08-09 パナソニック株式会社 不揮発性半導体記憶装置
KR101888468B1 (ko) * 2011-06-08 2018-08-16 삼성전자주식회사 Ｓｔｄｐ 기능 셀을 위한 시냅스, ｓｔｄｐ 기능 셀 및 ｓｔｄｐ 기능 셀을 이용한 뉴로모픽 회로
US8976568B1 (en) 2012-01-20 2015-03-10 Adesto Technologies Corporation Circuits and methods for programming variable impedance elements
US9111610B2 (en) 2012-04-20 2015-08-18 Panasonic Intellectual Property Management Co., Ltd. Method of driving nonvolatile memory element and nonvolatile memory device
CN102709306B (zh) * 2012-06-13 2015-02-11 北京大学 基于忆阻器和晶体管的存储器及实现多阻态的方法
WO2014080616A1 (ja) 2012-11-20 2014-05-30 パナソニック株式会社 不揮発性半導体記憶装置
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
CN104746006B (zh) * 2013-12-31 2017-06-06 北京北方微电子基地设备工艺研究中心有限责任公司 可调节TiW薄膜应力的TiW薄膜的磁控溅射制备工艺
JP6489216B2 (ja) * 2015-01-21 2019-03-27 日本電気株式会社 再構成可能回路およびその利用方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030155602A1 (en) * 2001-08-13 2003-08-21 Coatue Corporation Memory device
US20030179602A1 (en) * 2002-03-22 2003-09-25 Lee Geun Il Magneto-resistive random access memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815744B1 (en) * 1999-02-17 2004-11-09 International Business Machines Corporation Microelectronic device for storing information with switchable ohmic resistance
WO2002091385A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
EP1434232B1 (en) * 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
US7116593B2 (en) * 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device
US6791885B2 (en) * 2002-02-19 2004-09-14 Micron Technology, Inc. Programmable conductor random access memory and method for sensing same
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030155602A1 (en) * 2001-08-13 2003-08-21 Coatue Corporation Memory device
US20030179602A1 (en) * 2002-03-22 2003-09-25 Lee Geun Il Magneto-resistive random access memory

Also Published As

Publication number Publication date
TW200605076A (en) 2006-02-01
TWI285895B (en) 2007-08-21
US7145791B2 (en) 2006-12-05
EP1566810A3 (en) 2006-11-08
CN1697081A (zh) 2005-11-16
JP2005216387A (ja) 2005-08-11
EP1566810B1 (en) 2014-06-18
US20050174854A1 (en) 2005-08-11
EP1566810A2 (en) 2005-08-24
CN100533595C (zh) 2009-08-26
JP4385778B2 (ja) 2009-12-16
KR20050077792A (ko) 2005-08-03

Similar Documents

Publication Publication Date Title
KR101106402B1 (ko) 기억 장치
US7471543B2 (en) Storage device and semiconductor device
KR101222826B1 (ko) 메모리 및 반도체 장치
KR101263017B1 (ko) 기억 장치 및 반도체 장치
KR101207157B1 (ko) 기억 장치 및 반도체 장치
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
KR101239158B1 (ko) 기억소자 및 기억장치
JP2007018615A (ja) 記憶装置及び半導体装置
JP5291248B2 (ja) 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
JP4475174B2 (ja) 記憶装置
KR20060051736A (ko) 기억 장치 및 반도체 장치
JP2007026492A (ja) 記憶装置及び半導体装置
CN101569011A (zh) 电阻变化型元件、电阻变化型存储装置和电阻变化型装置
KR101265885B1 (ko) 기억 장치 및 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161230

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190102

Year of fee payment: 8