TWI284321B - Storage device and semiconductor device - Google Patents

Description

1284321 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種儲存裳置及一種半導體裝置。更特定 而言’本發明係關於一種由記憶體單元組成之彳諸存裝置， 每一記憶體單元使用一根據電阻狀態儲存及保持資訊之儲 存元件，本發明亦關於一種具有該儲存裝置之半導體裝置。 【先前技術】 籲 在諸如電腦之資訊設備中，具有高操作速度之高密度 dram(動態隨機存取記憶體）被廣泛用作一隨機存取記憶 體。 然而，由於DRAM為一旦關閉電源即失去資訊之揮發性 記憶體，所以吾人已期望在關閉電源後保持資訊之非揮發 性記憶體。 作為很有希望之非揮發性記憶體，吾人提出了 FeRAM(鐵 電式隨機存取記憶體）、MRAM(磁阻隨機存取記憶體）、相 φ 變化 5己憶體以及如 PMC(Pr〇grammable Metallization Cell， 可程式化金屬單元）及RRAM之電阻改變型記憶體。 該等上述記憶體能長時間保持寫入之資訊而不需要供應 電力。另外，吾人認為在上述之記憶體的情況中，其之非 揮發性能使得更新操作不必要且減少功率消耗。 而且，如PMC及RRAM之電阻改變型非揮發性記憶體具 有比較簡單之組成，其中將一種具有藉由施加一電壓或 電流而改變電阻值之特性的材料用作為一儲存層而儲存及 保持資訊，且提供兩個電極以將該儲存層夾在該等電極之 103233.doc 1284321 間並將一電壓或電流施加至此等兩個電極。因此，儲存元 件之最小化得以容易地達成。 PMC具有一結構，其中在該等兩個電極之間夾入一含有 一預定金屬之離子導體，且另外，PMC利用如下之特性： 當使得該離子導體中所含有之金屬為該等兩個電極之任意 一者所含有的金屬，且將一電壓施加於該等兩個電極之間 時’該離子導體之諸如電阻或電容之電氣特性改變。 更特定而言，該離子導體由硫屬化合物（chalc〇genide)與 該金屬之固溶體（例如，非晶系GeS或非晶.GeSe)組成，且 該等兩個電極之任一者含有Ag、Cu4Zn(例如，參考專利 文獻1)。 引入一種作為RRAM之組成的組成，其中（例如）一多晶 PrCaMnO3薄膜夾入兩個電極之間，且藉由施加電壓脈衝或 電流脈衝，作為記錄膜之該PrCaMn〇3的電阻值改變許多（例 如，參考非專利文獻1}。另外，在資訊記錄（寫入）時間及擦 除時間處，施加不同極性之電壓脈衝。 另外，引入一種作為RRAM之另一組成的組成，其中（例 如）摻雜少量Cr之SrZr〇3(單晶或多晶）夾入兩個電極之間， 且藉由致使電流自該等電極流出，一記錄膜之電阻得以改 變（例如，參考非專利文獻2)。 在此非專利文獻2中，展現了該儲存層之Ι-ν特性且記錄 與擦除中之臨限電壓為_+5 V。在此組成中，電墨脈衝L施 加亦使記錄與擦除能夠進行。一必需之脈衝電壓為±1」v 且電壓脈衝寬度為2 ms。另外’高速記錄及消除得以能夠 103233.doc 1284321 進行，且吾人報告在10〇118之電壓脈衝寬度處的操作。在此 情況下，一必需之脈衝電壓為±5 V。 然而，目前FeRAM报難執行非破壞性之讀取，且因為其 執行破壞性之讀取，所以讀取速度报低。另外，根據讀取 或記錄之極性反轉在次數上是有限的，從而在次數上限制 寫入。 另外，因為MRAM需要一磁場以供記錄，且流經佈線之 φ 一電流產生該磁場，所以在記錄中需要大量電流。 另外，相變化記憶體為其中施加具有相同極性及不同大 小之電壓脈衝以執行記錄的記憶體。因此相變化記憶體藉 由使用溫度來執行轉換，所以存在其對環境溫度之改變敏 感的問題。 另外，對於在專利文獻！中所述之PMC，非晶系GeS或非 晶系GeSe之結晶溫度為約：⑻它，且離子導體之結晶使特性 惡化。因此，在製造一儲存元件之一步驟中，例如，在形 φ 成一 CVD絕緣膜或一保護膜或其類似物之步驟中，pMc不 利地不能承受高溫。 而且，由於非專利文獻i及非專利文獻2中所述2Rram 之組成中所提出之儲存層之材料均為結晶體，所以rRAM 具有需要約600°C處之熱處理、極難製造所提出之材料的單 晶體、因為使用多晶體引發晶粒邊界（grain b〇undary)之影 響所以難以小型化等問題。 另外’在該等上述RRAM中，吾人提出施加一脈衝電壓 以用於記錄及擦除資訊。但是，在所提出之組成中，記錄 103233.doc 1284321 後儲存層之電阻值改變，其視所施加之脈衝電壓的脈衝寬 度而定。在記錄之後之電阻值對記錄之脈衝寬度的該種依 賴性間接表明即使重複施加相同之脈衝，該電阻值仍然改 變。 例如’在上述非專利文獻1中’吾人報告在施加具有相同 極性之脈衝的情況中，在記錄之後之電阻值改變許多，其 視該脈衝寬度而定。該電阻值具有一特性：在一不大於50 ns Φ 之紐脈衝寬度的情況中’藉由記錄之電阻改變的速度較 小，且在一不小於50 ns之長脈衝寬度的情況中，隨著脈衝 寬度變得愈來愈長，該電阻值相反地接近記錄之前的一電 阻值而不是在某一值飽和。另外，非專利文獻丨引入一記憶 體結構的特徵，其中一儲存層及一用於存取控制iM〇s電 晶體被串接且配置於一陣列中。此處，吾人報告當脈衝寬 度在10 ns至100 ns之範圍内改變時，記錄後儲存層之電阻 值根據該脈衝寬度改變。在一更長之脈衝寬度的情況中， ❿ 由於儲存層之特性，預期該電阻再次減少。 即，在RRAM中，因為記錄後之電阻值視脈衝電壓以及 脈衝寬度的量值而定，所以該脈衝電壓及該脈衝寬度之量 值中的波動導致記錄後之電阻值中的波動。 因此，一具有小於約1〇〇 ns之脈衝寬度的脈衝電壓具有一 很小的藉由記錄之電阻改變的速度，且極易受記錄後該電 阻值中之波動的影響。因此，很難執行穩定之記錄。 』因此，當在該種短脈衝電塵4記錄0夺，需要執行一檢查 記錄後之資訊内容之過程（確認）以確保記錄。 103233.doc 1284321 上之資訊内容（儲存ΛΓ 錄於—儲存元件 記錄^上:tr (電阻值)之間的一關係而執行 該儲存元件上之資錄後，執行一讀取及檢查記錄於 所期望之電阻值二：的過程’且當所檢查之電阻與-所期望之電2 執行再記錄以將該電阻值校正至 速過程使得記錄所需之時間變長，且因此使得以高 速覆寫資料或類似物變得困難。 為解决上述問題’提出一種儲存裝置，纟包括具有—儲 :兀件及一串接至該儲存元件之電路元件的記憶體單元， 该儲存元件具有在兩端之間施加—不低於—臨限電壓之電 紐變-電阻值的特性，該電路元件為一負載，且該儲存 裝置具有一特性：當施加於該儲存元件之各端與該電路元 件之間之電壓不低於某一高於該臨限電壓之電壓時，不管 該電壓之量值如何’在該儲存元件之電阻值自一高電阻值 狀態改變至一低電阻值狀態後，該記憶體單元之儲存元件 與忒電路元件的組合電阻值變為一幾乎穩定的值（參考專 利文獻2)。此儲存元件實現穩定之記錄且縮短記錄資訊所 需之時間。 [專利文獻1]曰本專利申請案翻譯第2〇〇2 一 53684〇號之 國家公告 [非專利文獻 1] Technical Digest "International Electron Devices Meeting” 2002 年第 193 頁 W. W· Zhuang 等人之 103233.doc -10- 1284321 ’’Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)，， [非專利文獻2] Applied Physics Letters 2000 年 77 卷第 139 頁-141 頁 A. Beck等人之’’Reproducible switching effect in thin oxide films for memory applications丨’ [專利文獻2]曰本專利申請案第2〇〇4_22121號之說明書 【發明内容】

但疋，在藉由識別該儲存元件之一高電阻值狀態及一低 電阻值狀態而執行資料識別的電阻改變型儲存裝置中，當 一電流流至該儲存元件以改變該儲存元件之電阻值時，由 於在一用來將電壓施加至儲存元件之電路（下文稱之為一 電壓施加電路）與該儲存元件之間的一長佈線電阻，所以將 V致電壓減少。詳言之，因為在儲存元件處於—低電阻狀 =的情況中，該流動電流大於該儲存元件處於一高電阻狀 恶中的情況中的流動電力，所以導致電壓大幅減少，其引 起對位於遠離該電壓施加電路之儲存元件施加_相當低之 電壓。箕_ Z 1 “ 面，如考慮到電壓減少之界限而由該電壓施 ϋ路施加1量電麗’則―高電壓施加至位於接近該電 壓施加電路處之儲存元件。 父面之電壓施加至位於接近該

〜▼一―、狀4咏电魘抛加電路J 之f堵存元件且一較低 之電壓鞑加至位於遠離該電壓施加< 存元件’從而不能達成該等儲存元件 加: 电壓之均句性。s k 、 ~ 卜，為施加一高於所需電壓之電壓而i 饤的狄定亦導致能量消耗之增加。 103233.doc 1284321 本發明應根據該等上述問題而達成，且存在對提供一種 能均勻地將電壓施加至儲存元件的儲存裝置以及一種具有 该儲存元件之半導體裝置的需要。 為滿足上述需要，一種根據本發明之一實施例的儲存裝 置包括一沿著一列方向配置之源極線、一沿著一行方向配 置之位元線、一配置於該源極線與該位元線之相交處之儲 存元件、一連接至該位元線之一端且將一預定電壓施加至 φ 該位元線之寫入電路，以及一電壓調整電路，其連接至位 於距該位元線之另一端最近處的一儲存元件，其中該電壓 调整電路將施加至位於距該位元線之上述另一端最近處的 儲存元件的電壓與一設定電壓加以比較，藉此調整該寫入 電路施加至該位元線之電壓。 另外，為滿足上述之需要，一根據本發明之另一實施例 之儲存’置包括·一沿著一列方向配置之源極線；一沿著 一行方向配置之位元線；一配置於該源極線與該位元線之 # 相交處之儲存元件，且該儲存元件具有如下之特性：一不 低於一第一臨限訊號之電訊號的施加允許該儲存元件自一 咼電阻值狀態轉移至一低電阻值狀態，且一不低於一第二 ε品限訊说（其具有與該第一臨限訊號不同之極性）之電訊號 的施加允許該儲存元件自一低電阻值狀態轉移至一高電阻 值狀態；一連接至該位元線之一端且將一預定電壓施加至 該位兀線的寫入電路；以及一連接至位於距該位元線之另 一端最近處之儲存元件的電壓調整電路，其中該電壓調整 電路將％加至位於距該位元線之上述另一端最近處的儲存 103233.doc -12- 1284321 元件的電遂與-設定電壓加以比較，藉此調整該寫入電路 施加至該位元線之電壓。 另外，為滿足上述需要，一根據本發明之一實施例之半 導體裝置具有一儲存裝置，該儲存裝置包括一沿著一列方 向配置之源極線；一沿著一行方向配置之位元線；一配置 於該源極線與該位元線之相交處之儲存元件，且該儲存元 件具有如下之特性：一不低於一第一臨限訊號之電訊號的 φ 施加允許該儲存元件自一高電阻值狀態轉移至一低電阻值 狀態，且一不低於一第二臨限訊號（其具有與該第一臨限訊 號不同之極性）之電訊號的施加允許該儲存元件自一低電 阻值狀態轉移至一高電阻值狀態；一連接至該位元線之一 端且將一預定電壓施加至該位元線之寫入電路；以及一連 接至位於距該位元線之另一端最近處之儲存元件的電壓調 整電路，其中该電壓調整電路將施加至位於距該位元線之 上述另一端最近處之儲存元件的電壓與一設定電壓加以比 • 較，藉此調整該寫入電路施加至該位元線之電壓。 此處，藉由將施加至位於距該位元線之上述另一端最近 處之儲存元件的電壓與該設定電壓加以比較以藉此調整該 寫入電路施加至該位元線之電壓的電壓調整電路，可將一 均勻之電壓施加至所有連接至該電壓施加電路之記憶體單 兀。因為原則上在該等儲存元件之外不引起電壓減少，所 以將施加至位於距該位元線之上述另一端最近處之健存元 件的電壓與該設定電壓加以比較。 因此，在本發明所應用之上述儲存裝置及半導體裝置 103233.doc •13- 1284321 中’可對儲存元件均自地施加一電壓。 乡考在β亥等附圖中說明之本發明之特定實施例，下文將 詳細解釋本發明之其它特徵及藉此提供之優勢。 【實施方式】 义在下文中，參考圖示描述本發明之實施例以幫助理解本 =在本實施例中，於—記憶體單元中使用—電阻改變 *健存7G件（下文稱之為—記憶體元件）以組成一儲存裝置。 一圖1為-圖表’其展示在本發明所應用之—儲存裝置之一 實例中所使用的電流"電壓（Ι-V)中之改變。 作為八有圖1中所不之μν特性的記憶體元件，例示了一 種儲存元件’其結構係(例如)在一第一電極與一第二電極 (:J如車乂低電極與一較高電極）之間夾入一儲存層，且該 儲存層由諸如-稀土氧化物膜之非晶系薄膜組成。 在此°己隐體70件中，初始情況下之電阻值很大（例如，1 ΜΩ或更多）’其為電流難以流動之一狀態。但是，當施加 浚圖1中所不之+1·1Χ [V]或更高（例如，+0.5 V)之電壓 時，電流迅速增加且電阻值減少（例如，幾ΚΩ)。該記憶體 凡件轉變至具有-歐姆特性之狀態，彡中該電流與電壓成 ^匕例地抓動，即’該電阻值展示—但定值，且接著即使電 壓返回至0V’該電阻值（低電阻值）仍然得以保持。 在下文中，此刼作被稱為寫入，且此狀態被稱為連續狀 態。此時所施加之電壓被稱為一寫入電壓臨限。 接著 Ζ、有與该寫入相反之極性的電壓施加至該記憶 體7L件’且所施加之電壓增加。接著，如圖J中所示，流經 103233.doc -14· 1284321 該記憶體元件之電流在-Llx [v](例如，_〇5 v)處迅速減 少，即電阻值迅速增加且改變至如初始情況中之高電阻值 (例如，1 ΜΩ或更高）。其後，即使該電壓返回至〇 v，該電 阻值（高電阻值）仍然得以保留。 在下文中，此操作被稱為擦除，且此狀態被稱為絕緣狀 態。另外，所施加之電壓被稱為一擦除電壓臨限。 以此方式’正負電壓至该記憶體元件的施加允許記憶體 • 元件之電阻值可逆地自若干ΚΩ改變至約！ ΜΩ。另外，當未 對該記憶體元件施加電壓時，即，當該電壓為〇¥時，能得 到連續及絕緣兩種狀態，且使得該等狀態分別對應資料i 及資料且每一狀態作為一位元之資料而儲存。、 在圖1中，所施加之電壓之範圍係自-2Χ至+2χ。即使所 施加之電壓增加超出該範圍，在用於本發明所應用之儲存 裝置之一實例的記憶體元件中，電阻值仍然幾乎不改變。 圖2Α及2Β為電路圖，其用於解釋在本發明所應用之儲存 • 裝置之一實例中使用的記憶體單元。藉由將一MOS電晶體τ 串接至一記憶體元件Α來構造此處所展示之一記憶體單元 C。藉此該MOS電晶體作為該記憶體元件之一負載。 另外，泫組成使得一端電壓V丨施加至記憶體單元端，兮 端處於與連接至該M0S電晶體之一端相反之側上，一端^ 壓V2施加至MOS電晶體端（例如，源極側上之端），該端處 於與連接至5己憶體元件之一端相反之側上，且一閘極電壓 Vgs施加至該]^08電晶體之一閘極。 藉由將端電壓V1及V 2施加於組成該記憶體單元之該吃 103233.doc -15 · 1284321 憶體元件及該MOS電晶體各自的端上，一電位差v(= |V2-V1|)得以在該等端之間產生。 較佳遠MOS電晶體之一接通電阻值低於該記憶體元件之 局電阻值’且更佳其足夠低，例如為該記憶體元件之高 電阻值之若干分之一或更低。 此係因為若該MOS電晶體之接通電阻值高，則施加於該 等端之間之電位差的大部分被施加至該M〇s電晶體，從而 • 使得功率損失且所施加至電壓不能有效地用於該記憶體元 件之電阻之改變。 此處，兩類基於該記憶體元件及該MOS電晶體之極性的 圮憶體單元結構被考慮為如圖2八及圖2B所示。 圖2A及2B中之記憶體單元的每一箭頭指示其極性，且展 不虽在戎前頭方向上施加一電壓時該記憶體元件自一絕緣 狀態轉換成一連續狀態，即執行寫入操作。 圖3至圖6為用於解釋本發明所應用之儲存元件之一實例 電路圖。此處所展示之記憶體陣列均藉由在—矩陣中配 置圖2A及2B中所示之記憶體單元而形成。基於該記憶體元 件及MOS電曰曰體之極性以及該記憶體元件及該電晶體 之配置，吾人可考慮如圖3、圖4、圖5及圖6中所展示之四 種類型的記憶體陣列結構。 此處’因為圖3至圖6中用於操作記憶體陣列之方法相 ^斤X以圖3之電路作為一實例而給出對該方法之一描 述。 圖3中之儲存裝置經構造以使得（m+i)列及㈣）行記憶 103233.doc 16 1284321 體單元配置為一矩陣’且每一記憶體單元藉由將記憶體元 件之一端連接至該MOS電晶體之一端（此處為一汲極）而加 以構造。 另外，該等電晶體T之一閘極（TOO至Tmn)連接至一字線 W(W0至Wm)，MOS電晶體之其它端（源極）連接至一源極線 S(S0至Sm)，且該記憶體元件之其它端連接至一位元線b(b〇 至Bn)。另外，該位元線B連接至一恆定電壓寫入電路l(l〇 φ 至Ln)，字線W連接至一為字線W之電壓控制電路的列解碼 器RD(RD0至RDm)且源極線S連接至一為源極線8之電壓控 制電路的源極解碼器SD(SD0至SDm)。 上述之恆定寫入電路具有一寫入電路“⑺至匕）及一電壓 寫入驅動1及"^擦 運算放大器3組成， 調整電路j(jO至jn)，且該寫入電路由一 除驅動器2組成。該電壓調整電路由一 且待訑加至纪憶體單兀之設定電壓E輸入該運算放大器 之負相輪入㈣，且正相輸入側連接至該位元線，且因此佈

疋之功能。

麼加以比較來調整由該寫入 夠藉由將一參考電壓與一設定電 入電路施加至該位元線之電壓， 103233.doc -17- 1284321 且因此不總是需要為-位元線形成—寫入電路及一電壓調 整電路，且亦能使用以下三種結構。 (1)可為一位元線形成一寫入電路卫 电崎且可為整個記憶體陣 列4形成一電壓調整電路（參考圖7)。

(2)複數條位元線（例如’六條位元線）可經由行開關請連 接至-寫人電路及-電壓調整電路egp，可為複數條位元 線（例如，六條位元線）形成-寫人電路且可為複數條位元線 (例如，六條位元線）形成一電壓調整電路（參考圖8)。 (3)複數條位元線可經由一行開關連接至一電壓施加電 路，且所有位元線可經由行開關連接至—電壓調整電路。 即，可為複數條位元線（例如，六條位元線）形成一寫入電路 且可為整個記憶體陣列形成一電壓調整電路（參考圖9)❶在 圖7、圖8及圖9中省略寫入驅動器、擦除驅動器及運算放大 器〇 开 另外，雖然在本實施例中，電壓調整電路靠近該寫入電 路而配置，但是該電壓調整電路不必須靠近該寫入電路而 配置，且可使用以下結構。 (1) 可在該記憶體陣列之旁側配置該電壓調整電路（參考 圖 10)。 (2) 可經由該記憶體陣列而在該寫入電路之相對側上配 置δ亥電壓调整電路（參考圖11)。在圖1〇及圖1丨中，為描述汽 便，僅說明一連接至一任意位元線Bx之寫入電路以及一 用於調整由該寫入電路所施加之電壓的電壓調整電路访。 另外，在圖10及圖U中，省略寫入驅動器、擦除驅動器及 103233.doc -18 - 1284321 運算放大器。 β如在本實施例中所示’藉由靠近該寫入電路而配置該電 壓调整電路’能抑制一由佈線電容所導致之來自該電塵調 整電路的-輸出訊號延遲’且藉由如圖1〇中所示在該記憶 體陣列之旁側配置該電麼調整電路，該電愿調整電路之輸 出佈線之長度能與用於位元線電位反饋之佈線的長度相 同，且藉由如圖11中所示經由該記憶體陣列在該寫入電路 φ <相對側配置該電㈣整電路，能使用於位元線電位反饋 之佈線最短。 現在，描述如上所述加以構造之儲存元件的寫入及 ⑻擦L始寫人及擦除前之狀態中’位元線與源極線 具有相同之電麼，且記憶體單元之間之電位差為0V。 (A)寫入 田執仃寫入時，一閘極電壓Vgs藉由一列解碼器施加 至對應於-記錄資訊之記憶體單元的字線w，從而打開 φ Μ 0 S電晶體T之閘極，且操作該寫入電路之寫入驅動器以將 寫入電壓轭加至對應於一記錄資訊之記憶體單元的位元 線:其允許一不低於一寫入電壓臨限之電塵施加至該記憶 體元件，且藉此该記憶體元件之寫入得以執行。 此時，藉由將施加至第一線上之記憶體單元（其位於距寫 ^電路，遠處）的電壓用作為一參考電壓，反饋得以由該運 算放大器施加至該寫入驅動器。此允許一正確的設定電壓 施加至所有連接在該寫入電路上的記憶體單元。 藉由脈衝控制而控制一寫入時間，且在該寫入時間結束 103233.doc -19· 1284321 後停止該寫入電路並關閉該M0S電晶體之閘極以結束該寫 入操作。另外，對於寫入電壓而言，設定一考慮到產量及 能量消耗的對每一記憶體單元而言最佳之電壓，且該寫入 電壓可經由該儲存元件以外之一外部端施加，或者該寫入 電壓可藉由使用一在該儲存裝置内部提供之修整電路而設 定0 例如，若處於一高電阻狀態中之記憶體元件的電阻值為工 ΚΩ、在一位元線方向中該記憶體單元之大小為丨、位元 線寬度為〇·26μΐη、薄片電阻為Ο.ΙΩ/square、寫入電壓臨限 為-〇·5 V、在該寫入電壓臨縣處流動之電流為5 且在位元 線方向中之記憶體單元的數量為2〇48，則在寫入記憶體單 元』間，由自第一線至第2048線之佈線電阻減少之電壓為 0.002 V。但是，本發明所應用之儲存裝置中，此差別可被 忽略°在f亥記憶體元件處於—高電阻狀態，而纟元線長度 短且寫入電壓臨限小之情況下，電壓降低很小，因此本發 明之效果並不如此大。 (B)刪除 ¥執行擦除時，—閘極電壓、由列解碼器施加至對應: 將ίτ、除貝5fl之-把憶體單元的字線w，以打開助s電晶體 之閘極，且操作該寫入電路之擦除驅動器以將一擦除心 施加至對應於將擦除資訊之該記憶體單元的位元線。此」 許：不低於一消除電I臨限之電麼施加至該記憶的元件 且藉此該記憶體元件之擦除得以執行。 此時，藉由將施加至箆_娩 主弟線上之記憶體單元（其位於距$ 103233.doc -20- 1284321 入電路最遠處）的電壓用作為一參考電壓，反饋得以由該運 算放大器施加至該擦除驅動器。此允許一正確的設定電壓 施加至所有連接在該寫入電路上的記憶體單元。 與寫入時間類似，藉由脈衝控制而控制一擦除時間，且 在該擦除時間結束後停止該寫入電路並關閉該M〇s電晶體 之閘極以結束該擦除操作。另外，對於擦除電壓而言，設 定一考慮到產量及能量消耗的對每一記憶體單元而言最佳 φ 之電壓，且該擦除電壓可經由該儲存元件以外之一外部端 施加或者5玄擦除電壓可藉由使用一在該彳諸存裝置内部提 供之修整電路而設定。 例如，若處於一低電阻狀態中之記憶體元件的電阻值為 100 kQ、在一位元線方向中該記憶體單元之大小為i 、 位το線寬度為〇·26 μηι、薄片電阻為〇1 n/square、寫入電壓 臨限為0·5 V、在該寫入電壓臨限處流動之電流為5〇〇 μΑ且 在位元線方向中之記憶體單元的數量為2〇48，則在擦除記 馨 憶體單元期間，由自第一線至第2048線之佈線電阻減少之 電壓為0.2 V。但是，本發明所應用之儲存裝置中，此差別 可被忽略。在該記憶體元件處於一低電阻狀態，而位元線 長度長且寫入電壓臨限大之情況下，電壓降低很大，因此 本發明之效果很大。 在本發明所應用之儲存裝置中，藉由比較待由寫入電路 施加至各自記憶體單元之設定電壓與施加至第一線之記憶 體單元（其位於距寫入電路最遠處）的電壓，由該寫入電路施 加至位元線之電壓得以被調整。即，藉由將施加至第一線 103233.doc 21 1284321 上之記憶體單元的電壓用作為該㈣調整電路之—參考電 壓，反饋被施加至該寫入電路。因此，由電壓減少導致之 所施加電塵的不均句得以被抑制，且實現了無論記憶體陣 列大小，對於任一記憶體單元而言在某一寫入電位及某一 擦除電壓處之寫入與擦除操作。 熟習此項技術者應理解視設計要求及其它因素而定，在 本發明之所附申請專利範圍或其等價物之範疇内可發生各 種修改、組合、子組合及替換。 本發明含有與2004年9月30日向日本專利局申請之曰本 專利申凊案No· JP2004-285714有關之主體部分，其整個内 容以參考形式併入本文。 【圖式簡單說明】 圖1為一圖表，其展示本發明所應用之一儲存裝置之一實 例中所使用的電流-電壓中之改變； 圖2A及圖2B為電路圖，其用於解釋本發明所應用之該儲 存裝置之一實例中所使用的記憶體單元； 圖3為用於解釋本發明所應用之該儲存裝置之一實例的 電路圖（1); 圖4為用於解釋本發明所應用之該儲存裝置之一實例的 電路圖（2); 圖5為用於解釋本發明所應用之該儲存裝置之一實例的 電路圖（3); 圖6為用於解釋本發明所應用之該儲存裝置之一實例的 電路圖（4); 103233.doc -22- 1284321 圖7為用於解釋本發明之一修改的示意圖（1); 圖8為用於解釋本發明之一修改的示意圖（2); 圖9為用於解釋本發明之一修改的示意圖（3); 圖10為用於解釋一電壓調整電路之一配置的示意圖 ⑴；且 圖11為用於解釋該電壓調整電路之一配置的示意圖（2)。 【主要元件符號說明】 1 寫入驅動器 2 擦除驅動器 3 運算放大器 4 記憶體陣列 A 記憶體元件 B 位元線 C 記憶體單元 E 設定電壓 p I 寫入電路 J 電壓調整電路 L 固定電壓寫入電路 RD 列解碼器 5 源極線 SD 源極解碼器 SW 行開關 T MOS電晶體 W 字線 103233.doc •23-

Claims (1)

1284321 十、申請專利範圍： 1· 一種儲存裝置，其包含： 一沿著一列方向配置之源極線； 一沿著一行方向配置之位元線； 一在遠源極線與該位元線之一相交處配置之儲存元 件； 一連接至該位元線之一端且將一預定電壓施加至該位 元線之寫入電路；及 一連接至一儲存元件的電壓調整電路，該儲存元件係 位於距該位元線之另一端最近處； 其中該電壓調整電路將施加至位於距該位元線之該另 一端最近處之該儲存元件的電壓與一設定電壓加以比 較，藉此調整該寫入電路施加至該位元線之電壓。 2·=請求項1之儲存裝置，其中該電壓調整電路通常連接至 複數個該等位元線之該等另一端。 3 ·如請求項1之儲存裝置，苴中該雷壓 、 矿直八甲邊电壓调整電路經組態以經 由連接至該複數個位元線之該等另一 崎的一第一開關電 路而連接至一任意位元線。 4·如凊求項1之儲存裝置，其中該電壓 ,. Π楚電路經組態以經 由連接至該複數個位元線之該等另一 敗品4奸 ％的一第一開關電 而連接至一任意位元線，且該寫入 , 路提供有一自該 複數個位元線選擇一任意位元線之第— 5. 〜開關電路。 一種儲存裝置，其包含： 一沿著一列方向配置之源極線； 103233.doc 1284321 一沿著一行方向配置之位元線； 一儲存7G件，其配置於該源極線與該位元線之一相交 處，且具有一如下特性：一不低於一第一臨限訊號之電 汛號的施加允許該儲存元件自一高電阻值狀態轉移至一 低電阻值狀態，且一不低於一第二臨限訊號之電訊號的 鉍加允許咸儲存元件自一低電阻值狀態轉移至一高電阻 值狀心w亥第一臨限訊號具有一不同於該第一臨限訊號 之極性； 一連接至該位元線之一端且將一預定電壓施加至該位 元線的寫入電路；及 連接至一儲存元件的電壓調整電路，該儲存元件係 位於距該位元線之另一端最近處； 其中該電壓調整電路將施加至位於距該位元線之該另 一端最近處之該儲存元件的電壓與一設定電壓加以比 較，藉此調整該寫入電路施加至該位元線之電壓。 如明求項5之儲存裝置，其中該電壓調整電路通常連接至 複數個該等位元線之該等另一端。 •如明求項5之儲存裝置，其中該電壓調整電路經組態以經 由連接至該複數個位元線之該等另一端的一第一開關電 路而連接至一任意位元線。 如明求項5之儲存裝置，其中該電壓調整電路經組態以經 由連接至該複數個位元線之該等另一端的一第一開關電 路而連接至一任意位元線，且該寫入電路提供有一自該 9複數個位凡線選擇一任意位元線之第二開關電路。 種具有一儲存裝置之半導體裝置，該儲存裝置包含·· 103233.doc 1284321 一沿著一列方向配置之源極線； 一沿著一行方向配置之位元線； 一儲存兀件’其配置於該源極線與該位元線之一相交 處，且具有一如下之特性：一不低於一第一臨限訊號之 電訊號的施加允許該儲存元件自一高電阻值狀態轉移至 -低電阻值狀態，且一不低於一第二臨限訊號之電訊號 的施加允許該儲存元件自一低電阻值狀態轉移至一高電

Φ ίο. 11. 12. 阻值狀恶，該第二臨限訊號具有一不同於該第一極限訊 號之極性； 一連接至該位元線之一端且將一預定電壓施加至該位 元線之寫入電路；及 連接至一儲存元件上的電壓調整電路，該儲存元件 係位於距該位元線之另一端最近處； 其中該電壓調整電路將施加至對位於距該位元線之另 一端最近處之該儲存元件的電壓與一設定電壓加以比 車六藉此11周違寫入電路施加至該位元線之電壓。 如明求項9之半導體裝置，其中該電壓調整電路通常連接 至複數個該等位元線之該等另一端。 如凊求項9之半導體裝置，其中該電壓調整電路經組態以 經由連接至該複數個位元線之該等另一端之一第一開關 電路而連接至一任意位元線。 如明求項9之半導體裝置，其中該電壓調整電路經組態以 、=由連接至該複數個位元線之該等另一端之一第一開關 電路而連接至一任意位元線，且該寫入電路提供有一自 忒複數個位元線選擇一任意位元線之第二開關電路。 103233.doc