WO2023210161A1 - 不揮発性メモリ、半導体記憶装置、および、不揮発性メモリの制御方法 - Google Patents

不揮発性メモリ、半導体記憶装置、および、不揮発性メモリの制御方法 Download PDF

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WO2023210161A1
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circuit
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卓郎 金村
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ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
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Definitions

  • the present technology relates to nonvolatile memory. Specifically, the present invention relates to a nonvolatile memory that performs a verify process during writing, a semiconductor memory device, and a method of controlling a nonvolatile memory.
  • non-volatile memory In recent information processing systems, non-volatile memory (NVM) is sometimes used as an auxiliary storage device or storage.
  • This non-volatile memory is broadly divided into flash memory, which supports data access in large units, and non-volatile random access memory (NVRAM: Non-Volatile RAM), which allows high-speed random access in small units. Ru.
  • NVRAM Non-Volatile RAM
  • Ru a typical example of flash memory is a NAND flash memory.
  • examples of nonvolatile random access memory include ReRAM (Resistance RAM), PCRAM (Phase-Change RAM), MRAM (Magnetoresistive RAM), and the like.
  • the above-mentioned conventional technology attempts to improve both reliability and reduce power consumption by making the pulse width during the second write process longer than during the first write process.
  • a write pulse with a long pulse width is applied to the gates of transistors in memory cells to which writing is not performed.
  • voltage stress on transistors that do not perform writing increases, which may shorten the life of the nonvolatile memory.
  • This technology was created in view of this situation, and its purpose is to suppress the reduction in lifespan of non-volatile memory that performs write processing again in the event of a write failure.
  • the memory cell inserted between a pair of signal lines and the write data of the pair of signal lines are A write process in which a predetermined power supply voltage is supplied to the corresponding signal line, and when the verify data and the above write data match, the pair of signal lines are set in a floating state, and when the above verify data and the above write data do not match, the above pair of signal lines are set in a floating state.
  • a write control circuit that performs a write retry process that supplies the power supply voltage to the signal line; and a sense process that reads data from the memory cell after the write process and supplies the data as the verify data to the write control circuit.
  • a nonvolatile memory comprising: a read circuit; and a precharge circuit that starts a precharge process for supplying a suppression voltage different from a predetermined reference voltage to the pair of signal lines between the sense process and the write retry process; and its control method. This brings about the effect of suppressing a decrease in the life of the nonvolatile memory.
  • the write control circuit includes a power-side write control circuit and a ground-side write control circuit
  • the power-side write control circuit includes a first latch circuit that holds the write data; a second latch circuit that holds either the verify data or inverted data obtained by inverting the write data; and a pair of signal lines based on the data held in each of the first and second latch circuits.
  • the ground side write control circuit may include a column selector that connects the other of the pair of signal lines and the reference voltage. This brings about the effect that current flows through the memory cell.
  • the ground side write control circuit includes a third latch circuit that holds the write data, and a fourth latch circuit that holds either the verify data or the inverted data. , a column selector that connects the third and fourth latch circuits to the reference voltage based on data held in each of the third and fourth latch circuits. This brings about the effect of reducing the circuit scale.
  • the write driver generates a predetermined write enable signal based on the data
  • the ground side write control circuit includes a third latch circuit that holds the write data, and a third latch circuit that holds the write data;
  • the device may further include a column selector that connects the other voltage to the reference voltage based on the write data and the write enable signal. This brings about the effect that the number of latch circuits is reduced.
  • the write control circuit is arranged in each of the plurality of columns, the plurality of columns are divided into a predetermined number of sharing units that share a sense line, and the readout circuit is arranged in the plurality of columns.
  • the verify data may be supplied via the sense line for each shared unit. This brings about the effect of reducing the number of wiring lines.
  • the write control circuit performs the verify process again after the write retry process, and if the verify data and the write data do not match, the number of executions of the verify process is a predetermined upper limit. If the write retry process has not been reached, the write retry process may be performed again. This brings about the effect of improving writing reliability.
  • the precharge circuit may perform the precharge process between the sense process and the write retry process. This brings about the effect that the supply period of the suppression voltage is shortened.
  • the precharge circuit may continue the precharge process until the end of the write retry process. This brings about the effect of suppressing the voltage drop between the pair of signal lines.
  • the memory cell may include a transistor and a resistance element connected in series between the pair of signal lines. This has the effect of reducing voltage stress on the transistor.
  • the supply period of the power supply voltage during the write retry process may be longer than the supply period of the power supply voltage during the write process. This has the effect of improving reliability.
  • a second aspect of the present technology is a write process in which a predetermined power supply voltage is supplied to a memory cell inserted between a pair of signal lines and a signal line corresponding to write data among the pair of signal lines. , a write retry process in which the pair of signal lines is set in a floating state when the verify data and the write data match, and the power supply voltage is supplied to the signal line when the verify data and the write data do not match.
  • a write control circuit that performs a sense process that reads data from the memory cell after the write process and supplies it to the write control circuit as the verify data; a semiconductor memory comprising: a precharge circuit that starts a precharge process to supply the signal line to the signal line between the sense process and the write retry process; and a memory controller that supplies the write data and executes the write process. It is a device. This brings about the effect of suppressing a decrease in the life of the semiconductor memory device.
  • FIG. 1 is a block diagram illustrating a configuration example of a semiconductor memory device according to a first embodiment of the present technology.
  • FIG. FIG. 2 is a circuit diagram illustrating a configuration example of a memory cell array according to a first embodiment of the present technology.
  • FIG. 2 is a block diagram illustrating a configuration example of a column driver in the first embodiment of the present technology.
  • FIG. 2 is a block diagram showing a configuration example of a power-side write control circuit and a ground-side write control circuit in the first embodiment of the present technology.
  • 7 is a timing chart illustrating a configuration example of the operation of a nonvolatile memory in a column that has been successfully written in the first embodiment of the present technology.
  • FIG. 7 is a timing chart illustrating a configuration example of the operation of a nonvolatile memory in a column in which writing has failed in the first embodiment of the present technology.
  • FIG. 3 is a diagram for explaining voltages of a source line and a bit line during write processing in the first embodiment of the present technology.
  • FIG. 3 is a diagram for explaining voltages of a source line and a bit line during precharge processing in the first embodiment of the present technology.
  • FIG. 7 is a diagram for explaining voltages of a source line and a bit line during write retry processing of a column in which writing was successfully performed in the first embodiment of the present technology.
  • FIG. 6 is a diagram for explaining voltages of a source line and a bit line during write retry processing for a column in which writing has failed in the first embodiment of the present technology. It is a flowchart which shows an example of operation of nonvolatile memory in a 1st embodiment of this technology. 7 is a flowchart illustrating an example of the operation of a nonvolatile memory in a comparative example.
  • FIG. 7 is a block diagram showing a configuration example of a power supply side write control circuit and a precharge circuit in a modification of the first embodiment of the present technology.
  • FIG. 6 is a diagram for explaining precharge processing for a column in which writing has been successfully performed in a modification of the first embodiment of the present technology.
  • FIG. 7 is a diagram for explaining precharge processing for a column in which writing has failed in a modification of the first embodiment of the present technology.
  • FIG. 7 is a diagram showing an example of wiring of a memory cell array in a second embodiment of the present technology.
  • FIG. 7 is a block diagram illustrating a configuration example of a column driver in a second embodiment of the present technology.
  • FIG. 7 is a block diagram showing an example of a configuration of a memory control unit 214 and a column driver in a third embodiment of the present technology. It is a flowchart which shows an example of operation of nonvolatile memory in a 3rd embodiment of this technology.
  • FIG. 12 is a block diagram illustrating a configuration example of a column driver in a fourth embodiment of the present technology.
  • FIG. 12 is a block diagram illustrating a configuration example of a power supply side write control circuit and a ground side write control circuit according to a fourth embodiment of the present technology.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment (example of precharging immediately before write retry) 2.
  • Second embodiment (example of burst connection and precharging immediately before write retry) 3.
  • Third embodiment (example of verifying to the upper limit and precharging immediately before write retry) 4.
  • Fourth embodiment (example of reducing latch circuits and performing precharge immediately before write retry) 5.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor memory device 100 in an embodiment.
  • This semiconductor storage device 100 can be installed in various devices and equipment such as entertainment devices, music players, communication devices, in-vehicle electronic devices, industrial machinery, household electronic equipment, artificial satellites, and computers.
  • the semiconductor storage device 100 includes a memory controller 110 and a nonvolatile memory 200.
  • a nonvolatile memory 200 for example, MRAM (Magnetic Random Access Memory) is used.
  • the nonvolatile memory 200 includes an interface 211, an address circuit 212, a column decoder 213, a memory control section 214, a column driver 217, a row decoder 215, a row driver 216, and a memory cell array 218.
  • the memory controller 110 controls the nonvolatile memory 200. When instructed to write data by a host computer (not shown), the memory controller 110 generates a write destination write address and a write command, encodes the data, and generates write data. The memory controller 110 then supplies the write address to the address circuit 212, the write command to the memory control unit 214, and the write data to the interface 211. Furthermore, the memory controller 110 receives a status indicating the command execution status and the like from the memory control unit 214.
  • the memory controller 110 when data reading is instructed by the host computer, the memory controller 110 generates a read address of the read destination and a read command, and supplies the read address to the address circuit 212 and the read command to the memory control unit 214. . Then, the memory controller 110 receives read data from the interface 211 and decodes it. Additionally, the memory controller 110 receives status from the memory control unit 214.
  • the interface 211 transmits and receives data to and from the memory controller 110 under the control of the memory control unit 214. This interface 211 exchanges read data and write data with the column driver 217 and memory controller 110. Further, the interface 211 exchanges status with the memory control unit 214 and the memory controller 110.
  • the address circuit 212 separates the address received from the memory controller 110 into a row address and a column address.
  • the row address specifies the row to be accessed in the memory cell array 218.
  • the column address specifies the column to be accessed in the memory cell array 218.
  • Address circuit 212 supplies row addresses to row decoder 215 and column addresses to column decoder 213.
  • the column decoder 213 analyzes the column address received from the address circuit 212 and selects the column corresponding to the column address.
  • the memory control unit 214 controls the interface 211, column driver 217, and row driver 216 according to commands from the memory controller 110.
  • the memory control unit 214 instructs the column driver 217 and row driver 216 to read read data.
  • the memory control unit 214 instructs the column driver 217 and row driver 216 to write. Additionally, the memory control unit 214 generates a status and supplies it to the memory controller 110.
  • the row decoder 215 analyzes the row address received from the address circuit 212 and selects the row corresponding to the row address.
  • the row driver 216 applies voltage to the memory cells under the control of the memory control unit 214. When read or written is instructed, the row driver 216 controls the voltage of the memory cell in the row selected by the row decoder 215.
  • the column driver 217 applies voltage to the memory cells under the control of the memory control unit 214.
  • the column driver 217 controls the voltage of the memory cell in the column selected by the column decoder 213.
  • the column driver 217 then reads read data from the accessed memory cell and supplies it to the interface 211.
  • the column driver 217 when a write is instructed by the memory control unit 214, the column driver 217 performs a write process to write write data, a sense process to read the written data, and a verify process to determine whether the write is successful. and in order. Then, when writing fails, the column driver 217 writes the write data again. Further, the column driver 217 performs precharge processing. Details of the precharge process and execution timing will be described later.
  • nonvolatile memories 200 can also be mounted within the semiconductor storage device 100.
  • the memory controller 110 may control these memories using a common control signal.
  • FIG. 2 is a circuit diagram showing a configuration example of the memory cell array 218 in the first embodiment of the present technology.
  • this memory cell array 218, a plurality of memory cells 220 are arranged in a matrix.
  • a word line 231 is wired for each row, and a data line 232, a source line 233, a bit line 234, and a sense line 235 are wired for each column.
  • Each memory cell 220 is inserted between a source line 233 and a bit line 234 in a corresponding column.
  • the data line 232, source line 233, bit line 234, and sense line 235 are connected to the column driver 217, and the voltage of each signal line is controlled.
  • the source line 233 and the bit line 234 are an example of a pair of signal lines described in the claims.
  • the memory cell 220 includes an nMOS (n-channel Metal Oxide Semiconductor) transistor 221 and an MTJ element 222. These nMOS transistors 221 and MTJ elements 222 are connected in series between the source line 233 and bit line 234 of the corresponding column. Further, the gate of the nMOS transistor 221 is connected to the corresponding row word line 231. Word line 231 is connected to row driver 216, and the gate voltage of nMOS transistor 221 is controlled by this driver.
  • nMOS n-channel Metal Oxide Semiconductor
  • the MTJ element 222 is an element whose internal magnetization direction changes depending on the direction of current flowing during writing, and whose resistivity changes.
  • a state in which the resistivity of the MTJ element 222 is higher than a predetermined value is defined as a high resistivity state, and a state in which the resistivity is lower than the predetermined value is defined as a low resistance state.
  • One of these high resistance states and low resistance states is assigned a logic value of "1", and the other is assigned a logic value of "0". Further, by supplying a smaller current during reading than during writing, data can be read from the memory cell 220 without destruction.
  • the MTJ element 222 is an example of a resistance element described in the claims.
  • FIG. 3 is a block diagram showing a configuration example of the column driver 217 in the first embodiment of the present technology.
  • This column driver 217 includes a precharge circuit 310, a power-side write control circuit 320, a read circuit 330, and a ground-side write control circuit 350 for each column.
  • N is an integer
  • N precharge circuits 310, power-side write control circuits 320, read circuits 330, and ground-side write control circuits 350 are each arranged.
  • Precharge circuit 310, power-side write control circuit 320, and read circuit 330 are arranged on the power-supply side of the corresponding column, and ground-side write control circuit 350 is arranged on the ground side of the corresponding column.
  • the precharge circuit 310 performs precharge processing under the control of the memory control unit 214.
  • This precharge circuit 310 includes precharge switches 311 and 312.
  • the precharge switch 311 opens and closes the path between the source line 233 of the corresponding column and the node of the suppression voltage V inhibit in accordance with the control signal PRC from the memory control unit 214.
  • the precharge switch 312 opens and closes the path between the bit line 234 and the node of the inhibition voltage V inhibit in accordance with the control signal PRC.
  • the suppression voltage V inhibit is a voltage supplied to the source line 233 and the bit line 234 during precharging, and is set to a value different from a reference voltage (ground voltage, etc.). For example, an intermediate voltage between the power supply voltage VDD and the reference voltage is used as the suppression voltage V inhibit .
  • the power supply side write control circuit 320 supplies a predetermined power supply voltage VDD to the signal line corresponding to write data among the source line 233 and the bit line 234 during writing.
  • This power supply side write control circuit 320 includes a selector 322, latch circuits 323 and 324, a write driver 340, and switches 325 and 326.
  • the access unit of the nonvolatile memory 200 is assumed to be M bits (M is an integer). It is assumed that M write drivers 340 in the column driver 217 operate in parallel and can read or write data by accessing M columns.
  • the latch circuit 323 takes in and holds the write data WD. An input terminal of this latch circuit 323 is connected to the data line 232. Furthermore, the latch circuit 323 supplies the held write data WD to the write driver 340. Note that the latch circuit 323 is an example of a first latch circuit described in the claims.
  • the selector 322 selects either the inverted data xWD obtained by inverting the write data WD or the verify data VD from the read circuit 330 under the control of the memory control unit 214. This selector 322 supplies selected data to a latch circuit 324. Note that the inverter that inverts the write data WD is omitted in the figure.
  • the latch circuit 324 takes in and holds data from the selector 322. This latch circuit 324 supplies the held data to the write driver 340. Note that the latch circuit 324 is an example of a second latch circuit described in the claims.
  • the write driver 340 controls the switches 325 and 326 based on the data held in the latch circuits 323 and 324, respectively, and supplies the power supply voltage VDD to one of the source line 233 and the bit line 234.
  • the switch 325 opens and closes the path between the node of the power supply voltage VDD and the source line 233 under the control of the write driver 340.
  • the switch 326 opens and closes the path between the node of the power supply voltage VDD and the bit line 234 under the control of the write driver 340.
  • the read circuit 330 reads data from the memory cell 220 to be accessed under the control of the memory control unit 214.
  • This readout circuit 330 includes a sense amplifier 331 and a sense switch 332.
  • the sense amplifier 331 reads data from the memory cell 220 to be accessed via the sense switch 332. This sense amplifier 331 supplies the read data to the power supply side write control circuit 320 and the ground side write control circuit 350 as verify data VD. Furthermore, when a read command is input to the memory controller 110, the data read by the sense amplifier 331 is output to the interface 211 as read data DOUT.
  • the sense switch 332 opens and closes the path between the sense amplifier 331 and the source line 233 in accordance with the control signal SA from the memory control unit 214.
  • the ground side write control circuit 350 connects a signal line corresponding to write data among the source line 233 and bit line 234 to a reference voltage node during writing.
  • This ground side write control circuit 350 includes a selector 352, latch circuits 353 and 354, a column selector 360, and switches 355 and 356.
  • the selector 352 selects either the inverted data xWD or the verify data VD from the read circuit 330 under the control of the memory control unit 214. This selector 352 supplies selected data to a latch circuit 354.
  • the latch circuit 353 takes in and holds the write data WD. An input terminal of this latch circuit 353 is connected to the data line 232. Furthermore, the latch circuit 353 supplies the held write data WD to the column selector 360. Note that the latch circuit 353 is an example of a third latch circuit described in the claims.
  • the latch circuit 354 takes in and holds data from the selector 352. This latch circuit 354 supplies the held data to a column selector 360. Note that the latch circuit 354 is an example of a fourth latch circuit described in the claims.
  • Column selector 360 controls switches 355 and 356 based on data held in latch circuits 353 and 354, respectively, and connects one of source line 233 and bit line 234 to a reference voltage node. .
  • the switch 355 opens and closes the path between the reference voltage node and the source line 233 under the control of the column selector 360.
  • the switch 356 opens and closes the path between the reference voltage node and the bit line 234 under the control of the column selector 360.
  • the circuit consisting of the power supply side write control circuit 320 and the ground side write control circuit 350 performs a write process.
  • the precharge circuit 310 performs a precharge process to supply the suppression voltage V inhibit to both the source line 233 and the bit line 234.
  • latch circuits 323 and 353 hold write data WD
  • latch circuits 324 and 354 hold their inverted data xWD.
  • Power supply side write control circuit 320 controls switches 325 and 326 to supply power supply voltage VDD to one of source line 233 and bit line 234 that corresponds to write data WD.
  • the ground side write control circuit 350 controls the switches 355 and 356 to connect the one of the source line 233 and the bit line 234 to which the power supply voltage VDD is not supplied to the reference voltage node. Through these controls, write data is written into the M memory cells 220 to be accessed.
  • the read circuit 330 reads data from the memory cell 220 to be accessed, and causes the latch circuits 324 and 354 to hold the data as verify data VD. This process corresponds to the sense process described above.
  • the power supply side write control circuit 320 and the ground side write control circuit 350 perform a verify process of reading out the write data WD and verify data VD from the latch circuits 323 and 324 and comparing them. If these data match, it indicates that the write was successful, and if they do not match, it indicates that the write failed. Verification processing is performed for each column.
  • the power supply side write control circuit 320 and the ground side write control circuit 350 When writing is successful, the power supply side write control circuit 320 and the ground side write control circuit 350 turn off the switches 325, 326, 355, and 356, and put the source line 233 and the bit line 234 in a floating state. On the other hand, when writing fails, the power supply side write control circuit 320 and the ground side write control circuit 350 supply the power supply voltage VDD to one of the source line 233 and the bit line 234 corresponding to the write data WD, while the other to the reference voltage. As a result, the write data WD is written again.
  • write retry process The process of either transitioning to a floating state or writing again depending on whether the write was successful or not is hereinafter referred to as "write retry process.”
  • the circuit consisting of the power supply side write control circuit 320 and the ground side write control circuit 350 is an example of the write control circuit described in the claims.
  • the precharge circuit 310 performs precharge processing not only immediately before write processing but also immediately before write retry processing. For example, precharge processing is performed between sensing processing and write retry processing.
  • WVW Write Verify Write
  • the precharge circuit 310 starts the precharge process again between the sense process and the write retry process, thereby suppressing a decrease in the life of the nonvolatile memory 200. The reason for this will be detailed later.
  • FIG. 4 is a block diagram showing a configuration example of the power-side write control circuit 320 and the ground-side write control circuit 350 in the first embodiment of the present technology.
  • pMOS p-channel MOS
  • switches 325 and 326 are used as the switches 325 and 326.
  • switches 355 and 356 for example, nMOS transistors are used.
  • the power supply side write control circuit 320 includes an inverter 321, a selector 322, latch circuits 323 and 324, a write driver 340, and switches 325 and 326.
  • Write driver 340 includes inverters 341 to 344 and NAND (NAND) gates 345 and 346.
  • the input terminal D of the latch circuit 323 is connected to the data line 232, and the output terminal Q is connected to the inverter 341. Further, the state of the latch circuit 323 (latch state or through state) is controlled by a control signal BSL from the memory control unit 214. Before the write process, the memory control unit 214 puts the latch circuit 323 into a through state using the control signal BSL to capture the write data WD. Immediately after that, the memory control unit 214 sets the latch circuit 323 to a latched state using the control signal BSL to hold the write data WD.
  • the inverter 321 inverts the write data WD and supplies it to the selector 322 as inverted data xWD.
  • the selector 322 selects either the inverted data xWD or the verify data VD from the sense amplifier 331 according to the control signal SEL from the memory control unit 214.
  • the memory control unit 214 selects inverted data xWD during write processing and selects verify data VD after verify processing using control signal SEL.
  • the input terminal D of the latch circuit 324 is connected to the output terminal of the selector 322, and the output terminal Q is connected to the inverter 343. Further, the state of the latch circuit 324 is controlled by a control signal LAT from the memory control unit 214. Immediately before the verify process, the memory control unit 214 puts the latch circuit 323 into the through state using the control signal LAT to capture the verify data VD. Immediately thereafter, the memory control unit 214 sets the latch circuit 324 to a latched state using the control signal LAT, and causes the verify data VD to be held.
  • the inverter 341 inverts the write data WD from the latch circuit 323 and supplies it to the inverter 342 and the NAND gate 346.
  • the inverter 342 inverts the data from the inverter 341 and supplies it to the NAND gate 345.
  • the inverter 343 inverts the data from the latch circuit 324 and supplies it to the inverter 344 and the NAND gate 345.
  • Inverter 344 inverts the data from inverter 343 and supplies it to NAND gate 346.
  • the NAND gate 345 outputs the NAND of the data from each of the inverters 342 and 343 and the write enable signal WEN from the memory control unit 214.
  • the output terminal of NAND gate 345 is connected to the gate of a pMOS transistor functioning as switch 325.
  • the write enable signal WEN is set to a high level when enabling the write function, and is set to a low level when disabling the write function.
  • the NAND gate 346 outputs the NAND of the data from each of the inverters 341 and 344 and the write enable signal WEN.
  • the output terminal of NAND gate 346 is connected to the gate of a pMOS transistor functioning as switch 326.
  • the memory control unit 214 sets the write enable signal WEN to a high level (enable) during write processing and write retry processing, and sets the write enable signal WEN to a low level (disable) during other periods.
  • the ground side write control circuit 350 includes an inverter 351, a selector 352, latch circuits 353 and 354, a column selector 360, and switches 355 and 356.
  • Column selector 360 includes inverters 361 to 364 and AND gates 365 and 366. The connection configuration of these elements is similar to that of the power supply side write control circuit 320. However, the output terminal of the AND gate 365 is connected to the gate of the nMOS transistor functioning as the switch 356. Further, the output terminal of the AND gate 366 is connected to the gate of the nMOS transistor functioning as the switch 355.
  • circuit configurations of the power-side write control circuit 320 and the ground-side write control circuit 350 are not limited to those illustrated in FIG. 3 as long as they can realize the functions described in FIG.
  • FIG. 5 is a timing chart illustrating a configuration example of the operation of the nonvolatile memory 200 in a column that has been successfully written in the first embodiment of the present technology. It is assumed that high level data is supplied as write data and held in latch circuits 323 and 353.
  • the memory control unit 214 sets the control signal PRC to a high level over a precharge period from timing T1 to timing T2 immediately before the write process.
  • the levels of the bit lines 234 and source lines 233 of all columns are precharged to the inhibition voltage V inhibit .
  • the value of the suppression voltage V inhibit is set, for example, to an intermediate voltage between the power supply voltage VDD and a reference voltage (ground voltage VSS, etc.).
  • bit line 234 and source line 233 are wired for each column, and the bit line 234 and source line 233 of the column selected as an access target are referred to as a "selected bit line” and a “selected source line.” .
  • bit lines 234 and source lines 233 of columns that are not selected as access targets are referred to as "unselected bit lines” and "unselected source lines.”
  • the row driver 216 supplies a pulse of the write voltage VWLW to the word line 231. Also, within this period, the memory control unit 214 sets the write enable signal WEN to a high level (enable). Through these controls, one of the selected bit line and the selected source line becomes the power supply voltage VDD, and the other becomes the ground voltage VSS. For example, when write data is at a high level, the selected bit line becomes the power supply voltage VDD, and the selected source line becomes the ground voltage VSS.
  • the selected bit line becomes the ground voltage VSS, and the selected source line becomes the power supply voltage VDD.
  • the row driver 216 supplies a pulse of the read voltage V WLR to the word line 231.
  • This read voltage V WLR is set to a lower value than the write voltage V WLW .
  • the latch circuits 324 and 354 capture and hold the read verify data.
  • the write control circuit (power-side write control circuit 320 and ground-side write control circuit 350) reads write data and verify data from the latch circuit 323 and the like and compares them. In the figure, it is assumed that the verify data is the same as the write data (high level) and that the writing was successful.
  • the memory control unit 214 sets the control signal PRC to a high level over the precharge period from timing T7 to T8. As a result, the levels of the bit lines 234 and source lines 233 of all columns are precharged to the inhibition voltage V inhibit .
  • the row driver 216 supplies a pulse of the write voltage VWLW to the word line 231. Also, within this period, the memory control unit 214 sets the write enable signal WEN to a high level (enable). The pulse width during write retry is longer than the pulse width during write. Within this period, the write control circuit of the column in which writing was successful sets the selected bit line and selected word line to a floating state.
  • FIG. 6 is a timing chart showing a configuration example of the operation of the nonvolatile memory 200 in the column where writing has failed in the first embodiment of the present technology. The explanation will focus on the differences from the case where writing is successful.
  • the latch circuits 324 and 354 capture and hold the read verify data, but it is assumed that the verify data in a certain column has a different value (low level) from the write data. In other words, it is assumed that writing has failed.
  • bit line and source line are precharged during the precharge period from timing T7 to T8. Then, during the write retry period from timing T8 to T9, the write control circuit of the column in which writing has failed sets the selected bit line to the power supply voltage VDD and sets the selected source line to the ground voltage VSS.
  • a configuration in which precharge processing is not started between sensing processing and write retry processing is assumed.
  • the levels of the source line and bit line of a column successfully written during write retry processing become the ground voltage VSS.
  • a write voltage V WLW is applied via the word line 231 to the column in which writing has failed. Since the column for which writing was successful shares the word line 231 with the column for which writing failed, the writing voltage V WLW is also applied to the gate of the nMOS transistor 221 of the column for which writing failed.
  • the write voltage V WLW is applied between the gate and source of the nMOS transistor 221 in the column where the write was successfully performed.
  • the pulse width during write-rewrite is longer than that during write, so the longer the pulse width, the greater the voltage stress on the nMOS transistor 221.
  • the pulse width of the write voltage VWLW in the write retry process is made longer than that in the write process, it can also be made the same as that in the write process. In this case, it is desirable that the write voltage during write retry processing be higher than that during write processing.
  • FIG. 7 is a diagram for explaining the voltages of the source line 233 and bit line 234 during write processing in the first embodiment of the present technology. It is assumed that high level write data WD is held in latch circuits 323 and 353, and low level inverted data xWD is held in latch circuits 324 and 354.
  • the write driver 340 turns on the switch 325 on the source line side and turns off the switch 326 on the bit line side. Further, the column selector 360 turns off the switch 355 on the source line side and turns on the switch 356 on the bit line side. As a result, a current flows from the source line 233 to the bit line 234, and high-level write data WD is written into the memory cell 220. Note that when the write data WD is at a low level, the direction of current flow is reversed.
  • FIG. 8 is a diagram for explaining the voltages of the source line 233 and bit line 234 during precharge processing in the first embodiment of the present technology.
  • Write enable signal WEN is set to a low level (disabled), and write driver 340 turns off switches 325 and 326 regardless of the value of the latch circuit.
  • Column selector 360 also turns off switches 355 and 356.
  • Precharge circuit 310 supplies an inhibiting voltage V inhibit to source line 233 and bit line 234 .
  • FIG. 9 is a diagram for explaining the voltages of the source line 233 and the bit line 234 during write retry processing of a successfully written column in the first embodiment of the present technology.
  • write data WD and verify data VD are both at a high level, and it is assumed that writing has been successful.
  • write driver 340 When write enable signal WEN is set to high level (enable), write driver 340 turns off switches 325 and 326, and column selector 360 turns off switches 355 and 356. As a result, the source line 233 and the bit line 234 are placed in a floating state. These voltages become the suppression voltage V inhibit due to the immediately preceding precharge process. Therefore, the gate-source voltage and gate-drain voltage of the nMOS transistor 221 are smaller than in the comparative example, and voltage stress is reduced.
  • FIG. 10 is a diagram for explaining the voltages of the source line 233 and bit line 234 during write retry processing for a column in which writing has failed in the first embodiment of the present technology.
  • the write data WD is at a high level
  • the verify data VD is at a low level, and it is assumed that writing has failed.
  • the write driver 340 turns on the switch 325 and turns off the switch 326. Further, the column selector 360 turns the switch 355 off and the switch 356 on. As a result, a current flows from the source line 233 to the bit line 234, and the write data WD is written into the memory cell 220 again.
  • FIG. 11 is a flowchart illustrating an example of the operation of the nonvolatile memory 200 in the first embodiment of the present technology. This operation is started when a write command is input to nonvolatile memory 200. Further, the control illustrated in the figure is executed in parallel for each column. This figure is written focusing on any one of the M columns to be accessed.
  • the precharge circuit 310 in the column performs precharging (step S901).
  • the column driver 217 then writes write data (step S902), and reads the written data as verification data (step S903).
  • the column driver 217 performs verification to compare write data and verification data column by column (step S904). Further, the precharge circuit 310 performs precharge (step S905).
  • the power supply side write control circuit 320 determines whether the write data and the verify data match (step S906). If it is determined that these data do not match (step S906: No), the write control circuit such as the write control circuit 320 writes the write data again (step S907).
  • step S906 determines that the write data and the verify data match. If it is determined that the write data and the verify data match (step S906: Yes), the write control circuit sets the bit line and the source line to a floating state (step S908). After step S907 or S908, the nonvolatile memory 200 ends the write operation.
  • FIG. 12 is a flowchart illustrating an example of the operation of the nonvolatile memory 200 in the comparative example.
  • the control up to the verification in step S904 is the same as the control illustrated in FIG. 11.
  • step S906 In the comparative example, after step S904, precharging is not performed and step S906 is executed. If it is determined that the write data and the verify data do not match (step S906: No), the write control circuit writes the write data again (step S907).
  • step S906 determines that the write data and verify data match. If it is determined that the write data and verify data match (step S906: Yes), the write control circuit for that column sets the bit line and source line to the ground voltage (step S909).
  • the bit line and source line of the column in which writing was successfully performed become the ground voltage.
  • the bit line and source line of a column in which writing has been successfully performed are set to the suppression voltage V inhibit .
  • the gate-source voltage and gate-drain voltage of the nMOS transistor 221 in the successfully written column become smaller than in the comparative example, and voltage stress is reduced.
  • the precharge circuit 310 performs the precharge process between the sense process and the write retry process, thereby reducing the voltage stress of the column that has been successfully written. can do. Thereby, reduction in the lifespan of the nonvolatile memory 200 can be suppressed.
  • the precharge circuit 310 starts the precharge process immediately before the write retry process, and stops supplying the suppression voltage V inhibit during the write retry process, regardless of the verification result. Ta.
  • the nonvolatile memory 200 in this modification of the first embodiment differs from the first embodiment in that the suppression voltage V inhibit is continued to be supplied even during write retry processing in columns where writing has been successfully performed.
  • FIG. 13 is a block diagram showing a configuration example of the power supply side write control circuit 320 and the precharge circuit 310 in a modification of the first embodiment of the present technology.
  • the power supply side write control circuit 320 in this modification of the first embodiment differs from the first embodiment in that it further includes an XNOR (exclusive negative OR) gate 327.
  • the precharge circuit 310 according to the modified example of the first embodiment differs from the first embodiment in that it further includes an AND (logical product) gate 313 and an OR (logical sum) gate 314.
  • the XNOR gate 327 supplies a detection signal VER of the exclusive NOR of the values held by the latch circuits 323 and 324 to the precharge circuit 310.
  • This detection signal VER indicates whether writing was successful or not (ie, verification result).
  • the AND gate 313 outputs the AND of the detection signal VER from the XNOR gate 327 and the write enable signal WEN to the OR gate 314.
  • the OR gate 314 outputs the logical sum of the control signal PRC and the signal from the AND gate 313 to the precharge switches 311 and 312 as a control signal prc.
  • FIG. 14 is a diagram for explaining the precharging process for a successfully written column in a modification of the first embodiment of the present technology.
  • the memory control unit 214 sets the control signal PRC to a high level.
  • the control signal prc also becomes high level, and the bit lines 234 and source lines 233 of all columns are precharged to the inhibition voltage V inhibit .
  • the memory control unit 214 sets the control signal PRC to low level. Furthermore, during this period, since the write data and the inverted data held by the latch circuits 323 and 324 do not match, the output of the XNOR gate 327 becomes low level, and the output of the AND gate 313 also becomes low level. As a result, the control signal prc becomes low level and is not precharged.
  • the memory control unit 214 sets the control signal PRC to a high level.
  • the control signal prc also becomes high level, and the bit lines 234 and source lines 233 of all columns are precharged to the inhibition voltage V inhibit .
  • the memory control unit 214 sets the control signal PRC to low level.
  • the detection signal VER from the XNOR gate 327 becomes high level, and the output of the AND gate 313 also becomes high level.
  • the control signal prc becomes high level and is continuously precharged even during the write retry process.
  • FIG. 15 is a diagram for explaining precharge processing for a column in which writing has failed in a modification of the first embodiment of the present technology. The explanation will focus on the differences from the case where writing is successful.
  • the detection signal VER from the XNOR gate 327 becomes low level during the write retry period from timing T8 to T9, and the output of the AND gate 313 also becomes low level.
  • the control signal prc becomes low level and precharging is stopped.
  • the precharge circuit 310 continues to precharge columns for which writing has been successfully performed even during the write retry process. This makes it possible to suppress the voltage drop of the source line 233 and bit line 234 in the floating state.
  • circuit configurations of the power supply side write control circuit 320 and the precharge circuit 310 are not limited to those illustrated in FIG. 13 as long as they can perform the control illustrated in FIGS. 14 and 15.
  • the precharge circuit 310 continues to precharge the columns for which writing has been successfully performed even during the write retry process. This makes it possible to suppress the voltage drop of the source line 233 and bit line 234 in the floating state.
  • Second embodiment> In the first embodiment described above, the readout circuit 330 supplies verify data for each column to the write control circuit of that column via the sense line 235, but in this configuration, the sense line is supplied for each column. 235 needs to be wired.
  • the nonvolatile memory 200 in the second embodiment differs from the first embodiment in that the readout circuit 330 supplies verify data for each shared unit that shares a sense line, thereby reducing the number of wiring lines. .
  • FIG. 16 is a diagram showing an example of wiring of the memory cell array 218 in the second embodiment of the present technology.
  • the memory cell array 218 of the second embodiment is divided into S (S is an integer) shared units 219.
  • S is an integer
  • Each shared unit 219 includes a plurality of columns, and a data line 232, a source line 233, and a bit line 234 are wired for each column.
  • one sense line 235 is wired to each shared unit 219, and all columns within the shared unit 219 share the sense line 235.
  • the access unit and the sharing unit 219 may be different.
  • FIG. 17 is a block diagram showing a configuration example of the column driver 217 in the second embodiment of the present technology.
  • the read circuit 330 of the column driver 217 of the second embodiment transmits the verify data VD for each shared unit 219 to the write control circuits (power supply side write control circuit 320 and ground side It is output to the write control circuit 350) via the sense line 235.
  • sense line 235 is wired for each shared unit 219. This sense line 235 is shared by all columns within the sharing unit 219. Such a connection is called a "burst connection.” This sense line 235 can also be used to output read data DOUT.
  • each read circuit 330 of the 8 columns in the sharing unit 219 sequentially outputs the verify data VD one by one.
  • 32 sense lines 235 are wired for each access unit.
  • the read circuit 330 supplies the verify data VD via the sense line 235 for each shared unit 219, the wiring of the memory cell array 218 is changed by burst connection. The number can be reduced.
  • the verify process is performed only once, but the write process may fail when the write process is performed again.
  • the nonvolatile memory 200 in the third embodiment differs from the first embodiment in that the write retry process is repeated until the number of verify processes reaches the upper limit.
  • FIG. 18 is a block diagram showing an example of the configuration of the memory control unit 214 and column driver 217 in the third embodiment of the present technology.
  • the memory control unit 214 in FIG. 18 counts the number of times the write enable signal WEN rises (that is, the number of times the verify process is executed), and determines whether the counted value has reached a predetermined upper limit value LIM. do. If the upper limit value LIM has not been reached, the memory control unit 214 generates pulses of the control signal PRC and the write enable signal WEN, and executes the precharge process and the write retry process.
  • the memory control unit 214 notifies the memory controller 110 of a write error and ends the control for writing data.
  • FIG. 19 is a flowchart illustrating an example of the operation of the nonvolatile memory 200 in the third embodiment of the present technology.
  • the operation of the nonvolatile memory 200 of this third embodiment differs from the first embodiment in that steps S911 to S913 are further executed.
  • step S907 the operations up to step S907 are the same as in the first embodiment.
  • the column driver 217 reads the written data as verification data (step S911).
  • the column driver 217 performs verification to compare write data and verification data column by column (step S912).
  • the memory control unit 214 determines whether the number of times of verification has reached the upper limit (step S913). If the number of times of verification has not reached the upper limit (step S913: No), the nonvolatile memory 200 repeats steps S905 and subsequent steps.
  • step S913 if the number of verifications reaches the upper limit (step S913: Yes), the memory control unit 214 notifies the memory controller 110 of the write error and ends the write operation.
  • the write control circuit retries the write again. Perform processing. Thereby, writing reliability can be further improved.
  • the processing after the sense processing is stopped.
  • the voltages of the source line 233 and bit line 234 are 0 volts (V), about 0.1 volts, or about 0.2 volts. Although these voltages are different from the inhibition voltage V inhibit , the voltages of the source line 233 and the bit line 234 are held at the inhibition voltage V inhibit by precharging immediately before stopping the sensing process. Therefore, precharge processing after stopping sensing processing is not necessary. Therefore, power consumption can be further reduced.
  • the write control circuit performs the write retry processing again. Therefore, writing reliability can be further improved.
  • latch circuits 354 for holding verify data or inverted data are arranged for each column, but with this configuration, it is difficult to reduce the number of latch circuits.
  • the nonvolatile memory 200 in this fourth embodiment differs from the first embodiment in that the latch circuit 354 in each column is omitted.
  • FIG. 20 is a block diagram showing a configuration example of the column driver 217 in the fourth embodiment of the present technology.
  • the column driver 217 of this fourth embodiment differs from the first embodiment in that the latch circuit 354 is not arranged in the ground side write control circuit 350.
  • an enable signal line 236 is further wired for each column.
  • the write driver 340 further generates a write enable signal WEN' and supplies it to the corresponding column selector 360 via the enable signal line 236.
  • FIG. 21 is a block diagram illustrating a configuration example of the power-side write control circuit 320 and the ground-side write control circuit 350 in the fourth embodiment of the present technology.
  • the power supply side write control circuit 320 in this modification of the fourth embodiment differs from the first embodiment in that it further includes an XOR gate 328.
  • the XOR gate 328 supplies the exclusive OR of the values held in the latch circuits 323 and 324 to the column selector 360 as a write enable signal WEN'.
  • the write enable signal WEN' is set to a low level (disabled) when writing is successful.
  • the output signal of the selector 352 is input to the inverter 363. Further, a write enable signal WEN' is input to each of AND gates 365 and 366.
  • the write driver 340 generates the write enable signal WEN' based on the verify data and the write data and passes it to the ground side, thereby reducing the number of latch circuits 354 on the ground side. I can do it.
  • the circuit scale may increase. Therefore, if priority is given to reducing the circuit scale, the first embodiment is used.
  • the write driver 340 generates the write enable signal WEN' based on the verify data and the write data and supplies it to the ground side. can be reduced.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 22 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 23 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 23 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display section 12062 is controlled so as to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the semiconductor storage device 100 in FIG. 1 suppresses a decrease in the lifespan of the storage device by applying the technology according to the present disclosure to the imaging unit 12031 that can be applied to the storage device within the imaging unit 12031. and improve system reliability.
  • the present technology can also have the following configuration. (1) A memory cell inserted between a pair of signal lines, A write process in which a predetermined power supply voltage is supplied to a signal line corresponding to the write data among the pair of signal lines, and when the verify data and the write data match, the pair of signal lines is set in a floating state, and the verify process is performed.
  • a nonvolatile memory comprising: a precharge circuit that starts a precharge process for supplying a suppression voltage different from a predetermined reference voltage to the pair of signal lines between the sense process and the write retry process.
  • the write control circuit includes a power supply side write control circuit and a ground side write control circuit
  • the power supply side write control circuit is a first latch circuit that holds the write data; a second latch circuit that holds either the verify data or inverted data obtained by inverting the write data; a write driver that supplies the power supply voltage to one of the pair of signal lines based on data held in each of the first and second latch circuits; Equipped with The nonvolatile memory according to (1), wherein the ground side write control circuit includes a column selector that connects the other of the pair of signal lines and the reference voltage.
  • the ground side write control circuit is a third latch circuit that holds the write data; a fourth latch circuit that holds either the verify data or the inverted data;
  • the nonvolatile memory according to (2) further comprising a column selector that connects the other of the third and fourth latch circuits to the reference voltage based on data held in each of the third and fourth latch circuits.
  • the write driver generates a predetermined write enable signal based on the data;
  • the ground side write control circuit is a third latch circuit that holds the write data;
  • the nonvolatile memory according to (2) further comprising a column selector that connects the other voltage and the reference voltage based on the write data and the write enable signal.
  • the write control circuit is arranged in each of a plurality of columns; The plurality of columns are divided into a predetermined number of sharing units that share a sense line, The nonvolatile memory according to any one of (2) to (4), wherein the read circuit supplies the verify data via the sense line for each shared unit.
  • the write control circuit performs a verify process again after the write retry process, and if the verify data and the write data do not match and the number of executions of the verify process has not reached a predetermined upper limit.
  • the nonvolatile memory according to any one of (1) to (5), wherein the write retry process is performed again.
  • a memory cell inserted between a pair of signal lines A write process in which a predetermined power supply voltage is supplied to a signal line corresponding to the write data among the pair of signal lines, and when the verify data and the write data match, the pair of signal lines is set in a floating state, and the verify process is performed.
  • a write control circuit that performs a write retry process of supplying the power supply voltage to the signal line if the data and the write data do not match; a read circuit that performs a sense process to read data from the memory cell after the write process and supply it to the write control circuit as the verify data; a precharge circuit that starts a precharge process to supply a suppression voltage different from a predetermined reference voltage to the pair of signal lines between the sense process and the write retry process;
  • a semiconductor storage device comprising: a memory controller that supplies the write data and executes the write process.
  • a write procedure in which the write control circuit supplies a predetermined power supply voltage to a signal line corresponding to write data among a pair of signal lines between which a memory cell is inserted; a write retry procedure in which a write control circuit supplies the power supply voltage to the signal line if the verify data and the write data do not match; a sensing procedure in which a read circuit reads data from the memory cell after the write process and supplies it to the write control circuit as the verify data; a precharge procedure in which a precharge circuit starts a precharge process to supply a suppression voltage different from a predetermined reference voltage to the pair of signal lines between the sense process and the write retry process. control method.

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Abstract

書込み失敗時に再度のライト処理を行う不揮発性メモリにおいて、寿命の低下を抑制する。　一対の信号線の間にメモリセルが挿入される。書込み制御回路は、一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよびライトデータが一致する場合には一対の信号線をフローティング状態にし、ベリファイデータおよびライトデータが一致しない場合には電源電圧を信号線に供給するライトリトライ処理とを行う。読出し回路は、ライト処理の後にメモリセルからデータを読み出してベリファイデータとして書込み制御回路に供給するセンス処理を行う。プリチャージ回路は、所定の基準電圧と異なる抑制電圧を一対の信号線に供給するプリチャージ処理をセンス処理とライトリトライ処理との間に開始する。

Description

不揮発性メモリ、半導体記憶装置、および、不揮発性メモリの制御方法
　本技術は、不揮発性メモリに関する。詳しくは、書込みの際にベリファイ処理を行う不揮発性メモリ、半導体記憶装置、および、不揮発性メモリの制御方法に関する。
　近年の情報処理システムにおいては、補助記憶装置やストレージとして、不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）が用いられることがある。この不揮発性メモリは、大きなサイズを単位としたデータアクセスに対応したフラッシュメモリと、小さな単位での高速なランダムアクセスが可能な不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Non-Volatile RAM）とに大別される。ここで、フラッシュメモリの代表例としては、ＮＡＮＤ型フラッシュメモリが挙げられる。一方、不揮発性ランダムアクセスメモリの例としては、ＲｅＲＡＭ（Resistance RAM）、ＰＣＲＡＭ（Phase-Change RAM）、ＭＲＡＭ（Magnetoresistive RAM）などが挙げられる。
　上述の不揮発性メモリにデータを書き込む際には、信頼性を確保する目的で、データを書き込むライト処理と、書込みに成功したか否かを判断するベリファイ処理と、書込みに失敗した際の再度のライト処理とからなる３段階の制御が行われることがある。例えば、ライト処理およびベリファイ処理を行い、書込み失敗時に、最初のライト処理よりパルス幅の長い書込みパルスにより再度のライト処理を行う書込み制御方法が提案されている（例えば、特許文献１参照。）。
特表２０１３－５２９３５０号公報
　上述の従来技術では、再度のライト処理時のパルス幅を最初のライト処理時より長くすることによって、信頼性の改善と消費電力の低減との両立を図っている。しかしながら、上述の書込み制御方法では、再度のライト処理の際に、書込みを行わないメモリセル内のトランジスタのゲートにもパルス幅の長い書込みパルスが印加されてしまう。このため、書込みを行わないトランジスタの電圧ストレスが大きくなり、不揮発性メモリの寿命が低下するおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、書込み失敗時に再度のライト処理を行う不揮発性メモリにおいて、寿命の低下を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、一対の信号線の間に挿入されたメモリセルと、上記一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよび上記ライトデータが一致する場合には上記一対の信号線をフローティング状態にし、上記ベリファイデータおよび上記ライトデータが一致しない場合には上記電源電圧を上記信号線に供給するライトリトライ処理とを行う書込み制御回路と、上記ライト処理の後に上記メモリセルからデータを読み出して上記ベリファイデータとして上記書込み制御回路に供給するセンス処理を行う読出し回路と、所定の基準電圧と異なる抑制電圧を上記一対の信号線に供給するプリチャージ処理を上記センス処理と上記ライトリトライ処理との間に開始するプリチャージ回路とを具備する不揮発性メモリ、および、その制御方法である。これにより、不揮発性メモリの寿命低下が抑制されるという作用をもたらす。
　また、この第１の側面において、上記書込み制御回路は、電源側書込み制御回路および接地側書込み制御回路を備え、上記電源側書込み制御回路は、上記ライトデータを保持する第１のラッチ回路と、上記ベリファイデータと上記ライトデータを反転した反転データとのいずれかを保持する第２のラッチ回路と、上記第１および第２のラッチ回路のそれぞれに保持されたデータに基づいて上記一対の信号線の一方に上記電源電圧を供給させるライトドライバと、を備え、上記接地側書込み制御回路は、上記一対の信号線の他方と上記基準電圧とを接続するカラムセレクタを備えてもよい。これにより、メモリセルに電流が流れるという作用をもたらす。
　また、この第１の側面において、上記接地側書込み制御回路は、上記ライトデータを保持する第３のラッチ回路と、上記ベリファイデータと上記反転データとのいずれかを保持する第４のラッチ回路と、上記第３および第４のラッチ回路のそれぞれに保持されたデータに基づいて上記他方と上記基準電圧とを接続するカラムセレクタとを備えてもよい。これにより、回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記ライトドライバは、上記データに基づいて所定のライトイネーブル信号を生成し、上記接地側書込み制御回路は、上記ライトデータを保持する第３のラッチ回路と、上記ライトデータと上記ライトイネーブル信号とに基づいて上記他方と上記基準電圧とを接続するカラムセレクタとを備えてもよい。これにより、ラッチ回路の個数が削減されるという作用をもたらす。
　また、この第１の側面において、上記書込み制御回路は、複数のカラムのそれぞれに配置され、上記複数のカラムは、センス線を共有する所定数の共有単位に分割され、上記読出し回路は、上記共有単位ごとに上記センス線を介して上記ベリファイデータを供給してもよい。これにより、配線数が削減されるという作用をもたらす。
　また、この第１の側面において、上記書込み制御回路は、上記ライトリトライ処理の後に再度のベリファイ処理を行い、上記ベリファイデータおよび上記ライトデータが一致せず、上記ベリファイ処理の実行回数が所定の上限に達していない場合には再度の上記ライトリトライ処理を行ってもよい。これにより、書込みの信頼性が向上するという作用をもたらす。
　また、この第１の側面において、上記プリチャージ回路は、上記センス処理と上記ライトリトライ処理との間に上記プリチャージ処理を行ってもよい。これにより、抑制電圧の供給期間が短くなるという作用をもたらす。
　また、この第１の側面において、上記プリチャージ回路は、上記ライトリトライ処理の終了時まで上記プリチャージ処理を継続してもよい。これにより、一対の信号線の電圧低下が抑制されるという作用をもたらす。
　また、この第１の側面において、上記メモリセルは、上記一対の信号線の間に直列に接続されたトランジスタおよび抵抗素子を含むものであってもよい。これにより、トランジスタの電圧ストレスが軽減されるという作用をもたらす。
　また、この第１の側面において、上記ライトリトライ処理中の上記電源電圧の供給期間は、上記ライト処理中の上記電源電圧の供給期間よりも長くてもよい。これにより、信頼性が改善されるという作用をもたらす。
　また、本技術の第２の側面は、一対の信号線の間に挿入されたメモリセルと、上記一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよび上記ライトデータが一致する場合には上記一対の信号線をフローティング状態にし、上記ベリファイデータおよび上記ライトデータが一致しない場合には上記電源電圧を上記信号線に供給するライトリトライ処理とを行う書込み制御回路と、上記ライト処理の後に上記メモリセルからデータを読み出して上記ベリファイデータとして上記書込み制御回路に供給するセンス処理を行う読出し回路と、所定の基準電圧と異なる抑制電圧を上記一対の信号線に供給するプリチャージ処理を上記センス処理と上記ライトリトライ処理との間に開始するプリチャージ回路と、上記ライトデータを供給して上記ライト処理を実行させるメモリコントローラとを具備する半導体記憶装置である。これにより、半導体記憶装置の寿命低下が抑制されるという作用をもたらす。
本技術の第１の実施の形態における半導体記憶装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるメモリセルアレイの一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラムドライバの一構成例を示すブロック図である。 本技術の第１の実施の形態における電源側書込み制御回路および接地側書込み制御回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における書込みに成功したカラムの不揮発性メモリの動作の一構成例を示すタイミングチャートである。 本技術の第１の実施の形態における書込みに失敗したカラムの不揮発性メモリの動作の一構成例を示すタイミングチャートである。 本技術の第１の実施の形態におけるライト処理時のソース線およびビット線の電圧を説明するための図である。 本技術の第１の実施の形態におけるプリチャージ処理時のソース線およびビット線の電圧を説明するための図である。 本技術の第１の実施の形態における書込みに成功したカラムのライトリトライ処理時のソース線およびビット線の電圧を説明するための図である。 本技術の第１の実施の形態における書込みに失敗したカラムのライトリトライ処理時のソース線およびビット線の電圧を説明するための図である。 本技術の第１の実施の形態における不揮発性メモリの動作の一例を示すフローチャートである。 比較例における不揮発性メモリの動作の一例を示すフローチャートである。 本技術の第１の実施の形態の変形例における電源側書込み制御回路およびプリチャージ回路の一構成例を示すブロック図である。 本技術の第１の実施の形態の変形例における書込みに成功したカラムのプリチャージ処理を説明するための図である。 本技術の第１の実施の形態の変形例における書込みに失敗したカラムのプリチャージ処理を説明するための図である。 本技術の第２の実施の形態におけるメモリセルアレイの配線例を示す図である。 本技術の第２の実施の形態におけるカラムドライバの一構成例を示すブロック図である。 本技術の第３の実施の形態におけるメモリ制御部２１４およびカラムドライバの一構成例を示すブロック図である。 本技術の第３の実施の形態における不揮発性メモリの動作の一例を示すフローチャートである。 本技術の第４の実施の形態におけるカラムドライバの一構成例を示すブロック図である。 本技術の第４の実施の形態における電源側書込み制御回路および接地側書込み制御回路の一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ライトリトライ直前にプリチャージを行う例）
　２．第２の実施の形態（バースト接続し、ライトリトライ直前にプリチャージを行う例）
　３．第３の実施の形態（上限までベリファイを行い、ライトリトライ直前にプリチャージを行う例）
　４．第４の実施の形態（ラッチ回路を削減し、ライトリトライ直前にプリチャージを行う例）
　５．移動体への応用例
　＜１．第１の実施の形態＞
　［記憶装置の構成例］
　図１は、実施の形態における半導体記憶装置１００の一構成例を示すブロック図である。この半導体記憶装置１００は、エンターテインメイントデバイス、音楽プレーヤ、通信デバイス、車載電子デバイス、産業機械、家庭用電子機器、人工衛星やコンピュータなどの様々なデバイスや機器に搭載することができる。
　半導体記憶装置１００は、メモリコントローラ１１０および不揮発性メモリ２００を備える。不揮発性メモリ２００として、例えば、ＭＲＡＭ（Magnetic Random Access Memory）が用いられる。
　不揮発性メモリ２００は、インターフェース２１１、アドレス回路２１２、カラムデコーダ２１３、メモリ制御部２１４、カラムドライバ２１７、ロウデコーダ２１５、ロウドライバ２１６およびメモリセルアレイ２１８を備える。
　メモリコントローラ１１０は、不揮発性メモリ２００を制御するものである。このメモリコントローラ１１０は、ホストコンピュータ（不図示）によりデータの書込みが指示されると、書込み先のライトアドレスとライトコマンドとを生成し、そのデータを符号化してライトデータを生成する。そして、メモリコントローラ１１０は、ライトアドレスをアドレス回路２１２へライトコマンドをメモリ制御部２１４へ供給し、ライトデータをインターフェース２１１に供給する。また、メモリコントローラ１１０は、コマンドの実行状況などを示すステータスをメモリ制御部２１４から受け取る。
　一方、ホストコンピュータによりデータの読出しが指示されると、メモリコントローラ１１０は、読出し先のリードアドレスとリードコマンドとを生成し、リードアドレスをアドレス回路２１２へ、リードコマンドをメモリ制御部２１４へ供給する。そして、メモリコントローラ１１０は、リードデータをインターフェース２１１から受け取り、復号する。また、メモリコントローラ１１０は、メモリ制御部２１４からステータスを受け取る。
　インターフェース２１１は、メモリ制御部２１４の制御に従ってメモリコントローラ１１０との間でデータを送受信するものである。このインターフェース２１１は、カラムドライバ２１７やメモリコントローラ１１０との間でリードデータやライトデータをやり取りする。また、インターフェース２１１は、メモリ制御部２１４やメモリコントローラ１１０との間でステータスをやりとりする。
　アドレス回路２１２は、メモリコントローラ１１０から受け取ったアドレスをロウアドレスとカラムアドレスとに分離するものである。ロウアドレスは、メモリセルアレイ２１８におけるアクセス先のロウを指定するものである。また、カラムアドレスは、メモリセルアレイ２１８におけるアクセス先のカラムを指定するものである。アドレス回路２１２は、ロウアドレスをロウデコーダ２１５に供給し、カラムアドレスをカラムデコーダ２１３に供給する。
　カラムデコーダ２１３は、アドレス回路２１２から受け取ったカラムアドレスを解析して、そのカラムアドレスに対応するカラムを選択するものである。
　メモリ制御部２１４は、メモリコントローラ１１０からのコマンドに従って、インターフェース２１１、カラムドライバ２１７およびロウドライバ２１６を制御するものである。
　コマンドがリードコマンドである場合にメモリ制御部２１４は、カラムドライバ２１７およびロウドライバ２１６にリードデータの読出しを指示する。一方、コマンドがライトコマンドである場合にメモリ制御部２１４は、カラムドライバ２１７およびロウドライバ２１６に書込みを指示する。また、メモリ制御部２１４は、ステータスを生成してメモリコントローラ１１０に供給する。
　ロウデコーダ２１５は、アドレス回路２１２から受け取ったロウアドレスを解析して、そのロウアドレスに対応するロウを選択するものである。
　ロウドライバ２１６は、メモリ制御部２１４の制御に従ってメモリセルに電圧を印加するものである。読出し、または書込みが指示されると、ロウドライバ２１６は、ロウデコーダ２１５により選択されたロウのメモリセルの電圧を制御する。
　カラムドライバ２１７は、メモリ制御部２１４の制御に従ってメモリセルに電圧を印加するものである。メモリ制御部２１４により読出しが指示されると、カラムドライバ２１７は、カラムデコーダ２１３により選択されたカラムのメモリセルの電圧を制御する。そして、カラムドライバ２１７は、アクセス先のメモリセルからリードデータを読み出してインターフェース２１１に供給する。
　また、メモリ制御部２１４により書込みが指示されると、カラムドライバ２１７は、ライトデータの書込みを行うライト処理と、書き込んだデータを読み出すセンス処理と、書込みに成功したか否かを判断するベリファイ処理とを順に行う。そして、書込みに失敗した際にカラムドライバ２１７は、ライトデータの書込みを再度行う。また、カラムドライバ２１７は、プリチャージ処理を行う。プリチャージ処理の詳細と、実行タイミングとについては後述する。
　なお、半導体記憶装置１００内に複数の不揮発性メモリ２００を搭載することもできる。この場合、ＷＶＷ制御の際に、それぞれの不揮発性メモリ２００内で自発的に書込み動作が停止するため、メモリコントローラ１１０は、それらのメモリに対して共通の制御信号で制御を行ってもよい。
　［メモリセルアレイの構成例］
　図２は、本技術の第１の実施の形態におけるメモリセルアレイ２１８の一構成例を示す回路図である。このメモリセルアレイ２１８には、複数のメモリセル２２０がマトリックス状に配列される。
　また、メモリセルアレイ２１８には、ロウごとにワード線２３１が配線され、カラムごとにデータ線２３２、ソース線２３３、ビット線２３４およびセンス線２３５が配線される。メモリセル２２０のそれぞれは、対応するカラムのソース線２３３およびビット線２３４の間に挿入される。また、データ線２３２、ソース線２３３、ビット線２３４およびセンス線２３５は、カラムドライバ２１７に接続され、それぞれの信号線の電圧が制御される。なお、ソース線２３３およびビット線２３４は、特許請求の範囲に記載の一対の信号線の一例である。
　また、メモリセル２２０は、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタ２２１およびＭＴＪ素子２２２を備える。これらのｎＭＯＳトランジスタ２２１およびＭＴＪ素子２２２は、対応するカラムのソース線２３３およびビット線２３４の間に直列に接続される。また、ｎＭＯＳトランジスタ２２１のゲートは、対応するロウのワード線２３１に接続される。ワード線２３１は、ロウドライバ２１６に接続され、このドライバによりｎＭＯＳトランジスタ２２１のゲート電圧が制御される。
　ＭＴＪ素子２２２は、書き込む際に流れる電流の方向に応じて内部の磁化方向が変化し、抵抗率が変化する素子である。ＭＴＪ素子２２２の抵抗率が所定値より高い状態を高抵抗率状態とし、抵抗率が所定値より低い状態を低抵抗状態とする。これらの高抵抗状態および低抵抗状態の一方に論理値「１」が割り当てられ、他方に論理値「０」が割り当てられる。また、書き込み時より小さい電流を読出しの際に供給することにより、メモリセル２２０から非破壊でデータを読み出すことができる。なお、ＭＴＪ素子２２２は、特許請求の範囲に記載の抵抗素子の一例である。
　［カラムドライバの構成例］
　図３は、本技術の第１の実施の形態におけるカラムドライバ２１７の一構成例を示すブロック図である。このカラムドライバ２１７は、プリチャージ回路３１０、電源側書込み制御回路３２０、読出し回路３３０および接地側書込み制御回路３５０をカラムごとに備える。カラムの総数がＮ（Ｎは、整数）である場合、プリチャージ回路３１０、電源側書込み制御回路３２０、読出し回路３３０および接地側書込み制御回路３５０は、それぞれＮ個ずつ配置される。プリチャージ回路３１０、電源側書込み制御回路３２０および読出し回路３３０は、対応するカラムの電源側に配置され、接地側書込み制御回路３５０は、対応するカラムの接地側に配置される。
　プリチャージ回路３１０は、メモリ制御部２１４の制御に従って、プリチャージ処理を行うものである。このプリチャージ回路３１０は、プリチャージスイッチ３１１および３１２を備える。
　プリチャージスイッチ３１１は、メモリ制御部２１４からの制御信号ＰＲＣに従って、対応するカラムのソース線２３３と、抑制電圧Ｖｉｎｈｉｂｉｔのノードとの間の経路を開閉するものである。プリチャージスイッチ３１２は、制御信号ＰＲＣに従って、ビット線２３４と、抑制電圧Ｖｉｎｈｉｂｉｔのノードとの間の経路を開閉するものである。抑制電圧Ｖｉｎｈｉｂｉｔは、プリチャージの際にソース線２３３およびビット線２３４に供給される電圧であり、基準電圧（接地電圧など）と異なる値に設定される。例えば、電源電圧ＶＤＤと基準電圧との間の中間電圧が抑制電圧Ｖｉｎｈｉｂｉｔとして用いられる。
　電源側書込み制御回路３２０は、書込みの際に、ソース線２３３およびビット線２３４のうちライトデータに対応する信号線に、所定の電源電圧ＶＤＤを供給するものである。この電源側書込み制御回路３２０は、セレクタ３２２と、ラッチ回路３２３および３２４と、ライトドライバ３４０と、スイッチ３２５および３２６とを備える。
　ここで、不揮発性メモリ２００のアクセス単位をＭ（Ｍは、整数）ビットとする。カラムドライバ２１７内のＭ個のライトドライバ３４０が並列に動作し、Ｍ個のカラムをアクセス対象としてデータの読出し、または書込みを行うことができるものとする。
　ラッチ回路３２３は、ライトデータＷＤを取り込んで保持するものである。このラッチ回路３２３の入力端子は、データ線２３２に接続される。また、ラッチ回路３２３は、保持したライトデータＷＤをライトドライバ３４０に供給する。なお、ラッチ回路３２３は、特許請求の範囲に記載の第１のラッチ回路の一例である。
　セレクタ３２２は、ライトデータＷＤを反転した反転データｘＷＤと、読出し回路３３０からのベリファイデータＶＤとのいずれかをメモリ制御部２１４の制御に従って選択するものである。このセレクタ３２２は、選択したデータをラッチ回路３２４に供給する。なお、ライトデータＷＤを反転するインバータは、同図において省略されている。
　ラッチ回路３２４は、セレクタ３２２からのデータを取り込んで保持するものである。このラッチ回路３２４は、保持したデータをライトドライバ３４０に供給する。なお、ラッチ回路３２４は、特許請求の範囲に記載の第２のラッチ回路の一例である。
　ライトドライバ３４０は、ラッチ回路３２３および３２４のそれぞれに保持されたデータに基づいて、スイッチ３２５および３２６を制御し、ソース線２３３およびビット線２３４の一方に電源電圧ＶＤＤを供給するものである。
　スイッチ３２５は、ライトドライバ３４０の制御に従って、電源電圧ＶＤＤのノードと、ソース線２３３との間の経路を開閉するものである。スイッチ３２６は、ライトドライバ３４０の制御に従って、電源電圧ＶＤＤのノードと、ビット線２３４との間の経路を開閉するものである。
　読出し回路３３０は、メモリ制御部２１４の制御に従って、アクセス対象のメモリセル２２０からデータを読み出すものである。この読出し回路３３０は、センスアンプ３３１およびセンススイッチ３３２を備える。
　センスアンプ３３１は、センススイッチ３３２を介して、アクセス対象のメモリセル２２０からデータを読み出すものである。このセンスアンプ３３１は、読み出したデータをベリファイデータＶＤとして電源側書込み制御回路３２０および接地側書込み制御回路３５０に供給する。また、リードコマンドがメモリコントローラ１１０に入力された場合、センスアンプ３３１により読み出されたデータは、リードデータＤＯＵＴとしてインターフェース２１１に出力される。
　センススイッチ３３２は、メモリ制御部２１４からの制御信号ＳＡに従って、センスアンプ３３１と、ソース線２３３との間の経路を開閉するものである。
　接地側書込み制御回路３５０は、書込みの際に、ソース線２３３およびビット線２３４のうちライトデータに対応する信号線と基準電圧のノードとを接続するものである。この接地側書込み制御回路３５０は、セレクタ３５２と、ラッチ回路３５３および３５４と、カラムセレクタ３６０と、スイッチ３５５および３５６とを備える。
　セレクタ３５２は、反転データｘＷＤと、読出し回路３３０からのベリファイデータＶＤとのいずれかをメモリ制御部２１４の制御に従って選択するものである。このセレクタ３５２は、選択したデータをラッチ回路３５４に供給する。
　ラッチ回路３５３は、ライトデータＷＤを取り込んで保持するものである。このラッチ回路３５３の入力端子は、データ線２３２に接続される。また、ラッチ回路３５３は、保持したライトデータＷＤをカラムセレクタ３６０に供給する。なお、ラッチ回路３５３は、特許請求の範囲に記載の第３のラッチ回路の一例である。
　ラッチ回路３５４は、セレクタ３５２からのデータを取り込んで保持するものである。このラッチ回路３５４は、保持したデータをカラムセレクタ３６０に供給する。なお、ラッチ回路３５４は、特許請求の範囲に記載の第４のラッチ回路の一例である。
　カラムセレクタ３６０は、ラッチ回路３５３および３５４のそれぞれに保持されたデータに基づいて、スイッチ３５５および３５６を制御し、ソース線２３３およびビット線２３４の一方と基準電圧のノードとを接続するものである。
　スイッチ３５５は、カラムセレクタ３６０の制御に従って、基準電圧のノードと、ソース線２３３との間の経路を開閉するものである。スイッチ３５６は、カラムセレクタ３６０の制御に従って、基準電圧のノードと、ビット線２３４との間の経路を開閉するものである。
　ライトコマンドがメモリコントローラ１１０に入力された際に、電源側書込み制御回路３２０および接地側書込み制御回路３５０からなる回路は、ライト処理を行う。
　このライト処理の直前において、プリチャージ回路３１０は、抑制電圧Ｖｉｎｈｉｂｉｔをソース線２３３およびビット線２３４の両方に供給するプリチャージ処理を行う。
　ライト処理において、ラッチ回路３２３および３５３は、ライトデータＷＤを保持し、ラッチ回路３２４および３５４は、その反転データｘＷＤを保持する。電源側書込み制御回路３２０は、スイッチ３２５および３２６を制御してソース線２３３およびビット線２３４のうち、ライトデータＷＤに対応する方に電源電圧ＶＤＤを供給する。一方、接地側書込み制御回路３５０は、スイッチ３５５および３５６を制御して、ソース線２３３およびビット線２３４のうち、電源電圧ＶＤＤが供給されていない方と基準電圧のノードとを接続する。これらの制御により、アクセス対象のＭ個のメモリセル２２０にライトデータが書き込まれる。
　ライト処理の後において読出し回路３３０は、アクセス対象のメモリセル２２０からデータを読み出し、ベリファイデータＶＤとしてラッチ回路３２４および３５４に保持させる。この処理が前述のセンス処理に該当する。
　そして、センス処理後に電源側書込み制御回路３２０および接地側書込み制御回路３５０は、ラッチ回路３２３および３２４などからライトデータＷＤおよびベリファイデータＶＤを読み出して比較するベリファイ処理を行う。これらのデータが一致することは、書込みが成功したことを示し、不一致であることは書込みに失敗したことを示す。ベリファイ処理は、カラムごとに行われる。
　書込みに成功した場合に電源側書込み制御回路３２０および接地側書込み制御回路３５０は、スイッチ３２５、３２６、３５５および３５６をオフ状態にして、ソース線２３３およびビット線２３４をフローティング状態にする。一方、書込みに失敗した場合に電源側書込み制御回路３２０および接地側書込み制御回路３５０は、ソース線２３３およびビット線２３４のうち、ライトデータＷＤに対応する方に電源電圧ＶＤＤを供給しつつ、他方を基準電圧にする。これにより、ライトデータＷＤが再度、書き込まれる。書込みに成功したか否かにより、フローティング状態への移行と再度の書込みとの一方を行う処理を、以下「ライトリトライ処理」と称する。なお、電源側書込み制御回路３２０および接地側書込み制御回路３５０からなる回路は、特許請求の範囲に記載の書込み制御回路の一例である。
　また、プリチャージ回路３１０は、ライト処理の直前に加えて、ライトリトライ処理の直前においてもプリチャージ処理を行う。例えば、センス処理とライトリトライ処理との間にプリチャージ処理が実行される。
　上述したように、ライト処理、ベリファイ処理、ライトリトライ処理とを順に行う制御を「ＷＶＷ（Write Verify Write）制御」と称する。このＷＶＷ制御において、プリチャージ回路３１０がセンス処理と、ライトリトライ処理との間において再度のプリチャージ処理を開始することにより、不揮発性メモリ２００の寿命低下を抑制することができる。その理由の詳細については後述する。
　［書込み制御回路の構成例］
　図４は、本技術の第１の実施の形態における電源側書込み制御回路３２０および接地側書込み制御回路３５０の一構成例を示すブロック図である。スイッチ３２５および３２６として、例えば、ｐＭＯＳ（p-channel MOS）トランジスタが用いられる。また、スイッチ３５５および３５６として、例えば、ｎＭＯＳトランジスタが用いられる。
　電源側書込み制御回路３２０は、インバータ３２１と、セレクタ３２２と、ラッチ回路３２３および３２４と、ライトドライバ３４０と、スイッチ３２５および３２６とを備える。ライトドライバ３４０は、インバータ３４１乃至３４４と、ＮＡＮＤ（否定論理積）ゲート３４５および３４６とを備える。
　ラッチ回路３２３の入力端子Ｄは、データ線２３２と接続され、出力端子Ｑは、インバータ３４１と接続される。また、ラッチ回路３２３の状態（ラッチ状態またはスルー状態）は、メモリ制御部２１４からの制御信号ＢＳＬにより制御される。メモリ制御部２１４は、ライト処理の前に、制御信号ＢＳＬによりラッチ回路３２３をスルー状態にして、ライトデータＷＤを取り込ませる。その直後にメモリ制御部２１４は、制御信号ＢＳＬによりラッチ回路３２３をラッチ状態にして、ライトデータＷＤを保持させる。
　インバータ３２１は、ライトデータＷＤを反転し、反転データｘＷＤとしてセレクタ３２２に供給するものである。
　セレクタ３２２は、メモリ制御部２１４からの制御信号ＳＥＬに従って、反転データｘＷＤとセンスアンプ３３１からのベリファイデータＶＤとのいずれかを選択する。メモリ制御部２１４は、制御信号ＳＥＬにより、ライト処理の際に反転データｘＷＤを選択させ、ベリファイ処理以降にベリファイデータＶＤを選択させる。
　ラッチ回路３２４の入力端子Ｄは、セレクタ３２２の出力端子と接続され、出力端子Ｑは、インバータ３４３と接続される。また、ラッチ回路３２４の状態は、メモリ制御部２１４からの制御信号ＬＡＴにより制御される。メモリ制御部２１４は、ベリファイ処理の直前に、制御信号ＬＡＴによりラッチ回路３２３をスルー状態にして、ベリファイデータＶＤを取り込ませる。その直後にメモリ制御部２１４は、制御信号ＬＡＴによりラッチ回路３２４をラッチ状態にして、ベリファイデータＶＤを保持させる。
　ライトドライバ３４０において、インバータ３４１は、ラッチ回路３２３からのライトデータＷＤを反転してインバータ３４２およびＮＡＮＤゲート３４６に供給するものである。インバータ３４２は、インバータ３４１からのデータを反転してＮＡＮＤゲート３４５に供給するものである。
　インバータ３４３は、ラッチ回路３２４からのデータを反転してインバータ３４４およびＮＡＮＤゲート３４５に供給するものである。インバータ３４４は、インバータ３４３からのデータを反転してＮＡＮＤゲート３４６に供給するものである。
　ＮＡＮＤゲート３４５は、インバータ３４２および３４３のそれぞれからのデータと、メモリ制御部２１４からのライトイネーブル信号ＷＥＮとの否定論理積を出力するものである。ＮＡＮＤゲート３４５の出力端子は、スイッチ３２５として機能するｐＭＯＳトランジスタのゲートに接続される。ライトイネーブル信号ＷＥＮは、書込み機能をイネーブルにする際にハイレベルに設定され、ディセーブルにする際にローレベルに設定される。
　ＮＡＮＤゲート３４６は、インバータ３４１および３４４のそれぞれからのデータと、ライトイネーブル信号ＷＥＮとの否定論理積を出力するものである。ＮＡＮＤゲート３４６の出力端子は、スイッチ３２６として機能するｐＭＯＳトランジスタのゲートに接続される。
　メモリ制御部２１４は、ライト処理およびライトリトライ処理中にライトイネーブル信号ＷＥＮをハイレベル（イネーブル）にし、それ以外の期間内にライトイネーブル信号ＷＥＮをローレベル（ディセーブル）にする。
　接地側書込み制御回路３５０は、インバータ３５１と、セレクタ３５２と、ラッチ回路３５３および３５４と、カラムセレクタ３６０と、スイッチ３５５および３５６とを備える。カラムセレクタ３６０は、インバータ３６１乃至３６４と、ＡＮＤゲート３６５および３６６とを備える。これらの素子の接続構成は、電源側書込み制御回路３２０と同様である。ただし、ＡＮＤゲート３６５の出力端子は、スイッチ３５６として機能するｎＭＯＳトランジスタのゲートに接続される。また、ＡＮＤゲート３６６の出力端子は、スイッチ３５５として機能するｎＭＯＳトランジスタのゲートに接続される。
　なお、電源側書込み制御回路３２０および接地側書込み制御回路３５０の回路構成は、図３で説明した機能を実現することができるものであれば、同図に例示したものに限定されない。
　［不揮発性メモリの動作例］
　図５は、本技術の第１の実施の形態における書込みに成功したカラムの不揮発性メモリ２００の動作の一構成例を示すタイミングチャートである。ハイレベルのデータがライトデータとして供給され、ラッチ回路３２３および３５３に保持されたものとする。
　ライト処理の直前のタイミングＴ１からＴ２までのプリチャージ期間に亘ってメモリ制御部２１４は、制御信号ＰＲＣをハイレベルにする。これにより、全てのカラムのビット線２３４およびソース線２３３のレベルが、抑制電圧Ｖｉｎｈｉｂｉｔにプリチャージされる。抑制電圧Ｖｉｎｈｉｂｉｔの値は、例えば、電源電圧ＶＤＤと基準電圧（接地電圧ＶＳＳなど）との間の中間電圧に設定される。
　ここで、ビット線２３４およびソース線２３３は、カラムごとに配線されているが、アクセス対象として選択されたカラムのビット線２３４およびソース線２３３を「選択ビット線」および「選択ソース線」と称する。一方、アクセス対象として選択されていないカラムのビット線２３４およびソース線２３３を「非選択ビット線」および「非選択ソース線」と称する。
　タイミングＴ２からＴ３までのライト期間に亘って、ロウドライバ２１６は、書込み電圧ＶＷＬＷのパルスをワード線２３１に供給する。また、この期間内にメモリ制御部２１４は、ライトイネーブル信号ＷＥＮをハイレベル（イネーブル）にする。これらの制御により、選択ビット線および選択ソース線の一方が電源電圧ＶＤＤにとなり、他方が接地電圧ＶＳＳとなる。例えば、ライトデータがハイレベルの場合、選択ビット線が電源電圧ＶＤＤとなり、選択ソース線が接地電圧ＶＳＳとなる。
　なお、ライトデータがローレベルの場合、選択ビット線が接地電圧ＶＳＳとなり、選択ソース線が電源電圧ＶＤＤとなる。
　そして、ライト期間の後のタイミングＴ４からＴ５までの読出し期間に亘って、ロウドライバ２１６は、読出し電圧ＶＷＬＲのパルスをワード線２３１に供給する。この読出し電圧ＶＷＬＲは、書込み電圧ＶＷＬＷより低い値に設定される。これにより、書き込み時より小さい電流がメモリセルに流れ、非破壊でデータが読み出される。
　読出し期間直後のタイミングＴ６において、ラッチ回路３２４および３５４は、読み出されたベリファイデータを取り込んで保持する。
　タイミングＴ６からＴ７までのベリファイ期間において、書込み制御回路（電源側書込み制御回路３２０および接地側書込み制御回路３５０）は、ラッチ回路３２３などからライトデータおよびベリファイデータを読み出して比較する。同図において、ベリファイデータは、ライトデータと同一（ハイレベル）であり、書込みに成功したものとする。
　タイミングＴ７からＴ８までのプリチャージ期間に亘ってメモリ制御部２１４は、制御信号ＰＲＣをハイレベルにする。これにより、全てのカラムのビット線２３４およびソース線２３３のレベルが、抑制電圧Ｖｉｎｈｉｂｉｔにプリチャージされる。
　そして、タイミングＴ８からＴ９までのライトリトライ期間において、ロウドライバ２１６は、書込み電圧ＶＷＬＷのパルスをワード線２３１に供給する。また、この期間内にメモリ制御部２１４は、ライトイネーブル信号ＷＥＮをハイレベル（イネーブル）にする。ライトリトライ時のパルス幅は、ライト時のパルス幅よりも長いものとする。この期間内において、書込みに成功したカラムの書込み制御回路は、選択ビット線および選択ワード線をフローティング状態にする。
　図６は、本技術の第１の実施の形態における書込みに失敗したカラムの不揮発性メモリ２００の動作の一構成例を示すタイミングチャートである。書込みに成功した場合と異なる点に着目して説明する。
　読出し期間直後のタイミングＴ６において、ラッチ回路３２４および３５４は、読み出されたベリファイデータを取り込んで保持するが、あるカラムのベリファイデータは、ライトデータと異なる値（ローレベル）であるものとする。すなわち、書込みに失敗したものとする。
　タイミングＴ７からＴ８までのプリチャージ期間内に、ビット線およびソース線がプリチャージされる。そして、タイミングＴ８からＴ９までのライトリトライ期間において、書込みに失敗したカラムの書込み制御回路は、選択ビット線を電源電圧ＶＤＤにし、選択ソース線を接地電圧ＶＳＳにする。
　ここで、センス処理とライトリトライ処理との間にプリチャージ処理を開始しない構成を比較例として想定する。比較例においては、ライトリトライ処理の際に書込みに成功したカラムのソース線およびビット線のそれぞれのレベルが接地電圧ＶＳＳとなる。また、ライトリトライ処理において、書込みに失敗したカラムにワード線２３１を介して書込み電圧ＶＷＬＷが印加される。書込みに成功したカラムは、書込みに失敗したカラムとワード線２３１を共有するため、書込みに失敗したカラムのｎＭＯＳトランジスタ２２１のゲートにも書込み電圧ＶＷＬＷが印加される。これにより、接地電圧ＶＳＳを０ボルトとすると、書込みに成功したカラムのｎＭＯＳトランジスタ２２１のゲート－ソース間に書込み電圧ＶＷＬＷが印加されてしまう。ライトリライト時のパルス幅は、ライト時よりも長いため、パルス幅が長いほど、ｎＭＯＳトランジスタ２２１の電圧ストレスが大きくなる。
　これに対して、ライト処理時とライトリトライ処理との間にプリチャージ処理を開始する場合、図５に例示したように、そのプリチャージ処理により書込みに成功したカラムのビット線およびソース線は、抑制電圧Ｖｉｎｈｉｂｉｔとなる。このため、ライトリトライ時に、書込みに成功したｎＭＯＳトランジスタ２２１のゲート－ソース間にＶＷＬＷ－Ｖｉｎｈｉｂｉｔが印加され、比較例よりも電圧ストレスが軽減される。ゲート－ドレイン間の電圧ストレスも同様に軽減される。これにより、比較例よりも不揮発性メモリの寿命を延ばすことができる。
　なお、ライトリトライ処理の書込み電圧ＶＷＬＷのパルス幅をライト処理時よりも長くしているが、ライト処理時と同一にすることもできる。この場合は、ライトリトライ処理時の書込み電圧をライト処理時よりも高くすることが望ましい。
　図７は、本技術の第１の実施の形態におけるライト処理時のソース線２３３およびビット線２３４の電圧を説明するための図である。ハイレベルのライトデータＷＤはラッチ回路３２３および３５３に保持され、ローレベルの反転データｘＷＤがラッチ回路３２４および３５４に保持されたものとする。
　ライトイネーブル信号ＷＥＮがハイレベル（イネーブル）に設定されると、ライトドライバ３４０は、ソース線側のスイッチ３２５をオン状態にし、ビット線側のスイッチ３２６をオフ状態にする。また、カラムセレクタ３６０は、ソース線側のスイッチ３５５をオフ状態にし、ビット線側のスイッチ３５６をオン状態にする。これにより、ソース線２３３からビット線２３４に電流が流れ、メモリセル２２０にハイレベルのライトデータＷＤが書き込まれる。なお、ライトデータＷＤがローレベルの場合は、電流の流れる方向が逆になる。
　図８は本技術の第１の実施の形態におけるプリチャージ処理時のソース線２３３およびビット線２３４の電圧を説明するための図である。ライトイネーブル信号ＷＥＮは、ローレベル（ディセーブル）に設定され、ライトドライバ３４０は、ラッチ回路の値に関わらず、スイッチ３２５および３２６をオフ状態にする。また、カラムセレクタ３６０も、スイッチ３５５および３５６をオフ状態にする。
　プリチャージ回路３１０は、ソース線２３３およびビット線２３４に抑制電圧Ｖｉｎｈｉｂｉｔを供給する。
　図９は、本技術の第１の実施の形態における書込みに成功したカラムのライトリトライ処理時のソース線２３３およびビット線２３４の電圧を説明するための図である。同図に例示したカラムでは、ライトデータＷＤおよびベリファイデータＶＤがいずれもハイレベルであり、書込みに成功したものとする。
　ライトイネーブル信号ＷＥＮがハイレベル（イネーブル）に設定されると、ライトドライバ３４０は、スイッチ３２５および３２６をオフ状態にし、カラムセレクタ３６０は、スイッチ３５５および３５６をオフ状態にする。これにより、ソース線２３３およびビット線２３４がフローティング状態となる。これらの電圧は、直前のプリチャージ処理により、抑制電圧Ｖｉｎｈｉｂｉｔとなる。このため、ｎＭＯＳトランジスタ２２１のゲート－ソース間電圧やゲート－ドレイン間電圧が比較例よりも小さくなり、電圧ストレスが軽減される。
　図１０は、本技術の第１の実施の形態における書込みに失敗したカラムのライトリトライ処理時のソース線２３３およびビット線２３４の電圧を説明するための図である。同図に例示したカラムでは、ライトデータＷＤがハイレベルであるのに対し、ベリファイデータＶＤがローレベルであり、書込みに失敗したものとする。
　ライトイネーブル信号ＷＥＮがハイレベル（イネーブル）に設定されると、ライトドライバ３４０は、スイッチ３２５をオン状態にし、スイッチ３２６をオフ状態にする。また、カラムセレクタ３６０は、スイッチ３５５をオフ状態にし、スイッチ３５６をオン状態にする。これにより、ソース線２３３からビット線２３４に電流が流れ、メモリセル２２０にライトデータＷＤが再度書き込まれる。
　図１１は、本技術の第１の実施の形態における不揮発性メモリ２００の動作の一例を示すフローチャートである。この動作は、ライトコマンドが不揮発性メモリ２００に入力されたときに開始される。また、同図に例示した制御は、カラムごとに並列に実行される。同図は、アクセス対象のＭ個のカラムの中のいずれか１つに着目して記載したものである。
　カラム内のプリチャージ回路３１０は、プリチャージを行う（ステップＳ９０１）。そして、カラムドライバ２１７は、ライトデータの書込みを行い（ステップＳ９０２）、書き込んだデータをベリファイデータとして読み出す（ステップＳ９０３）。カラムドライバ２１７は、ライトデータおよびベリファイデータをカラムごとに比較するベリファイを行う（ステップＳ９０４）。また、プリチャージ回路３１０は、プリチャージを行う（ステップＳ９０５）。
　電源側書込み制御回路３２０は、ライトデータおよびベリファイデータが一致するか否かを判断する（ステップＳ９０６）。それらのデータが不一致であると判断された場合（ステップＳ９０６：Ｎｏ）、書込み制御回路３２０などの書込み制御回路は、ライトデータを再度書き込む（ステップＳ９０７）。
　一方、ライトデータおよびベリファイデータが一致すると判断された場合（ステップＳ９０６：Ｙｅｓ）、書込み制御回路は、ビット線およびソース線をフローティング状態にする（ステップＳ９０８）。ステップＳ９０７またはＳ９０８の後に、不揮発性メモリ２００は、書込みのための動作を終了する。
　図１２は、比較例における不揮発性メモリ２００の動作の一例を示すフローチャートである。この比較例において、ステップＳ９０４のベリファイまでの制御は、図１１に例示した制御と同様である。
　比較例では、ステップＳ９０４の後に、プリチャージが行われず、ステップＳ９０６が実行される。そして、ライトデータおよびベリファイデータが不一致であると判断された場合（ステップＳ９０６：Ｎｏ）、書込み制御回路は、ライトデータを再度書き込む（ステップＳ９０７）。
　一方、ライトデータおよびベリファイデータが一致すると判断された場合（ステップＳ９０６：Ｙｅｓ）、そのカラムの書込み制御回路は、ビット線およびソース線を接地電圧にする（ステップＳ９０９）。
　図１２に例示したように、ライトリトライの直前にプリチャージを行わない比較例では、書込みに成功したカラムのビット線およびソース線が接地電圧になる。これに対して、図１１に例示したように、ライトリトライの直前にプリチャージを行う制御では、書込みに成功したカラムのビット線およびソース線を抑制電圧Ｖｉｎｈｉｂｉｔとなる。これにより、書込みに成功したカラムのｎＭＯＳトランジスタ２２１のゲート－ソース間電圧やゲート－ドレイン間電圧が比較例よりも小さくなり、電圧ストレスが軽減される。
　このように、本技術の第１の実施の形態によれば、センス処理とライトリトライ処理との間に、プリチャージ回路３１０がプリチャージ処理を行うため、書込みに成功したカラムの電圧ストレスを軽減することができる。これにより、不揮発性メモリ２００の寿命の低下を抑制することができる。
　［変形例］
　上述の第１の実施の形態では、ベリファイの結果に関わらず、プリチャージ回路３１０がライトリトライ処理の直前にプリチャージ処理を開始し、ライトリトライ処理中は抑制電圧Ｖｉｎｈｉｂｉｔの供給を停止していた。しかしながら、この構成では、書込みに成功したカラムにおいて、ライトリトライ処理中に、フローティング状態のソース線２３３およびビット線２３４の電圧が低下するおそれがある。この第１の実施の形態の変形例における不揮発性メモリ２００は、書込みに成功したカラムにおいてライトリトライ処理中も抑制電圧Ｖｉｎｈｉｂｉｔの供給を継続する点において第１の実施の形態と異なる。
　図１３は、本技術の第１の実施の形態の変形例における電源側書込み制御回路３２０およびプリチャージ回路３１０の一構成例を示すブロック図である。この第１の実施の形態の変形例における電源側書込み制御回路３２０は、ＸＮＯＲ（排他的否定論理和）ゲート３２７をさらに備える点において第１の実施の形態と異なる。また、第１の実施の形態の変形例におけるプリチャージ回路３１０は、ＡＮＤ（論理積）ゲート３１３およびＯＲ（論理和）ゲート３１４をさらに備える点において第１の実施の形態と異なる。
　ＸＮＯＲゲート３２７は、ラッチ回路３２３および３２４の保持値の排他的否定論理和の検出信号ＶＥＲをプリチャージ回路３１０に供給するものである。この検出信号ＶＥＲは、書込みに成功したか否か（すなわち、ベリファイ結果）を示す。
　ＡＮＤゲート３１３は、ＸＮＯＲゲート３２７からの検出信号ＶＥＲとライトイネーブル信号ＷＥＮとの論理積をＯＲゲート３１４に出力するものである。ＯＲゲート３１４は、制御信号ＰＲＣとＡＮＤゲート３１３からの信号との論理和を制御信号ｐｒｃとしてプリチャージスイッチ３１１および３１２に出力するものである。
　図１４は、本技術の第１の実施の形態の変形例における書込みに成功したカラムのプリチャージ処理を説明するための図である。
　ライト処理の直前のタイミングＴ１からＴ２までの期間内に、メモリ制御部２１４は、制御信号ＰＲＣをハイレベルにする。制御信号ｐｒｃもハイレベルとなり、全てのカラムのビット線２３４およびソース線２３３が抑制電圧Ｖｉｎｈｉｂｉｔにプリチャージされる。
　タイミングＴ２からＴ３までのライト期間内に、メモリ制御部２１４は、制御信号ＰＲＣをローレベルにする。また、この期間内は、ラッチ回路３２３および３２４の保持するライトデータおよび反転データが不一致のため、ＸＮＯＲゲート３２７の出力がローレベルとなり、ＡＮＤゲート３１３の出力もローレベルとなる。この結果、制御信号ｐｒｃがローレベルとなり、プリチャージされない。
　また、ライトリトライ処理の直前のタイミングＴ７からＴ８までの期間内に、メモリ制御部２１４は、制御信号ＰＲＣをハイレベルにする。制御信号ｐｒｃもハイレベルとなり、全てのカラムのビット線２３４およびソース線２３３が抑制電圧Ｖｉｎｈｉｂｉｔにプリチャージされる。
　タイミングＴ８からＴ９までのライトリトライ期間内に、メモリ制御部２１４は、制御信号ＰＲＣをローレベルにする。書込みに成功したカラムでは、ＸＮＯＲゲート３２７からの検出信号ＶＥＲがハイレベルとなり、ＡＮＤゲート３１３の出力もハイレベルとなる。この結果、制御信号ｐｒｃがハイレベルとなり、ライトリトライ処理中も継続してプリチャージされる。
　図１５は、本技術の第１の実施の形態の変形例における書込みに失敗したカラムのプリチャージ処理を説明するための図である。書込みに成功した場合と異なる点に着目して説明する。
　同図に例示するように、書込みに失敗したカラムでは、タイミングＴ８からＴ９までのライトリトライ期間内においてＸＮＯＲゲート３２７からの検出信号ＶＥＲがローレベルとなり、ＡＮＤゲート３１３の出力もローレベルとなる。この結果、制御信号ｐｒｃがローレベルとなり、プリチャージが停止する。
　図１４および図１５に例示したように、書込みに成功したカラムでは、プリチャージ回路３１０が、ライトリトライ処理中も継続してプリチャージを行う。これにより、フローティング状態のソース線２３３およびビット線２３４の電圧低下を抑制することができる。
　なお、電源側書込み制御回路３２０およびプリチャージ回路３１０の回路構成は、図１４および図１５に例示した制御を行うことができるものであれば、図１３に例示したものに限定されない。
　このように、本技術の第１の実施の形態の変形例によれば、プリチャージ回路３１０が、書込みに成功したカラムについてライトリトライ処理中も継続してプリチャージを行う。これにより、フローティング状態のソース線２３３およびビット線２３４の電圧低下を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、カラムごとに、読出し回路３３０がベリファイデータを、そのカラムの書込み制御回路にセンス線２３５を介して供給していたが、この構成では、カラムごとにセンス線２３５を配線する必要がある。この第２の実施の形態における不揮発性メモリ２００は、読出し回路３３０がセンス線を共有する共有単位ごとにベリファイデータを供給することにより、配線数を削減した点において第１の実施の形態と異なる。
　図１６は、本技術の第２の実施の形態におけるメモリセルアレイ２１８の配線例を示す図である。第２の実施の形態のメモリセルアレイ２１８は、Ｓ（Ｓは、整数）個の共有単位２１９に分割される。共有単位２１９のそれぞれは、複数のカラムを含み、カラムごとにデータ線２３２、ソース線２３３、ビット線２３４が配線される。また、共有単位２１９のそれぞれに、１本のセンス線２３５が配線され、共有単位２１９内の全カラムは、そのセンス線２３５を共有する。アクセス単位と、共有単位２１９とは異なっていてもよい。
　図１７は、本技術の第２の実施の形態におけるカラムドライバ２１７の一構成例を示すブロック図である。この第２の実施の形態のカラムドライバ２１７の読出し回路３３０は、共有単位２１９ごとに、ベリファイデータＶＤを、その共有単位２１９内の全カラムの書込み制御回路（電源側書込み制御回路３２０および接地側書込み制御回路３５０）にセンス線２３５を介して出力する。
　また、メモリセルアレイ２１８において、センス線２３５は共有単位２１９ごとに１本のみ配線される。このセンス線２３５が、その共有単位２１９内の全カラムで共有される。このような接続を「バースト接続」と称する。このセンス線２３５は、リードデータＤＯＵＴの出力に用いることもできる。
　例えば、アクセス対象のカラム数であるＭが２５６で、共有単位２１９が８列の場合、共有単位２１９内の８個のカラムの各読出し回路３３０は、１つずつ順にベリファイデータＶＤを出力する。この場合は、アクセス単位ごとにセンス線２３５は３２本配線される。
　なお、第２の実施の形態に、第１の実施の形態の変形例を適用することができる。
　このように、本技術の第２の実施の形態によれば、読出し回路３３０が、共有単位２１９ごとに、センス線２３５を介してベリファイデータＶＤを供給するため、バースト接続によりメモリセルアレイ２１８の配線数を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、ベリファイ処理を１回のみ行っていたが、再度のライト処理で書込みに失敗することもある。この第３の実施の形態における不揮発性メモリ２００は、ベリファイ処理の回数が上限値に達するまでライトリトライ処理を繰り返す点において第１の実施の形態と異なる。
　図１８は、本技術の第３の実施の形態におけるメモリ制御部２１４およびカラムドライバ２１７の一構成例を示すブロック図である。
　また、図１８のメモリ制御部２１４は、ライトイネーブル信号ＷＥＮが立ち上がった回数（すなわち、ベリファイ処理の実行回数）を計数し、その計数値が、所定の上限値ＬＩＭに達しているか否かを判断する。上限値ＬＩＭに達していない場合にメモリ制御部２１４は、制御信号ＰＲＣおよびライトイネーブル信号ＷＥＮのパルスを生成し、プリチャージ処理およびライトリトライ処理を実行させる。
　一方、ベリファイ処理の実行回数が上限値ＬＩＭに達している場合に、メモリ制御部２１４は、メモリコントローラ１１０にライトエラーを通知してデータの書込みのための制御を終了する。
　図１９は、本技術の第３の実施の形態における不揮発性メモリ２００の動作の一例を示すフローチャートである。この第３の実施の形態の不揮発性メモリ２００の動作は、ステップＳ９１１乃至９１３をさらに実行する点において第１の実施の形態と異なる。
　第２の実施の形態において、ステップＳ９０７までの動作は、第１の実施の形態と同様である。ステップＳ９０７の後にカラムドライバ２１７は、書き込んだデータをベリファイデータとして読み出す（ステップＳ９１１）。カラムドライバ２１７は、ライトデータおよびベリファイデータをカラムごとに比較するベリファイを行う（ステップＳ９１２）。
　メモリ制御部２１４は、ベリファイ回数が上限に達しているか否かを判断する（ステップＳ９１３）。ベリファイ回数が上限に達していない場合（ステップＳ９１３：Ｎｏ）、不揮発性メモリ２００は、ステップＳ９０５以降を繰り返す。
　一方、ベリファイ回数が上限に達した場合（ステップＳ９１３：Ｙｅｓ）、メモリ制御部２１４は、メモリコントローラ１１０にライトエラーを通知し、書込みのための動作を終了する。
　同図に例示するように、２回目以降のベリファイ処理で、ベリファイデータおよびライトデータが一致せず、かつ、ベリファイ処理の実行回数が上限に達していない場合に、書込み制御回路が再度のライトリトライ処理を行う。これにより、書込みの信頼性をさらに向上させることができる。
　また、同図では、２回目以降のベリファイ処理で、ベリファイデータおよびライトデータが一致した場合は、センス処理以降の処理が停止する。センス処理の際にはソース線２３３およびビット線２３４のそれぞれの電圧が０ボルト（Ｖ）と、０．１ボルトや０．２ボルト程度になる。これらの電圧は、抑制電圧Ｖｉｎｈｉｂｉｔとは異なるが、センス処理の停止の直前のプリチャージによって、ソース線２３３およびビット線２３４の電圧は、抑制電圧Ｖｉｎｈｉｂｉｔに保持されている。このため、センス処理の停止後のプリチャージ処理は不要になる。このため、消費電力をさらに低減することができる。
　なお、第３の実施の形態に、第１の実施の形態の変形例や、第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態によれば、２回目以降のベリファイ処理で不一致、かつ、ベリファイ処理の実行回数が上限未満の場合に、書込み制御回路が再度のライトリトライ処理を行うため、書込みの信頼性をさらに向上させることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、ベリファイデータまたは反転データを保持するためのラッチ回路３５４をカラムごとに配置していたが、この構成では、ラッチ回路の個数を削減することが困難である。この第４の実施の形態における不揮発性メモリ２００は、各カラムのラッチ回路３５４を削減した点において第１の実施の形態と異なる。
　図２０は、本技術の第４の実施の形態におけるカラムドライバ２１７の一構成例を示すブロック図である。この第４の実施の形態のカラムドライバ２１７は、接地側書込み制御回路３５０内に、ラッチ回路３５４が配置されない点において第１の実施の形態と異なる。
　また、メモリセルアレイ２１８には、カラムごとにイネーブル信号線２３６がさらに配線される。ライトドライバ３４０は、ライトイネーブル信号ＷＥＮ'をさら生成し、イネーブル信号線２３６を介して、対応するカラムセレクタ３６０に供給する。
　図２１は、本技術の第４の実施の形態における電源側書込み制御回路３２０および接地側書込み制御回路３５０の一構成例を示すブロック図である。この第４の実施の形態の変形例における電源側書込み制御回路３２０は、ＸＯＲゲート３２８をさらに備える点において第１の実施の形態と異なる。
　ＸＯＲゲート３２８は、ラッチ回路３２３および３２４の保持値の排他的論理和をライトイネーブル信号ＷＥＮ'としてカラムセレクタ３６０に供給するものである。ライトイネーブル信号ＷＥＮ'は、書込みに成功した場合にローレベル（ディセーブル）に設定される。
　また、第４の実施の形態の接地側書込み制御回路３５０において、セレクタ３５２の出力信号が、インバータ３６３に入力される。また、ＡＮＤゲート３６５および３６６のそれぞれには、ライトイネーブル信号ＷＥＮ'が入力される。
　図２０および図２１に例示したように、ライトドライバ３４０が、ベリファイデータおよびライトデータに基づいてライトイネーブル信号ＷＥＮ'を生成して接地側に渡すことにより、接地側のラッチ回路３５４を削減することができる。ただし、メモリセルアレイ２１８において、カラムごとに垂直方向にイネーブル信号線２３６をさらに配線する必要があり、配線数が多くなると、回路規模が増大するおそれがある。このため、回路規模の削減を優先する場合は、第１の実施の形態が用いられる。
　なお、第４の実施の形態に、第１の実施の形態の変形例や、第２、第３の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態によれば、ライトドライバ３４０が、ベリファイデータおよびライトデータに基づいてライトイネーブル信号ＷＥＮ'を生成して接地側に供給するため、ラッチ回路の個数を削減することができる。
　＜５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２３は、撮像部１２０３１の設置位置の例を示す図である。
　図２３では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。　
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の半導体記憶装置１００は、撮像部１２０３１内の記憶装置に適用することができる撮像部１２０３１に本開示に係る技術を適用することにより、記憶装置の寿命の低下を抑制し、システムの信頼性を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）一対の信号線の間に挿入されたメモリセルと、
　前記一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよび前記ライトデータが一致する場合には前記一対の信号線をフローティング状態にし、前記ベリファイデータおよび前記ライトデータが一致しない場合には前記電源電圧を前記信号線に供給するライトリトライ処理とを行う書込み制御回路と、
　前記ライト処理の後に前記メモリセルからデータを読み出して前記ベリファイデータとして前記書込み制御回路に供給するセンス処理を行う読出し回路と、
　所定の基準電圧と異なる抑制電圧を前記一対の信号線に供給するプリチャージ処理を前記センス処理と前記ライトリトライ処理との間に開始するプリチャージ回路と
を具備する不揮発性メモリ。
（２）前記書込み制御回路は、電源側書込み制御回路および接地側書込み制御回路を備え、
　前記電源側書込み制御回路は、
　前記ライトデータを保持する第１のラッチ回路と、
　前記ベリファイデータと前記ライトデータを反転した反転データとのいずれかを保持する第２のラッチ回路と、
　前記第１および第２のラッチ回路のそれぞれに保持されたデータに基づいて前記一対の信号線の一方に前記電源電圧を供給させるライトドライバと、
を備え、
　前記接地側書込み制御回路は、前記一対の信号線の他方と前記基準電圧とを接続するカラムセレクタを備える前記（１）記載の不揮発性メモリ。
（３）前記接地側書込み制御回路は、
　前記ライトデータを保持する第３のラッチ回路と、
　前記ベリファイデータと前記反転データとのいずれかを保持する第４のラッチ回路と、
　前記第３および第４のラッチ回路のそれぞれに保持されたデータに基づいて前記他方と前記基準電圧とを接続するカラムセレクタと
を備える前記（２）記載の不揮発性メモリ。
（４）前記ライトドライバは、前記データに基づいて所定のライトイネーブル信号を生成し、
　前記接地側書込み制御回路は、
　前記ライトデータを保持する第３のラッチ回路と、
　前記ライトデータと前記ライトイネーブル信号とに基づいて前記他方と前記基準電圧とを接続するカラムセレクタと
を備える前記（２）記載の不揮発性メモリ。
（５）前記書込み制御回路は、複数のカラムのそれぞれに配置され、
　前記複数のカラムは、センス線を共有する所定数の共有単位に分割され、
　前記読出し回路は、前記共有単位ごとに前記センス線を介して前記ベリファイデータを供給する
前記（２）から（４）のいずれかに記載の不揮発性メモリ。
（６）前記書込み制御回路は、前記ライトリトライ処理の後に再度のベリファイ処理を行い、前記ベリファイデータおよび前記ライトデータが一致せず、前記ベリファイ処理の実行回数が所定の上限に達していない場合には再度の前記ライトリトライ処理を行う
前記（１）から（５）のいずれかに記載の不揮発性メモリ。
（７）前記プリチャージ回路は、前記センス処理と前記ライトリトライ処理との間に前記プリチャージ処理を行う
前記（１）から（６）のいずれかに記載の不揮発性メモリ。
（８）前記プリチャージ回路は、前記ライトリトライ処理の終了時まで前記プリチャージ処理を継続する
前記（１）から（６）のいずれかに記載の不揮発性メモリ。
（９）前記メモリセルは、前記一対の信号線の間に直列に接続されたトランジスタおよび抵抗素子を含む
前記（１）から（８）のいずれかに記載の不揮発性メモリ。
（１０）前記ライトリトライ処理中の前記電源電圧の供給期間は、前記ライト処理中の前記電源電圧の供給期間よりも長い
前記（１）から（９）のいずれかに記載の不揮発性メモリ。
（１１）一対の信号線の間に挿入されたメモリセルと、
　前記一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよび前記ライトデータが一致する場合には前記一対の信号線をフローティング状態にし、前記ベリファイデータおよび前記ライトデータが一致しない場合には前記電源電圧を前記信号線に供給するライトリトライ処理とを行う書込み制御回路と、
　前記ライト処理の後に前記メモリセルからデータを読み出して前記ベリファイデータとして前記書込み制御回路に供給するセンス処理を行う読出し回路と、
　所定の基準電圧と異なる抑制電圧を前記一対の信号線に供給するプリチャージ処理を前記センス処理と前記ライトリトライ処理との間に開始するプリチャージ回路と、
　前記ライトデータを供給して前記ライト処理を実行させるメモリコントローラと
を具備する半導体記憶装置。
（１２）書込み制御回路が、メモリセルが間に挿入された一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト手順と、
　書込み制御回路が、前記ベリファイデータおよび前記ライトデータが一致しない場合には前記電源電圧を前記信号線に供給するライトリトライ手順と、
　読出し回路が、前記ライト処理の後に前記メモリセルからデータを読み出して前記ベリファイデータとして前記書込み制御回路に供給するセンス手順と、
　プリチャージ回路が、所定の基準電圧と異なる抑制電圧を前記一対の信号線に供給するプリチャージ処理を前記センス処理と前記ライトリトライ処理との間に開始するプリチャージ手順と
を具備する不揮発性メモリの制御方法。
　１００　半導体記憶装置
　１１０　メモリコントローラ
　２００　不揮発性メモリ
　２１１　インターフェース
　２１２　アドレス回路
　２１３　カラムデコーダ
　２１４　メモリ制御部
　２１５　ロウデコーダ
　２１６　ロウドライバ
　２１７　カラムドライバ
　２１８　メモリセルアレイ
　２２０　メモリセル
　２２１　ｎＭＯＳトランジスタ
　２２２　ＭＴＪ素子
　２３１　ワード線
　２３２　データ線
　２３３　ソース線
　２３４　ビット線
　２３５　センス線
　２３６　イネーブル信号線
　３１０　プリチャージ回路
　３１１、３１２　プリチャージスイッチ
　３１３、３６５、３６６　ＡＮＤ（論理積）ゲート
　３１４　ＯＲ（論理和）ゲート
　３２０　電源側書込み制御回路
　３２１、３４１～３４４、３５１、３６１～３６４　インバータ
　３２２、３５２　セレクタ
　３２３、３２４、３５３、３５４　ラッチ回路
　３２５、３２６、３５５、３５６　スイッチ
　３２７　ＸＮＯＲ（排他的否定論理和）ゲート
　３２８　ＸＯＲ（排他的論理和）ゲート
　３３０　読出し回路
　３３１　センスアンプ
　３３２　センススイッチ
　３４０　ライトドライバ
　３４５、３４６　ＮＡＮＤ（否定論理積）ゲート
　３５０　接地側書込み制御回路
　３６０　カラムセレクタ
　１２０３１　撮像部

Claims (12)

  1. 　一対の信号線の間に挿入されたメモリセルと、
    　前記一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよび前記ライトデータが一致する場合には前記一対の信号線をフローティング状態にし、前記ベリファイデータおよび前記ライトデータが一致しない場合には前記電源電圧を前記信号線に供給するライトリトライ処理とを行う書込み制御回路と、
    　前記ライト処理の後に前記メモリセルからデータを読み出して前記ベリファイデータとして前記書込み制御回路に供給するセンス処理を行う読出し回路と、
    　所定の基準電圧と異なる抑制電圧を前記一対の信号線に供給するプリチャージ処理を前記センス処理と前記ライトリトライ処理との間に開始するプリチャージ回路と
    を具備する不揮発性メモリ。
  2. 　前記書込み制御回路は、電源側書込み制御回路および接地側書込み制御回路を備え、
    　前記電源側書込み制御回路は、
    　前記ライトデータを保持する第１のラッチ回路と、
    　前記ベリファイデータと前記ライトデータを反転した反転データとのいずれかを保持する第２のラッチ回路と、
    　前記第１および第２のラッチ回路のそれぞれに保持されたデータに基づいて前記一対の信号線の一方に前記電源電圧を供給させるライトドライバと、
    を備え、
    　前記接地側書込み制御回路は、前記一対の信号線の他方と前記基準電圧とを接続するカラムセレクタを備える請求項１記載の不揮発性メモリ。
  3. 　前記接地側書込み制御回路は、
    　前記ライトデータを保持する第３のラッチ回路と、
    　前記ベリファイデータと前記反転データとのいずれかを保持する第４のラッチ回路と、
    　前記第３および第４のラッチ回路のそれぞれに保持されたデータに基づいて前記他方と前記基準電圧とを接続するカラムセレクタと
    を備える請求項２記載の不揮発性メモリ。
  4. 　前記ライトドライバは、前記データに基づいて所定のライトイネーブル信号を生成し、
    　前記接地側書込み制御回路は、
    　前記ライトデータを保持する第３のラッチ回路と、
    　前記ライトデータと前記ライトイネーブル信号とに基づいて前記他方と前記基準電圧とを接続するカラムセレクタと
    を備える請求項２記載の不揮発性メモリ。
  5. 　前記書込み制御回路は、複数のカラムのそれぞれに配置され、
    　前記複数のカラムは、センス線を共有する所定数の共有単位に分割され、
    　前記読出し回路は、前記共有単位ごとに前記センス線を介して前記ベリファイデータを供給する
    請求項２記載の不揮発性メモリ。
  6. 　前記書込み制御回路は、前記ライトリトライ処理の後に再度のベリファイ処理を行い、前記ベリファイデータおよび前記ライトデータが一致せず、前記ベリファイ処理の実行回数が所定の上限に達していない場合には再度の前記ライトリトライ処理を行う
    請求項１記載の不揮発性メモリ。
  7. 　前記プリチャージ回路は、前記センス処理と前記ライトリトライ処理との間に前記プリチャージ処理を行う
    請求項１記載の不揮発性メモリ。
  8. 　前記プリチャージ回路は、前記ライトリトライ処理の終了時まで前記プリチャージ処理を継続する
    請求項１記載の不揮発性メモリ。
  9. 　前記メモリセルは、前記一対の信号線の間に直列に接続されたトランジスタおよび抵抗素子を含む
    請求項１記載の不揮発性メモリ。
  10. 　前記ライトリトライ処理中の前記電源電圧の供給期間は、前記ライト処理中の前記電源電圧の供給期間よりも長い
    請求項１記載の不揮発性メモリ。
  11. 　一対の信号線の間に挿入されたメモリセルと、
    　前記一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト処理と、ベリファイデータおよび前記ライトデータが一致する場合には前記一対の信号線をフローティング状態にし、前記ベリファイデータおよび前記ライトデータが一致しない場合には前記電源電圧を前記信号線に供給するライトリトライ処理とを行う書込み制御回路と、
    　前記ライト処理の後に前記メモリセルからデータを読み出して前記ベリファイデータとして前記書込み制御回路に供給するセンス処理を行う読出し回路と、
    　所定の基準電圧と異なる抑制電圧を前記一対の信号線に供給するプリチャージ処理を前記センス処理と前記ライトリトライ処理との間に開始するプリチャージ回路と、
    　前記ライトデータを供給して前記ライト処理を実行させるメモリコントローラと
    を具備する半導体記憶装置。
  12. 　書込み制御回路が、メモリセルが間に挿入された一対の信号線のうちライトデータに対応する信号線に所定の電源電圧を供給するライト手順と、
    　書込み制御回路が、前記ベリファイデータおよび前記ライトデータが一致しない場合には前記電源電圧を前記信号線に供給するライトリトライ手順と、
    　読出し回路が、前記ライト処理の後に前記メモリセルからデータを読み出して前記ベリファイデータとして前記書込み制御回路に供給するセンス手順と、
    　プリチャージ回路が、所定の基準電圧と異なる抑制電圧を前記一対の信号線に供給するプリチャージ処理を前記センス処理と前記ライトリトライ処理との間に開始するプリチャージ手順と
    を具備する不揮発性メモリの制御方法。
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* Cited by examiner, † Cited by third party
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