WO2023195230A1 - 半導体集積回路、および、電子装置 - Google Patents

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WO2023195230A1
WO2023195230A1 PCT/JP2023/004314 JP2023004314W WO2023195230A1 WO 2023195230 A1 WO2023195230 A1 WO 2023195230A1 JP 2023004314 W JP2023004314 W JP 2023004314W WO 2023195230 A1 WO2023195230 A1 WO 2023195230A1
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WO
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memory
semiconductor integrated
short
integrated circuit
power supply
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PCT/JP2023/004314
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French (fr)
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匡亮 谷本
啓三 平賀
武 江口
和宏 別所
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ソニーセミコンダクタソリューションズ株式会社
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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    • H03K19/17748—Structural details of configuration resources
    • H03K19/17772—Structural details of configuration resources for powering on or off

Definitions

  • the present technology relates to semiconductor integrated circuits. More specifically, the present invention relates to a semiconductor integrated circuit and an electronic device that hold setting information.
  • FPGAs Field-Programmable Gate Arrays
  • MRAM Magneticoresistive Random Access Memory
  • MRAM is used instead of SRAM (Static Random Access Memory) to prevent loss of setting information when the power is cut off.
  • SRAM Static Random Access Memory
  • FPGA semiconductor integrated circuit
  • This technology was created in view of this situation, and its purpose is to reduce power consumption in a semiconductor integrated circuit that retains setting information in memory.
  • This technology was developed to solve the above-mentioned problems, and its first aspect is that the data retention time is shorter than a predetermined time and the short-term retention memory retains predetermined setting information; is the predetermined time, and the semiconductor integrated circuit is provided with a long-term retention memory that holds specific data indicating whether the power supply voltage has returned after dropping to a value lower than the constant voltage. This brings about the effect of reducing power consumption of the semiconductor integrated circuit.
  • the short-term retention memory may be one of MRAM (Magnetoresistive Random Access Memory) and non-volatile SRAM (Static Random Access Memory), and the long-term retention memory may also be one of the above. This brings about the effect that power consumption of a circuit using MRAM or nonvolatile SRAM is reduced.
  • each of the short-term retention memory and the long-term retention memory may include a memory cell arranged at an intersection of a bit line and a word line. This has the effect of reducing the mounting area.
  • a check circuit may be further provided that determines whether at least a part of the setting information has been lost and outputs a determination result. This brings about the effect that the time required for restarting is shortened.
  • the short-term retention memory includes a plurality of memory cells holding the same value, and the check circuit checks whether the values held by the plurality of memory cells all match. may be judged. This brings about the effect of determining whether or not data has been lost.
  • the short-term retention memory includes a plurality of first memory cells that hold a first logic value and a plurality of first memory cells that hold a second logic value different from the first logic value. 2 memory cells, and the check circuit determines whether the values held by each of the plurality of first memory cells all match and the values held by each of the plurality of second memory cells all match. may be judged. This brings about the effect that the presence or absence of disappearance is determined for both the first logical value and the second logical value.
  • the specific data having a value different from an initial value is transferred to a write state in which the long-term retention memory is held, and the power supply
  • the device shifts to a read state in which the specific data is read from the long-term storage memory, and if the specific data that has been read is not the initial value, the determination result is obtained.
  • a power-off recovery control unit that transitions to a check state and transitions to a reconfiguration state in which predetermined initial setting information is retained in the short-term storage memory as new setting information when at least a part of the setting information is lost; You may further comprise it. This brings about the effect that resetting is performed when data is lost.
  • the power cut-off recovery control unit is configured to use the initial setting information read from the read-only memory as new setting information when at least a part of the setting information is lost. It may be held in a holding memory. This brings about the effect that there is no need to hold the initial setting information in the long-term storage memory.
  • the long-term retention memory further retains the initial setting information
  • the power cut-off recovery control unit stores the initial setting information from the long-term retention memory when at least a part of the configuration information disappears.
  • the read initial setting information may be held in the short-term storage memory as new setting information. This brings about the effect that read-only memory is not required.
  • a check circuit that determines whether at least a part of the setting information has disappeared and outputs a determination result, and supplies a predetermined auxiliary voltage when the power supply voltage is cut off.
  • the device may further include an auxiliary power source. This brings about the effect that auxiliary voltage is supplied when the power is cut off.
  • the auxiliary power supply section may include a diode and a capacitive element connected in series to the power supply voltage. This brings about the effect that the voltage at the connection node between the diode and the capacitor is supplied.
  • the auxiliary power supply unit may further include a primary battery that supplies the auxiliary voltage. This brings about the effect that the auxiliary voltage is supplied for a relatively long period of time.
  • the auxiliary power supply unit may further include an energy harvester that performs energy harvesting. This brings about the effect that the power consumption of the auxiliary power supply section is reduced.
  • the auxiliary power supply unit may further include a secondary battery that is charged with power from the energy harvester and discharged when the power supply voltage is cut off. This brings about the effect that the auxiliary voltage is supplied for a relatively long period of time.
  • the check circuit further includes a resonant circuit that generates a transient voltage that fluctuates over time when the auxiliary voltage is supplied, and the check circuit is configured to adjust the absolute value of the transient voltage to a predetermined value.
  • the comparison result may be output as the determination result by comparing the comparison result with the reference voltage. This brings about the effect that logical operations are not required when determining whether or not data has been lost.
  • the check circuit further includes a real-time clock that generates predetermined time information, and the check circuit causes the long-term storage memory to hold the time information when the power supply voltage is cut off, and When the time information returns, it may be determined whether the difference between the time indicated by the retained time information and the time indicated by the newly generated time information exceeds a predetermined threshold. This provides the effect that logical operations for determining whether or not data has been lost are not required.
  • the short-term retention memory may include first and second short-term retention memories having different data retention times. This brings about the effect that the number of memory cells to be checked is reduced by checking only the memory cell with the longer data retention time.
  • the semiconductor integrated circuit is an FPGA (Field-Programmable Gate Array)
  • the setting information includes connection information of logic blocks and connection information of switch blocks
  • the short-term storage memory may be located in the logic block and the switch block
  • the long-term retention memory may be located in the logic block.
  • the semiconductor integrated circuit may be an LSI, and the short-term retention memory may be arranged in a predetermined register. This brings about the effect that the power consumption of the LSI is reduced compared to the case where a long-term retention memory is used.
  • a second aspect of the present technology is a short-term retention memory that has a data retention time shorter than a predetermined time and retains predetermined setting information, and a data retention time that is longer than the predetermined time and a power supply voltage lower than a constant voltage.
  • a semiconductor integrated circuit comprising: a long-term retention memory that retains specific data indicating whether or not the power supply voltage has dropped to a value lower than the constant voltage;
  • the electronic device includes a power supply monitoring circuit that supplies a detection signal to the semiconductor integrated circuit. This brings about the effect that the power consumption of the electronic device is reduced.
  • the device may further include a read-only memory that holds initial setting information, and a configuration controller that reads the initial setting information from the read-only memory and supplies it to the semiconductor integrated circuit. . This brings about the effect that there is no need to hold the initial setting information in the long-term storage memory.
  • FIG. 1 is a block diagram illustrating a configuration example of an electronic device according to a first embodiment of the present technology.
  • FIG. 1 is a circuit diagram showing an example of a configuration of a power supply monitoring circuit according to a first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing an example of a configuration of a logic component in the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing a configuration example of a switch block in the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing one configuration example of a memory cell in a first embodiment of the present technology.
  • FIG. 3 is a circuit diagram showing another example of a memory cell in the first embodiment of the present technology.
  • FIG. 1 is a block diagram illustrating a configuration example of an electronic device according to a first embodiment of the present technology.
  • FIG. 1 is a circuit diagram showing an example of a configuration of a power supply monitoring circuit according to a first embodiment of the present technology.
  • FIG. 2 is a
  • FIG. 2 is a circuit diagram showing a configuration example of a switch circuit according to a first embodiment of the present technology.
  • FIG. 2 is a block diagram showing a configuration example of a logical block in the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing a configuration example of a check circuit in the first embodiment of the present technology.
  • FIG. 7 is a circuit diagram showing another example of the check circuit in the first embodiment of the present technology.
  • FIG. 2 is a circuit diagram showing a configuration example of a check circuit with different logic gates in the first embodiment of the present technology.
  • FIG. 4 is an example of a state transition diagram of the power cutoff recovery control unit in the first embodiment of the present technology.
  • FIG. 3 is a diagram for explaining states and signals in the first embodiment of the present technology.
  • FIG. 7 is a diagram illustrating another example of the connection state of the switch circuit in the second embodiment of the present technology. It is a block diagram showing one example of composition of FPGA in a 3rd embodiment of this art.
  • FIG. 7 is a circuit diagram showing an example of a configuration of a logic component in a third embodiment of the present technology. It is a block diagram showing one example of composition of an electronic device in a 1st modification of a 3rd embodiment of this art.
  • FIG. 7 is a circuit diagram showing a configuration example of a check circuit, a resonant circuit, and an auxiliary power supply section in a second modification of the third embodiment of the present technology.
  • FIG. 7 is a circuit diagram showing another example of the auxiliary power supply unit in the second modification of the third embodiment of the present technology. It is a figure for explaining the state in the 2nd modification of the 3rd embodiment of this art. It is a block diagram showing one example of composition of FPGA in a 3rd modification of a 3rd embodiment of this art.
  • FIG. 3 is a block diagram illustrating a configuration example of an electronic device according to a fourth embodiment of the present technology. It is a figure for explaining the state in a 4th embodiment of this technology.
  • FIG. 12 is a block diagram illustrating a configuration example of an LSI (Large Scale Integration) in a first modification of the fourth embodiment of the present technology. It is a figure for explaining the state in the 1st modification of the 4th embodiment of this art.
  • FIG. 12 is a block diagram illustrating a configuration example of an LSI in a second modified example of the fourth embodiment of the present technology.
  • FIG. LSI Large Scale Integration
  • FIG. 12 is a block diagram illustrating a configuration example of an LSI in a third modification of the fourth embodiment of the present technology.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • First embodiment (example of arranging long-term retention memory and short-term retention memory) 2.
  • Second embodiment (example of arranging long-term retention memory and short-term retention memory and using 3D cross-point structure) 3.
  • Third embodiment (example in which a long-term retention memory and a plurality of short-term retention memories with different data retention times are arranged) 4.
  • Fourth embodiment (example where long-term retention memory and short-term retention memory are arranged in LSI) 5.
  • FIG. 1 is a block diagram illustrating a configuration example of an electronic device 100 according to a first embodiment of the present technology.
  • This electronic device 100 includes a configuration ROM (Read Only Memory) 111, a configuration controller 112, a power supply monitoring circuit 120, and an FPGA 200.
  • the FPGA 200 includes an interface 211 , a logic configuration section 220 , a power-off recovery control section 221 , a long-term retention memory 223 , and a check circuit 250 .
  • the FPGA 200 is an example of a semiconductor integrated circuit described in the claims.
  • the interface 211 is for exchanging various data between the configuration controller 112 and the power supply monitoring circuit 120 and the logic configuration section 220.
  • the logic configuration unit 220 is a circuit whose circuit configuration can be changed by rewriting configuration data D conf , and includes a short-term storage memory 230 .
  • the long-term retention memory 223 is a memory whose data retention time is longer than that of the short-term retention memory 230, and its data retention time is defined as TNV .
  • the total number of memory cells in the long-term retention memory 223 is preferably smaller than the number of memory cells in the short-term retention memory 230.
  • a short-term retention memory 230 is arranged in the logic configuration section 220 .
  • the short-term retention memory 230 is a TLP memory whose data retention time is shorter than TNV , and retains configuration information Dconf .
  • the configuration information D conf is sometimes called program data.
  • the long-term storage memory 223 holds specific data Rv indicating whether or not the power supply voltage has dropped to a value lower than the constant voltage V low due to a momentary power outage, power cutoff, etc. and has returned to normal.
  • the power-off recovery control unit 221 controls the configuration controller 112 as necessary to reset the short-term retention memory 230 when a momentary power outage occurs.
  • the power-off recovery control unit 221 is implemented as dedicated hardware consisting of a flip-flop or latch made up of memory cells with a data retention time of TNV and a logic circuit.
  • resetting the short-term retention memory 230 means updating the configuration information D conf in the short-term retention memory 230 with the initial configuration information D conf0 read from the configuration ROM 111 .
  • the initial setting information D conf0 is retained in the short-term retention memory 230 as new setting information D conf .
  • the power interruption recovery control unit 221 receives the voltage drop signal V drop or the power recovery signal V wakeup from the power monitoring circuit 120 via the interface 211 .
  • the voltage drop signal V drop is a signal generated when the power supply voltage drops to a value lower than the constant voltage V low .
  • the power supply return signal V wakeup is a signal generated when the power supply voltage returns to a value exceeding the constant voltage V actlow .
  • V actlow is set to a value greater than or equal to V low .
  • the power cutoff recovery control unit 221 sets Rv to a value (for example, "1") different from the initial value (for example, "0"). It is written into the long-term retention memory 223 and retained. Then, when the power return signal V wakeup is input (that is, the power supply voltage is restored), the power cut-off recovery control unit 221 reads Rv from the long-term retention memory 223, refers to it, and determines whether it is the initial value. to decide. Since the data retention time of the long-term retention memory 223 is TNV , if Rv has been updated to a value other than the initial value, this indicates that an instantaneous power outage has occurred.
  • the power cut-off recovery control unit 221 refers to the determination result Cv from the check circuit 250 and determines whether at least a part of the configuration information D conf has disappeared. If at least part of the configuration information D conf disappears, the power-off recovery control unit 221 transmits a request signal requesting reconfiguration to the configuration controller 112 via the interface 211 .
  • the check circuit 250 determines whether at least a portion of the configuration information D conf stored in the short-term storage memory 230 has disappeared. This check circuit 250 supplies the determination result Cv to the power cutoff recovery control section 221.
  • the configuration ROM (Read Only Memory) 111 is a read-only memory that stores predetermined initial setting information D conf0 . Note that the configuration ROM (Read Only Memory) 111 is an example of a read only memory described in the claims.
  • the configuration controller 112 reads the initial setting information D conf0 from the configuration ROM 111 in response to a request signal from the FPGA 200, and updates (in other words, resets) the setting information D conf in the short-term storage memory 230 using this information. It is something.
  • the power supply monitoring circuit 120 monitors the power supply voltage of the FPGA 200. This power supply monitoring circuit 120 generates a voltage drop signal V drop when detecting that the power supply voltage has dropped to a value lower than a constant voltage V low , and supplies it to the power cutoff recovery control unit 221 via the interface 211 .
  • the power supply monitoring circuit 120 detects that the power supply voltage has returned to a value exceeding the constant voltage V actlow , it generates a power supply return signal V wakeup and supplies it to the power supply interruption recovery control unit 221 via the interface 211. do.
  • the short-term retention memory 230 which has a short data retention time, consumes less power during writing and has a smaller area than the long-term retention memory 223. Therefore, by using the short-term retention memory 230 as the memory that holds the configuration information Dconf , it is possible to reduce the power consumption and area during writing compared to the case where all memories are long-term retention memories. can.
  • the power cut-off recovery control unit 221 refers to this value to determine whether or not a momentary power outage or the like has occurred. It is possible to judge whether Therefore, at startup, the check circuit 250 can determine whether data has been lost in the short-term retention memory 230 only in the case of recovery from a momentary power outage or the like. Then, only in the case of data loss, the power-off recovery control unit 221 can cause the configuration controller 112 to reset the settings. Thereby, when restarting after recovering from a momentary power outage, etc., unnecessary accesses and unnecessary resetting are not performed, and the time required for restarting can be shortened.
  • FIG. 2 is a circuit diagram showing a configuration example of the power supply monitoring circuit 120 according to the first embodiment of the present technology.
  • This power supply monitoring circuit 120 includes resistors 121 to 123, a reset switch 124, and a power supply monitoring IC (Integrated Circuit) 125.
  • the resistor 121 is inserted between the power supply voltage VCCIO and the signal line connecting the FPGA 200 and the reset switch 124.
  • Resistor 122 is inserted between power supply voltage VCCIO and a signal line connecting FPGA 200 and power supply monitoring IC 125.
  • Resistor 123 is inserted between power supply voltage VCCIO and a signal line transmitting output signal DONE.
  • the reset switch 124 initializes the power supply voltage of the FPGA 200.
  • the power supply monitoring IC 125 monitors the power supply voltage of the FPGA 200, generates a voltage drop signal V drop or a power return signal V wakeup , and supplies the signal to the FPGA 200.
  • FIG. 3 is a circuit diagram showing a configuration example of the logic configuration section 220 in the first embodiment of the present technology.
  • This logic configuration section 220 includes a predetermined number of switch blocks 310 and a predetermined number of logic blocks 330.
  • the "S" block indicates the switch block 310
  • the "L” block indicates the logic block 330.
  • memory cells having a data retention time of TLP are arranged.
  • memory cells having a data retention time of TLP are arranged.
  • a memory consisting of memory cells with a data retention time of TLP corresponds to the short-term retention memory 230 described above.
  • the power-off recovery determination unit 221 is implemented as dedicated hardware outside the logic configuration unit 220, the present invention is not limited to this configuration. It is also possible to further dispose a long-term retention memory within the logic configuration section 220 and realize the function of the power-off recovery control section 221 using the logic block 340 and the switch block 310.
  • FIG. 4 is a circuit diagram showing a configuration example of the switch block 310 in the first embodiment of the present technology.
  • a predetermined number of horizontal signal lines and a predetermined number of vertical signal lines are wired.
  • Switch circuits such as switch circuits 320 and 327 are arranged at each intersection of the horizontal signal line and the vertical signal line.
  • the switch circuit 320 includes nMOS (n-channel Metal Oxide Semiconductor) transistors 321 to 326 and memory cells 401 to 406.
  • the nMOS transistor 321 is inserted between the horizontal signal line 312-1 and the vertical signal line 311-1.
  • the nMOS transistor 322 is inserted between the horizontal signal line 312-2 and the vertical signal line 311-1.
  • the nMOS transistor 323 is inserted between the horizontal signal line 312-1 and the horizontal signal line 312-2.
  • the nMOS transistor 324 is inserted between the vertical signal line 311-1 and the vertical signal line 311-2.
  • the nMOS transistor 325 is inserted between the horizontal signal line 312-1 and the vertical signal line 311-2.
  • the nMOS transistor 326 is inserted between the horizontal signal line 312-2 and the vertical signal line 311-2.
  • the data retention time of memory cells 401-406 is TLP , and these are the memory cells within short-term retention memory 230.
  • the memory cell 401 is connected to the gate of the nMOS transistor 321, and holds connection information indicating whether the transistor connects signal lines to each other.
  • the memory cell 402 holds connection information of the nMOS transistor 322.
  • memory cells 403 to 406 hold connection information of nMOS transistors 323 to 326.
  • FIG. 5 is a circuit diagram showing a configuration example of the memory cell 401 in the first embodiment of the present technology.
  • This memory cell 401 includes an nMOS transistor 411 and an MTJ (Magnetic Tunnel Junction) element 431.
  • NMOS transistor 411 and MTJ element 431 are inserted in series between source line SL and bit line BL. Further, the gate of the nMOS transistor 411 is connected to the word line WL.
  • a memory cell 401 having the circuit configuration illustrated in the figure is used in an MRAM.
  • the circuit configuration of the memory cells in the short-term retention memory 230 other than the memory cell 401 is the same as that of the memory cell 401. Further, the circuit configuration of the memory cell in the long-term retention memory 223 is similar to that of the memory cell 401, but the ferromagnetic material that constitutes the storage layer in the MTJ element is different.
  • the circuit configuration of memory cells such as the memory cell 401 is not limited to that illustrated in the figure, and may be a nonvolatile SRAM as illustrated in FIG. 6.
  • nMOS transistors 411 to 414, pMOS (p-channel MOS) transistors 415 to 418, inverters 421 to 425, and MTJ elements 431 and 432 are arranged. Further, the data read from the memory cell 401 is output from the bit line BL, and the inverted data of that data is output from the bit line xBL.
  • PCM Phase-Change Memory
  • ReRAM Resistive Random Access Memory
  • short-term retention and long-term retention can be achieved by adjusting the material from "Nitrogen doping-induced local structure change in a Cr2Ge2Te6 inverse resistance phase-change material, Mater. Adv., 1, pp.2426-2432, 2020.” It is possible to embed non-volatile memory with the following characteristics.
  • ReRAM magnetic memory elements
  • memory cells 441 to 446 with a data retention time of T NV are provided as illustrated in FIG. Further switch circuits 327 are arranged as necessary.
  • FIG. 8 is a block diagram showing a configuration example of the logical blocks 330 and 340 in the first embodiment of the present technology.
  • a is a block diagram of the logical block 330
  • b in the figure is a block diagram of the logical block 340.
  • the logic block 330 includes a predetermined number of memory cells 331 and a lookup table 332.
  • the data retention time of memory cells 331 is T LP and each of memory cells 331 is a memory cell within short term retention memory 230 . These memory cells hold connection information in lookup table 332. Note that multiple lookup tables may be placed within the logic block 330.
  • the power-off recovery determining unit 221 is implemented in the logic configuration unit 220 instead of using dedicated hardware, the data retention time is determined by the memory cell 341 of the TNV , as illustrated in b in the same figure.
  • the logical block 340 that has been configured is further placed.
  • FIG. 9 is a circuit diagram showing a configuration example of the check circuit 250 in the first embodiment of the present technology.
  • This check circuit 250 includes a NOR (negative OR) gate 252 with multiple inputs, a plurality of XOR (exclusive OR) gates 253, and a read/write control section 256.
  • the read/write control unit 256 reads data from the plurality of memory cells 231 in the short-term retention memory 230 under the control of the power-off recovery control unit 221. Let the number of these memory cells be N (N is an integer of 2 or more). In this case, the number of XOR gates 253 is N-1.
  • all of the N memory cells 231 may be nonvolatile SRAM memory cells illustrated in FIG. 6, or all memory cells may be MRAM memory cells illustrated in FIG. It is also good. Also, all of these memory cells hold the same logical value. For example, a logical value "1" is held in all memory cells. Alternatively, the logic value "0" is held in all memory cells. Furthermore, the held value is read from the memory cell 231 via the bit line BL.
  • the n-th (n is an integer from 1 to N-1) XOR gate 253 supplies the exclusive OR of the values held in the n-th and n+1-th adjacent memory cells 231 to the NOR gate 232. .
  • the NOR gate 252 supplies the NOR of the respective outputs of the XOR gates 253 to the power cutoff recovery control unit 221 as a judgment result Cv.
  • the determination result Cv takes a logical value "1" when all the values held in the N memory cells 231 match, and takes a logical value "0" when at least one of them does not match.
  • the read/write control unit 256 writes and resets the value before data loss in each of the plurality of memory cells 231 after the power is restored under the control of the power cut-off recovery control unit 221.
  • the check circuit 250 can determine whether the values held in the N memory cells 231 all match. If at least one of them does not match (that is, Cv is "0"), it is determined that at least a part of the configuration information has been lost.
  • the check circuit 250 is not limited to the configuration illustrated in the figure. As illustrated in FIG. 10, it is also possible to read both the plurality of memory cells 231 holding the logical value "1" and the plurality of memory cells 232 holding the logical value "0".
  • the number of memory cells 231 is N 1 (N 1 is an integer of 2 or more), and the number of memory cells 232 is N 2 (N 2 is an integer of 2 or more).
  • the check circuit 250 further includes an AND (logical product) gate 251, a plurality of XOR gates 255, a NOR gate 254, and a read/write control section 257.
  • the number of XOR gates 253 is N 1 -1
  • the number of XOR gates 255 is N 2 -1.
  • the held value is read from the memory cell 232 via the bit line BL.
  • the read/write control section 257 reads data from the N2 memory cells 231 under the control of the power cutoff recovery control section 221, and each of the XOR gates 255 outputs the XOR gate output of the read value of the adjacent memory cell 232. All of them are input to the NOR gate 254, and the output of the NOR gate 254 is obtained.
  • N1-1 XOR gate outputs of read values of adjacent memory cells are configured, all of which are input to the NOR gate 252, and the output of the NOR gate 252 is obtained. These two NOR gate outputs are output to AND gate 251.
  • the AND gate 251 supplies the logical product of the output signals of the NOR gates 252 and 254 to the power cutoff recovery control unit 221 as a judgment result Cv.
  • the determination result Cv has a logical value of "1" when all the values held in the N1 memory cells 231 match and all the values held in the N2 memory cells 232 match. Thereby, the check circuit 250 can determine whether at least one of data with a logical value of "1" or data with a logical value of "0" has disappeared.
  • the check circuit 250 can configure all cells as MRAM memory cells as illustrated in FIG. 5 and read data therefrom, or can configure all cells as memory cells in FIG. 6, Data can also be read from there.
  • an AND gate 255 and a NOR (NOR) gate 254 may be arranged in the check circuit 250 instead of the two-stage logic circuit of the plurality of XOR gates and NOR gates.
  • NOR NOR
  • a plurality of memory cells 233 and a plurality of memory cells 234 are arranged within the short-term retention memory 230. Let the number of memory cells 233 be N1 , and the number of memory cells 234 be N2 .
  • the N1 memory cells 233 hold a logic value "1", and the N2 memory cells 234 hold a logic value "0".
  • AND gate 255 supplies the AND gate 251 with the logical product of the values held in each memory cell 233 .
  • NOR gate 254 supplies the NAND of the values held in each memory cell 234 to AND gate 251 .
  • the AND gate 251 supplies the logical product of the output signals of the AND gate 255 and the NOR gate 254 to the power cutoff recovery control unit 221 as a determination result Cv.
  • the determination result Cv has a logical value of "1" when all the values held in the N1 memory cells 233 match and all the values held in the N2 memory cells 234 match.
  • FIG. 12 is an example of a state transition diagram of the power cutoff recovery control unit 221 in the first embodiment of the present technology.
  • the power cutoff recovery control unit 221 is implemented as a state machine.
  • FIG. 13 The operation in each state in FIG. 12 is shown in a in FIG. 13. Further, an explanation of the signals exchanged in FIG. 12 is shown in b in FIG. 13.
  • the power cutoff recovery control unit 221 shifts to an idle state 501, which is an initial state.
  • the idle state 501 when the voltage drop signal V drop is input, the power cut-off recovery control unit 221 shifts to the write state 502, and when the power recovery signal V wakeup is input, the power cut-off recovery control unit 221 shifts to the read state. 503.
  • the power-off recovery control unit 221 writes Rv of a value different from the initial value (such as "1") to the long-term retention memory 223, and shifts to the idle state 501.
  • the power-off recovery control unit 221 reads Rv from the long-term retention memory 223. Then, when the voltage drop signal V drop is input, the power cutoff recovery control section 221 shifts to the write state 502 . Further, when the voltage drop signal V drop is not input and Rv is “0”, the power cutoff recovery control unit 221 shifts to an idle state 501. On the other hand, if the voltage drop signal V drop is not input and Rv is “1”, the power cutoff recovery control unit 221 shifts to the clear & check state 504 .
  • the power cutoff recovery control unit 221 sets Rv to an initial value (such as "0"), obtains the determination result Cv from the check circuit 250, and determines whether the value is "1" or not. Check. Then, when the voltage drop signal V drop is input, the power cutoff recovery control section 221 shifts to the write state 502 . Further, if the voltage drop signal V drop is not input and Cv is “0” (that is, at least a part of the setting information has disappeared), the power cutoff recovery control unit 221 returns to the reconfiguration state 505. Transition. On the other hand, if the voltage drop signal V drop is not input and Cv is "1", the power cutoff recovery control unit 221 shifts to an idle state 501.
  • an initial value such as "0”
  • the power-off recovery control unit 221 requests the configuration controller 112 to reconfigure, and causes the short-term retention memory 230 to retain the configuration information.
  • the memory cell 231 to be checked is reset to an appropriate value. Then, the power cutoff recovery control unit 221 shifts to a write state 502 when the voltage drop signal V drop is input, and shifts to an idle state 501 when the voltage drop signal V drop is not input.
  • the FPGA 200 retains the setting information in the short-term retention memory 230 and retains Rv indicating whether or not an instantaneous power outage has occurred in the long-term retention memory 223. This makes it possible to reduce power consumption and area during writing compared to the case where all memories are long-term retention memories. Moreover, the time required for restarting the FPGA 200 can be shortened by resetting the FPGA 200 only in the case of data loss during a momentary power outage.
  • Second embodiment> In the first embodiment described above, nonvolatile SRAM and MRAM memory cells are arranged in the switch circuit 320, but with this configuration, it is difficult to further reduce the mounting area.
  • the FPGA 200 in the second embodiment differs from the first embodiment in that the mounting area is reduced by using a 3D cross-point memory.
  • FIG. 14 is a diagram illustrating a configuration example of the switch circuit 320 in the second embodiment of the present technology.
  • Word lines 314, 315, and 316 are horizontally wired in predetermined layers within the switch circuit 320 of this second embodiment.
  • Bit lines 311, 312, and 313 are vertically wired in the lower layer.
  • memory cells 451, 452, and 453 are arranged at the intersections of bit lines 311, 312, and 313, and word line 314.
  • Memory cells 454, 455 and 456 are arranged at the intersections of bit lines 311, 312 and 313 and word line 315.
  • Memory cells 457 and 458 are arranged at the intersections of bit lines 311 and 312 and word line 316.
  • the configuration of the switch circuit 327 is similar to that illustrated in the same figure except that the data retention time of the memory cells is different.
  • FIGS. 15 and 16 are diagrams showing an example of the connection state of the switch circuit 320 in the second embodiment of the present technology. In these figures, arrows indicate the direction in which data is transmitted.
  • word line 314 and bit line 311 are connected, and word line 315 and bit line 312 are connected. Can be connected.
  • the word line 314 and the bit line 312 are connected, and the word line 315 and the bit line 311 are connected. and can be connected.
  • memory cells 453, 456, 457, and 458 can be turned on and the rest can be turned off.
  • word lines 314 and 315 and bit line 313 are connected, and word line 316 and bit lines 311 and 312 are connected.
  • the mounting area of the short-term retention memory 230 can be reduced.
  • the memory data retention time is divided into two stages, TLP and TNV , but it can also be divided into three or more stages.
  • the FPGA 200 of the third embodiment differs from the first embodiment in that, in addition to the long-term retention memory 223, a short-term retention memory 230 and a short-term retention memory 240 having different data retention times are arranged.
  • FIG. 17 is a block diagram showing an example of the configuration of the FPGA 200 in the third embodiment of the present technology.
  • the FPGA 200 of this third embodiment differs from the first embodiment in that it further includes a short-term retention memory 240.
  • Short-term retention memories 230 and 240 have different data retention times. Assuming that the data retention time of the short-term retention memory 230 is T LP2 and the data retention time of the short-term retention memory 240 is T LP1 , these satisfy the following relational expression. T NV > T LP2 > T LP1
  • Part of the configuration information is written to short-term retention memory 230 and the rest is written to short-term retention memory 240. Furthermore, the check circuit 250 determines whether data held in the short-term holding memory 240 with the shortest data holding time has been lost.
  • the power-off recovery control unit 221 controls the configuration controller 112 to restart both the short-term retention memories 230 and 240. Let them set.
  • FIG. 18 is a circuit diagram illustrating an example of the configuration of the logic component in the third embodiment of the present technology.
  • memory cells in the short-term retention memory 230 having a longer data retention time are arranged in the gray logic blocks and the gray switch block 310.
  • Memory cells in the short-term retention memory 240 with the shortest data retention time are arranged in the white logic block and the white switch block 310.
  • Fig. 10 of “M. Oka, et al., 3D stacked CIS compatible 40nm embedded STT-MRAM for buffer memory, In Proc. of VLSI Sympo. 2021.” Described in (a).
  • the number of memory cells to be checked can be reduced compared to the case of two stages.
  • the data retention time is set to three stages, it can also be set to four or more stages.
  • K K is an integer of 3 or more
  • short-term retention memories having different data retention times are arranged.
  • the FPGA 200 can be divided into a large-scale area with the largest area, a medium-sized area, and a small-scale area with the smallest area.
  • memory cells with the shortest data retention time severe seconds, etc.
  • Memory cells with the next shortest data retention time eg, several hours
  • Memory cells with the longest data retention time eg, several days
  • the check circuit 250 If the data retention time is in three or more stages, the following two methods can be considered for checking by the check circuit 250.
  • the check circuit 250 determines whether or not data stored in the short-term storage memory with the shortest data retention time has been lost.
  • the check circuit 250 detects the disappearance of retained data from the short-term retention memory with the shortest data retention time to the short-term retention memory with the k-th shortest data retention time (k is an integer of 2 or more). Determine whether or not there is.
  • the power-off recovery control unit 221 If the number of short-term retention memory cells in which data has been lost is more than k-1 (k is an integer of 2 or more), the power-off recovery control unit 221 resets all K short-term retention memories. let On the other hand, if the number of short-term retention memory cells in which data has been lost is k-1 or less, the power-off recovery control unit 221 selects the memory cell with the longest data retention time among the lost short-term retention memory cells, and Assuming that the length of data retention time of a memory cell is the mth in order from the top when counting k memory cells in order from the longest, reset all memory cells below the mth. let This control is performed when the checking method (ii) is used.
  • the short-term retention memories 230 and 240 having different data retention times are arranged, so the number of memory cells to be checked can be reduced.
  • the configuration ROM 111 and the configuration controller 112 are provided outside the FPGA 200, but these functions can also be built into the FPGA 200.
  • the FPGA 200 in the first modified example of the third embodiment differs from the first embodiment in that it has the function of a configuration controller and holds initial setting information in the long-term retention memory 223.
  • FIG. 19 is a block diagram showing a configuration example of the electronic device 100 in the first modification of the third embodiment of the present technology.
  • the electronic device 100 according to the first modification of the third embodiment differs from the third embodiment in that a configuration ROM 111 and a configuration controller 112 are not arranged outside the FPGA 200.
  • a configuration controller 224 is further arranged within the FPGA 200.
  • initial setting information D conf0 is further held in the long-term storage memory 223.
  • the power-off recovery control unit 221 and the configuration controller 224 are implemented as a state machine.
  • the external configuration ROM 111 can be reduced. Furthermore, by adding the function of the configuration controller 224, the number of external configuration controllers 112 can be reduced.
  • FIG. 20 is a diagram for explaining the state in the first modification of the third embodiment of the present technology.
  • the thick-framed portions in the figure indicate portions that are different from the first embodiment. Only these different parts will be explained.
  • configuration controller 224 Upon transitioning to the reconfiguration state, configuration controller 224 causes configuration information to be retained in short-term retention memories 230 and 240.
  • the data retention time can be set to two stages instead of three or more stages.
  • the second embodiment can also be applied to the first modification of the third embodiment.
  • the presence or absence of data loss is determined by reading data from the short-term retention memory 240 and performing logical operations. You can also judge.
  • the FPGA 200 according to the second modification of the third embodiment differs from the third embodiment in that it determines whether data has been lost by comparing the absolute value of the transient voltage of the LC resonant circuit with a reference voltage. different from.
  • FIG. 21 is a block diagram illustrating a configuration example of an FPGA 200 in a second modification of the third embodiment of the present technology.
  • the FPGA 200 of the second modification of the third embodiment includes a check circuit 260, a resonance circuit 270, and an auxiliary power supply section 280 instead of the check circuit 250.
  • FIG. 22 is a circuit diagram showing an example of the configuration of the check circuit 260, the resonance circuit 270, and the auxiliary power supply section 280 in the second modification of the third embodiment of the present technology.
  • the auxiliary power supply section 280 includes a diode 281 and a capacitive element 282. These diode 281 and capacitive element 282 are connected in series between the power supply voltage and the ground voltage.
  • the resonant circuit 270 includes pMOS transistors 271 to 274, nMOS transistors 275 and 276, a capacitive element 277, and an inductive element 278.
  • PMOS transistors 271 and 272 are connected in parallel to the power supply voltage.
  • the back gates of pMOS transistors 271 and 272 are commonly connected to a connection node between diode 281 and capacitive element 282.
  • a control signal Ctrlb from the power cutoff recovery control section 221 is input to the gates of the pMOS transistors 271 and 272.
  • the nMOS transistor 275 and the pMOS transistor 273 are connected in series between the drain of the pMOS transistor 271 and one end of the inductive element 278. Further, the back gate of the nMOS transistor 275 is grounded, and the back gate of the pMOS transistor 273 is connected to a connection node between the diode 281 and the capacitor 282.
  • Capacitive element 277 and nMOS transistor 276 are connected in series between the connection node of nMOS transistor 275 and pMOS transistor 273 and the ground voltage. The back gate of nMOS transistor 276 is grounded. The gates of nMOS transistors 275 and 276 are commonly connected to the drain of pMOS transistor 271.
  • the pMOS transistor 274 is inserted between the inductive element 278 and the connection node between the capacitive element 277 and the nMOS transistor 276. Further, the back gate of the pMOS transistor 274 is connected to a connection node between the diode 281 and the capacitive element 282. The gates of pMOS transistors 273 and 274 are connected to the drain of pMOS transistor 272.
  • the check circuit 260 includes a comparison circuit 261, an absolute value circuit 262, a reference voltage generation circuit 263, and an nMOS transistor 264.
  • the reference voltage generation circuit 263 generates a predetermined reference voltage and supplies it to the comparison circuit 261.
  • the nMOS transistor 264 is inserted between the connection node of the nMOS transistor 275 and the pMOS transistor 273 and the absolute value circuit 262.
  • the voltage at this connection node becomes a transient voltage that fluctuates over time when the power supply voltage is cut off.
  • a control signal Ctrla from the power cutoff recovery control section 221 is input to the gate of the nMOS transistor.
  • the absolute value circuit 262 acquires the absolute value of the transient voltage of the resonant circuit 270 input via the nMOS transistor 264 and supplies it to the comparison circuit 261.
  • the comparison circuit 261 compares the absolute value of the transient voltage with a reference voltage, and outputs the comparison result to the power cutoff recovery control unit 221 as a judgment result Cv.
  • the capacitive element 282 is charged until the power supply voltage is cut off.
  • the power supply monitoring circuit 120 detects whether the power supply voltage has dropped below V low , but this voltage drop also includes the interruption of the power supply voltage. The following assumes a case where the power supply voltage is cut off.
  • the resonant circuit 270 when the power supply voltage is cut off, the pMOS transistors 273 and 274 are turned on, and the nMOS transistors 275 and 276 are turned off. As a result, an LC resonant circuit is configured within the resonant circuit 270, and its resonant operation is started. During resonant operation, the transient voltage decays over time. Note that the resonance operation is stopped by setting the control signal Ctrlb to "0" after the power is restored.
  • control signal Ctrlb is controlled to "0" by the power shutoff recovery control section 221. This causes the check circuit 260 to stop. The value of Cv at this time is "1".
  • the power cutoff recovery control unit 221 controls the control signal Ctrlb to "1". This activates the check circuit 260 and compares the absolute value of the transient voltage with the reference voltage. Since the transient voltage attenuates over time, the absolute value of the transient voltage becomes lower than the reference voltage at a certain timing, and Cv is reversed from "1" to "0". The time Td until inversion can be adjusted by the value of the reference voltage. Td is set to a time longer than the data retention time TLP1 of the short-term retention memory 240.
  • the resonant circuit 270 has only four PMOS transistors, and even a weak electromotive force can supply power to the substrate on which this circuit is provided.
  • any one of the circuits a, b, and c in FIG. 23 can be applied to the auxiliary power supply section 280.
  • a pMOS transistor 283, a diode 284, and a primary battery 285 are further provided.
  • PMOS transistor 283 and diode 284 are connected in series between both ends of primary battery 285.
  • the gate of pMOS transistor 283 is connected to the power supply voltage.
  • a button battery or the like is used as the primary battery 285, and its negative terminal is connected to a connection node between the diode 281 and the capacitive element 282.
  • the auxiliary power supply unit 280 illustrated in b in the figure further includes a pMOS transistor 283, a diode 284, a power supply control unit 286, a capacitive element 287, and an energy harvester 288.
  • the pMOS transistor 283 and the diode 284 are connected in series between the connection node of the diode 281 and the capacitive element 282 and the power supply control section 286.
  • the gate of pMOS transistor 283 is connected to the power supply voltage.
  • the energy harvester 288 is for energy harvesting. For example, ambient light is converted into electric power by photoelectric conversion. Alternatively, heat due to ambient temperature differences is converted into electric power by thermoelectric conversion. Alternatively, radio waves are converted into electricity by an antenna such as a rectenna. Alternatively, kinetic energy due to vibration is converted into electric power by using electromagnetic induction, inverse magnetostrictive vibration power generation, piezoelectric power generation, or electrostatic induction.
  • the energy harvester 288 charges the capacitive element 287, and the power control unit 286 supplies power from the capacitive element 287 and the energy harvester 288 when the power is cut off.
  • a secondary battery 289 is further added.
  • the power supply control unit 286 charges the secondary battery 289 before the power is cut off, and supplies power from the secondary battery 289 when the power is cut off.
  • FIG. 24 is a diagram for explaining the state in the second modification of the third embodiment of the present technology. Only the parts that are different from the third embodiment will be explained.
  • the power cutoff recovery control unit 221 sets both control signals Ctrla and Ctrlb to "0". Even in the write state, control signals Ctrla and Ctrlb are set to "0".
  • the power cutoff recovery control unit 221 sets both control signals Ctrla and Ctrlb to "1". Also, in the clear & check state, both control signals Ctrla and Ctrlb are set to "1". When transitioning to the reconfiguration state, the power-off recovery control unit 221 sets both control signals Ctrla and Ctrlb to "0".
  • the data retention time can be set to two stages instead of three or more stages.
  • the second embodiment or the first variation of the third embodiment can also be applied to the second variation of the third embodiment.
  • the check circuit 260 compares the absolute value of the transient voltage with the reference voltage, so that the check circuit 260 can check the data without performing a logical operation. It is possible to determine whether or not the data has disappeared.
  • the presence or absence of data loss is determined by reading data from the short-term retention memory 240 and performing logical operations. You can also judge.
  • the FPGA 200 in the third modification of the third embodiment differs from the third embodiment in that it determines whether or not there is a loss based on the time information of the real-time clock when the power is cut off and when the power is restored.
  • FIG. 25 is a block diagram illustrating a configuration example of an FPGA 200 in a third modification of the third embodiment of the present technology.
  • the FPGA 200 of the third modified example of the third embodiment differs from the third embodiment in that it further includes a real-time clock 290 and an auxiliary power supply section 280.
  • a check circuit 226 is provided instead of the check circuit 250.
  • the power-off recovery control unit 221 and the check circuit 226 are implemented as a state machine.
  • the real-time clock 290 measures time and generates time information indicating the current time. Even when the power is turned off, the real-time clock 290 continues to measure time using the power from the auxiliary power supply unit 280.
  • the circuit of the auxiliary power supply unit 280 one of the circuits illustrated in FIG. 23 is used.
  • time information is further held in the short-term storage memory 240.
  • the long-term retention memory 223 further retains time information at the time of power shutdown.
  • FIG. 26 is a diagram for explaining the state in the third modification of the third embodiment of the present technology.
  • the thick-framed portions in the figure indicate portions that are different from the first embodiment. Only the parts that are different from the first embodiment will be explained.
  • the check circuit 226 When transitioning to the idle state, the check circuit 226 periodically acquires time information from the real-time clock 290 and writes it into the short-term retention memory 240.
  • the check circuit 226 copies the time information in the short-term retention memory 240 to the long-term retention memory 223.
  • the check circuit 226 checks whether the difference between the time indicated by the time information in the long-term storage memory 223 and the time indicated by the time information of the real-time clock 290 exceeds a predetermined threshold. to decide.
  • the threshold value is set to a time longer than the data retention time TLP1 of the short-term retention memory 240. If the difference is greater than or equal to the threshold, the check circuit 226 determines that at least a portion of the setting information has disappeared, and sets Cv to "1".
  • the data retention time can be set to two stages instead of three or more stages.
  • the second embodiment or the first variation of the third embodiment can also be applied to the third variation of the third embodiment.
  • the check circuit 226 calculates the difference between the time information of the real-time clock 290 when the power is cut off and when the power is restored. It is possible to determine whether data has been lost without performing logical operations.
  • a plurality of memories with different data retention times are arranged in the FPGA 200, but these memories can also be arranged in a semiconductor integrated circuit other than the FPGA.
  • the electronic device 100 according to the fourth embodiment differs from the first embodiment in that a plurality of memories with different data retention times are provided in the LSI.
  • FIG. 27 is a block diagram illustrating a configuration example of the electronic device 100 according to the fourth embodiment of the present technology.
  • the electronic device 100 of this fourth embodiment includes a power supply monitoring circuit 120 and an LSI 201.
  • the LSI 201 is an example of a semiconductor integrated circuit described in the claims.
  • control register 213, a power-off recovery control section 221, a long-term retention memory 223, and a check circuit 250 are arranged inside the LSI 201.
  • control register 213 is an example of a register described in the claims.
  • the module including the CPU 212 is controlled by setting information held in the control register 213.
  • Setting information is held in the control register 213 by firmware written using Voratile variables. That is, the Voratile variable and the control register 213 are associated with each other by firmware.
  • the writing of the Volatile variable setting value to the control register 213 by the firmware is performed immediately after reset.
  • Long-term retention memory 223 stores Rv.
  • the firmware is stored in a long-term storage memory 233 or ROM directly connected to the CPU 212.
  • the configuration of the check circuit 250 in the fourth embodiment is similar to that in the first embodiment. Further, the power cutoff recovery control unit 221 in the fourth embodiment functions as a state machine. Similar to the first embodiment, the power-off recovery unit 221 in this embodiment is implemented as dedicated hardware consisting of a flip-flop or latch made up of memory cells in the long-term retention memory 223 and a logic circuit. has been done.
  • FIG. 28 is a diagram for explaining the state in the fourth embodiment of the present technology.
  • the thick-framed portions in the figure indicate portions that are different from the first embodiment. Only these different parts will be explained.
  • the power-off recovery control unit 221 When transitioning to the reconfiguration state, the power-off recovery control unit 221 notifies the CPU 212 that the control register 213 needs to be reset.
  • the CPU 212 reads the firmware from the ROM and executes a reset sequence to reset the control register 213.
  • This firmware is written in advance in the ROM from the beginning so that it is determined whether or not to be reset according to the determination result of the power cut-off recovery control unit 221, and the reset is performed as necessary. For example, if Cv is "1" (ie, no data is lost), resetting the Voratile variable is skipped. On the other hand, when Cv is "0" (that is, data is lost), the Voratile variable is reset.
  • the memory data retention time is divided into two stages, TLP and TNV , but it can also be divided into three or more stages.
  • the first modified LSI 201 of the fourth embodiment is different from the first embodiment in that, in addition to the long-term retention memory 223, a short-term retention memory 230 and a short-term retention memory 240 having different data retention times are arranged. different.
  • FIG. 29 is a block diagram showing a configuration example of the LSI 201 in the first modification of the fourth embodiment of the present technology.
  • the LSI 201 of the first modification of the fourth embodiment differs from the fourth embodiment in that a short-term retention memory 240 is further provided within the control register 213.
  • the data retention times of short-term retention memories 230 and 240 are different from each other.
  • the data retention time is set to three stages, it can also be set to four or more stages.
  • K K is an integer of 3 or more
  • short-term retention memories having different data retention times are arranged.
  • the check circuit 250 uses the method (i) or (ii) described above to determine whether data has been lost.
  • the power cutoff recovery control unit 221 performs the control (iii) or (iv). At this time, the power-off recovery control unit 221 obtains the identification number k' (k' is an integer from 1 to K) assigned to the memory with the longest data retention time among the short-term retention memories to be reset. . It is assumed that the smaller k' is, the shorter the corresponding data retention time is. Then, the power-off recovery control unit 221 notifies the CPU 212 that it is necessary to reset the short-term retention memory k' or less.
  • FIG. 30 is a diagram for explaining the state in the first modification of the fourth embodiment of the present technology.
  • the thick-framed portions in the figure indicate portions that are different from the fourth embodiment. Only these different parts will be explained.
  • the power-off recovery control unit 221 When transitioning to the reconfiguration state, the power-off recovery control unit 221 notifies the CPU 212 that it is necessary to reconfigure short-term retention memories k′ and below.
  • the CPU 212 reads the firmware from the ROM and executes a reset sequence for resetting the short-term storage memory below k'.
  • the short-term retention memories 230 and 240 having different data retention times are arranged, so the number of memory cells to be checked can be reduced. .
  • the presence or absence of data loss is determined by reading data from the short-term retention memory 240 and performing logical operations. You can also judge.
  • the FPGA 200 according to the second modification of the fourth embodiment is different from the fourth embodiment in that it determines whether data has been lost by comparing the absolute value of the transient voltage of the LC resonant circuit with a reference voltage. different from.
  • FIG. 31 is a block diagram showing a configuration example of the LSI 201 in the second modification of the fourth embodiment of the present technology.
  • the LSI 201 of the second modification of the fourth embodiment includes a check circuit 260, a resonance circuit 270, and an auxiliary power supply section 280 instead of the check circuit 250. These circuit configurations are similar to those illustrated in FIGS. 22 and 23.
  • each state of the state machine in the second modification of the fourth embodiment of the present technology is similar to that illustrated in FIG. 28.
  • each state of the state machine will be as illustrated in FIG. 30.
  • the second embodiment can also be applied to the second modification of the fourth embodiment.
  • the check circuit 260 compares the absolute value of the transient voltage with the reference voltage, so that the check circuit 260 can check the data without performing a logical operation. It is possible to determine whether or not the data has disappeared.
  • the presence or absence of data loss is determined by reading data from the short-term retention memory 240 and performing logical operations. You can also judge.
  • the FPGA 200 in the third modification of the fourth embodiment differs from the fourth embodiment in that it determines whether or not there is a loss based on the time information of the real-time clock when the power is cut off and when the power is restored.
  • FIG. 32 is a block diagram showing a configuration example of the LSI 201 in the third modification of the fourth embodiment of the present technology.
  • the third modified LSI 201 of the fourth embodiment differs from the fourth embodiment in that it includes a check circuit 226, a real-time clock 290, and an auxiliary power supply section 280 instead of the check circuit 250.
  • These circuit configurations are similar to those described with reference to FIG.
  • each state of the state machine in the third modification of the fourth embodiment of the present technology is similar to that illustrated in FIG. 28.
  • each state of the state machine will be as illustrated in FIG. 30.
  • the second embodiment can also be applied to the third modification of the fourth embodiment.
  • the check circuit 226 calculates the difference between the time information of the real-time clock 290 when the power is cut off and when the power is restored. It is possible to determine whether data has been lost without performing logical operations.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 33 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 34 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 34 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display section 12062 is controlled so as to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the electronic device 100 in FIG. 1 can be applied to the imaging unit 12031.
  • the technology according to the present disclosure can be reduced.
  • the present technology can also have the following configuration.
  • a short-term retention memory that has a data retention time shorter than a predetermined time and retains predetermined setting information
  • a semiconductor integrated circuit comprising: a long-term retention memory for which a data retention time is the predetermined time, and retains specific data indicating whether or not the power supply voltage has dropped to a value lower than a certain voltage and then returned to the original state.
  • the short-term retention memory is one of MRAM (Magnetoresistive Random Access Memory) and nonvolatile SRAM (Static Random Access Memory), and the long-term retention memory is also one of the above.
  • each of the short-term retention memory and the long-term retention memory includes a memory cell arranged at an intersection of a bit line and a word line.
  • the short-term retention memory includes a plurality of memory cells that retain the same value;
  • the short-term retention memory includes a plurality of first memory cells that hold a first logical value and a plurality of second memory cells that hold a second logical value that is different from the first logical value.
  • the check circuit determines whether the values held by each of the plurality of first memory cells all match and the values held by each of the plurality of second memory cells all match.
  • the semiconductor integrated circuit described.
  • the specific data is read from the long-term storage memory; if the specific data is not the initial value, the specific data is read, the specific data is not the initial value; (4) further comprising: a power-off recovery control unit for shifting to a reconfiguration state in which predetermined initial setting information is retained in the short-term storage memory as new setting information when at least a part of the setting information is lost; ) to (6).
  • the power-off recovery control unit causes the initial setting information read from the read-only memory to be retained in the short-term storage memory as new setting information when at least a part of the setting information is lost.
  • the semiconductor integrated circuit as described.
  • the long-term retention memory further retains the initial setting information;
  • the power-off recovery control unit causes the initial setting information read from the long-term memory to be retained in the short-term memory as new setting information when at least a part of the setting information is lost.
  • described semiconductor integrated circuit (10) a check circuit that determines whether at least a part of the setting information has disappeared and outputs a determination result;
  • the auxiliary power supply section includes a diode and a capacitive element connected in series to the power supply voltage.
  • auxiliary power supply section further includes a primary battery that supplies the auxiliary voltage.
  • auxiliary power supply section further includes an energy harvester that performs energy harvesting.
  • auxiliary power supply section further includes a secondary battery that is charged with power from the energy harvester and discharged when the power supply voltage is cut off.
  • resonant circuit that generates a transient voltage that changes over time when the auxiliary voltage is supplied; The semiconductor integrated circuit according to any one of (10) to (14), wherein the check circuit compares the absolute value of the transient voltage with a predetermined reference voltage and outputs the comparison result as the determination result.
  • (16) further comprising a real-time clock that generates predetermined time information;
  • the check circuit causes the time information to be held in the long-term storage memory when the power supply voltage is cut off, and when the power supply voltage is restored, the time indicated by the held time information and the time indicated by the newly generated time information are stored.
  • the semiconductor output circuit according to any one of (10) to (14), wherein the semiconductor output circuit determines whether a difference between the output and the output voltage exceeds a predetermined threshold.
  • the short-term retention memory includes first and second short-term retention memories having different data retention times.
  • the semiconductor integrated circuit is an FPGA (Field-Programmable Gate Array), The configuration information includes logical block connection information and switch block connection information, the short-term retention memory is located in the logic block and the switch block; The semiconductor integrated circuit according to any one of (1) to (17), wherein the long-term retention memory is arranged in the logic block. (19)
  • the semiconductor integrated circuit is an LSI, The semiconductor integrated circuit according to any one of (1) to (18), wherein the short-term retention memory is arranged in a predetermined register. (20) Whether the data retention time is shorter than a predetermined time and the short-term retention memory retains predetermined setting information, and if the data retention time is longer than the predetermined time and the power supply voltage has dropped to a value lower than the constant voltage and then recovered.
  • An electronic device comprising: a power supply monitoring circuit that supplies a predetermined detection signal to the semiconductor integrated circuit when detecting that the power supply voltage has dropped to a value lower than the constant voltage.
  • a power supply monitoring circuit that supplies a predetermined detection signal to the semiconductor integrated circuit when detecting that the power supply voltage has dropped to a value lower than the constant voltage.
  • the electronic device according to (20) further comprising a configuration controller that reads the initial setting information from the read-only memory and supplies it to the semiconductor integrated circuit.

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Abstract

設定情報をメモリに保持する半導体集積回路において、消費電力を低減する。　半導体集積回路は、長期保持メモリと、短期保持メモリとを具備する。この半導体集積回路内のこれらのメモリのうち短期保持メモリは、データ保持時間が所定時間より短く、所定の設定情報を保持する。また、半導体集積回路内の長期保持メモリは、データ保持時間が所定時間であり、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する。

Description

半導体集積回路、および、電子装置
　本技術は、半導体集積回路に関する。詳しくは、設定情報を保持する半導体集積回路、および、電子装置に関する。
　従来より、少量のみ製造する場合や試作品を製造する場合などにおいて、半導体集積回路としてＦＰＧＡ（Field-Programmable Gate Array）が用いられることがある。ＦＰＧＡでは、論理ブロックの結線情報やスイッチの接続情報を含む設定情報（configuration data）を書き換えることにより、回路構成を変更することができる。例えば、設定情報を格納するメモリとしてＭＲＡＭ（Magnetoresistive Random Access Memory）を用いるＦＰＧＡが提案されている（例えば、非特許文献１参照。）。
W.Zhao, et al., Evaluation of a Non-Volatile FPGA based on MRAM technology, 2006 IEEE International Conference on IC Design and Technology.
　上述の従来技術では、ＳＲＡＭ（Static Random Access Memory）の代わりにＭＲＡＭを用いることにより、電源遮断時の設定情報の消失防止を図っている。しかしながら、上述の半導体集積回路（ＦＰＧＡ）では、設定情報をメモリに書き込む際の消費電力が大きくなってしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、設定情報をメモリ内に保持する半導体集積回路において、消費電力を低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、データ保持時間が所定時間より短く、所定の設定情報を保持する短期保持メモリと、データ保持時間が上記所定時間であり、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する長期保持メモリとを具備する半導体集積回路である。これにより、半導体集積回路の消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記短期保持メモリは、ＭＲＡＭ（Magnetoresistive Random Access Memory）および不揮発性ＳＲＡＭ（Static Random Access Memory）の一方であり、上記長期保持メモリも上記一方であってもよい。これにより、ＭＲＡＭや不揮発性ＳＲＡＭを用いる回路の消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記短期保持メモリおよび上記長期保持メモリのそれぞれは、ビット線およびワード線の交点に配置されたメモリセルを備えてもよい。これにより、実装面積が削減されるという作用をもたらす。
　また、この第１の側面において、上記設定情報の少なくとも一部が消失したか否かを判断して判断結果を出力するチェック回路をさらに具備してもよい。これにより、再起動に要する時間が短縮されるという作用をもたらす。
　また、この第１の側面において、上記短期保持メモリは、同一の値を保持する複数のメモリセルを含み、上記チェック回路は、上記複数のメモリセルのそれぞれの保持値が全て一致するか否かを判断してもよい。これにより、データの消失の有無が判断されるという作用をもたらす。
　また、この第１の側面において、上記短期保持メモリは、第１の論理値を保持する複数の第１メモリセルと、上記第１の論理値と異なる第２の論理値を保持する複数の第２メモリセルとを含み、上記チェック回路は、上記複数の第１メモリセルのそれぞれの保持値が全て一致し、かつ、上記複数の第２メモリセルのそれぞれの保持値が全て一致するか否かを判断してもよい。これにより、第１論理値、第２論理値の両方について、消失の有無が判断されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧が上記一定電圧より低い値に降下した場合には初期値と異なる値の上記特定データを上記長期保持メモリに保持させるライト状態に移行し、上記電源電圧が一定電圧より高い値に復帰した場合には上記特定データを上記長期保持メモリから読み出すリード状態に移行し、読み出された上記特定データが上記初期値でない場合には上記判断結果を取得するチェック状態に移行し、上記設定情報の少なくとも一部が消失した場合には所定の初期設定情報を新たな設定情報として上記短期保持メモリに保持させるリコンフィグレーション状態に移行する電源遮断復帰制御部をさらに具備してもよい。これにより、データの消失時に再設定が行われるという作用をもたらす。
　また、この第１の側面において、上記電源遮断復帰制御部は、上記設定情報の少なくとも一部が消失した場合にはリードオンリーメモリから読み出された上記初期設定情報を新たな設定情報として上記短期保持メモリに保持させてもよい。これにより、長期保持メモリに初期設定情報を保持させる必要がなくなるという作用をもたらす。
　また、この第１の側面において、上記長期保持メモリは、上記初期設定情報をさらに保持し、上記電源遮断復帰制御部は、上記設定情報の少なくとも一部が消失した場合には上記長期保持メモリから読み出された上記初期設定情報を新たな設定情報として上記短期保持メモリに保持させてもよい。これにより、リードオンリーメモリが不要になるという作用をもたらす。
　また、この第１の側面において、上記設定情報の少なくとも一部が消失したか否かを判断して判断結果を出力するチェック回路と、上記電源電圧が遮断されると所定の補助電圧を供給する補助電源部とをさらに具備してもよい。これにより、電源遮断時に補助電圧が供給されるという作用をもたらす。
　また、この第１の側面において、上記補助電源部は、上記電源電圧に直列に接続されたダイオードおよび容量素子を備えてもよい。これにより、ダイオードおよび容量素子の接続ノードの電圧が供給されるという作用をもたらす。
　また、この第１の側面において、上記補助電源部は、上記補助電圧を供給する一次電池をさらに備えてもよい。これにより、比較的長時間に亘って補助電圧が供給されるという作用をもたらす。
　また、この第１の側面において、上記補助電源部は、環境発電を行うエナジーハーベスタをさらに備えてもよい。これにより、補助電源部の消費電力が削減されるという作用をもたらす。
　また、この第１の側面において、上記補助電源部は、上記エナジーハーベスタからの電力により充電し、上記電源電圧が遮断されると放電する二次電池をさらに備えてもよい。これにより、比較的長時間に亘って補助電圧が供給されるという作用をもたらす。
　また、この第１の側面において、上記補助電圧が供給されると時間の経過に伴って変動する過渡電圧を生成する共振回路をさらに具備し、上記チェック回路は、上記過渡電圧の絶対値と所定の参照電圧とを比較して当該比較結果を上記判断結果として出力してもよい。これにより、データ消失の有無の判断の際に論理演算が不要になるという作用をもたらす。
　また、この第１の側面において、所定の時刻情報を生成するリアルタイムクロックをさらに具備し、上記チェック回路は、上記電源電圧が遮断されると時刻情報を上記長期保持メモリに保持させ、上記電源電圧が復帰すると上記保持された時刻情報の示す時刻と新たに生成された時刻情報の示す時刻との差分が所定の閾値を超えるか否かを判断してもよい。これにより、データ消失の有無の判断の論理演算が不要になるという作用をもたらす。
　また、この第１の側面において、上記短期保持メモリは、データ保持時間の異なる第１および第２の短期保持メモリを含むものであってもよい。これにより、データ保持時間の長い方のメモリセルだけをチェックする事で、チェック対象のメモリセル数が削減されるという作用をもたらす。
　また、この第１の側面において、上記半導体集積回路は、ＦＰＧＡ（Field-Programmable Gate Array）であり、上記設定情報は、論理ブロックの結線情報とスイッチブロックの接続情報とを含み、上記短期保持メモリは、上記論理ブロックおよび上記スイッチブロックに配置され、上記長期保持メモリは、上記論理ブロックに配置されてもよい。これにより、ＦＰＧＡの消費電力が低減するという作用をもたらす。
　また、この第１の側面において、上記半導体集積回路は、ＬＳＩであり、上記短期保持メモリは、所定のレジスタ内に配置されてもよい。これにより、長期保持メモリを用いる場合に比べＬＳＩの消費電力が低減するという作用をもたらす。
　また、本技術の第２の側面は、データ保持時間が所定時間より短く、所定の設定情報を保持する短期保持メモリと、データ保持時間が上記所定時間より長く、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する長期保持メモリとを備える半導体集積回路と、上記電源電圧が上記一定電圧より低い値に降下したことを検知した場合には所定の検知信号を上記半導体集積回路に供給する電源監視回路とを具備する電子装置である。これにより、電子装置の消費電力が低減するという作用をもたらす。
　また、この第２の側面において、初期設定情報を保持するリードオンリーメモリと、上記リードオンリーメモリから上記初期設定情報を読み出して上記半導体集積回路に供給するコンフィグレーションコントローラとをさらに具備してもよい。これにより、長期保持メモリに初期設定情報を保持させる必要がなくなるという作用をもたらす。
本技術の第１の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における電源監視回路の一構成例を示す回路図である。 本技術の第１の実施の形態における論理構成部の一構成例を示す回路図である。 本技術の第１の実施の形態におけるスイッチブロックの一構成例を示す回路図である。 本技術の第１の実施の形態におけるメモリセルの一構成例を示す回路図である。 本技術の第１の実施の形態におけるメモリセルの別の例を示す回路図である。 本技術の第１の実施の形態におけるスイッチ回路の一構成例を示す回路図である。 本技術の第１の実施の形態における論理ブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるチェック回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるチェック回路の別の例を示す回路図である。 本技術の第１の実施の形態における論理ゲートの異なるチェック回路の一構成例を示す回路図である。 本技術の第１の実施の形態における電源遮断復帰制御部の状態遷移図の一例である。 本技術の第１の実施の形態における状態および信号を説明するための図である。 本技術の第２の実施の形態におけるスイッチ回路の一構成例を示す図である。 本技術の第２の実施の形態におけるスイッチ回路の接続状態の一例を示す図である。 本技術の第２の実施の形態におけるスイッチ回路の接続状態の別の例を示す図である。 本技術の第３の実施の形態におけるＦＰＧＡの一構成例を示すブロック図である。 本技術の第３の実施の形態における論理構成部の一構成例を示す回路図である。 本技術の第３の実施の形態の第１の変形例における電子装置の一構成例を示すブロック図である。 本技術の第３の実施の形態の第１の変形例における状態を説明するための図である。 本技術の第３の実施の形態の第２の変形例におけるＦＰＧＡの一構成例を示すブロック図である。 本技術の第３の実施の形態の第２の変形例におけるチェック回路、共振回路および補助電源部の一構成例を示す回路図である。 本技術の第３の実施の形態の第２の変形例における補助電源部の別の例を示す回路図である。 本技術の第３の実施の形態の第２の変形例における状態を説明するための図である。 本技術の第３の実施の形態の第３の変形例におけるＦＰＧＡの一構成例を示すブロック図である。 本技術の第３の実施の形態の第３の変形例における状態を説明するための図である。 本技術の第４の実施の形態における電子装置の一構成例を示すブロック図である。 本技術の第４の実施の形態における状態を説明するための図である。 本技術の第４の実施の形態の第１の変形例におけるＬＳＩ（Large Scale Integration）の一構成例を示すブロック図である。 本技術の第４の実施の形態の第１の変形例における状態を説明するための図である。 本技術の第４の実施の形態の第２の変形例におけるＬＳＩの一構成例を示すブロック図である。 本技術の第４の実施の形態の第３の変形例におけるＬＳＩの一構成例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（長期保持メモリおよび短期保持メモリを配置する例）
　２．第２の実施の形態（長期保持メモリおよび短期保持メモリを配置し、３Ｄクロスポイント構造を用いる例）
　３．第３の実施の形態（長期保持メモリと、データ保持時間の異なる複数の短期保持メモリとを配置した例）
　４．第４の実施の形態（ＬＳＩに長期保持メモリおよび短期保持メモリを配置した例）
　５．移動体への応用例
　＜１．第１の実施の形態＞
　［電子装置の構成例］
　図１は、本技術の第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、コンフィグレーションＲＯＭ（Read Only Memory）１１１、コンフィグレーションコントローラ１１２、電源監視回路１２０およびＦＰＧＡ２００を備える。ＦＰＧＡ２００は、インターフェース２１１、論理構成部２２０、電源遮断復帰制御部２２１、長期保持メモリ２２３およびチェック回路２５０を備える。なお、ＦＰＧＡ２００は、特許請求の範囲に記載の半導体集積回路の一例である。
　インターフェース２１１は、コンフィグレーションコントローラ１１２および電源監視回路１２０と論理構成部２２０との間で各種のデータをやり取りするものである。
　論理構成部２２０は、設定情報（configuration data）Ｄｃｏｎｆの書き換えにより、その回路構成を変更可能な回路であり、短期保持メモリ２３０を備える。
　長期保持メモリ２２３は、データ保持時間が短期保持メモリ２３０より長いメモリであり、そのデータ保持時間をＴＮＶとする。この長期保持メモリ２２３のメモリセル数の合計は、短期保持メモリ２３０のメモリセル数より少ないことが好ましい。
　論理構成部２２０には、短期保持メモリ２３０が配置される。短期保持メモリ２３０は、データ保持時間がＴＮＶより短いＴＬＰのメモリであり、設定情報Ｄｃｏｎｆを保持する。設定情報Ｄｃｏｎｆは、プログラムデータと呼ばれることもある。
　長期保持メモリ２２３は、瞬時停電や電源遮断などにより、電源電圧が一定電圧Ｖｌｏｗより低い値に降下してから復帰したか否かを示す特定のデータＲｖを保持する。
　電源遮断復帰制御部２２１は、瞬時停電などが生じた場合、必要に応じてコンフィグレーションコントローラ１１２を制御し、短期保持メモリ２３０について再設定させるものである。電源遮断復帰制御部２２１は、データ保持時間がＴＮＶのメモリセルで構成されたフリップフロップまたはラッチと、論理回路とからなる専用ハードウェアとして実装されている。ここで、短期保持メモリ２３０の再設定は、コンフィグレーションＲＯＭ１１１から読み出された初期設定情報Ｄｃｏｎｆ０により、短期保持メモリ２３０内の設定情報Ｄｃｏｎｆを更新することを意味する。この更新により、初期設定情報Ｄｃｏｎｆ０が新たな設定情報Ｄｃｏｎｆとして、短期保持メモリ２３０内に保持される。
　電源遮断復帰制御部２２１は、インターフェース２１１を介して電源監視回路１２０から電圧降下信号Ｖｄｒｏｐまたは電源復帰信号Ｖｗａｋｅｕｐを受け取る。電圧降下信号Ｖｄｒｏｐは、電源電圧が一定電圧Ｖｌｏｗより低い値に降下したときに生成される信号である。電源復帰信号Ｖｗａｋｅｕｐは、電源電圧が一定電圧Ｖａｃｔｌｏｗを超える値に復帰したときに生成される信号である。Ｖｌｏｗ近傍の電圧変動により、電圧降下の検知と電源復帰の検知とが繰り返されることを防止するため、Ｖａｃｔｌｏｗは、Ｖｌｏｗ以上の値に設定される。
　電圧降下信号Ｖｄｒｏｐが入力された（すなわち、電源電圧が降下した）場合、電源遮断復帰制御部２２１は、初期値（例えば、「０」）と異なる値（例えば、「１」）のＲｖを長期保持メモリ２２３に書き込んで保持させる。そして、電源復帰信号Ｖｗａｋｅｕｐが入力された（すなわち、電源電圧が復帰した）場合に電源遮断復帰制御部２２１は、Ｒｖを長期保持メモリ２２３から読み出して参照し、初期値であるか否かを判断する。長期保持メモリ２２３のデータ保持時間はＴＮＶであるため、Ｒｖが初期値以外に更新されていた場合、瞬時停電などが生じたことを示す。
　そこで、電源遮断復帰制御部２２１は、瞬時停電などが生じた場合、チェック回路２５０からの判断結果Ｃｖを参照し、設定情報Ｄｃｏｎｆの少なくとも一部が消失したか否かを判断する。設定情報Ｄｃｏｎｆの少なくとも一部が消失した場合、電源遮断復帰制御部２２１は、インターフェース２１１を介してコンフィグレーションコントローラ１１２へ再設定を要求する要求信号を送信する。
　チェック回路２５０は、短期保持メモリ２３０に保持された設定情報Ｄｃｏｎｆの少なくとも一部が消失したか否かを判断するものである。このチェック回路２５０は、判断結果Ｃｖを電源遮断復帰制御部２２１に供給する。
　コンフィグレーションＲＯＭ（Read Only Memory）１１１は、所定の初期設定情報Ｄｃｏｎｆ０を記憶する読出し専用のメモリである。なお、コンフィグレーションＲＯＭ（Read Only Memory）１１１は、特許請求の範囲に記載のリードオンリーメモリの一例である。
　コンフィグレーションコントローラ１１２は、ＦＰＧＡ２００からの要求信号に応じて、コンフィグレーションＲＯＭ１１１から初期設定情報Ｄｃｏｎｆ０を読み出し、その情報により短期保持メモリ２３０内の設定情報Ｄｃｏｎｆを更新（言い換えれば、再設定）するものである。
　電源監視回路１２０は、ＦＰＧＡ２００の電源電圧を監視するものである。この電源監視回路１２０は、電源電圧が一定電圧Ｖｌｏｗより低い値に降下したことを検知した際に電圧降下信号Ｖｄｒｏｐを生成し、インターフェース２１１を介して電源遮断復帰制御部２２１に供給する。
　また、電源監視回路１２０は、電源電圧が一定電圧Ｖａｃｔｌｏｗを超える値に復帰したことを検知した際に、電源復帰信号Ｖｗａｋｅｕｐを生成し、インターフェース２１１を介して電源遮断復帰制御部２２１に供給する。
　一般に、データ保持時間の短い短期保持メモリ２３０は、書込みの際の消費電力や、面積が長期保持メモリ２２３よりも小さい。このため、設定情報Ｄｃｏｎｆを保持するメモリとして、短期保持メモリ２３０を用いることにより、全てのメモリを長期保持メモリとする場合と比較して、書き込み時の消費電力と面積とを削減することができる。
　また、瞬時停電などが発生したか否かを示す特定のデータＲｖを長期保持メモリ２２３に保持させておくため、電源遮断復帰制御部２２１は、その値を参照して瞬時停電等が生じたか否かを判断することができる。このため、起動時に、瞬時停電等からの復帰の場合に限り、チェック回路２５０が短期保持メモリ２３０でのデータ消失の有無を判断することができる。そして、データ消失の場合に限り、電源遮断復帰制御部２２１は、コンフィグレーションコントローラ１１２に再設定させることができる。これにより、瞬時停電等から復帰して再起動する際に、不要なアクセスや不要な再設定が行われず、再起動に要する時間を短縮することができる。
　なお、全てのメモリを短期保持メモリ２３０とした場合、瞬時停電等が生じたか否かを判断することができないため、ＦＰＧＡ２００は、起動のたびに、短期保持メモリ２３０にアクセスしてデータ消失の有無を判断しなくてはならなくなる。また、チェック回路２５０を設けない場合は、再起動時に、データ消失の有無に関わらず、再設定を行う必要がある。これらの不要なアクセスや、不要な再設定により、再起動に要する時間が長くなってしまうおそれがある。
　［電源監視回路の構成例］
　図２は、本技術の第１の実施の形態における電源監視回路１２０の一構成例を示す回路図である。この電源監視回路１２０は、抵抗１２１乃至１２３と、リセットスイッチ１２４と、電源監視ＩＣ（Integrated Circuit）１２５とを備える。
　抵抗１２１は、電源電圧ＶＣＣＩＯと、ＦＰＧＡ２００およびリセットスイッチ１２４を接続する信号線との間に挿入される。抵抗１２２は、電源電圧ＶＣＣＩＯと、ＦＰＧＡ２００および電源監視ＩＣ１２５を接続する信号線との間に挿入される。抵抗１２３は、電源電圧ＶＣＣＩＯと、出力信号ＤＯＮＥを伝送する信号線との間に挿入される。
　リセットスイッチ１２４は、ＦＰＧＡ２００の電源電圧を初期化するものである。電源監視ＩＣ１２５は、ＦＰＧＡ２００の電源電圧を監視し、電圧降下信号Ｖｄｒｏｐまたは電源復帰信号Ｖｗａｋｅｕｐを生成してＦＰＧＡ２００に供給するものである。
　［論理構成部の構成例］
　図３は、本技術の第１の実施の形態における論理構成部２２０の一構成例を示す回路図である。この論理構成部２２０は、所定数のスイッチブロック３１０と、所定数の論理ブロック３３０とを備える。同図における「Ｓ」のブロックは、スイッチブロック３１０を示し、「Ｌ」のブロックは、論理ブロック３３０を示す。
　スイッチブロック３１０内には、データ保持時間がＴＬＰのメモリセルが配置される。論理ブロック３３０内には、データ保持時間がＴＬＰのメモリセルが配置される。データ保持時間がＴＬＰのメモリセルからなるメモリが、前述の短期保持メモリ２３０に該当する。
　なお、論理構成部２２０の外部に電源遮断復帰判断部２２１を専用ハードウェアとして実装しているが、この構成に限定されない。論理構成部２２０内に長期保持メモリをさらに配置し、論理ブロック３４０やスイッチブロック３１０により、電源遮断復帰制御部２２１の機能を実現することもできる。
　［スイッチブロックの構成例］
　図４は、本技術の第１の実施の形態におけるスイッチブロック３１０の一構成例を示す回路図である。このスイッチブロック３１０内には、所定数の水平信号線と、所定数の垂直信号線とが配線される。水平信号線と垂直信号線との交点のそれぞれには、スイッチ回路３２０や３２７などのスイッチ回路が配置される。
　スイッチ回路３２０は、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタ３２１乃至３２６と、メモリセル４０１乃至４０６とを備える。ｎＭＯＳトランジスタ３２１は、水平信号線３１２－１と垂直信号線３１１－１との間に挿入される。ｎＭＯＳトランジスタ３２２は、水平信号線３１２－２と垂直信号線３１１－１との間に挿入される。ｎＭＯＳトランジスタ３２３は、水平信号線３１２－１と水平信号線３１２－２との間に挿入される。
　ｎＭＯＳトランジスタ３２４は、垂直信号線３１１－１と垂直信号線３１１－２との間に挿入される。ｎＭＯＳトランジスタ３２５は、水平信号線３１２－１と垂直信号線３１１－２との間に挿入される。ｎＭＯＳトランジスタ３２６は、水平信号線３１２－２と垂直信号線３１１－２との間に挿入される。
　メモリセル４０１乃至４０６のデータ保持時間はＴＬＰであり、これらは短期保持メモリ２３０内のメモリセルである。メモリセル４０１は、ｎＭＯＳトランジスタ３２１のゲートに接続され、そのトランジスタが信号線同士を接続するか否かを示す接続情報を保持する。メモリセル４０２は、ｎＭＯＳトランジスタ３２２の接続情報を保持する。同様に、メモリセル４０３乃至４０６は、ｎＭＯＳトランジスタ３２３乃至３２６の接続情報を保持する。
　［メモリセルの構成例］
　図５は、本技術の第１の実施の形態におけるメモリセル４０１の一構成例を示す回路図である。このメモリセル４０１は、ｎＭＯＳトランジスタ４１１およびＭＴＪ（Magnetic Tunnel Junction）素子４３１を備える。ｎＭＯＳトランジスタ４１１およびＭＴＪ素子４３１は、ソース線ＳＬとビット線ＢＬとの間に直列に挿入される。また、ｎＭＯＳトランジスタ４１１のゲートは、ワード線ＷＬに接続される。同図に例示した回路構成のメモリセル４０１は、ＭＲＡＭで用いられる。
　メモリセル４０１以外の、短期保持メモリ２３０内のメモリセルの回路構成は、メモリセル４０１と同様である。また、長期保持メモリ２２３内のメモリセルの回路構成は、メモリセル４０１と同様であるが、ＭＴＪ素子内の記憶層を構成する強磁性体が異なる。
　なお、メモリセル４０１などのメモリセルの回路構成は、同図に例示したものに限定されず、図６に例示するように、不揮発性ＳＲＡＭのものであってもよい。この不揮発性ＳＲＡＭのメモリセル４０１には、ｎＭＯＳトランジスタ４１１乃至４１４と、ｐＭＯＳ（p-channel MOS）トランジスタ４１５乃至４１８と、インバータ４２１乃至４２５と、ＭＴＪ素子４３１および４３２とが配置される。また、ビット線ＢＬからは、メモリセル４０１から読み出されたデータが出力され、ビット線ｘＢＬからは、そのデータの反転データが出力される。
　また、図５のように、本発明では磁気記憶素子を用いた記述により開示したが、この構成に限定されず、ＰＣＭ(Phase-Change Memory)やＲｅＲＡＭ(Resistive Random Access Memory)を用いることもできる。ＰＣＭでは、「Nitrogen doping-induced local structure change in a Cr2Ge2Te6 inverse resistance phase-change material, Mater. Adv., 1, pp.2426-2432, 2020.」より、材料を調整する事で短期保持と長期保持の特性を持つ不揮発性メモリを混載することが可能である。ＲｅＲＡＭでは、「酸化物の材料設計と信頼性モデリングに基づく抵抗変化型メモリの量産化, 博士(工学)論文, 名古屋大学, 2016.」より、酸化膜の調整や回路で最大電流を制限する事で短期保持と長期保持の特性を持つ不揮発性メモリを混載することが可能である。このように、本発明がそれらデバイスを用いた場合へも適用可能である事は自明であり、本発明は磁気記憶素子（ＭＲＡＭ）に限定されるものではない。
　なお、電源遮断復帰判断部２２１を専用ハードウェアで実装するのでなく、論理構成部２２０内に実装する場合、図７に例示するように、データ保持時間がＴＮＶのメモリセル４４１乃至４４６が設けられたスイッチ回路３２７が必要に応じてさらに配置される。
　［論理ブロックの構成例］
　図８は、本技術の第１の実施の形態における論理ブロック３３０および３４０の一構成例を示すブロック図である。同図におけるａは、論理ブロック３３０のブロック図であり、同図におけるｂは、論理ブロック３４０のブロック図である。
　同図におけるａに例示するように、論理ブロック３３０は、所定数のメモリセル３３１と、ルックアップテーブル３３２とを備える。メモリセル３３１のデータ保持時間はＴＬＰであり、メモリセル３３１のそれぞれは、短期保持メモリ２３０内のメモリセルである。これらのメモリセルは、ルックアップテーブル３３２内の結線情報を保持する。なお、論理ブロック３３０内に複数のルックアップテーブルを配置することもできる。
　なお、電源遮断復帰判断部２２１を専用ハードウェアで実装するのでなく、論理構成部２２０内に実装する場合、同図におけるｂに例示するように、データ保持時間はＴＮＶのメモリセル３４１が設けられた論理ブロック３４０がさらに配置される。
　［チェック回路の構成例］
　図９は、本技術の第１の実施の形態におけるチェック回路２５０の一構成例を示す回路図である。このチェック回路２５０は、複数入力を伴うＮＯＲ（負論理和）ゲート２５２と複数のＸＯＲ（排他的論理和）ゲート２５３とリードライト制御部２５６とを備える。
　リードライト制御部２５６は、電源遮断復帰制御部２２１の制御に従って、短期保持メモリ２３０内の複数のメモリセル２３１からデータを読み出すものである。これらのメモリセルの個数をＮ（Ｎは、２以上の整数）とする。この場合、ＸＯＲゲート２５３の個数は、Ｎ－１個である。
　ここで、Ｎ個のメモリセル２３１は、全てのメモリセルが図６に例示した不揮発性ＳＲＡＭのメモリセルであってもよいし、全てのメモリセルが図５に例示したＭＲＡＭメモリセルであってもよいものとする。また、これらのメモリセルの全ては、同一の論理値を保持する。例えば、全てのメモリセルに論理値「１」が保持される。あるいは、全てのメモリセルに論理値「０」が保持される。また、メモリセル２３１からは、ビット線ＢＬを介して保持値が読み出される。
　ｎ（ｎは、１乃至Ｎ－１の整数）個目のＸＯＲゲート２５３は、ｎ個目と、ｎ＋１個目の隣り合うメモリセル２３１の保持値の排他的論理和をＮＯＲゲート２３２に供給する。ＮＯＲゲート２５２は、ＸＯＲゲート２５３のそれぞれの出力の否定論理和を判断結果Ｃｖとして電源遮断復帰制御部２２１に供給するものである。判断結果Ｃｖは、Ｎ個のメモリセル２３１の保持値が全て一致する場合に論理値「１」となり、少なくとも１つが不一致であった場合に論理値「０」となる。
　また、リードライト制御部２５６は、データ消失の際に、電源遮断復帰制御部２２１の制御に従って、電源復帰後に複数のメモリセル２３１のそれぞれに消失前の値を書き込んで再設定する。
　図９に例示した構成により、チェック回路２５０は、Ｎ個のメモリセル２３１の保持値が全て一致するか否かを判断することができる。少なくとも１つが一致しなかった（すなわち、Ｃｖが「０」である）場合、設定情報の少なくとも一部が消失したと判断される。
　なお、チェック回路２５０は、同図に例示した構成に限定されない。図１０に例示するように、論理値「１」を保持した複数のメモリセル２３１と、論理値「０」を保持した複数のメモリセル２３２との両方を読み出すこともできる。メモリセル２３１の個数をＮ１（Ｎ１は、２以上の整数）とし、メモリセル２３２の個数をＮ２（Ｎ２は、２以上の整数）とする。この場合、チェック回路２５０は、ＡＮＤ（論理積）ゲート２５１と、複数のＸＯＲゲート２５５と、ＮＯＲゲート２５４と、リードライト制御部２５７とをさらに備える。この場合、ＸＯＲゲート２５３の個数はＮ１－１個であり、ＸＯＲゲート２５５の個数はＮ２－１個である。
　メモリセル２３２からは、ビット線ＢＬを介して保持値が読み出される。リードライト制御部２５７は、電源遮断復帰制御部２２１の制御に従って、Ｎ２個のメモリセル２３１からデータを読み出し、ＸＯＲゲート２５５のそれぞれは、隣り合うメモリセル２３２の読み出し値のＸＯＲゲート出力をＮ２ー１個構成し、そのすべてをＮＯＲゲート２５４に入力し、ＮＯＲゲート２５４の出力を得る。Ｎ１個のメモリセル２３１に関しても同様に、隣り合うメモリセルの読み出し値のＸＯＲゲート出力をＮ１ー１個構成し、そのすべてをＮＯＲゲート２５２に入力し、ＮＯＲゲート２５２の出力を得る。この２つのＮＯＲゲート出力をＡＮＤゲート２５１に出力する。
　ＡＮＤゲート２５１は、ＮＯＲゲート２５２および２５４の出力信号の論理積を判断結果Ｃｖとして電源遮断復帰制御部２２１に供給する。判断結果Ｃｖは、Ｎ１個のメモリセル２３１の保持値が全て一致し、かつ、Ｎ２個のメモリセル２３２の保持値が全て一致する場合に論理値「１」となる。これにより、チェック回路２５０は、論理値「１」のデータの消失と、論理値「０」のデータの消失との少なくとも一方が生じたか否かを判断することができる。
　また、チェック回路２５０は、全てのセルを図５に例示したように、ＭＲＡＭのメモリセルとして構成し、そこからデータを読み出すこともできるし、全てのセルを図６のメモリセルとして構成し、そこからデータを読み出すこともできる。また、図１１に例示するように、チェック回路２５０内に複数のＸＯＲゲートとＮＯＲゲートの２段論理回路の代わりにＡＮＤゲート２５５およびＮＯＲ（否定論理和）ゲート２５４を配置することもできる。また、短期保持メモリ２３０内に、複数のメモリセル２３３と複数のメモリセル２３４とが配置される。メモリセル２３３の個数をＮ１とし、メモリセル２３４の個数をＮ２とする。
　Ｎ１個のメモリセル２３３には、論理値「１」が保持され、Ｎ２個のメモリセル２３４には論理値「０」が保持される。ＡＮＤゲート２５５は、メモリセル２３３のそれぞれの保持値の論理積をＡＮＤゲート２５１に供給する。ＮＯＲゲート２５４は、メモリセル２３４のそれぞれの保持値の否定論理積をＡＮＤゲート２５１に供給する。
　ＡＮＤゲート２５１は、ＡＮＤゲート２５５およびＮＯＲゲート２５４の出力信号の論理積を判断結果Ｃｖとして電源遮断復帰制御部２２１に供給する。判断結果Ｃｖは、Ｎ１個のメモリセル２３３の保持値が全て一致し、かつ、Ｎ２個のメモリセル２３４の保持値が全て一致する場合に論理値「１」となる。
　［ＦＰＧＡの動作例］
　図１２は、本技術の第１の実施の形態における電源遮断復帰制御部２２１の状態遷移図の一例である。電源遮断復帰制御部２２１は、ステートマシンとして実装される。
　図１２の各状態の動作を、図１３におけるａに示す。また、図１２でやり取りされる信号の説明を図１３におけるｂに示す。
　図１２に例示するように電源が投入された場合、あるいは、電源降下から復帰した場合に、電源遮断復帰制御部２２１は、初期状態であるアイドル状態５０１に移行する。アイドル状態５０１において、電圧降下信号Ｖｄｒｏｐが入力された場合、電源遮断復帰制御部２２１はライト状態５０２に移行し、電源復帰信号Ｖｗａｋｅｕｐが入力された場合、電源遮断復帰制御部２２１はリード状態５０３に移行する。
　ライト状態５０２において、電源遮断復帰制御部２２１は、初期値と異なる値（「１」など）のＲｖを長期保持メモリ２２３に書き込み、アイドル状態５０１に移行する。
　リード状態５０３において、電源遮断復帰制御部２２１は、長期保持メモリ２２３からＲｖを読み出す。そして、電圧降下信号Ｖｄｒｏｐが入力されると、電源遮断復帰制御部２２１は、ライト状態５０２に移行する。また、電圧降下信号Ｖｄｒｏｐが入力されず、かつ、Ｒｖが「０」である場合、電源遮断復帰制御部２２１は、アイドル状態５０１に移行する。一方、電圧降下信号Ｖｄｒｏｐが入力されず、かつ、Ｒｖが「１」である場合、電源遮断復帰制御部２２１は、クリア＆チェック状態５０４に移行する。
　クリア＆チェック状態５０４において電源遮断復帰制御部２２１は、Ｒｖを初期値（「０」など）にし、チェック回路２５０からの判断結果Ｃｖを取得して、その値が「１」であるか否かを確認する。そして、電圧降下信号Ｖｄｒｏｐが入力されると、電源遮断復帰制御部２２１は、ライト状態５０２に移行する。また、電圧降下信号Ｖｄｒｏｐが入力されず、かつ、Ｃｖが「０」である（すなわち、設定情報の少なくとも一部が消失した）場合、電源遮断復帰制御部２２１は、リコンフィグレーション状態５０５に移行する。一方、電圧降下信号Ｖｄｒｏｐが入力されず、かつ、Ｃｖが「１」である場合、電源遮断復帰制御部２２１は、アイドル状態５０１に移行する。
　リコンフィグレーション状態５０５において、電源遮断復帰制御部２２１は、コンフィグレーションコントローラ１１２に再設定を要求し、設定情報を短期保持メモリ２３０に保持させる。チェック対象のメモリセル２３１は、適切な値に再設定される。そして、電源遮断復帰制御部２２１は、電圧降下信号Ｖｄｒｏｐが入力されるとライト状態５０２に移行し、電圧降下信号Ｖｄｒｏｐが入力されない場合にアイドル状態５０１に移行する。
　このように、本技術の第１の実施の形態によれば、ＦＰＧＡ２００は、設定情報を短期保持メモリ２３０に保持し、瞬時停電が生じたか否かを示すＲｖを長期保持メモリ２２３に保持する。これにより、全てのメモリを長期保持メモリとする場合と比較して、書き込み時の消費電力と面積とを削減することができる。また、ＦＰＧＡ２００は、瞬時停電の際に、データ消失の場合に限り再設定させることにより、再起動に要する時間を短縮することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、スイッチ回路３２０内に不揮発性ＳＲＡＭやＭＲＡＭのメモリセルを配置していたが、この構成では、実装面積をさらに削減することが困難である。この第２の実施の形態におけるＦＰＧＡ２００は、３Ｄクロスポイント型のメモリを用いて実装面積を削減した点において第１の実施の形態と異なる。
　図１４は、本技術の第２の実施の形態におけるスイッチ回路３２０の一構成例を示す図である。この第２の実施の形態のスイッチ回路３２０内の所定の層には、水平方向にワード線３１４、３１５および３１６が配線される。その下層には、垂直方向にビット線３１１、３１２および３１３が配線される。
　そして、ビット線３１１、３１２および３１３と、ワード線３１４との交点に、メモリセル４５１、４５２および４５３が配置される。ビット線３１１、３１２および３１３と、ワード線３１５との交点に、メモリセル４５４、４５５および４５６が配置される。ビット線３１１および３１２と、ワード線３１６との交点に、メモリセル４５７および４５８が配置される。同図に例示したように、３Ｄクロスポイント構造を用いることにより、実装面積を削減することができる。スイッチ回路３２７の構成は、メモリセルのデータ保持時間が異なる点以外は、同図に例示したものと同様である。
　図１５および図１６は、本技術の第２の実施の形態におけるスイッチ回路３２０の接続状態の一例を示す図である。これらの図において矢印は、データが伝送される方向を示す。
　図１５におけるａに例示するように、メモリセル４５１および４５５をオン状態にし、残りをオフ状態にすることにより、ワード線３１４とビット線３１１とを接続し、ワード線３１５とビット線３１２とを接続することができる。
　また、図１５におけるｂに例示するように、メモリセル４５２および４５４をオン状態にし、残りをオフ状態にすることにより、ワード線３１４とビット線３１２とを接続し、ワード線３１５とビット線３１１とを接続することができる。
　また、図１６に例示するように、メモリセル４５３、４５６、４５７および４５８をオン状態にし、残りをオフ状態にすることもできる。この場合、ワード線３１４および３１５とビット線３１３とが接続され、ワード線３１６とビット線３１１および３１２とが接続される。
　このように、本技術の第２の実施の形態によれば、３Ｄクロスポイント構造を用いるため、短期保持メモリ２３０の実装面積を削減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、メモリのデータ保持時間をＴＬＰとＴＮＶとの２段階に分けていたが、３段階以上に分けることもできる。この第３の実施の形態のＦＰＧＡ２００は、長期保持メモリ２２３に加えて、データ保持時間の異なる短期保持メモリ２３０および短期保持メモリ２４０を配置した点において第１の実施の形態と異なる。
　図１７は、本技術の第３の実施の形態におけるＦＰＧＡ２００の一構成例を示すブロック図である。この第３の実施の形態のＦＰＧＡ２００は、短期保持メモリ２４０をさらに備える点において第１の実施の形態と異なる。
　短期保持メモリ２３０および２４０は、データ保持時間が異なる。短期保持メモリ２３０のデータ保持時間をＴＬＰ２とし、短期保持メモリ２４０のデータ保持時間をＴＬＰ１とすると、これらは、次の関係式を満たす。
　　ＴＮＶ＞ＴＬＰ２＞ＴＬＰ１
　設定情報の一部は、短期保持メモリ２３０に書き込まれ、残りは短期保持メモリ２４０に書き込まれる。また、チェック回路２５０は、データ保持時間が最も短い短期保持メモリ２４０に保持されたデータについて、消失の有無を判断する。
　また、電源遮断復帰制御部２２１は、チェック回路２５０により、短期保持メモリ２４０内のデータが消失したと判断された場合に、コンフィグレーションコントローラ１１２を制御して短期保持メモリ２３０および２４０の両方を再設定させる。
　図１８は、本技術の第３の実施の形態における論理構成部の一構成例を示す回路図である。
　所定数の論理ブロック３４０のうち、灰色の論理ブロックと、灰色のスイッチブロック３１０とには、データ保持時間の長い方の短期保持メモリ２３０内のメモリセルが配置される。白色の論理ブロックと、白色のスイッチブロック３１０とには、データ保持時間が最も短い短期保持メモリ２４０内のメモリセルが配置される。
　短期保持メモリのデータ保持時間は、数秒単位から、数日単位まで幅広く設定可能であるため、同図に例示するように、データ保持時間の異なるメモリセルを混載することができる。メモリセルのデータ保持時間を設定する方法は、例えば、「M. Oka, et al., 3D stacked CIS compatible 40nm embedded STT-MRAM for buffer memory, In Proc. of VLSI Sympo. 2021.」のFig.10(a)に記載されている。
　同図に例示するように、データ保持時間を３段階にすることにより、２段階の場合よりもチェック対象のメモリセル数を削減することができる。
　なお、データ保持時間を３段階にしているが、４段階以上にすることもできる。この場合、データ保持時間の異なるＫ（Ｋは、３以上の整数）個の短期保持メモリが配置される。短期保持メモリのデータ保持時間を３段階にする場合、面積が最も大きな大規模の領域と、中規模の領域と、面積が最も小さな小規模の領域とにＦＰＧＡ２００を切り分けることができる。この場合、大規模の領域には、最も短いデータ保持時間（数秒など）のメモリセルが配置される。中規模の領域には、次に短いデータ保持時間（数時間など）のメモリセルが配置される。小規模の領域には、最も長いデータ保持時間（数日など）のメモリセルが配置される。
　データ保持時間が３段階以上の場合、チェック回路２５０のチェック方法として、次の２つが考えられる。
　（ｉ）チェック回路２５０は、データ保持時間が最も短い短期保持メモリに保持されたデータについて、消失の有無を判断する。
　（ｉｉ）チェック回路２５０は、データ保持時間が最も短い短期保持メモリから、データ保持時間がｋ（ｋは、２以上の整数）番目に短い短期保持メモリまでのそれぞれについて、保持されたデータの消失の有無を判断する。
　また、電源遮断復帰制御部２２１の制御方法として次の２つが考えられる。
　（ｉｉｉ）電源遮断復帰制御部２２１は、データ保持時間が最も短い短期保持メモリ内のデータが消失した際に、Ｋ個の短期保持メモリの全てについて再設定させる。この制御は、（ｉ）のチェック方法が用いられる場合に行われる。
　（ｉｖ）電源遮断復帰制御部２２１は、データが消失した短期保持メモリセルがｋ－１（ｋは、２以上の整数）個より多いのであれば、Ｋ個の短期保持メモリの全てについて再設定させる。一方、データが消失した短期保持メモリセルがｋ－１個以下であれば、電源遮断復帰制御部２２１は、消失した短期保持メモリセルの中で最もデータ保持時間の長いメモリセルを選択し、そのメモリセルのデータ保持時間の長さが、ｋ個のメモリセルで長い方から順番に数えたときに、上位から並べたときの順番がｍ番目だとして、ｍ番目以下の全メモリセルを再設定させる。この制御は、（ｉｉ）のチェック方法が用いられる場合に行われる。
　なお、第３の実施の形態に第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態によれば、データ保持時間の異なる短期保持メモリ２３０および２４０を配置したため、チェック対象のメモリセル数を削減することができる。
　［第１の変形例］
　上述の第３の実施の形態では、コンフィグレーションＲＯＭ１１１およびコンフィグレーションコントローラ１１２をＦＰＧＡ２００の外部に設けていたが、それらの機能をＦＰＧＡ２００に内蔵することもできる。第３の実施の形態の第１の変形例におけるＦＰＧＡ２００は、コンフィグレーションコントローラの機能を有し、初期設定情報を長期保持メモリ２２３内に保持する点において第１の実施の形態と異なる。
　図１９は、本技術の第３の実施の形態の第１の変形例における電子装置１００の一構成例を示すブロック図である。この第３の実施の形態の第１の変形例における電子装置１００は、ＦＰＧＡ２００の外部にコンフィグレーションＲＯＭ１１１およびコンフィグレーションコントローラ１１２が配置されない点において第３の実施の形態と異なる。
　また、ＦＰＧＡ２００内には、コンフィグレーションコントローラ２２４がさらに配置される。また、長期保持メモリ２２３内に、Ｒｖに加えて、初期設定情報Ｄｃｏｎｆ０がさらに保持される。
　また、電源遮断復帰制御部２２１およびコンフィグレーションコントローラ２２４は、ステートマシンとして実装される。
　同図に例示するように、長期保持メモリ２２３内に初期設定情報Ｄｃｏｎｆ０を保持させることにより、外部のコンフィグレーションＲＯＭ１１１を削減することができる。また、コンフィグレーションコントローラ２２４の機能を追加することにより、外部のコンフィグレーションコントローラ１１２を削減することができる。
　図２０は、本技術の第３の実施の形態の第１の変形例における状態を説明するための図である。同図の太枠の部分は、第１の実施の形態と異なる部分を示す。この異なる部分についてのみ説明する。リコンフィグレーション状態に移行すると、コンフィグレーションコントローラ２２４は、設定情報を短期保持メモリ２３０および２４０に保持させる。
　なお、第３の実施の形態の第１の変形例において、データ保持時間を３段階以上でなく、２段階にすることもできる。また、第３の実施の形態の第１の変形例に第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態の第１の変形例によれば、長期保持メモリ２２３内に初期設定情報Ｄｃｏｎｆ０を保持させたため、外部のコンフィグレーションＲＯＭ１１１を削減することができる。
　［第２の変形例］
　上述の第３の実施の形態では、短期保持メモリ２４０からデータを読み出して論理演算を行うことにより、データの消失の有無を判断していたが、論理演算以外の方法によりデータの消失の有無を判断することもできる。この第３の実施の形態の第２の変形例におけるＦＰＧＡ２００は、ＬＣ共振回路の過渡電圧の絶対値と参照電圧との比較により、データの消失の有無を判断する点において第３の実施の形態と異なる。
　図２１は、本技術の第３の実施の形態の第２の変形例におけるＦＰＧＡ２００の一構成例を示すブロック図である。この第３の実施の形態の第２の変形例のＦＰＧＡ２００は、チェック回路２５０の代わりに、チェック回路２６０、共振回路２７０および補助電源部２８０を備える。
　図２２は、本技術の第３の実施の形態の第２の変形例におけるチェック回路２６０、共振回路２７０および補助電源部２８０の一構成例を示す回路図である。
　補助電源部２８０は、ダイオード２８１および容量素子２８２を備える。これらのダイオード２８１および容量素子２８２は、電源電圧と接地電圧との間において直列に接続される。
　共振回路２７０は、ｐＭＯＳトランジスタ２７１乃至２７４と、ｎＭＯＳトランジスタ２７５および２７６と、容量素子２７７と、誘導素子２７８とを備える。
　ｐＭＯＳトランジスタ２７１および２７２は、電源電圧に並列に接続される。ｐＭＯＳトランジスタ２７１および２７２のバックゲートは、ダイオード２８１および容量素子２８２の接続ノードに共通に接続される。ｐＭＯＳトランジスタ２７１および２７２のゲートには、電源遮断復帰制御部２２１からの制御信号Ｃｔｒｌｂが入力される。
　ｎＭＯＳトランジスタ２７５およびｐＭＯＳトランジスタ２７３は、ｐＭＯＳトランジスタ２７１のドレインと、誘導素子２７８の一端との間において直列に接続される。また、ｎＭＯＳトランジスタ２７５のバックゲートは接地され、ｐＭＯＳトランジスタ２７３のバックゲートは、ダイオード２８１および容量素子２８２の接続ノードに接続される。
　容量素子２７７およびｎＭＯＳトランジスタ２７６は、ｎＭＯＳトランジスタ２７５およびｐＭＯＳトランジスタ２７３の接続ノードと接地電圧との間において直列に接続される。ｎＭＯＳトランジスタ２７６のバックゲートは接地される。ｎＭＯＳトランジスタ２７５および２７６のゲートは、ｐＭＯＳトランジスタ２７１のドレインに共通に接続される。
　ｐＭＯＳトランジスタ２７４は、誘導素子２７８と、容量素子２７７およびｎＭＯＳトランジスタ２７６の接続ノードとの間に挿入される。また、ｐＭＯＳトランジスタ２７４のバックゲートは、ダイオード２８１および容量素子２８２の接続ノードに接続される。ｐＭＯＳトランジスタ２７３および２７４のゲートは、ｐＭＯＳトランジスタ２７２のドレインに接続される。
　チェック回路２６０は、比較回路２６１、絶対値回路２６２、参照電圧生成回路２６３およびｎＭＯＳトランジスタ２６４を備える。
　参照電圧生成回路２６３は、所定の参照電圧を生成し、比較回路２６１に供給するものである。
　ｎＭＯＳトランジスタ２６４は、ｎＭＯＳトランジスタ２７５およびｐＭＯＳトランジスタ２７３の接続ノードと絶対値回路２６２との間に挿入される。この接続ノードの電圧は、電源電圧が遮断された際に、時間の経過とともに変動する過渡電圧となる。また、ｎＭＯＳトランジスタのゲートには、電源遮断復帰制御部２２１からの制御信号Ｃｔｒｌａが入力される。
　絶対値回路２６２は、ｎＭＯＳトランジスタ２６４を介して入力された共振回路２７０の過渡電圧の絶対値を取得し、比較回路２６１に供給するものである。
　比較回路２６１は、過渡電圧の絶対値と参照電圧とを比較し、比較結果を判断結果Ｃｖとして電源遮断復帰制御部２２１に出力するものである。
　補助電源部２８０において、電源電圧が遮断されるまで、容量素子２８２は充電される。なお、電源監視回路１２０は、電源電圧がＶｌｏｗより降下したか否かを検知していたが、この電圧降下は、電源電圧の遮断も含む。以下、電源電圧が遮断されたケースを想定する。
　共振回路２７０において、電源電圧が遮断されるとｐＭＯＳトランジスタ２７３および２７４がオン状態になり、ｎＭＯＳトランジスタ２７５および２７６はオフ状態になる。これにより、共振回路２７０内にＬＣ共振回路が構成され、その共振動作が開始される。共振動作中に過渡電圧は、時間の経過に伴って減衰する。なお、電源復帰後に制御信号Ｃｔｒｌｂを「０」にすることにより、共振動作が停止する。
　電源が遮断されていない場合は、電源遮断復帰制御部２２１により制御信号Ｃｔｒｌｂが「０」に制御される。これにより、チェック回路２６０は停止する。このときのＣｖの値は「１」である。
　電源が復帰した後に、電源遮断復帰制御部２２１により制御信号Ｃｔｒｌｂが「１」に制御される。これにより、チェック回路２６０が起動し、過渡電圧の絶対値と参照電圧とを比較する。過渡電圧は、時間の経過に伴って減衰するため、あるタイミングで過渡電圧の絶対値が参照電圧より低くなり、Ｃｖが「１」から「０」に反転する。反転するまでの時間Ｔｄは、参照電圧の値により調整することができる。Ｔｄは、短期保持メモリ２４０のデータ保持時間ＴＬＰ１より長い時間に設定される。
　電源が遮断されてから復帰するまでの時間がＴｄ以上（すなわち、Ｃｖが「０」）であることは、設定情報の少なくとも一部が消失したことを示す。同図に例示した回路により、メモリセルからデータを読み出して論理演算を行わずとも、ＦＰＧＡ２００は、データが消失したか否かを判断することができる。
　共振回路２７０は、ｐＭＯＳトランジスタが４つしかなく、この回路を設けた基板への電力供給は微弱な起電力でも賄うことができる。例えば、図２３におけるａ、ｂおよびｃのいずれかの回路を補助電源部２８０に適用することができる。
　同図におけるａに例示した補助電源部２８０では、ｐＭＯＳトランジスタ２８３、ダイオード２８４および一次電池２８５がさらに設けられる。ｐＭＯＳトランジスタ２８３およびダイオード２８４は、一次電池２８５の両端の間において直列に接続される。ｐＭＯＳトランジスタ２８３のゲートは、電源電圧に接続される。また、一次電池２８５としてボタン電池などが用いられ、そのマイナス端子は、ダイオード２８１および容量素子２８２の接続ノードに接続される。
　同図におけるｂに例示した補助電源部２８０では、ｐＭＯＳトランジスタ２８３、ダイオード２８４、電源制御部２８６、容量素子２８７およびエナジーハーベスタ２８８がさらに設けられる。
　ｐＭＯＳトランジスタ２８３およびダイオード２８４は、ダイオード２８１および容量素子２８２の接続ノードと電源制御部２８６との間において直列に接続される。ｐＭＯＳトランジスタ２８３のゲートは、電源電圧に接続される。
　エナジーハーベスタ２８８は、環境発電を行うものである。例えば、環境光が光電変換により電力に変換される。あるいは、周囲の温度差による熱が熱電変換により電力に変換される。もしくは、電波が、レクテナなどのアンテナにより電力に変換される。または、振動による運動エネルギーが、電磁誘導、逆磁歪式振動発電、圧電発電や静電誘導の利用により電力に変換される。エナジーハーベスタ２８８は、容量素子２８７を充電しておき、電源制御部２８６は、電源遮断時に、容量素子２８７やエナジーハーベスタ２８８からの電力を供給する。
　同図におけるｃに例示した補助電源部２８０では、二次電池２８９がさらに追加される。電源制御部２８６は、電源遮断までに二次電池２８９を充電しておき、電源遮断時に、二次電池２８９からの電力を供給する。
　図２４は、本技術の第３の実施の形態の第２の変形例における状態を説明するための図である。第３の実施の形態と異なる部分についてのみ説明する。アイドル状態（すなわち、初期状態）において電源遮断復帰制御部２２１は、制御信号ＣｔｒｌａおよびＣｔｒｌｂの両方を「０」に設定する。ライト状態においても制御信号ＣｔｒｌａおよびＣｔｒｌｂは、「０」に設定される。
　リード状態に移行すると、電源遮断復帰制御部２２１は、制御信号ＣｔｒｌａおよびＣｔｒｌｂの両方を「１」に設定する。また、クリア＆チェック状態においても制御信号ＣｔｒｌａおよびＣｔｒｌｂの両方が「１」に設定される。リコンフィグレーション状態に移行すると、電源遮断復帰制御部２２１は、制御信号ＣｔｒｌａおよびＣｔｒｌｂの両方を「０」に設定する。
　なお、第３の実施の形態の第２の変形例において、データ保持時間を３段階以上でなく、２段階にすることもできる。また、第３の実施の形態の第２の変形例に、第２の実施の形態や、第３の実施の形態の第１の変形例を適用することもできる。
　このように、本技術の第３の実施の形態の第２の変形例によれば、チェック回路２６０が、過渡電圧の絶対値と参照電圧とを比較するため、論理演算を行わずともデータの消失の有無を判断することができる。
　［第３の変形例］
　上述の第３の実施の形態では、短期保持メモリ２４０からデータを読み出して論理演算を行うことにより、データの消失の有無を判断していたが、論理演算以外の方法によりデータの消失の有無を判断することもできる。この第３の実施の形態の第３の変形例におけるＦＰＧＡ２００は、電源遮断時と電源復帰時とのリアルタイムクロックの時刻情報から、消失の有無を判断する点において第３の実施の形態と異なる。
　図２５は、本技術の第３の実施の形態の第３の変形例におけるＦＰＧＡ２００の一構成例を示すブロック図である。この第３の実施の形態の第３の変形例のＦＰＧＡ２００は、リアルタイムクロック２９０および補助電源部２８０をさらに備える点において第３の実施の形態と異なる。
　また、チェック回路２５０の代わりにチェック回路２２６が設けられる。電源遮断復帰制御部２２１およびチェック回路２２６は、ステートマシンとして実装される。
　リアルタイムクロック２９０は、時刻を計時し、現在時刻を示す時刻情報を生成するものである。電源の遮断中においてもリアルタイムクロック２９０は、補助電源部２８０からの電力を用いて計時を継続する。補助電源部２８０の回路として、図２３に例示した各回路のいずれかが用いられる。
　また、短期保持メモリ２４０には、時刻情報がさらに保持される。長期保持メモリ２２３には、Ｒｖに加えて、電源遮断時の時刻情報がさらに保持される。
　図２６は、本技術の第３の実施の形態の第３の変形例における状態を説明するための図である。同図の太枠の部分は、第１の実施の形態と異なる部分を示す。第１の実施の形態と異なる部分についてのみ説明する。
　アイドル状態に移行すると、チェック回路２２６は、リアルタイムクロック２９０から周期的に時刻情報を取得し、短期保持メモリ２４０に書き込む。
　ライト状態に移行すると、チェック回路２２６は、短期保持メモリ２４０内の時刻情報を長期保持メモリ２２３にコピーする。
　そして、クリア＆チェック状態に移行すると、チェック回路２２６は、長期保持メモリ２２３内の時刻情報の示す時刻と、リアルタイムクロック２９０の時刻情報の示す時刻との差分が所定の閾値を超えるか否かを判断する。閾値には、短期保持メモリ２４０のデータ保持時間ＴＬＰ１以上の時間が設定される。差分が閾値以上の場合にチェック回路２２６は、設定情報の少なくとも一部が消失したと判断してＣｖを「１」に設定する。
　同図に例示したように、リアルタイムクロック２９０の電源遮断時と電源復帰時とのリアルタイムクロックの時刻情報のそれぞれの差分を求めることにより、論理演算を行わずともデータの消失の有無を判断することができる。
　なお、第３の実施の形態の第３の変形例において、データ保持時間を３段階以上でなく、２段階にすることもできる。また、第３の実施の形態の第３の変形例に、第２の実施の形態や、第３の実施の形態の第１の変形例を適用することもできる。
　このように、本技術の第３の実施の形態の第３の変形例によれば、リアルタイムクロック２９０の電源遮断時と電源復帰時との時刻情報のそれぞれの差分をチェック回路２２６が求めるため、論理演算を行わずともデータの消失の有無を判断することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、データ保持時間の異なる複数のメモリをＦＰＧＡ２００に配置していたが、これらのメモリをＦＰＧＡ以外の半導体集積回路に設けることもできる。この第４の実施の形態における電子装置１００は、データ保持時間の異なる複数のメモリをＬＳＩに設けた点において第１の実施の形態と異なる。
　図２７は、本技術の第４の実施の形態における電子装置１００の一構成例を示すブロック図である。この第４の実施の形態の電子装置１００は、電源監視回路１２０およびＬＳＩ２０１を備える。なお、ＬＳＩ２０１は、特許請求の範囲に記載の半導体集積回路の一例である。
　ＬＳＩ２０１内には、インターフェース２１１、ＣＰＵ（Central Processing Unit）２１２、制御レジスタ２１３、電源遮断復帰制御部２２１、長期保持メモリ２２３およびチェック回路２５０が配置される。制御レジスタ２１３内に、短期保持メモリ２３０が設けられる。なお、制御レジスタ２１３は、特許請求の範囲に記載のレジスタの一例である。
　ＣＰＵ２１２を含むモジュールは、制御レジスタ２１３に保持された設定情報により制御される。Ｖｏｒａｔｉｌｅ変数を用いて記述されたファームウェアにより制御レジスタ２１３に設定情報を保持する。即ち、Ｖｏｒａｔｉｌｅ変数と制御レジスタ２１３はファームウェアで対応付けられている。ここで、ファームウェアによるＶｏｒａｔｉｌｅ変数設定値の制御レジスタ２１３への書込みはリセット直後になされる。長期保持メモリ２２３には、Ｒｖが格納される。また、前記ファームウェアは図面に記載されていないが、ＣＰＵ２１２に直結された長期保持メモリ２３３またはＲＯＭに格納される。
　第４の実施の形態におけるチェック回路２５０の構成は、第１の実施の形態と同様である。また、第４の実施の形態における電源遮断復帰制御部２２１は、ステートマシンとして機能する。第１の実施の形態と同様に、本実施の形態でも電源遮断復帰部２２１は、長期保持メモリ２２３内のメモリセルで構成されたフリップフロップまたはラッチと、論理回路とからなる専用ハードウェアとして実装されている。
　図２８は、本技術の第４の実施の形態における状態を説明するための図である。同図の太枠の部分は、第１の実施の形態と異なる部分を示す。この異なる部分についてのみ説明する。
　リコンフィグレーション状態に移行すると、電源遮断復帰制御部２２１は、ＣＰＵ２１２に、制御レジスタ２１３の再設定が必要であることを通知する。ＣＰＵ２１２は、ＲＯＭからファームウェアを読み出し、制御レジスタ２１３を再設定するリセットシーケンスを実施する。このファームウェアは予め、電源遮断復帰制御部２２１の判定結果に従って、再設定するか否かを判定し、必要に応じて再設定するよう最初からＲＯＭに書き込まれている。例えば、Ｃｖが「１」である（すなわち、データが消失していない）場合に、Ｖｏｒａｔｉｌｅ変数の再設定はスキップされる。一方、Ｃｖが「０」である（すなわち、データが消失した）場合に、Ｖｏｒａｔｉｌｅ変数が再設定される。
　なお、第４の実施の形態に、第２の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態によれば、ＬＳＩ２０１内にデータ保持時間の異なる複数のメモリを設けたため、ＬＳＩ２０１の書き込み時の消費電力と、その面積とを削減することができる。
　［第１の変形例］
　上述の第４の実施の形態では、メモリのデータ保持時間をＴＬＰとＴＮＶとの２段階に分けていたが、３段階以上に分けることもできる。この第４の実施の形態の第１の変形例ＬＳＩ２０１は、長期保持メモリ２２３に加えて、データ保持時間の異なる短期保持メモリ２３０および短期保持メモリ２４０を配置した点において第１の実施の形態と異なる。
　図２９は、本技術の第４の実施の形態の第１の変形例におけるＬＳＩ２０１の一構成例を示すブロック図である。この第４の実施の形態の第１の変形例のＬＳＩ２０１は、制御レジスタ２１３内に、短期保持メモリ２４０がさらに設けられる点において第４の実施の形態と異なる。短期保持メモリ２３０および２４０のデータ保持時間は、互いに異なる。
　なお、データ保持時間を３段階にしているが、４段階以上にすることもできる。この場合、データ保持時間の異なるＫ（Ｋは、３以上の整数）個の短期保持メモリが配置される。
　チェック回路２５０は、上述の（ｉ）または（ｉｉ）の方法を用いてデータ消失の有無を判断する。電源遮断復帰制御部２２１は、（ｉｉｉ）または（ｉｖ）の制御を行う。この際に電源遮断復帰制御部２２１は、再設定すべき短期保持メモリのうち、最もデータ保持時間の長いメモリに割り当てられた識別番号ｋ'（ｋ'は、１乃至Ｋの整数）を取得する。ｋ'が小さいほど、対応するデータ保持時間が短いものとする。そして、電源遮断復帰制御部２２１は、ｋ'以下の短期保持メモリの再設定が必要であることをＣＰＵ２１２に通知する。
　図３０は、本技術の第４の実施の形態の第１の変形例における状態を説明するための図である。同図の太枠の部分は、第４の実施の形態と異なる部分を示す。この異なる部分についてのみ説明する。
　リコンフィグレーション状態に移行すると、電源遮断復帰制御部２２１は、ＣＰＵ２１２に、ｋ'以下の短期保持メモリの再設定が必要であることを通知する。ＣＰＵ２１２は、ＲＯＭからファームウェアを読み出し、ｋ'以下の短期保持メモリを再設定するリセットシーケンスを実施する。
　なお、第４の実施の形態の第１の変形例に、第２の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態の第１の変形例によれば、データ保持時間の異なる短期保持メモリ２３０および２４０を配置したため、チェック対象のメモリセル数を削減することができる。
　［第２の変形例］
　上述の第４の実施の形態では、短期保持メモリ２４０からデータを読み出して論理演算を行うことにより、データの消失の有無を判断していたが、論理演算以外の方法によりデータの消失の有無を判断することもできる。この第４の実施の形態の第２の変形例におけるＦＰＧＡ２００は、ＬＣ共振回路の過渡電圧の絶対値と参照電圧との比較により、データの消失の有無を判断する点において第４の実施の形態と異なる。
　図３１は、本技術の第４の実施の形態の第２の変形例におけるＬＳＩ２０１の一構成例を示すブロック図である。この第４の実施の形態の第２の変形例のＬＳＩ２０１は、チェック回路２５０の代わりに、チェック回路２６０、共振回路２７０および補助電源部２８０を備える。これらの回路構成は、図２２および図２３に例示したものと同様である。
　また、本技術の第４の実施の形態の第２の変形例におけるステートマシンの各状態は、図２８に例示したものと同様である。
　なお、第４の実施の形態の第２の変形例に、データ保持時間の異なる複数の短期保持メモリを配置する第４の実施の形態の第１の変形例を適用することもできる。この場合には、ステートマシンの各状態は、図３０に例示したものとなる。
　また、第４の実施の形態の第２の変形例に第２の実施の形態を適用することもできる。
　このように、本技術の第４の実施の形態の第２の変形例によれば、チェック回路２６０が、過渡電圧の絶対値と参照電圧とを比較するため、論理演算を行わずともデータの消失の有無を判断することができる。
　［第３の変形例］
　上述の第４の実施の形態では、短期保持メモリ２４０からデータを読み出して論理演算を行うことにより、データの消失の有無を判断していたが、論理演算以外の方法によりデータの消失の有無を判断することもできる。この第４の実施の形態の第３の変形例におけるＦＰＧＡ２００は、電源遮断時と電源復帰時とのリアルタイムクロックの時刻情報から、消失の有無を判断する点において第４の実施の形態と異なる。
　図３２は、本技術の第４の実施の形態の第３の変形例におけるＬＳＩ２０１の一構成例を示すブロック図である。この第４の実施の形態の第３の変形例のＬＳＩ２０１は、チェック回路２５０の代わりに、チェック回路２２６、リアルタイムクロック２９０および補助電源部２８０を備える点において第４の実施の形態と異なる。これらの回路構成は、図２５を参照して説明したものと同様である。
　また、本技術の第４の実施の形態の第３の変形例におけるステートマシンの各状態は、図２８に例示したものと同様である。
　なお、第４の実施の形態の第３の変形例に、データ保持時間の異なる複数の短期保持メモリを配置する第４の実施の形態の第１の変形例を適用することもできる。この場合には、ステートマシンの各状態は、図３０に例示したものとなる。
　また、第４の実施の形態の第３の変形例に第２の実施の形態を適用することもできる。
　このように、本技術の第４の実施の形態の第３の変形例によれば、リアルタイムクロック２９０の電源遮断時と電源復帰時との時刻情報のそれぞれの差分をチェック回路２２６が求めるため、論理演算を行わずともデータの消失の有無を判断することができる。
　＜５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３４は、撮像部１２０３１の設置位置の例を示す図である。
　図３４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。例えば、図１の電子装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、その消費電力を低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）データ保持時間が所定時間より短く、所定の設定情報を保持する短期保持メモリと、
　データ保持時間が前記所定時間であり、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する長期保持メモリと
を具備する半導体集積回路。
（２）前記短期保持メモリは、ＭＲＡＭ（Magnetoresistive Random Access Memory）および不揮発性ＳＲＡＭ（Static Random Access Memory）の一方であり、前記長期保持メモリも前記一方である
前記（１）記載の半導体集積回路。
（３）前記短期保持メモリおよび前記長期保持メモリのそれぞれは、ビット線およびワード線の交点に配置されたメモリセルを備える
前記（１）記載の半導体集積回路。
（４）前記設定情報の少なくとも一部が消失したか否かを判断して判断結果を出力するチェック回路をさらに具備する
前記（１）から（３）のいずれかに記載の半導体集積回路。
（５）前記短期保持メモリは、同一の値を保持する複数のメモリセルを含み、
　前記チェック回路は、前記複数のメモリセルのそれぞれの保持値が全て一致するか否かを判断する
前記（４）記載の半導体集積回路。
（６）前記短期保持メモリは、第１の論理値を保持する複数の第１メモリセルと、前記第１の論理値と異なる第２の論理値を保持する複数の第２メモリセルとを含み、
　前記チェック回路は、前記複数の第１メモリセルのそれぞれの保持値が全て一致し、かつ、前記複数の第２メモリセルのそれぞれの保持値が全て一致するか否かを判断する
前記（４）記載の半導体集積回路。
（７）前記電源電圧が前記一定電圧より低い値に降下した場合には初期値と異なる値の前記特定データを前記長期保持メモリに保持させるライト状態に移行し、前記電源電圧が一定電圧より高い値に復帰した場合には前記特定データを前記長期保持メモリから読み出すリード状態に移行し、読み出された前記特定データが前記初期値でない場合には前記判断結果を取得するチェック状態に移行し、前記設定情報の少なくとも一部が消失した場合には所定の初期設定情報を新たな設定情報として前記短期保持メモリに保持させるリコンフィグレーション状態に移行する電源遮断復帰制御部をさらに具備する
前記（４）から（６）のいずれかに記載の半導体集積回路。
（８）前記電源遮断復帰制御部は、前記設定情報の少なくとも一部が消失した場合にはリードオンリーメモリから読み出された前記初期設定情報を新たな設定情報として前記短期保持メモリに保持させる
前記（７）記載の半導体集積回路。
（９）前記長期保持メモリは、前記初期設定情報をさらに保持し、
　前記電源遮断復帰制御部は、前記設定情報の少なくとも一部が消失した場合には前記長期保持メモリから読み出された前記初期設定情報を新たな設定情報として前記短期保持メモリに保持させる
前記（７）記載の半導体集積回路。
（１０）前記設定情報の少なくとも一部が消失したか否かを判断して判断結果を出力するチェック回路と、
　前記電源電圧が遮断されると所定の補助電圧を供給する補助電源部と
をさらに具備する前記（１）記載の半導体集積回路。
（１１）前記補助電源部は、前記電源電圧に直列に接続されたダイオードおよび容量素子を備える前記（１０）記載の半導体集積回路。
（１２）前記補助電源部は、前記補助電圧を供給する一次電池をさらに備える
前記（１１）記載の半導体集積回路。
（１３）前記補助電源部は、環境発電を行うエナジーハーベスタをさらに備える
前記（１１）記載の半導体集積回路。
（１４）前記補助電源部は、前記エナジーハーベスタからの電力により充電し、前記電源電圧が遮断されると放電する二次電池をさらに備える
前記（１３）記載の半導体集積回路。
（１５）前記補助電圧が供給されると時間の経過に伴って変動する過渡電圧を生成する共振回路をさらに具備し、
　前記チェック回路は、前記過渡電圧の絶対値と所定の参照電圧とを比較して当該比較結果を前記判断結果として出力する
前記（１０）から（１４）のいずれかに記載の半導体集積回路。
（１６）所定の時刻情報を生成するリアルタイムクロックをさらに具備し、
　前記チェック回路は、前記電源電圧が遮断されると時刻情報を前記長期保持メモリに保持させ、前記電源電圧が復帰すると前記保持された時刻情報の示す時刻と新たに生成された時刻情報の示す時刻との差分が所定の閾値を超えるか否かを判断する
前記（１０）から（１４）のいずれかに記載の半導体出力回路。
（１７）前記短期保持メモリは、データ保持時間の異なる第１および第２の短期保持メモリを含む前記（１）から（１６）のいずれかに記載の半導体集積回路。
（１８）前記半導体集積回路は、ＦＰＧＡ（Field-Programmable Gate Array）であり、
　前記設定情報は、論理ブロックの結線情報とスイッチブロックの接続情報とを含み、
　前記短期保持メモリは、前記論理ブロックおよび前記スイッチブロックに配置され、
　前記長期保持メモリは、前記論理ブロックに配置される
前記（１）から（１７）のいずれかに記載の半導体集積回路。
（１９）前記半導体集積回路は、ＬＳＩであり、
　前記短期保持メモリは、所定のレジスタ内に配置される
前記（１）から（１８）のいずれかに記載の半導体集積回路。
（２０）データ保持時間が所定時間より短く、所定の設定情報を保持する短期保持メモリと、データ保持時間が前記所定時間より長く、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する長期保持メモリとを備える半導体集積回路と、
　前記電源電圧が前記一定電圧より低い値に降下したことを検知した場合には所定の検知信号を前記半導体集積回路に供給する電源監視回路と
を具備する電子装置。
（２１）初期設定情報を保持するリードオンリーメモリと、
　前記リードオンリーメモリから前記初期設定情報を読み出して前記半導体集積回路に供給するコンフィグレーションコントローラと
をさらに具備する前記（２０）記載の電子装置。
　１００　電子装置
　１１１　コンフィグレーションＲＯＭ
　１１２、２２４　コンフィグレーションコントローラ
　１２０　電源監視回路
　１２１～１２３　抵抗
　１２４　リセットスイッチ
　１２５　電源監視ＩＣ
　２００　ＦＰＧＡ
　２０１　ＬＳＩ
　２１１　インターフェース
　２１２　ＣＰＵ
　２１３　制御レジスタ
　２２０　論理構成部
　２２１　電源遮断復帰制御部
　２２３　長期保持メモリ
　２２６、２５０、２６０　チェック回路
　２３０、２４０　短期保持メモリ
　２３１～２３４、３３１、３４１、４０１～４０６、４４１～４４６、４５１～４５８　メモリセル
　２５１、２５４　ＡＮＤ（論理積）ゲート
　２５２、２５３　ＸＯＲ（排他的論理和）ゲート
　２５５　ＮＯＲ（否定論理和）ゲート
　２５６、２５７　リードライト制御部
　２６１　比較回路
　２６２　絶対値回路
　２６３　参照電圧生成回路
　２６４、２７５、２７６、３２１～３２６、４１１～４１４　ｎＭＯＳトランジスタ
　２７１～２７４、２８３、４１５～４１８　ｐＭＯＳトランジスタ
　２７０　共振回路
　２７７、２８２、２８７　容量素子
　２７８　誘導素子
　２８０　補助電源部
　２８１、２８４　ダイオード
　２８５　一次電池
　２８６　電源制御部
　２８８　エナジーハーベスタ
　２８９　二次電池
　２９０　リアルタイムクロック
　３１０　スイッチブロック
　３１１～３１３　ビット線
　３１４～３１６　ワード線
　３２０、３２７　スイッチ回路
　３３０、３４０　論理ブロック
　３３２、３４２　ルックアップテーブル
　４２１～４２５　インバータ
　４３１、４３２　ＭＴＪ素子
　１２０３１　撮像部

Claims (21)

  1. 　データ保持時間が所定時間より短く、所定の設定情報を保持する短期保持メモリと、
    　データ保持時間が前記所定時間であり、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する長期保持メモリと
    を具備する半導体集積回路。
  2. 　前記短期保持メモリは、ＭＲＡＭ（Magnetoresistive Random Access Memory）および不揮発性ＳＲＡＭ（Static Random Access Memory）の一方であり、前記長期保持メモリも前記一方である
    請求項１記載の半導体集積回路。
  3. 　前記短期保持メモリおよび前記長期保持メモリのそれぞれは、ビット線およびワード線の交点に配置されたメモリセルを備える
    請求項１記載の半導体集積回路。
  4. 　前記設定情報の少なくとも一部が消失したか否かを判断して判断結果を出力するチェック回路をさらに具備する
    請求項１記載の半導体集積回路。
  5. 　前記短期保持メモリは、同一の値を保持する複数のメモリセルを含み、
    　前記チェック回路は、前記複数のメモリセルのそれぞれの保持値が全て一致するか否かを判断する
    請求項４記載の半導体集積回路。
  6. 　前記短期保持メモリは、第１の論理値を保持する複数の第１メモリセルと、前記第１の論理値と異なる第２の論理値を保持する複数の第２メモリセルとを含み、
    　前記チェック回路は、前記複数の第１メモリセルのそれぞれの保持値が全て一致し、かつ、前記複数の第２メモリセルのそれぞれの保持値が全て一致するか否かを判断する
    請求項４記載の半導体集積回路。
  7. 　前記電源電圧が前記一定電圧より低い値に降下した場合には初期値と異なる値の前記特定データを前記長期保持メモリに保持させるライト状態に移行し、前記電源電圧が一定電圧より高い値に復帰した場合には前記特定データを前記長期保持メモリから読み出すリード状態に移行し、読み出された前記特定データが前記初期値でない場合には前記判断結果を取得するチェック状態に移行し、前記設定情報の少なくとも一部が消失した場合には所定の初期設定情報を新たな設定情報として前記短期保持メモリに保持させるリコンフィグレーション状態に移行する電源遮断復帰制御部をさらに具備する
    請求項４記載の半導体集積回路。
  8. 　前記電源遮断復帰制御部は、前記設定情報の少なくとも一部が消失した場合にはリードオンリーメモリから読み出された前記初期設定情報を新たな設定情報として前記短期保持メモリに保持させる
    請求項７記載の半導体集積回路。
  9. 　前記長期保持メモリは、前記初期設定情報をさらに保持し、
    　前記電源遮断復帰制御部は、前記設定情報の少なくとも一部が消失した場合には前記長期保持メモリから読み出された前記初期設定情報を新たな設定情報として前記短期保持メモリに保持させる
    請求項７記載の半導体集積回路。
  10. 　前記設定情報の少なくとも一部が消失したか否かを判断して判断結果を出力するチェック回路と、
    　前記電源電圧が遮断されると所定の補助電圧を供給する補助電源部と
    をさらに具備する請求項１記載の半導体集積回路。
  11. 　前記補助電源部は、前記電源電圧に直列に接続されたダイオードおよび容量素子を備える請求項１０記載の半導体集積回路。
  12. 　前記補助電源部は、前記補助電圧を供給する一次電池をさらに備える
    請求項１１記載の半導体集積回路。
  13. 　前記補助電源部は、環境発電を行うエナジーハーベスタをさらに備える
    請求項１１記載の半導体集積回路。
  14. 　前記補助電源部は、前記エナジーハーベスタからの電力により充電し、前記電源電圧が遮断されると放電する二次電池をさらに備える
    請求項１３記載の半導体集積回路。
  15. 　前記補助電圧が供給されると時間の経過に伴って変動する過渡電圧を生成する共振回路をさらに具備し、
    　前記チェック回路は、前記過渡電圧の絶対値と所定の参照電圧とを比較して当該比較結果を前記判断結果として出力する
    請求項１０記載の半導体集積回路。
  16. 　所定の時刻情報を生成するリアルタイムクロックをさらに具備し、
    　前記チェック回路は、前記電源電圧が遮断されると時刻情報を前記長期保持メモリに保持させ、前記電源電圧が復帰すると前記保持された時刻情報の示す時刻と新たに生成された時刻情報の示す時刻との差分が所定の閾値を超えるか否かを判断する
    請求項１０記載の半導体出力回路。
  17. 　前記短期保持メモリは、データ保持時間の異なる第１および第２の短期保持メモリを含む請求項１記載の半導体集積回路。
  18. 　前記半導体集積回路は、ＦＰＧＡ（Field-Programmable Gate Array）であり、
    　前記設定情報は、論理ブロックの結線情報とスイッチブロックの接続情報とを含み、
    　前記短期保持メモリは、前記論理ブロックおよび前記スイッチブロックに配置され、
    　前記長期保持メモリは、前記論理ブロックに配置される
    請求項１記載の半導体集積回路。
  19. 　前記半導体集積回路は、ＬＳＩであり、
    　前記短期保持メモリは、所定のレジスタ内に配置される
    請求項１記載の半導体集積回路。
  20. 　データ保持時間が所定時間より短く、所定の設定情報を保持する短期保持メモリと、データ保持時間が前記所定時間より長く、電源電圧が一定電圧より低い値に降下してから復帰したか否かを示す特定データを保持する長期保持メモリとを備える半導体集積回路と、
    　前記電源電圧が前記一定電圧より低い値に降下したことを検知した場合には所定の検知信号を前記半導体集積回路に供給する電源監視回路と
    を具備する電子装置。
  21. 　初期設定情報を保持するリードオンリーメモリと、
    　前記リードオンリーメモリから前記初期設定情報を読み出して前記半導体集積回路に供給するコンフィグレーションコントローラと
    をさらに具備する請求項２０記載の電子装置。
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