JP2010157316A - オボニック閾値スイッチを有する不揮発性メモリ - Google Patents

Abstract

【課題】メモリセルを選択する際に、ＯＴＳセレクタを有するメモリセルの記憶素子を流れる電流スパイクが発生するのを回避させる。
【解決手段】メモリ装置１００は、複数の行及び複数の列を有するマトリックス１０５に配置された複数のメモリセル１１０を有する。各メモリセル１１０は記憶素子Ｐと、記憶素子Ｐを選択するセレクタＳとを有する。メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。メモリ装置は、行ラインＢＬと列ラインＷＬとの双方又はいずれか一方のうちの各ラインに対し、対応するラインのメモリセルＰの群をそれぞれ選択するローカルラインＬＷＬの群をそれぞれ有するとともに、それぞれのラインの選択に応答して対応するローカルラインＬＷＬをそれぞれ選択する選択素子の群を有している。
【選択図】図１

Description

本発明は、集積化メモリの分野に関するものである。本発明は特に、不揮発性メモリ装置、更に特には、相変化メモリ装置に関するものである。

近年、種々のメモリ装置が提案されている。例えば、オボニック又は相変化メモリ（ＰＣＭ）は、非晶質相及び結晶質相間で可逆的に切り換えうるカルコゲニド合金のような材料の特性を生かした不揮発性メモリである。ＰＣＭは、不揮発性であって電気的に変更しうる為に、Ｅ² ＰＲＯＭの特徴を有しうる。相変化材料は、その相に応じた異なる電気特性を呈し、その各々が対応する論理値を表す。相変化材料の一例は、米国特許第5,166,758 号明細書に記載されている。

メモリ装置は代表的に、メモリセルのマトリックスを有し、各メモリセルは、アクセスセレクタに直列に接続された記憶素子より成っている。メモリ装置に関する読み出し又はプログラミング処理中、アクセスセレクタは、対応する記憶素子をアクセスしうるように適切にバイアスされる。

これらのアクセスセレクタを達成するための当該技術分野で既知の解決策は、ダイオード又はＢＪＴトランジスタのようなバイポーラ素子を用いることにある。この解決策により得られる利点は、バイポーラセレクタが、プログラミング処理中に対応する記憶素子を流れる高電流を維持しうるということにある。この解決策の欠点は、バイポーラ素子が、逆バイアスされた際に高漏洩電流を呈するということにある。

上述した欠点を回避するために、アクセスセレクタが一般に、ＭＯＳトランジスタ（特にＮＭＯＳトランジスタ）で構成されている。しかし、この場合、プログラミング処理中に対応する記憶素子を流れる高電流を維持するために、各ＮＭＯＳトランジスタを極めて幅広にする必要がある。従って、代表的にメモリ装置が集積化されている半導体材料のチップにおける領域が広く使用されてしまう。

当該技術分野での他の方向における解決策は、アクセスセレクタをいわゆるオボニック閾値スイッチ（ＯＴＳ）で構成することにある。ＯＴＳは、このＯＴＳの端子間に発生する電圧がスイッチング電圧の閾値に達すると、高抵抗状態から導通状態になりうるカルコゲニドより成るスイッチである。特に、ＯＴＳの端子間に発生する電圧がスイッチング電圧の閾値に達すると直ちに、ＯＴＳが導通状態に切り換わり、ＯＴＳの端子間に発生した電圧が急激に保持電圧に降下する。この導通状態では、ＯＴＳの端子間の電圧はこのＯＴＳを流れる電流に殆ど関係なくこの保持電圧に極めて近づき、ＯＴＳの抵抗値はこの導通状態で極めて低くなる。ＯＴＳは、これを流れる電流が保持電流よりも低く減少するまでこの導通状態に維持される。ＯＴＳは比較的高い電流を維持しうる。

この解決策の他の利点は、半導体トランジスタ又はダイオードより成るアクセスセレクタと相違し、ＯＴＳは、活性領域を有する半導体層に集積化する必要がないということにある。従って、メモリセルを積層中で垂直方向に積み重ねることができ、製造処理の費用を著しく増大させることなしに、チップ中のシリコン領域を多量に消費するのを回避しうる。

しかし、ＯＴＳを相変化メモリ中にアクセスセレクタとして採用することにはリスクがともなうおそれがある。その理由は、メモリセルを選択する場合に、電流スパイクが生じるおそれがあり、この電流スパイクによりセルの記憶素子を損傷させ、不所望な誤ったプログラミングを生ぜしめるおそれがある為である。

特に、このような種類のメモリセル、すなわち、アクセスセレクタと直列に接続された記憶素子より成るメモリセルは、従来、それぞれのビットラインとそれぞれのワードラインとの間に接続されている。記憶素子をプログラミングするか又は読み取るために、メモリセルを選択するためには、ビットラインと、これに関連するワードラインとが、それぞれのＯＴＳが導通状態に切り換わるようにバイアスされる。詳細には、既知の解決策によれば、メモリセルに関連するワードラインが接地電圧のような低電圧にされるとともに、ビットラインは、ＯＴＳを導通状態に切り換えるのに、すなわち、ＯＴＳの端子がスイッチング電圧の閾値に少なくとも等しい電圧差を有するようにするのに充分高い電圧を有する。例えば、ビットラインは、このビットライン自体に関連する寄生キャパシタンスを充電するための予め決定した電流を生じる電流発生器に接続されている。このビットラインの電圧が充分高い電圧に達すると、ＯＴＳは、その抵抗値が急激に降下することにより導通状態に切り換わる。このように、ビットラインに関連する寄生キャパシタンスに蓄積された電荷がワードラインに関連する寄生キャパシタンスと共有するようになる。代表的なワードラインに関連する寄生キャパシタンスは、ワードライン自体の長さ及びこれに接続されたメモリセルの個数に応じて一般に大きくなる為、この電荷の共有により、ＯＴＳと記憶素子との双方を通る比較的大きな電流スパイクを発生させる。前述したように、この電流スパイクは、セルの記憶素子を損傷させ、記憶素子の不所望な誤ったプログラミングを生ぜしめるおそれがある。

米国特許第5,166,758 号明細書

上述したことを考慮するに、本発明の目的は、メモリセル自体を選択する際に、ＯＴＳセレクタを有するメモリセルの記憶素子を流れる電流スパイクが発生するのを如何に回避（又は少なくとも低減）させるかの問題に対処することにある。

本発明の一例は、複数の行及び複数の列を有するマトリックスに配置されている複数のメモリセルを具えるメモリ装置を提供する。各メモリセルは、記憶素子と、読み出し処理又はプログラミング処理中に対応する記憶素子を選択するセレクタとを具えている。メモリ装置は更に、各行ラインが対応する行のメモリセルを選択する複数の行ラインと、各々の列ラインが対応する列のメモリセルを選択する複数の列ラインとを有している。メモリ装置は更に、行ラインと列ラインとの双方又は何れか一方のうちの各ラインに対し、各ローカルラインが対応するラインのメモリセルの群を選択するようにしたこれらローカルラインの組と、各選択素子がそれぞれのラインの選択に応答してローカルラインの組の対応するローカルラインを選択するようにしたこれら選択素子の組とを有する。

又、本発明の一例によれば、対応する方法を提供する。

又、本発明の一例によれば、電子システムを提供する。

本発明自体や、更なる特徴及びその利点は、本発明を限定するものではない添付図面に関する以下の説明から明らかとなるであろう。

図１は、本発明の一実施例による相変化メモリ装置を示す線図である。 図２は、本発明の他の実施例による相変化メモリ装置を示す線図である。 図３Ａ〜３Ｃは、本発明の種々の実施例による図１及び図２のメモリ装置の異なるレイアウト構成を示す線図である。 図４は、本発明の一実施例による電子システムの一部を示す線図である。

本発明を限定するものでない本発明の代表的な実施例による解決策を以下に詳細に説明する。しかし、当業者は、以下に説明する実施例に対して幾つかの変形が可能であることを認識するものであり、本発明の開示は種々の方法で構成しうるものである。

特に図１を参照するに、この図１には相変化メモリ装置１００を示してある。この相変化メモリ装置１００は、行列配置のメモリセル１１０のマトリックス１０５を有する。各メモリセル１１０は、アクセスセレクタＳに直列に接続されている、プログラミングしうる抵抗率を有する記憶素子Ｐより成っている。

各記憶素子Ｐは相変化材料から成っており、この相変化材料は代表的に、カルコゲニド（例えば、合金Ge₂ Sb₂ Te₅ ）より成っている。相変化材料は、一般に非晶質の無秩序相と、一般に結晶質の高秩序相との間で可逆的に切り換えることができる。相変化材料のこの２つの相は互いに異なる電気特性を呈し、特に、非晶質の材料は（第１の論理値、例えば、０に関連するリセット状態を規定する）高抵抗率を有し、一方、結晶質相の材料は（第２の論理値、例えば、１に関連するセット状態を規定する）低抵抗率を有する。

相変化材料の相は、当該技術分野において周知の事項を劣悪にすることなく、予め決定した温度（例えば、１５０℃）よりも低い温度で安定となる。相変化材料をこの予め決定した温度よりも高く加熱することにより、相を変化させることができる。この目的のために、対応する相変化値Ｖpcよりも高い電圧を記憶素子Ｐに印加し、この電圧により、相変化材料と接触する抵抗性素子（又はヒータ）に電流を流し、従って、この抵抗性素子をジュール効果により加熱させ、これに応じて相変化材料の温度を上昇させる。記憶素子Ｐの温度が核形成温度（例えば、２００℃）を超え、この温度が充分な時間保持されると、相変化材料が結晶化され、逆に、記憶素子Ｐがより高い溶融温度（例えば、６００℃）を超えて加熱され、その後急激に冷却されると、相変化材料は非晶質化される。記憶素子Ｐの状態は、（相変化値Ｖpcよりも低く相変化材料の相に影響を及ぼさない）読み出し電圧を印加することにより検出される。その結果記憶素子Ｐを流れる電流は、相変化材料の抵抗率、従って、その相を表すものである。

各アクセスセレクタＳは、抵抗率が比較的高い高抵抗状態から、抵抗率が比較的低い導通（導電性）状態に切り換えうるカルコゲニドのような相変化材料より成るＯＴＳである。記憶素子Ｐと相違し、高抵抗状態及び導通状態の双方において、アクセスセレクタＳを形成する材料は常に非晶質相に維持される。アクセスセレクタＳは、対応するスイッチング閾値電圧Ｖthよりも高い電圧が印加されることにより、高抵抗状態（“オフ状態”とも称される）から導通状態（“オン状態”とも称される）に切り換わることができる。このような値の電圧がアクセスセレクタＳに印加されると直ちに、このアクセスセレクタＳは導通状態に切り換わり、このアクセスセレクタの端子間電圧は急激に、保持電圧Ｖh と称される低電圧に降下する。この導通状態では、アクセスセレクタＳの端子間に発生する電圧は、このアクセスセレクタＳを流れる電流が保持電流Ｉh と称されるある値よりも低い値に減少されるまで、この電流に殆どかかわらず保持電圧Ｖh に極めて近い値に維持される。

メモリ装置１００は更に、マトリックス１０５の各列に対するビットラインＢＬと、マトリックス１０５の各行に対するグローバルワードラインＷＬとを有する。

一実施例によれば、各グローバルワードラインＷＬがｍ個のローカルワードラインの組に関連している。マトリックス１０５の各行では、メモリセル１１０がｍ個のセルパケット１１５に群分けされており、各セルパケットはｎ個のメモリセル１１０を有し、各ローカルワードラインＬＷＬにそれぞれ関連している。各列のメモリセル１１０を形成する記憶素子Ｐは、対応するビットラインＢＬに接続された第１端子を有している。各記憶素子Ｐの第２端子はそれぞれアクセスセレクタＳの端子に接続され、ジェネリックセルパケット１１５に属するメモリセル１１０のアクセスセレクタＳの他の端子は、このセルパケット１１５に関連するローカルワードラインＬＷＬに接続されている。

一実施例によれば、各ローカルワードラインＬＷＬを、それぞれバイアス素子ＢＥにより大地電圧のような基準電圧で選択的にバイアスされるように構成し、バイアス素子ＢＥは、前記ローカルワードラインＬＷＬに関連するグローバルワードラインＷＬを介して駆動されるように構成する。バイアス素子ＢＥは例えば、ローカルワードラインＬＷＬに接続されたドレイン端子と、大地電圧を与える端子に接続されたソース端子と、ローカルワードラインＬＷＬに関連するグローバルワードラインＷＬに接続されたゲート端子とを有するｎチャネルＭＯＳＦＥＴのようなトランジスタとしうる。本発明の上述した概念は、バイアス素子がＭＯＳＦＥＴとは異なる場合にも適用しうる。例えば、上述したことと同様なことを、バイポーラトランジスタを用いて構成したバイアス素子ＢＥに適用しうる。

メモリ装置１００は、特定の個数、例えばｍに等しいビットより成るワードを同時に処理する。各ワードのビットは、マトリックス１０５の同じ行にそれぞれ属するメモリセル１１０に記憶される。例えば、ワードの各ビットは行に含まれる各セルパケット１１５のそれぞれのメモリセル１００内に記憶させることができる。この目的のために、マトリックス１０５のビットラインＢＬを、ワードの１ビット当たり１つのサブセットとした、複数のサブセットに群分けする。例えば、これらのサブセットの個数は、マトリックス１０５の１つの行に含まれるセルパケット１１５の個数ｍに一致させることができる。

各ワードはアドレスＡＤＲにより特定される。列デコーダ１２０c には、アドレスＡＤＲの一部（ＣＯＬ＿ＡＤＲ）が与えられる。この列デコーダ１２０c は、マルチプレクサ１２５を駆動し、このマルチプレクサは各サブセットにおけるビットラインＢＬを選択する。マルチプレクサ１２５は読み出し／プログラムユニット１３０とインタフェース接続されており、この読み出し／プログラムユニット１３０は、選択された記憶素子Ｐをプログラミングするか又はこれらの値を読み出すのに用いられる（センス増幅器、比較器、電荷ポンプ、基準セル、パルス発生器等のような）あらゆる構成素子を有している。アドレスＡＤＤの他の部分（ＲＯＷ＿ＡＤＲ）は行デコーダ１２０r に与えられ、従って、この行デコーダは特定のグローバルワードラインＷＬを選択する。

一実施例によれば、処理（読み取り又はプログラミング）にはメモリセル１１０を如何にアクセスしうるかを以下に説明する。

行デコーダ１２０r は、行アドレスＲＯＷ＿ＡＤＲに基づいて、対応するグローバルワードラインＷＬを行選択電圧Ｖrsでバイアスすることによりマトリックス１０５の特定の行を選択する。行選択電圧Ｖrsは、選択されたグローバルワードラインＷＬに関連するバイアス素子ＢＥを動作させるのに充分高くし、対応するローカルワードラインＬＷＬが大地電圧となるようにする。これとは相違し、他の（選択されていない）グローバルワードラインＷＬは低電圧、例えば、大地電圧に保たれ、従って、これに関連するバイアス素子ＢＥはオフ状態である。この状態では、ローカルワードラインＬＷＬに関連する寄生キャパシタンス（図中に符号Ｃlwで示す）に蓄積されている（可能性のある）電荷は大地に放電される。

更に、列デコーダ１２０c は、列アドレスＣＯＬ＿ＡＤＲに応じて、マルチプレクサ１２５を駆動し、読み出し／プログラムユニット１３０が各サブセット中の１つのビットラインＢＬ、すなわち、選択された行の各セルパケット当たり１つのビットラインＢＬを選択するようにする。特に、選択されたビットラインＢＬは読み出し／プログラムユニット１３０に接続され、関連のアクセスセレクタＳを導通状態に切り換えるのに、すなわち、アクセスセレクタＳの端子間に発生される電圧がスイッチング閾値電圧Ｖthに少なくとも等しくされるように、この選択されたビットラインＢＬの電圧は充分高くされる。この目的のために、選択されたビットラインＢＬに関連する寄生キャパシタンス（図中に符号Ｃblで示す）を、読み出し／プログラムユニット１３０に含まれている適切な電流発生器（図示せず）により充電する。

選択されたビットラインＢＬと、これに対応する選択されたローカルワードラインＬＷＬとの間の電圧差が、アクセスセレクタＳの端子間に発生する電圧がスイッチング閾値電圧Ｖthよりも低くなるような値である限り、アクセスセレクタＳは高抵抗状態にある。この状態では、基本的に記憶素子Ｐには電流が流れない。選択されたビットラインＢＬの電圧が、アクセスセレクタＳの端子間に発生する電圧がスイッチング閾値電圧Ｖthに等しくなるような値に達すると、アクセスセレクタＳは導通状態に切り換わり、電流は読み出し／プログラムユニット１３０から、記憶素子Ｐと、アクセスセレクタＳと、バイアス素子ＢＥとより成る経路を経て、大地に流れ始める。

アクセスセレクタＳが導通状態に切り換わると直ちに、ビットラインのキャパシタンスＣblに以前から蓄積されていた電荷が急激にビットラインのキャパシタンスＣblとローカルワードラインのキャパシタンスＣblとの間で再分布される。ビットラインのキャパシタンスＣblとローカルワードラインのキャパシタンスＣblとの間で電荷が再分布される為に、本明細書の頭書に前述したように、電流スパイクが記憶素子Ｐを流れる電流中に生じるものである。

しかし、前記の電流スパイクがビットラインのキャパシタンスと、グローバルワードラインに関連する寄生キャパシタンスとの間の再分布により生じる場合の既知の解決策と相違し、本発明で提案した解決策では、前記の電流スパイクが著しく減少される。本発明の提案した解決策では、実際に、再分布される電荷の量が少なくなる。その理由は、ローカルワードラインＬＷＬに関連する寄生キャパシタンスＣlwはグローバルワードラインＷＬに関連する寄生キャパシタンスよりも明らかに小さい為である。実際に、ローカルワードラインＬＷＬはグローバルワードラインＷＬよりも短く、少数のメモリセル１１０に接続されている。

当業者にとって周知であり詳細な説明を要することがないであろうが、アドレスされたメモリセル１１０が、前述したように一旦選択されると、読み出し／プログラムユニット１３０は、選択されたビットラインＢＬをプログラミングすべき所望の動作に応じてバイアスしうる。例えば、メモリセル１００をリセットする必要がある場合には、対応するビットラインＢＬを、長さが比較的短い高電流パルスが記憶素子Ｐに与えられるようにバイアスする。これとは相違し、メモリセル１１０をセットする必要がある場合には、ビットラインＢＬを、長さがより長い低電流パルスが記憶素子Ｐ等に与えられるようにバイアスする。

本発明の一実施例によれば、バイアス素子ＢＥが流す電流を制限するようにこのバイアス素子ＢＥを適切に制御することにより、アクセスセレクタＳのスイッチング中に生じる電流スパイクを更に減少させることができる。実際に、前記の電流スパイクを大地に到達しうるようにする唯一の方法は、電流スパイクをそれぞれのバイアス素子ＢＥに通す方法である。バイアス素子ＢＥにより流しうる電流はバイアス素子ＢＥのゲート端子に与えられる行選択電圧Ｖrsに依存する為、電流スパイクは、メモリセル１１０の選択中に前記の行選択電圧Ｖrsを電流スパイクに応じて減少させることにより低減させることができる。しかし、ローカルワードラインＬＷＬを正確に大地電圧にするには、行選択電圧Ｖrsの値を、バイアス素子ＢＥを動作させるために充分高くする必要がある。例えば、電流スパイクを制限するのとローカルワードラインＬＷＬを正確に大地電圧にするのとを良好に妥協させることにより、メモリセル１００の選択中に選択電圧Ｖrsをバイアス素子ＢＥの閾値電圧よりも僅かに高い値に設定することができる。

本発明の一実施例によれば、アクセスセレクタＳが導通状態に設定され、選択電圧Ｖrsが比較的低い値に設定されることにより電荷の再分布の効果が制限された後には、この選択電圧Ｖrsをより高い値に上昇させることができる。このように、バイアス素子ＢＥは、選択されたメモリセル１１０に関するプログラミング処理を正しく実行するのに用いられた高電流を流しうるようになる。換言すると、選択電圧Ｖrsの値は、メモリセル１１０の選択中は低い値となり、この選択されたメモリセル１１０のプログラミング中は高い値となるように、行デコーダ１２０r により動的に変化させることができる。

他の実施例によれば、メモリセル１１０を、行により、ローカルワードラインＬＷＬに結合されたパケット１１５に群分けする代わりに、メモリセル１１０を列により図２に示すように群分けすることができる。

この実施例によれば、特に、各ビットラインＢＬをそれぞれ、ｐ本のローカルビットラインＬＢＬの組に関連させる。マトリックス１０５の各列では、メモリセル１１０がｐ個のセルパケット２１５に群分けされ、各セルパケットがｑ個のメモリセル１１０を有するとともにそれぞれのローカルワードラインＬＢＬに関連している。ジェネリックセルパケット２１５に属するメモリセル１１０を形成する記憶素子Ｐの第１の端子は対応するローカルビットラインＬＢＬに接続されている。各記憶素子Ｐの第２の端子は、アクセスセレクタＳの一方の端子に接続されている。同じ行のメモリセル１１０のアクセスセレクタＳの他方の端子は、対応するワードラインＷＬに接続されている。

本例では、図１の構成と同様に、各ローカルビットラインＬＢＬはそれぞれ、当該ビットラインＬＢＬに関連するビットラインＢＬを介して駆動されるように構成されたバイアス素子ＢＥ´に関連している。詳細な説明を要することがないであろうが、記憶素子Ｐを流れる電流における不所望なスパイクの発生は、図１に示すメモリ装置と同様に制限される。しかし、この場合、アクセスセレクタＳのスイッチング中に再分布される電荷の量は低減される。その理由は、ビットラインＬＢＬに関連する寄生キャパシタンスが小さい為である。更に、この場合も、アクセスセレクタＳのスイッチング中に生じるおそれのある電流スパイクは、バイアス素子ＢＥ´を、これにより引かれる電流を制限するように適切に制御することにより更に低減させることができる。

図３Ａ、３Ｂ及び３Ｃは、種々の実施例によるメモリ装置１００の可能なレイアウトを線図的に示す。

本明細書の頭書で前述したように、メモリセル１１０のアクセスセレクタＳは、能動領域を有する半導体層内に集積化させる必要がない為、メモリセル１１０のマトリックス１０５は、デコーダやマルチプレクサが集積化されているチップ層の上にあるチップ層内に形成しうる。従って、メモリ装置１００を集積化するチップ内のシリコン領域を節約しうる。

図３Ａに示す平面図では、行デコーダ１２０r がメモリセル１１０のマトリックス１０５の下側に位置しており、図３Ｂに示す平面図では、メモリセル１１０のマトリックス１０５の下側に位置するのが列デコーダ１２０c である。これらの双方の場合、バイアス素子ＢＥ又はＢＥ´を、行デコーダ１２０r 及び列デコーダ１２０c を有する同じチップ内に形成しうる。メモリセル１１０のマトリックス１０５を、垂直方向で積み重ねられた２つ以上の層内に配置させる場合には、行デコーダ１２０r 及び列デコーダ１２０c を有する同じチップ内に形成された各バイアス素子ＢＥ又はＢＥ´を、積み重ねられた前記の層の各々に形成されたメモリセル１１０のパケット１１５及び２１５にそれぞれ関連させることができる。

シリコン領域の節約を更に高めるためには、図３Ｃの平面図に示すように、チェッカーパターンに応じて配置した図３Ａ及び３Ｂの双方の構成を用いてメモリ装置１００を構成しうる。特に、図３Ｃの構成は、複数のメモリタイルを以て構成されており、各メモリタイルはそれぞれ行デコーダ１２０r 及び列デコーダ１２０c に接続されたメモリセル１１０の対応するマトリックス１０５を有している。図３Ａの構成と図３Ｂの構成とを交互に配置することにより、行デコーダ１２０r 及び列デコーダ１２０c の全てをメモリセル１１０のマトリックス１０５の下側に配置することができる。

図４は、本発明の実施例による解決策を適用しうる代表的な電子システム４００の一部を線図的に示す。電子システム４００は、例えば、コンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ラップトップ又はポータブルコンピュータ、デジタルミュージックプレーヤ、デジタルカメラ、又は集積化された不揮発性メモリ装置を使用するように構成しうるその他の装置としうる。

電子システム４００は、システムバス又は通信バス４１０に並列接続された（この電子システム４００の実際の機能に応じて適切な規模とした構造を有する）幾つかのユニットで構成されている。詳細には、１つ以上のプロセッサ４２０により電子システム４００の動作を制御し、主メモリ４３０をプロセッサ４２０によりワーキングメモリとして直接用い、ＲＯＭ４４０により電子システム４００のブートストラップに対する基本コードを記憶する。電子システム４００には更に、データ及びプログラムを記憶する大容量メモリ４５０と、データを外部から受けるとともに外部に供給する入出力ユニット４６０とが設けられている。

電子システム４００は、ＲＯＭ４４０及び大容量メモリ４５０の双方又は何れか一方を、メモリ装置１００のような少なくとも１つの不揮発性メモリ装置で構成することにより、上述した解決策の利点を用いうる。

特定の条件を満足させるために、当業者は上述した解決策に多くの論理的な変更及び物理的な変更の双方又は何れか一方を行うことができること勿論である。更に詳細には、好適実施例につき本発明をある程度詳細に説明したが、形態及び細部において種々の省略、置換及び変更や、他の実施例が可能である。特に、上述した解決策は、より完全な理解を得るための前記に説明した（数値例のような）特定の詳細なしに実施することもできるが、逆に、不必要な事項で説明を不明瞭にしないようにするために、周知の特徴を省略するか簡単化することができるものである。更に、上述した何れかの実施例に関連して説明した特定の素子及び方法工程の双方又は何れか一方を、他の何れかの実施例に一般的な設計選択事項として導入することができることを銘記すべきである。

Claims (28)

1. 複数の行及び複数の列を有するマトリックスに配置された複数のメモリセルであって、各メモリセルが記憶素子と、読み出し処理又はプログラミング処理中に対応する記憶素子を選択するセレクタとを有するこれら複数のメモリセルと、
   行のメモリセルをそれぞれ選択するように構成した複数の行ラインと、列のメモリセルを選択するように構成した複数の列ラインとを有する複数のアレイラインと、
   複数の前記アレイラインにそれぞれ関連するローカルラインの複数の組であって、ローカルラインの各組に対し、この組のローカルラインが対応するアレイラインのメモリセルの群にそれぞれ結合されている当該ローカルラインの複数の組と、
   前記ローカルラインの組にそれぞれ関連する選択素子の複数の組であって、これら選択素子の各組に対し、各選択素子が、対応するアレイラインの選択に応答して、選択素子の組に関連するローカルラインの組の対応するローカルラインを選択するように構成されている選択素子の当該複数の組と
   を具えるメモリ装置。
2. 請求項１に記載のメモリ装置において、各選択素子が、対応するアレイラインの選択に応答してメモリセルの群の少なくとも１つのセレクタを動作させるために対応するローカルラインをバイアスするように構成されているメモリ装置。
3. 請求項２に記載のメモリ装置において、各選択素子は、対応するローカルラインに接続された第１の導電端子と、バイアス電圧を受ける第２の導電素子と、対応するアレイラインに接続された制御端子とを有する制御スイッチであるメモリ装置。
4. 請求項３に記載のメモリ装置において、前記制御スイッチの各々が、セレクタが対応するアレイラインの電圧に基づいて動作されたメモリセルの群のメモリセルを流れる電流を設定するように構成されているメモリ装置。
5. 請求項４に記載のメモリ装置において、前記制御スイッチの各々が、
   前記セレクタの動作中、前記電流を第１の値に設定するとともに、
   前記記憶素子のプログラミング処理中、前記電流を前記第１の値よりも大きい第２の値に設定する
   ように構成されているメモリ装置。
6. 請求項１に記載のメモリ装置において、前記行ラインがワードラインであり、前記列ラインがビットラインであるメモリ装置。
7. 請求項６に記載のメモリ装置において、前記ローカルラインがローカルワードラインであり、これらローカルワードラインの各々がそれぞれのワードラインのメモリセルの群を選択するためのものであるメモリ装置。
8. 請求項６に記載のメモリ装置において、前記ローカルラインがローカルビットラインであり、これらローカルビットラインの各々がそれぞれのビットラインのメモリセルの群を選択するためのものであるメモリ装置。
9. 請求項１に記載のメモリ装置において、前記記憶素子の各々が相変化記憶素子であり、前記セレクタの各々がオボニック閾値スイッチであるメモリ装置。
10. 請求項１に記載のメモリ装置において、前記選択素子がトランジスタであるメモリ装置。
11. 複数の行及び複数の列を有するマトリックスに配置された複数のメモリセルであって、各メモリセルが記憶素子と、読み出し処理又はプログラミング処理中に対応する記憶素子を選択するセレクタとを有するこれら複数のメモリセルを具えるメモリ装置のアレイラインを選択し、この選択したアレイラインを複数の行ライン及び複数の列ラインの１つとするステップと、
    選択されたアレイラインに結合されたローカルラインであって、選択されたアレイラインのメモリセルの群を選択するためのローカルラインを選択するステップと
    を具える方法。
12. 請求項１１に記載の方法において、ローカルラインを選択する前記ステップが、アレイラインを選択するのに応答してメモリセルの各群の少なくとも１つのセレクタを動作させるようにローカルラインをバイアスするステップを有している方法。
13. 請求項１２に記載の方法において、この方法が更に、選択されたアレイラインに対応する１つのメモリセルの群のメモリセルを流れる電流を設定するステップを具える方法。
14. 請求項１３に記載の方法において、前記電流を、前記セレクタの動作中、第１の値に設定し、記憶素子のプログラミング処理中、前記第１の値よりも大きい第２の値に設定する方法。
15. 請求項１１に記載の方法において、前記行ラインをワードラインとし、前記列ラインをビットラインとする方法。
16. 請求項１５に記載の方法において、前記ローカルラインをローカルワードラインとし、各ローカルワードラインをそれぞれのワードラインのメモリセルの群を選択するためのものとする方法。
17. 請求項１５に記載の方法において、前記ローカルラインをローカルビットラインとし、これらローカルビットラインの各々をそれぞれのビットラインのメモリセルの群を選択するためのものとする方法。
18. 請求項１１に記載の方法において、前記記憶素子の各々を相変化記憶素子とし、前記セレクタの各々をオボニック閾値スイッチとする方法。
19. プロセッサと、
    データを受けるとともに提供する入出力ユニットと、
    前記プロセッサに結合されたメモリであって、このメモリは、複数の行及び複数の列を有するマトリックスに配置された複数のメモリセルを有し、各メモリセルは、記憶素子と、読み出し処理又はプログラミング処理中に対応する記憶素子を選択するセレクタとを有するようにした当該メモリと、
    行のメモリセルをそれぞれ選択するように構成した複数の行ラインと、列のメモリセルをそれぞれ選択するように構成した複数の列ラインとを有する複数のアレイラインと、
    複数の前記アレイラインにそれぞれ関連するローカルラインの複数の組であって、ローカルラインの各組に対し、この組のローカルラインが対応するアレイラインのメモリセルの群にそれぞれ結合されている当該ローカルラインの複数の組と、
    前記ローカルラインの組にそれぞれ関連する選択素子の複数の組であって、これら選択素子の各組に対し、各選択素子が、対応するアレイラインの選択に応答して、選択素子の組に関連するローカルラインの組の対応するローカルラインを選択するように構成されている選択素子の当該複数の組と
    を具える電子システム。
20. 請求項１９に記載の電子システムにおいて、各選択素子が、対応するアレイラインの選択に応答してメモリセルの群の少なくとも１つのセレクタを動作させるために対応するローカルラインをバイアスするように構成されている電子システム。
21. 請求項２０に記載の電子システムにおいて、各選択素子は、対応するローカルラインに接続された第１の導電端子と、バイアス電圧を受ける第２の導電素子と、対応するアレイラインに接続された制御端子とを有する制御スイッチである電子システム。
22. 前記制御スイッチの各々が、セレクタが対応するアレイラインの電圧に基づいて動作されたメモリセルの群のメモリセルを流れる電流を設定するように構成されている電子システム。
23. 請求項２２に記載の電子システムにおいて、前記制御スイッチの各々が、
    前記セレクタの動作中、前記電流を第１の値に設定するとともに、
    前記記憶素子のプログラミング処理中、前記電流を前記第１の値よりも大きい第２の値に設定する
    ように構成されている電子システム。
24. 請求項１９に記載の電子システムにおいて、前記行ラインがワードラインであり、前記列ラインがビットラインである電子システム。
25. 請求項２４に記載の電子システムにおいて、前記ローカルラインがローカルワードラインであり、これらローカルワードラインの各々がそれぞれのワードラインのメモリセルの群を選択するためのものである電子システム。
26. 請求項２４に記載の電子システムにおいて、前記ローカルラインがローカルビットラインであり、これらローカルビットラインの各々がそれぞれのビットラインのメモリセルの群を選択するためのものである電子システム。
27. 請求項１９に記載の電子システムにおいて、前記記憶素子が相変化記憶素子であり、前記セレクタがオボニック閾値スイッチである電子システム。
28. 請求項１９に記載の電子システムにおいて、前記選択素子がトランジスタである電子システム。