JP2015230739A - 多段メモリセルの読み取り - Google Patents

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Abstract

【課題】多段読み取りにおける電流増加によるセル障害の抑制と、センスマージン確保を両立させる。
【解決手段】メモリセルが読み取られる閾電圧の関数としてワードラインキャパシタンスを動的に変更する。多段読み取りは、複数の電流スパイクを減少させ、読み取りの間にメモリセルの加熱を減少させる。メモリデバイスは、選択されたメモリセルのワードラインに検知回路を接続するグローバルワードラインドライバと、メモリセルに対するローカルワードラインドライバとを含む。ワードラインが読み取り電圧まで帯電された後、制御ロジックは、多段読み取りを実行すべくビットラインに異なる別々の電圧レベルを印加すると同時に、グローバルワードラインドライバ及びローカルワードラインドライバの一部またはすべてを選択的に有効及び無効にする。
【選択図】図３

Description

本発明の複数の実施形態は、概してメモリデバイスに関し、より具体的には、複数のメモリセルを読み取るべく異なる段階で異なる電圧レベルを印加することに関する。
＜著作権に関する記載／許可＞
本特許文献の開示の各部分には、著作権保護対象物である材料が含まれている場合がある。著作権者は、特許文献またはそれが特許商標庁の特許ファイルまたは記録に現われる特許開示のいずれかによる複製に異論はないが、それ以外の全ての著作権を留保する。著作権表示は、後述の任意のソフトウェアと同様に、後述された、及び明細書中の添付の図面内のすべてのデータに適用される。コピーライト（Ｃ）、２０１４年、インテルコーポレーション、無断複写・転載を禁じる。
複数のコンピューティングデバイスは、複数のコンピューティングデバイスに使用されるコード及びデータを格納する複数のストレージデバイスに依存する。いくつかのメモリデバイスは、ワードラインとビットラインとの間の複数のメモリセルを用いて、バイトアドレス可能である。いくつかのメモリセルテクノロジーを用いて、メモリセルを読み取ることにより、（セル障害と称される）メモリデバイスの複数のコンテンツに複数の意図的でない変更が生じる。より具体的には、メモリセルを読み取ることに関連する電流は、より多くの電力を使用するだけでなく、メモリデバイスが熱くなることを引き起こし、格納されたデータに不安定さを生じさせる可能性がある。メモリセルを読み取ることができるために必要なある程度の電流がある。最も良い周知の複数の半導体処理技術が、デバイスからデバイスへと同様にメモリデバイス内で、複数の処理及び複数の性能変更の両方をもたらすことが理解されるであろう。複数の電圧レベルを読み取る従来のアプローチは、通常、センスマージンの低下を犠牲にした最悪状況の電流を対象とする。電流は、センスマージンを改善するために増加する可能性があるが、電流の増加は、セル障害の増加とともに電力消費の増加という良くない効果をもたらす。従って、従来のアプローチは、読み取り性能に良くない影響を与える可能性があるセンスマージンとセル障害との間のトレードオフになる傾向がある。
以下の記載は、本発明の実施形態の実施例として提供する図を示す図面についての記載である。図面は、限定ではなく例として理解されるべきである。本明細書中で使用されるように、１または複数の「実施形態」という称呼は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、および／または特性の説明として理解されるものである。従って、本明細書中で現れる「一実施形態において」または「代替の実施形態において」のような用語は、様々な実施形態、および本発明の様々な実装を表し、必ずしも全て同じ実施形態を指すものではない。しかし、必ずしもこれらが相互排他的であるわけでもない。
多段読み取り動作が実行されるメモリデバイスを有するシステムの一実施形態のブロック図である。 多段読み取り動作を実行するシステムにおける電圧波形の一実施形態の図表示である。 ２段読み取り動作を実行するシステムにおける電圧波形の一実施形態の図表示である。 多段読み取り動作を提供する複数のワードライン及びビットラインドライバの一実施形態の回路図表示である。 複数の段階で読み取るための処理の一実施形態のフロー図である。 多段読み取りが実装されることができるコンピューティングシステムの一実施形態のブロック図である。 多段読み取りが実装されることができるモバイルデバイスの一実施形態のブロック図である。 図面の説明を含む具体的な詳細及び実装例の説明を後述するが、図面は後述する実施形態の一部又は全て、及び、ここで提示する発明の思想の他の可能性のある実施形態又は実装例を説明している場合もある。
本明細書中で記載されるように、（複数段階読み取りとして呼ばれることもあり得る）多段読み取りは、複数の電流スパイクを低減させ、読み取り動作中のメモリセルの温度上昇を低減させることができる。メモリデバイスは、検知回路にワードラインを接続するグローバルワードラインドライバ、選択されたメモリセルに対する複数のローカルワードラインドライバと、を含む。複数のワードラインドライバは、選択されたメモリセルのビットラインに印加されるビットライン電圧に備えて、選択されたワードラインを読み取り電圧まで帯電させることができる。グローバルワードラインドライバ及びローカルワードラインドライバは、選択されたメモリセルのワードラインを検知回路に選択的に接続して、１または複数のビットライン電圧のレベルを印加した後に、選択されたメモリセルから検知回路を帯電させる。制御ロジックは、多段読み取りを実行すべく、異なる別々の電圧レベルをビットラインに印加するのと同時に、グローバルワードラインドライバおよび／またはローカルワードラインドライバの複数の部分を選択的に有効および無効にできる。制御ロジックは、グローバルワードラインパスの複数の部分を制御し、かつ特定のビットライン電圧で有効になるローカルワードラインパスを制御することにより、読み取り段階に対するキャパシタンスを制御できる。
異なる別々のビットライン電圧のレベルを印加するのと同時に、選択されたメモリセルからグローバルワードラインドライバ及びローカルワードラインドライバを選択的に有効及び無効にすることにより、制御ロジックは、メモリセルが読み取られる閾電圧の関数としてワードラインキャパシタンスを動的に変化させることができる。１または複数のノードでグローバルワードラインパスを選択的に活用すること、及びローカルワードラインパスを選択的に活用することが、メモリセルで見られるような複数の異なるキャパシタンスを提供することができることは理解されるであろう。従って、そのパスに沿った何のノードがワードラインまたはメモリセルから接続または切断されるかを選択的に制御することにより、制御ロジックは、読み取りの間にメモリセルにより見られる実効キャパシタンスを動的に変化させることができる。制御ロジックは、ビットライン電圧の増加と同時に、複数の段階において実効キャパシタンスを減少させることができる。従って、多段読み取りが、複数のプロセス変動の全域で、より一貫性のある複数の読み取りを引き起こし、センスマージンとセル障害との間のトレードオフを改善する。
上述の通り、メモリセル読み取りへの１つの従来のアプローチは、読み取りの間の最悪状況の温度を制御すべく、ワードラインキャパシタンスを最小限にすることである。しかしながら、低い電圧閾値を有する複数のメモリセルに対して、そのような技術が、低いセンスマージンをもたらし、読み取り性能に影響を与える。キャパシタンスを増加させることで複数のセンスマージンを改善させることができる一方で、そのようなキャパシタンスの増加が、増加された電流の結果として、セル障害を増加させる傾向にある。これらの関係が、センスマージンとセル障害との間のトレードオフで引き起こされる基本的な問題を生じさせる。従来の最悪状況のアプローチは、不変のセル障害とセンスマージンのトレードオフを選択する。多段読み取りが複数の段階を使用して、トレードオフを制御する複数のメカニズムを動的に変更する。
多段読み取りは、以下に従って実装されることができる。制御ロジックは、メモリセルの読み取りをサポートする電圧レベルまでワードラインを帯電させる。発現制御ロジックは、復号ロジック、および／または、復号ロジックとは別個と考えられる場合に、読み取り検知に対して応答可能な複数のドライバを操作するロジックを一般的に指すために使用される。本明細書中に記載されるように、制御ロジックは、ワードラインパスに沿った異なるノードで複数のドライバを選択的に制御することができる。制御ロジックは、ワードラインの動作を制御するロジックと同様に、ビットラインの動作を制御するロジックを含むことができる。ビットラインロジックが、グローバルワードライン及びローカルワードライン制御と同様に、グローバルビットライン及びローカルビットライン制御を分離することをさらに考慮されることができることを理解されるであろう。グローバルビットライン及びグローバルワードラインは、それぞれ、ビットラインまたはワードラインのグループに適用する複数のドライバおよび／または他の回路を指す。ローカルビットライン及びローカルワードラインは、それぞれ、複数のビットラインまたは複数のワードラインに適用する複数のドライバおよび／または他の回路を指す。ワードラインおよび／またはビットラインは、多く（例えば、数十、数百、または数千）のメモリセルにわたって延びる導体を指す。本明細書中で使用されるように、ワードラインパスは、ワードラインに複数のドライバを接続するパス、および／またはワードライン自体を加えたワードラインに複数のドライバを接続するパスを指すことができる。ワードラインを帯電させる制御ロジックにより使用される特定の電圧レベルおよび／またはビットラインの電圧は、システム実装に使用されるメモリ技術と同様に、システム実装に依存するであろう。ワードラインを帯電させる電圧の値は、当業者により理解されるように、実装により変化するであろう。ワードライン電圧の値は、（例えば、検知回路のアーキテクチャに基づく）初期ビットライン電圧で優れた読み取りを提供するのに必要なレベルに基づくことができる。多段読み取りは、メモリセルで見られるように実効ワードラインキャパシタンスを変更するのと同時に、ビットライン電圧を増加させる。多段読み取りのそれぞれの段階が、ワードラインキャパシタンスに対応する特定のビットライン電圧のレベルを有すると考えることができる。ビットライン電圧のレベルは、ビットラインをその電圧レベルまで増加（ランプアップ）させることにより提供される。ワードラインキャパシタンスは、ワードラインパスに沿った異なるノードを選択することにより提供される。
一実施形態において、一旦、選択されたワードラインが帯電されると、制御ロジックは、例えば、制御ロジックがグローバルワードラインドライバを非選択状態にすることにより、グローバルワードラインをフローティングさせる。一実施形態において、制御ロジックは、検知回路に接続するグローバルドライバ回路からワードラインをフローティングさせている間に選択されたローカルワードラインドライバを保持する。制御ロジックは、次に、初期値または初期電圧のレベルまでビットライン電圧をランプアップする。初期電圧のレベルは、メモリセルをトリガするまたは閾値に達せさせるのに期待される従来の電圧レベルより低い。一実施形態において、ビットラインに対する初期電圧のレベルは、メモリデバイスの複数のメモリセルの複数の閾電圧の期待される分布に基づく。例えば、処理における差異に基づく異なる閾電圧を有する複数のメモリセルをトリガするのに期待される電圧の範囲が存在し得る。初期電圧は、ある割合（例えば、５０％、３３％、２５％）のデバイスに閾値を引き起こすことが期待される電圧レベルであり得る。
多段読み取りに関連して記載される電圧レベルへの参照は、制御ロジックがビットラインを帯電させるレベルを指すことであることを理解されるであろう。電圧レベルは、少なくともいつくかの遅延期間にわたって保持され、ある電圧レベルまでランプアップする間に瞬時にまたは一瞬通過される単なる電圧値ではない。例えば、全てのメモリセルをトリガするのに推定される電圧は、最も高い期待されるＶｔ（閾電圧）より高い電圧Ｖｄｍであると仮定する。一例として５０％閾値を使用することで、さらに、全てのメモリセルの５０％が電圧Ｖｄｍ−Ｖｐａｒｔでトリガされることが期待されると仮定する。ここで、Ｖｐａｒｔは、電圧ステップサイズを表し、電圧レベルＶｄｍ−Ｖｐａｒｔは、複数のメモリセルの５０％をトリガするであろう。制御ロジックは、Ｖｉｎｉｔｉａｌ=Ｖｄｍ−Ｖｐａｒｔの初期電圧までランプアップし、複数のメモリセルがトリガすることを可能にする（「スナッピング」とも称すことができる）十分な長さにわたって電圧レベルＶｉｎｉｔｉａｌを保持できる。Ｖｂｌ−Ｖｗｌ=Ｖｔである場合、またはビットライン電圧からワードライン電圧を引いた値が、メモリセルに対する閾電圧に等しい場合、メモリセルがトリガすることが理解されるであろう。その結果、制御ロジックは、（２段階の読み取りに対する）Ｖｄｍ、または（２段階より多い読み取りに対する）ＶｄｍとＶｉｎｉｔｉａｌとの間のある値のいずれかである読み取りの他の段階に対する次の電圧レベルを有する。
一実施形態において、制御ロジックは、ビットラインをランプした後にローカルワードラインドライバを非選択状態にすることによりローカルワードラインをフローティングする。一実施形態において、制御ロジックは、さらに、ローカルワードラインドライバを非選択状態にした後に電圧をランプすることができる。制御ロジックは、ビットラインを境界電圧（例えば、Ｖｄｍ）までランプアップすることができる。一実施形態において、２より多い段階の読み取りは、ワードラインパスの異なるノードを「フローティングさせる」ことにより実装される。従って、グローバルワードラインをフローティングすることは、グローバルワードラインがフローティングする１または複数の段階を指すことができ、グローバルワードラインパスの１または複数の部分が選択的に無効にされる。通常、ローカルワードラインをフローティングさせることは、ローカルワードラインをフローティングさせることを指し、ローカルワードラインパスは、選択的に無効にする。一実施形態において、一旦、制御ロジックが境界電圧までビットラインをランプすると、制御ロジックは、次に、読み取りに備えて、ビットライン電圧を減少（ランプダウン）させることができる。一実施形態において、制御ロジックは、選択されたメモリセルを検知回路に接続すべく、ローカルワードラインドライバ及びグローバルワードラインドライバを選択することにより読み取りを実行する。検知回路は、基準電圧をノードと比較する。ノードは、通常、ＨＮＲＥＧと称される。ＨＮＲＥＧは、基準電圧と比較され、メモリセルの状態を判断する。複数のワードラインドライバを選択することにより、ＨＮＲＥＧノードは、次に、メモリセルから帯電する。グローバルワードラインをフローティングさせることは、ワードラインキャパシタンスを調節することができることであることを理解されるであろう。従って、ワードラインをフローティングさせること、及び複数の段階でビットラインをランプすることは、高いＶｔで複数のメモリセルに対する読み取り障害を管理する実効キャパシタンスを減少させることができ、Ｖｔは、（電圧をランプする前にすでにトリガされているであろう）低いＶｔで複数のメモリセルに対するセンスマージンに影響を与えない。
一実施形態において、初期電圧は、グローバルワードラインをフローティングすることなし印加される。従って、多段読み取りの第１段階は、擬似スタティック読み取りとして知られているフローティング無し読み取りであり得る。第１段階がフローティング無し読み取りである場合、例えば、次に第２段階でグローバルワードラインをフローティングし、第３段階でローカルワードラインをフローティングすることにより３段階読み取りであり得る。一実施形態において、検知回路（例えば、センス増幅器）を用いたＨＮＲＥＧノードの検知は、複数回、実行され得る。例えば、制御回路は、ビットライン電圧のランプアップの各段階で読み取り検知を実行できる。２段階の読み取りについて、制御回路は、ＨＮＲＥＧを２回、検知できる。一実施形態において、制御回路は、境界ビットライン電圧に達した後、１回だけＨＮＲＥＧを検知する。いくつかの位相変更メモリデバイスを用いた複数のシミュレーションは、第２のビットライン電圧段階の境界で検知することに続く２段階読み取りがよいセンスマージン性能及び読み取りレイテンシ性能と同様に、よい温度性能を提供したことを示す。異なる技術が異なって実行されてよい。
多段読み取りを実行することにより、システムの設計者は、センスマージンとメモリセル温度との間のトレードオフをより注意深く管理できることを理解できるであろう。多段読み取りは、通常達成し得るのと類似するセンスマージンを維持しながら、メモリセル温度を最小限にするのに使用することができる。多段読み取りは、代わりに、通常達成し得る温度を超えるメモリセル温度の増加がない読み取りの間に、検知信号を最小限にするのに使用されることができる。異なる電圧段階の複数の電圧レベルは、結果が所望の（例えば、改善されたメモリセル温度性能、改善されたセンスマージン、あるいは両方）に基づいて調節されることができる。
センスマージンは、メモリセルの閾電圧Ｖｔの関数である。従って、セルＶｔの低下は、センスマージンの低下をもたらす。メモリセルの全域で電圧がＶｔと等しい場合、スロービットラインランプの間、メモリセルが閾値に達する、トリガする、あるいはスナップする。閾値に達した後、ビットラインは、メモリセルを介してワードラインを帯電させる。ワードラインキャパシタンスが比較的小さいので、電荷共有が、読み取りを実行する時間に関連して素早く起こり、その結果、メモリセルが素早く遮断する。メモリセルが閾値に達している場合、より高いＶｔ、より高いビットライン電圧であろう。従ってＶｔがより高い場合、より高いビットライン電圧がメモリセルをトリガするのに必要になり、ワードラインで共有される電荷は、その結果としてより高くなる。
セル温度は、メモリセルＶｔの関数でもあり、読み取り障害を引き起こす可能性がある。さらに、より高いＶｔは、メモリセルをトリガするのにより高いビットライン電圧を要求する。従って、より高いＶｔは、メモリセルを介してより高いピーク電流をもたらす。なぜなら、ピーク電流は、セルのインピーダンスにより分けられるセルを横切る電圧に等しいからである。より高い電流は、閾値に達することに応じてメモリセルのより高い温度をもたらし、その結果、読み取り障害のリスクを増加させる可能性がある。
一実施形態において、多段読み取りは、２レベルメモリ（２ＬＭ）システム、または２レベルのメモリを有するシステムとして構成されることができる次世代のメモリシステムで実行される。２ＬＭ構成において、ハードウェアプラットフォームは、ニアメモリと称されることができる第１レベルのメモリを含むことができる。一実施形態において、ニアメモリは、揮発性メモリとして実装される。ハードウェアプラットフォームは、また、ファーメモリと称されることができる第２レベルのメモリを含むことができる。一実施形態において、ファーメモリは、不揮発性メモリとして実装される。ファーメモリは、ニアメモリより大きくて遅いが、メモリデバイスへの電力が中断されていた場合でさえ、規定の状態を有する。明細書中で記載される不揮発性メモリは、バイトアドレス可能であり、揮発性メモリが通常アクセスするのと同一の方法でアドレスされることができる。ニアメモリは、ファーメモリに対して低いレイテンシ及び高い帯域キャッシュを提供できる。
一実施形態において、ニアメモリは、ニアメモリインターフェース（ＮＭＩ）を介してニアメモリコントローラ（ＮＭＣ）により管理され、ファーメモリは、ファーメモリインターフェース（ＦＭＩ）を介してファーメモリコントローラ（ＦＭＣ）により管理される。一実施形態において、ＦＭＣは、ハードウェアプラットフォーム上で実行されるホストオペレーティングシステムに、メインメモリとしてのファーメモリを通知する。そのような実装において、ニアメモリは、ファーメモリのトランスペアレントキャッシュとして動作でき、ホストオペレーティングシステムは、別個にニアメモリを認識またはアドレスするよう構成される必要がない。
多段読み取りは、以下のメモリ技術のいずれかで実行されることができ、バイトアドレス可能であり得、システムのメインメモリとしてのＤＲＡＭ（ダイナミックランダムアクセスメモリ）に置き換えるために使用されることができる。メモリ技術は、限定はされないが、位相変更メモリ（ＰＣＭ）、３次元クロスポイントメモリ、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術、スピン転送トルク（ＳＴＴ）−ＭＲＡＭ、または他のバイトアドレス可能なメモリデバイスを組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、あるいは組み合わせを含む。
２ＬＭシステム、ニアメモリ、ファーメモリ、及びＦＭＩについての詳細は、本特許出願と同一共同のエンティティに譲渡された「２レベルシステムメインメモリ」というタイトルの２０１０年１２月２２に出願された米国特許出願番号１２／９７６，５４５に見つけられることができる。２ＬＭシステムの実施形態は、本明細書中で記載されるシステムの任意の実施形態において実装されることができる。そのようなものとして、多段読み取りは、本明細書中に記載された任意の実施形態に従ってファーメモリ技術上で実行されることができる。
図１は、多段読み取り動作が実行されるメモリデバイスを有するシステムの実施形態のブロック図である。システム１００は、多段読み取りが実行されるシステムを表す。システム１００は、異なる閾値レベルの複数のメモリセルを有するメモリデバイスを表すメモリデバイス１１０を含む。一実施形態において、メモリデバイス１１０は、位相変更メモリデバイスである。メモリデバイス１１０は、バイトアドレス可能な不揮発性メモリデバイスであり得る。
メモリアレイ１４０は、Ｎ個のワードライン（ＷＬ［０］からＷＬ［Ｎ−１］）を含む。Ｎは、例えば、３２又は６４であるが、一般的に、アレイ１４０のサイズは、多段読み取りを介したセンスマージンとセル障害との間のトレードオフを改善する能力に影響を与えない。アレイ１４０は、Ｍ個のビットライン（ＢＬ［０］からＢＬ［Ｍ−１］）を含む。一実施形態において、メモリデバイス１１０は、別個にアドレス可能な位置にデータを格納する複数のアレイ１４０またはメモリセルの複数のバンクを含む。アレイ１４０内のそれぞれのメモリセルは、ワードライン及びビットラインをアサートすることによりアドレスまたは選択される。Ｃ／Ａ（列アドレス）デコーダ１２２は、受信されたコマンドから、特定のコマンドに対してどのビットラインまたはどの複数のビットラインをアサートするかを判断できる。Ｒ／Ａ（行アドレス）デコーダ１３２は、受信されたコマンドから、そのコマンドに対してどのワードラインをアサートするのかを判断できる。図示された複数のメモリセルに加えて、システム１００は、複数のビットラインの選択を可能にする様々な選択ラインを含むことができることは、当業者によって理解される。
一実施形態において、メモリデバイス１１０は、ビットライン読み取りロジック１２４及びワードライン読み取りロジック１３４を含む。ビットライン読み取りロジック１２４は、Ｃ／Ａデコーダ１２２の一部、および／または考慮された別個のロジック回路であり得る。ビットライン読み取りロジック１２４は、ローカルビットラインロジック１２８と同様にグローバルビットラインロジック１２６を含む。同様に、ワードライン読み取りロジック１３４は、Ｒ／Ａデコーダ１３２の一部、および／または考慮される別個のロジック回路であり得る。ワードライン読み取りロジック１３４は、グローバルワードラインパスロジック１３６及びローカルワードラインパスロジック１３８を含む。ビットライン読み取りロジック１２４は、多段読み取りを実行する読み取りの間に異なる別々の電圧レベルまでメモリデバイス１１０がビットライン電圧をランプアップすることを可能にする。ワードライン読み取りロジック１３４は、メモリデバイス１１０が、読み取り動作の間にメモリセルの実効キャパシタンスを動的に制御すべくグローバルワードライン及びローカルワードラインを別個にフローティングするグローバル及びローカルワードラインドライバロジック（例えば、ＧＷＬ１３６及びＬＷＬ１３８）を、選択的に有効および無効にすることを可能にする。グローバルワードラインをフローティングすること、及びローカルワードラインをフローティングすることは、ワードラインパスに沿った異なるノードで、及び詳細にはグローバルワードラインドライバレベル及びローカルワードラインドライバレベルで、ワードラインを切断することを指すことを理解されるであろう。グローバル及びローカルワードラインパスは、グローバル及びローカルワードラインドライバが有効である場合、メモリセルを検知回路に接続できる。無効である場合、ワードラインは、検知回路から切断される。従って、グローバルワードラインをフローティングすることは、グローバルワードラインドライバロジックにおける１または複数のノードでワードラインパスを切断することを指すことができ、ローカルワードラインをフローティングすることは、ローカルワードラインドライバロジックにおける他のノードでワードラインを切断することを指すことができる。ここで、ローカルワードラインパスは、検知回路よりもメモリセルに近く、グローバルワードラインパスは、メモリセルより検知回路に近い。選択的に有効または無効にされることができるそれぞれのノードは、システム１００が選択されたメモリセルで見られるような異なるキャパシタンスをワードラインに適用することを可能にする。複数のドライバ及び複数のパスの回路表現の一実施形態の詳細は、図４に関連して以下で提供される。
メモリデバイス１１０は、電源１５２から受信される電力に基づいて動作する。電源１５２は、システム１００を含むことができる電子デバイスのパワーエレクトロニクスコンポーネントに対するシステム１００内で生成される１または複数の電圧源または電圧レベルを表す。電源１５２は、メモリデバイス１１０内の読み取り動作に対する異なる電圧レベルを提供できる。異なる読み取り段階の特定の電圧レベルが、デバイス特有の特性及び設計に依存し、その結果、異なる製品からの複数のデバイスによって異なり得ることが理解されるであろう。
コマンドロジック１５０は、メモリデバイス１１０がシステム１００内の読み取りコマンドを受信するハードウェアおよび／またはロジックを表す。一実施形態において、コマンドロジック１５０は、また、１または複数の読み取り電圧レベルをメモリデバイス１１０に提供する。コマンドロジック１５０は、通常、ホストプロセッサ（図示せず）から読み取りコマンドを受信する。一実施形態において、コマンドロジック１５０は、ホストプロセッサの一部、またはホストプロセッサを含むチップ上のシステムの一部である。一実施形態において、コマンドロジック１５０は、メモリデバイス１１０の一部である。読み取りコマンドまたは複数のコマンドは、システム１００にメモリアレイ１４０の１または複数のメモリセルに対して読み取り動作を実行させる。
一実施形態において、コマンドロジック１５０は、読み取りコマンドをメモリデバイスに提供し、メモリデバイスは、読み取り動作のために選択されたビットラインにランプアップされた電圧を提供する。一実施形態において、電源１５２は、メモリアレイ１４０及びデコード読み取りロジック回路に動作電圧を提供し、読み取りロジック回路（１２４及び１３４）は、読み取り動作の異なる段階に対する異なる電圧レベルを生成する。ワードライン検知ロジック１３４及びビットライン読み取りロジック１２４の制御ロジックは、異なる読み取り動作段階を制御するのと同様に、読み取り動作の間、メモリアレイ１４０に異なるレベルの電圧を提供する。読み取り動作段階は、異なる電圧を印加し、選択されたワードラインを接続及び切断する制御ロジック内のシグナリングのタイミングを制御することにより制御されることができる。
一般的に、コマンドロジック１５０は、メモリアレイ１４０内の１または複数のメモリセル上のメモリデバイス１１０により実行される読み取りコマンドを受信および／または生成する。Ｃ／Ａデコーダ１２２及びＲ／Ａデコーダ１３２は、どのワードライン及びビットラインが読み取りに選択されたメモリセルと交差するかを判断する。ワードライン読み取りロジック１３４は、選択されたワードラインを帯電させ、これは、ワードラインを電荷させるグローバルワードラインドライバ１３６及びローカルワードラインドライバ１３８を選択または有効にすることを含むことができる。一実施形態において、選択されたワードラインが帯電された後、ロジック１３４は、有効にされたローカルワードラインドライバ１３８が維持されている間、グローバルワードラインドライバ１３６を無効にすることができる。選択されたメモリセルは、次に、グローバルワードラインがフローティングしている状態にあると言われることができる。グローバルワードラインがフローティングしている間、ビットライン読み取りロジック１２４は、低いＶｔである場合に選択されたメモリセルをトリガすべき第１段階の電圧レベルまで選択されたビットライン電圧をランプアップすることができる。一実施形態において、ビットライン読み取りロジック１２４は、グローバルワードラインパスに沿った１または複数の他のノードを非選択状態にすると共に、Ｖｔに基づくメモリセルをトリガする１または複数の他の別個の段階の電圧レベルまでビットライン電圧をランプアップすることができる。
一実施形態において、ビットライン読み取りロジック１２４が第１段階またはより多いビットライン電圧レベル段階まで選択されたビットラインをランプアップした後、ワードライン読み取りロジック１３４は、ローカルワードラインドライバ１３８を無効にして、ローカルワードラインをフローティングすることができる。ワードライン読み取りロジック１３４は、ローカルワードラインドライバ１３８を無効にしている場合にグローバルワードラインドライバ１３６を無効に維持することができ、その結果、両方のドライバが無効になる。一実施形態において、ワードライン読み取りロジック１３４がローカルワードラインをフローティングした後、ビットライン読み取りロジック１２４は、選択されたビットラインにより高い電圧レベルを印加する。選択されたメモリセルがより高いＶｔを有する場合、メモリセルは、より高いビットライン電圧段階または位相の間トリガされるべきである。ワードラインがフローティングしている状態で、実効キャパシタンスが減少し、メモリセルを介した電流スパイクが、多少正常化された高いＶｔかそれとも低いＶｔを表すことができる。
一実施形態において、ビットライン読み取りロジック１２４は、次いで、選択されたビットライン上の電圧をランプダウンする。ワードライン読み取りロジック１３４は、グローバルワードラインドライバ１３６及びローカルワードラインドライバ１３８を有効にして、選択されたメモリセルを読み取るべく選択されたメモリセルを（例えば、センス増幅器１４２により表される）検知回路に接続する。一実施形態において、ワードライン読み取りロジック１３４は、すべてのビットライン電圧レベル段階の終端で一度のみの代わりに、１つの読み取り動作段階より多い段階にわたって複数のワードラインドライバを有効にする。一実施形態において、ワードライン読み取りロジック１３４は、ビットライン読み取りロジック１２４によるビットライン電圧の第１のランプアップより前にグローバルワードラインを無効にしない。
図２は、多段読み取り動作を実行するシステムにおける電圧波形の一実施形態の図表示である。ダイアグラム２００は、多段読み取り動作に関連する様々な信号を表す。システム１００は、ダイアグラム２００で図示されたものと類似する信号を有することができる多段読み取りを実行するシステムの一例でありうる。示される特定の信号は、ビットライン２１０、グローバルライン選択（ＧＷＬＳ）２２０、及びローカルワードライン選択（ＬＷＬＳ）２３０である。図示しない追加の信号も所望の多段読み取りを実行するのに使用されることができることを理解されるであろう。ＧＷＬＳ２２０は、グローバルワードラインドライバを有効及び無効にするのに使用される信号を表す一方、ＬＷＬＳ２３０は、ローカルワードラインドライバを有効及び無効にするのに使用される信号を表す。一実施形態において、１または複数の追加の信号ラインは、グローバルワードラインドライバを部分的に有効及び無効にするのに使用されることができ、１または複数の追加の信号ラインは、ローカルワードラインドライバを有効及び無効にするのに使用されることができる。グローバルワードラインを部分的に有効または無効にすることは、グローバルワードラインドライバに対するグローバルワードラインパスに沿ったデバイスをアクティブまたはディアクティブにすることを指す。
一実施形態において、ビットライン２１０が異なる電圧レベルで動作する多段読み取りの様々な段階は、ＧＷＬＳ２２０及びＬＷＬＳ２３０上の信号のタイミングに対応する。制御ロジックは、メモリセルの読み取り、所与のアーキテクチャ、および期待される服巣のメモリセルの性能（例えば、ビットライン上で使用される複数のメモリセルに対して期待されるＶｔの範囲及び電圧レベル）をサポートするために決定される電圧レベルまでワードラインを帯電させる。一実施形態において、ワードラインを帯電させた後、制御ロジックは、ＧＷＬＳ２２０及びＬＷＬＳ２３０のそれぞれ上の複数の信号によりグローバルワードラインドライバ及びローカルワードラインドライバを有効にする。制御ロジックは、ワードラインを帯電させた後、ＢＬ＿Ｉｎｉｔｉａｌまでビットライン２１０を帯電させる。明示的には図示されないが、ワードラインは、複数のメモリセルの期待閾電圧分布に基づく電圧レベルであるＷＬ＿Ｖｄｍの値まで帯電されることができる。
制御ロジックは、また、ワードラインドライバを非選択状態にするまたは無効にするタイミングを制御できる。図示されるように、一実施形態において、制御ロジックは、グローバルライン選択信号２２０を非選択状態にすることによりグローバルワードラインドライバを無効にする。ダイアグラム２００は、一般的なケースを表し、グローバルワードラインドライバを無効にすることは、グローバルワードラインドライバの１または複数の部分を同時に無効にすることにより実行されることができる。グローバルワードラインドライバが無効にされ、ローカルワードラインドライバがまだ有効である場合、ワードラインが、グローバルワードラインノードに応じてフローティングしていることが考慮される。グローバルワードラインをフローティングする期間は期間２３２として示され、「フロートグローバル」と名前付けされており、グローバルワードラインドライバでワードラインパスをフローティングするすべての段階を指すことができる。一実施形態において、制御ロジックは、グローバルワードラインをフローティングした後、同じタイミングで、ローカルワードライン選択信号２３０を非選択状態にすることによりローカルワードラインドライバを無効にすることができる。ローカルワードラインドライバが無効にされている場合、ワードラインは、ローカルワードラインノードに応じてフローティングしていることが考慮されることができる。ローカルワードラインをフローティングする期間は、期間２３４として示され、「フロートローカル」と名前付けされており、ローカルワードラインドライバでワードラインパスをフローティングする段階を指す。期間２３２および２３４のタイミングは、同一であるように示されているが、同一時間である必要はないことを理解されるであろう。また、複数の段階のフロートグローバル２３２及び単段のフロートローカル２３４、または単段のフロートグローバル２３２及び単段のフロートローカル２３４が存在し得ることを理解されるであろう。
一実施形態において、制御ロジックは、ビットライン２１０上の電圧をランプすることをトリガすることに関連する異なるワードラインフロート期間をトリガする。説明の目的で、ビットライン２１０の波形は、３つの異なるビットライン電圧のレベル（ＢＬ＿Ｉｎｉｔｉａｌ、ＢＬ＿Ｇｌｏｂａｌ＿Ｅｎｄ、及びＢＬ＿Ｖｄｍ）を表す。一般的に、多段読み取りが２または２より高いビットライン電圧のレベルを有することが理解されるであろう。ＢＬ＿Ｉｎｉｔｉａｌは、多段読み取りの第１段階にわたってビットラインに印加される初期電圧を表し、ＢＬ＿Ｖｄｍは、多段読み取りの最終段階にわたってビットラインに印加される最終電圧を表す。ＢＬ＿ＩｎｉｔｉａｌとＢＬ＿Ｖｄｍとの間のゼロまたはゼロより高い追加の別々の電圧レベルが存在し得ることを理解されるであろう。ダイアグラム２００内の名前付けは、単なる指示であり、他の名前付けが使用されることができることを理解されるであろう。ＢＬ＿ＩｎｉｔｉａｌとＢＬ＿Ｖｄｍとの間のそれぞれ別々の電圧レベルは、グローバルワードラインドライバおよび／またはローカルワードラインドライバ内のロジックの異なる選択により提供されるような異なるワードラインキャパシタンスに対応する。
ＢＬ＿Ｉｎｉｔｉａｌ、ＢＬ＿Ｇｌｏｂａｌ＿Ｅｎｄ、及びＢＬ＿Ｖｄｍの値は、メモリデバイスの期待された動作に基づく。一実施形態において、値は、メモリデバイス内の複数のメモリセル全域でのＶｔ分布の期待値に基づいて決定される。また、Ｖｔ分布は、メモリセル内の複数のプロセス変動に基づいて必然的にもたらされる。一実施形態において、ＢＬ＿Ｉｎｉｔｉａｌ及びＢＬ＿Ｇｌｏｂａｌ＿Ｅｎｄは、単一信号値である。従って、ビットライン電圧の２または２より多い位相が存在し得る。電圧レベルのスケールは、ダイアグラム２００に明示的に示されていないことを理解されるであろう。
ＢＬ＿Ｉｎｉｔｉａｌは、制御ロジックがビットライン２１０をランプする初期電圧レベルである。一実施形態において、制御ロジックは、グローバルライン選択２２０が非選択状態になった後、ＢＬ＿Ｉｎｉｔｉａｌまでビットライン２１０をランプする。一実施形態において、制御ロジックは、期間２３２中にビットライン２１０のゼロまたはゼロより高い追加の電圧ランプアップを生成することができ、グローバルワードラインドライバの他の部分を非選択状態にする。ＢＬ＿Ｇｌｏｂａｌ＿Ｅｎｄは、期間２３２の終端でのビットライン２１０上の電圧レベルを表し、期間２３４中に電圧をランプアップするための開始点であり得る。ビットライン２１０上のそれぞれの電圧レベルは多段読み取りの考慮された１段階になり得ることを理解されるであろう。それぞれの電圧レベルは、メモリセルをトリガしてよい。従って、メモリセルは、特定のＶｔを満足する必要がある最低ビットライン電圧でトリガされ、これにより、読み取りに対して複数のメモリセルをトリガする場合に引き込む電流量を減少させることができる。
グローバルワードラインパスノード及びローカルワードラインパスから別個にワードラインをフローティングし、制御ロジックがメモリセルで見られる実効キャパシタンスを動的に変更することができることも理解されるであろう。システムは、メモリセルにより見られるキャパシタンスを変更すべく、グローバルワードラインパス及びローカルワードラインパスに沿ってメモリセルを選択的に隔離することができる。ビットライン電圧が増加している時の読み取りの間にメモリセルで見られるキャパシタンスを低下させることにより、メモリセルを通る電流は、メモリセルに対する特定のＶｔにかかわらず実質的に同一であるべきである。
一実施形態において、グローバルライン選択２２０および／またはローカルワードライン選択２３０に対する信号（及びワードラインドライバの部分を無効にすることに対応する任意の他の信号）は、素早く遮断するのではなくむしろ、意図的に勾配をつけられ得る。一例として、ローカルワードライン選択２３０における傾き２３６を考慮する。傾き２３６は、任意の傾斜であり得、簡易に線形ランプとして示される。更に、傾き２３６の傾きは、スケールする必要はなく、ダイアグラム２００における描写よりも大きいまたは小さい可能性がある。ビットライン電圧がランプされると同時にドライバまたはドライバの一部分を徐々に停止することにより、よりアナログ的なメモリセルの有効化が生じることを理解できるであろう。例えば、ビットライン２１０をランプし始めたのと同時にシステムが急にローカルワードライン選択２３０を停止する場合、異なるＶｔの複数のメモリセルがビットラインランプに沿ってわずかに異なる位相でトリガするが、それぞれが本質的には同一のワードラインキャパシタンスに見えるであろう（従って、複数の電流スパイクは、異なるであろう）。そのような影響は、従来の読み取りより小さいが、ビットラインがランプアップされる場合に、選択ラインをランプダウンすることによりさらに滑らかにさせることができる。したがって、メモリセルで見られる実効キャパシタンスは、ビットライン２１０がランプアップされると、徐々に減少するであろう。これにより、メモリセルに対する特定のＶｔにかかわらず、より安定した電流スパイクをもたらすことができる。
図３は、２段階読み取り動作を実行するシステムにおけう電圧波形の一実施形態の図表示である。ダイアグラム３００は、２段階読み取り動作に関連する様々な信号を表し、図２のダイアグラム２００の一実施形態の一例であり得る。システム１００は、ダイアグラム３００で図示されたのと類似の複数の信号を有することができる２段階の読み取りを実行するシステムの一例であり得る。
システムは、従来の読み取りに比べると、同一のセンスマージンに対する読み取りにわたってより低い最悪状況のセル温度を可能にする（例えば、ダイアグラム２００またはダイアグラム３００に図示されているような）多段読み取りを実行することができる。その代わりに、システムは、従来の読み取りに比べると、読み取りの間に同一の最悪状況のセル温度に対してより高いセンスマージンを可能にする（例えば、ダイアグラム２００またはダイアグラム３００に図示されているような）多段読み取りを実行できる。その代わりに、システムは、センスマージン及び最悪状況のセル温度の両方を調節する多段読み取りを実行できる。
概して、多段読み取りは、ビットライン電圧における増加を伴うワードラインキャパシタンスを動的に調節する。従って、より低いＶｔを有するメモリセルは、より低いビットライン電圧及びより高いワードラインキャパシタンスで、トリガするであろう。メモリセルをトリガすることは、メモリセルの閾値に達することまたは閾電圧を通過させることを指し、これにより、逆戻りする前に比較的大きな量の電流の導通において、メモリを瞬時に起動させる。より高いＶｔを有するメモリセルは、より高いビットライン電圧及びより低いワードラインキャパシタンスで、後でトリガするであろう。従って、多段読み取りは、読み取られるメモリセルのＶｔに依存してワードラインキャパシタンスを動的に調節できる。一実施形態において、ダイアグラム３００のように、システムは、２段階で読み取り動作（例えば、読み取り）の間にメモリセルの全域に電圧を印加する。第１段階で、ワードラインキャパシタンスは、ハイに維持され、システムは、初期ビットライン電圧を印加する。低いＶｔメモリセルは、この第１段階の間トリガする。第２段階の間、システムは、ワードラインキャパシタンスを減少させる。高いＶｔメモリセルは、第２段階の間トリガする。上述の通り、読み取りの間のセンスマージン及びセル温度は、メモリセルのＶｔ及びワードラインキャパシタンスの関数であり、多段読み取りは、異なるＶｔにわたってセンスマージン変化および／またはセル温度変化を減少させ、または最小限にする。異なるＶｔを有する複数のメモリセル全域でのそれらの変化を減少させることで、より低い最悪状況のセル温度および／またはより高い最悪状況のセンスマージンをもたらすことができる。一実施形態において、ダイアグラム３００で表される動作は、グローバルワードラインをフローティングする前にビットライン電圧のランプを実行し、その次に、ダイアグラム３００に示すように再びビットラインをランプすることにより３段階の読み取りに変更させることができ得る。
ダイアグラム３００で示される特定の信号は、ビットライン３１０、グローバルライン選択（ＧＷＬＳ）３２０、ローカルワードライン選択（ＬＷＬＳ）３３０、ワードライン３４０、セル電流３５０、及びＨＮＲＥＧ３５０である。ビットライン３１０、ＧＷＬＳ３２０、及びＬＷＬＳ３３０は、ダイアグラム２００に表される対応する複数の信号に類似し、ダイアグラム２００の詳細は、ダイアグラム３００のこれらの対応する複数の信号に適用する。ビットライン３１０は、２つの別個のビットライン電圧段階であるＢＬ＿Ｉｎｉｔｉａｌ及びＢＬ＿Ｖｄｍを含む。一実施形態において、システム制御ロジックは、ＧＷＬＳ３２０及びＬＷＬＳ３３０の両方を確保し、その次に、ＧＷＬＳ３２０を開放する。一実施形態において、制御ロジックは、「フロートグローバル」期間と称されることができる期間３３２にＧＷＬＳ３２０を開放した後、ビットライン３１０をＢＬ＿Ｉｎｉｔｉａｌまでランプする。ダイアグラム２００に関連して上記した通り、ＧＷＬＳ３２０および／またはＬＷＬＳ３３０上で複数の信号を開放することは、特定のドライバからワードラインを徐々に隔離すべくランプダウンされる（勾配をつけられる）ことができる。
一実施形態において、制御ロジックは、次に、ＬＷＬＳ３３０を開放して、「フロートローカル」期間と称されることができる期間３３４を開始する。期間３３４中に、制御ロジックは、ビットライン３１０をＢＬ＿Ｖｄｍまでランプすることができる。ＢＬ＿Ｖｄｍは、最悪状況のＶｔで複数のメモリセルをトリガすることを期待されるシステムの設計者により選択される値である。ＢＬ＿Ｉｎｉｔｉａｌは、最悪状況のＶｔより低い、ある割合のメモリセルをトリガすることを期待されるシステムの設計者により選択される値である。Ｖｔは、別個である傾向にはないが、別個の２つのグループ、期間３３２内の１つのグループ、及び期間３３４内の他のグループにおいてトリガされることができる、ある範囲の値になる傾向があることを理解されるであろう。
ワードライン３４０は、ワードライン上の複数の電圧信号を表す。セル電流３５０は、メモリセルを介して見られる電流を表す。ワードラインは、初めに帯電され、ワードラインドライバが選択される場合、ワードライン上の電圧が低下することが分かるである。ワードライン３４０は、可能性のある追加の２つの曲線を表す。ダイアグラム３００で左から右に伸びる第１曲線は、一点鎖線であり、低いＶｔメモリセルのトリガであるイベント３１２を表すビットライン３１０における一点鎖線に対応する。ビットライン３１０において、電圧は、正常な状態に戻る前に、瞬時に、値ＢＬ＿Ｉｎｉｔｉａｌから降下する。ドロップは、メモリセルが期間３３２にトリガする場合のビットライン電圧曲線を表す。メモリセルがトリガする場合、イベント３１２の間に電荷が移動すると、ワードライン３４０上の電圧に対応する増加が存在するであろう。セル電流３５０は、セルがビットライン電圧３１０を介してイベント３１２でトリガされるときにメモリセルを通る電流スパイクを表し、ビットライン３１０上の電圧におけるドロップに対応する。 ワードライン３４０は、メモリセルのトリガにより帯電され、ワードラインは、後の検知のために電荷を保持するであろう。
ワードライン３４０上の左から右へ伸びる第２曲線は、より高いＶｔメモリセルのトリガであるイベント３１４を表す、より高いＶｔでのメモリセルからのワードライン３４０の帯電を表す破線である。従って、ワードライン３４０内の破線は、ビットライン３１０内の破線に対応し、メモリセルは、期間３３４中により高い電圧段階でＢＬ＿Ｖｄｍをトリガする。セル電流３５０は、電流がより高いＶｔメモリセルを通じて瞬時に導通するイベント３１４に対応する電流スパイクを表す。イベント３１４に対する電流スパイクは、イベント３１２に対する電流スパイクと同程度の大きさであることが観測されるであろう。比較のために、ダイアグラム３００は、従来の単一のビットライン電圧のランプアップで生じるより高いＶｔメモリセルの電流スパイクを表す電流スパイク３１４'を含む。曲線はスケールする必要はないが、電流スパイク３１４'は、イベント３１２またはイベント３１４のいずれでもその電流スパイクより大きいことが観測されるであろう。多段読み取りでのワードラインキャパシタンスを減少させることにより、電流スパイクは、制御される。ワードライン３４０は、イベント３１４でのより高いＶｔメモリセルのトリガでのワードラインの帯電を図示する対応する破線を図示する。別個の２つのイベント３１２および３１４が図示されるが、複数のメモリセルがビットライン３１０のランプにおけるどこでもトリガできることを理解されるであろう。従って、実際の実装では、図示された２つのイベントで閾値に達することに限定されない。
ＨＮＲＥＧ３６０は、検知回路またはセンス増幅器への入力を表す。多段読み取りのための電圧を印加した後、制御ロジックは、ＧＷＬＳ３２０及びＬＷＬＳ３３０を確保して、ワードライン３４０上の電圧で検知回路入力を帯電する。メモリセルがイベント３１２またはイベント３１４のいずれかでトリガされると、ワードライン３４０は、ＨＮＲＥＧ３６０を帯電する。制御ロジックは、次いで、ワードライン３４０上の電圧を検知して、メモリセルの状態（１または０）を判断できる。
図４は、多段読み取り動作を提供するワードライン及びビットラインドライバの実施形態の回路図表示である。回路４００は、多段読み取り動作を実行する制御ロジックの複数の要素を図示する。回路４００は、図１のシステム１００による複数の回路要素の一実施形態を表す。アレイ４１０は、ビットライン４２２とワードライン４２４との交点でのメモリセル４２０を含むメモリアレイの複数の要素を表す。一実施形態において、アレイ４１０は、複数の位相変更メモリエレメントまたは他のバイトアドレス可能なメモリテクノロジーを含む。ＳＡ（センス増幅器）４３０は、メモリセルの電圧レベルを読み取り、読み取りのために選択されたメモリセルの状態を判断する検知回路を表す。メモリセル４２０が読み取りのための選択されることを以下の説明のために仮定する。従って、ビットライン４２２は、選択されたビットラインであり、ワードライン４２４は、選択されたワードラインである。他のワードラインは、セル４２０が読み取られる間、非選択状態であり得る。
一実施形態において、ビットライン制御ロジック回路でまず始まり、Ｖｐｐがビットラインハイ電圧、Ｖｄｍがセル４２０でビットライン４２２上で所望の電圧を提供する回路要素を駆動する。一実施形態において、信号Ｖｄｍは、Ｖｐｐをランプする等によって、ビットライン４２２上で複数の異なる電圧レベルを提供する。ＧＢＬＳＥＬＢは、グローバルビットライン選択信号であり、ＬＢＬＳＥＬＢは、ローカルビットライン選択信号である。 ローカルビットライン（ＬＢＬ）は、セル４２０の傍のアレイ４１０内に図示され、ビットラインに接続するローカルビットラインパスである。他のビットラインは、同様な回路アーキテクチャを有する。
ワードライン制御ロジック回路は、一実施形態では回路４００が、ワードライン４２４に対するローカルワードラインドライバ及びグローバルワードラインドライバを含む。他のワードラインは、同等のアーキテクチャを有するであろう。一実施形態において、ローカルワードラインドライバは、選択信号ＬＷＬＳＥＬ（ローカルワードライン選択）及び非選択信号ＬＷＬＤＥＳＥＬ（ローカルワードライン非選択）により制御される。ローカルワードラインは、ＬＷＬと名前付けされ、アレイ４１０内に図示され、上述のローカルワードラインパスに対応する。ＬＷＬＤＥＳＥＬは、選択されない場合、ローカルワードラインパスを接地状態に維持する。グローバルワードラインは、ＧＷＬと名前付けされ、ローカルワードラインドライバの他の大きさで図示され、保持キャパシタを含むことができる。ＧＷＬは、上述のグローバルワードラインパスに対応し、複数のワードラインに適用する（グローバルワードラインに対して複数のローカルワードラインが存在するであろう）。ＬＷＬ及びＧＷＬは、回路４００内の別個のノードとして考慮されることができる。グローバルワードラインドライバは、選択信号ＧＷＬＳＥＬ（グローバルライン選択）により制御されることができる。ＧＷＬＤＥＳＥＬは、選択された場合、グローバルワードラインパスを接地状態に維持する。従って、一実施形態において、ワードラインは、ＧＷＬ選択信号及びＬＷＬ選択信号により示されるように、２つのレベルのデコードを有する。従って、回路４００は、デコード回路および／または多段読み取りのための制御ロジックを含むことができる。ローカルワードラインパス及びグローバルワードラインパスが２つのトランジスタアーキテクチャにより有効または無効になるように示される一方、回路４００は、いずれか一方または両方のパスに対して単一のトランジスタを有効／無効に」させるべく変更されることができることを理解されるであろう。一実施形態において、回路４００のアーキテクチャは、２段階読み取り、または３段階の読み取りをサポートする。３段階より多い多段読み取りを提供するために、追加の回路要素（例えば、追加のキャパシタ及び追加の別個に選択可能なトランジスタ）が、グローバルワードラインドライバ回路に含まれることが必要になるであろう。一実施形態において、デコード回路は、多段読み取りのための制御ロジックと同一である。ＷＬＶＤＭは、多段読み取りに備えてワードラインが帯電される電圧のような、ワードライン４２４に印加される所望のワードライン電圧を表す。
一実施形態において、電圧レベルＷＬＶＤＭは、ビットライン電圧ソースに対して示されるものと同等の回路アーキテクチャにより構成される。ＮＯＬＩＭＲＤは、電圧ＷＬＶＤＭをワードラインに伝達するための選択信号を表す。ＨＮＲＥＧは、また、回路４００内のノードを考慮されることができ、ワードライン４２４を検知回路に接続する。検知回路は、センス増幅器４３０であり得、または含むことができる。ＳＡ４３０は、１または複数のイネーブル信号（一般的に、イネーブルに対して「ＥＮ」と名前付けされる）を含む。ＳＭＩＮＨＢＩＴＦＬＴは、システムが既知の状態から開始することを可能にするアイドル選択信号を表す。ＨＮＢＱは、センス増幅器入力ラインをリセットすることを可能にする。
回路４００は、上記の多段動作を有効にできる。一実施形態において、回路４００は、概して、以下のように、ワードライン４２４、ビットライン４２２の交点でセル４２０上の多段読み取りを実行するために動作する。示される他のワードラインは、他のワードラインのローカル非選択トランジスタに−２Ｖを印加し、ワードラインの選択トランジスタに信号ＶＮＮを印加することにより非選択状態になる。システムは、ローカル及びグローバル選択を有効にする（ＧＷＬＳＥＬ及びＬＷＬＳＥＬが、これらのそれぞれのドライバ回路要素を有効にするためにセットされる）。システムは、次いで、選択信号を生成して、ＮＯＬＩＭＲＤに関連する複数の回路要素を有効にしてワードライン４２４をＷＬＶＤＭまで帯電させることができる。システムは、次いで、ＮＯＬＩＭＲＤを非選択状態にして、ＧＷＬＳＥＬを非選択状態にして、ＧＷＬノードでワードライン４２４をフローティングし、またはＧＷＬノードでドライバからワードライン４２４を隔離する。システムは、ＶＤＭと、ＧＢＬＳＥＬＢ及びＬＢＬＳＥＬＢと、を有効にし、グローバルワードラインがフローティングするとＶｐｐをランプすることを開始することができる。３段階の読み取りのために、システムは、グローバルワードラインをフローティングする前にＶｐｐをランプすることができる。一実施形態において、システムは、次いで、ＬＷＬＳＥＬを非選択状態にし、ローカルワードラインをフローティングまたはＬＷＬノードでドライバからワードライン４２４を隔離し、再びＶｐｐをランプすることができる。いつ、ビットライン電圧ポテンシャルがセル４２０に対する閾値ポイントに達しても、ビットライン電圧は、メモリセルを介してワードライン４２４までクリアする。閾値に達した後、セル４２０は、停止する。システムは、次いで、ＧＷＬＳＥＬ及びＬＷＬＳＥＬを選択して、ワードライン４２４からＨＮＲＥＧを帯電することができる。システムは、次いで、ＳＡ４３０を有効にして、メモリセルがトリガされるかどうかを見るためにＨＮＲＥＧを基準電圧と比較する。ＳＡ４３０の出力は、詳細には示さないが、メモリセルがトリガされているか、されていないかを示すであろう。
図５は、複数の段階での読み取りのための処理５００の一実施形態のフロー図である。一実施形態において、システムは、メモリデバイス、メモリデバイスに格納されたデータにアクセスするプロセッサを含み、プロセッサは、メモリアクセスコマンドを生成する。一実施形態において、メモリデバイスは、バイトアドレス可能である不揮発性メモリデバイスであり、従来の揮発性メモリデバイスに置き換えることができる。アクセスコマンドは、読み取りコマンドであり得る。
メモリデバイスは、プロセッサから読み取り要求を受信し、読み取り要求に関連するアドレスをデコードする。デコードは、読み取りに選択されたメモリセルの位置をデコードすることを含む（５０２）。デコードは、メモリセルに関連するビットライン及びワードラインを識別することを含む。一実施形態において、選択されたビットライン及び選択されたワードラインに関連する制御ロジックは、グローバルワードライン及びローカルワードラインを駆動して、ワードラインを選択されたワードライン読み取り電圧まで帯電させる（５０４）。制御ロジックは、次いで、グローバルワードラインドライバ及びローカルワードラインドライバを選択的に非選択状態にして、ワードラインを複数のドライバ回路から隔離する。 ワードラインドライバの全て又は一部分のそれぞれの非選択は、読み取り段階で考慮されることができる（５０６）。
一実施形態において、フロートローカル読み取り段階に加えて、１つより多いフロートグローバル読み取り段階が存在することができる。一実施形態において、１つのフロートグローバル読み取り段階、及び１つのフロートローカル読み取り段階が存在する。一実施形態において、制御ロジックは、グローバルワードラインパスまたはローカルワードラインパスのいずれかをフローティングする前にビットラインをランプする。読み取り段階に依存して、制御ロジックは、グローバルワードラインパス（５０８のグローバル分岐）、またはローカルワードラインパス（５０８のローカル分岐）のすべてまたは一部分をフローティングする。グローバルフロート段階に対して、制御ロジックは、グローバルワードラインパスの一部分を非選択状態にして、グローバルワードラインパス上のノードでワードラインを隔離することができる（５１０）。ローカルフロート段階に対して、制御ロジックは、ローカルワードラインパスを非選択状態にして、ローカルワードラインパスでワードラインを隔離することができる（５１２）。一実施形態において、制御ロジックは、任意のローカルフロート段階に入る前に、全てのグローバルフロート段階を実行する。一実施形態において、グローバルフロート段階またはローカルフロート段階の後に、制御ロジックは、ワードラインパスがフローティングしている間に、ビットライン電圧をランプアップする（５１４）。制御ロジックは、現在の読み取り段階に対するメモリセルにより見られるキャパシタンスに対応する異なる電圧レベルまでビットラインをランプすることができる。従って、それぞれの読み取り段階（グローバルであろうとローカルであろうと）は、関連するキャパシタンス（各段階が、キャパシタンスを減少させる順に連続して入力される）、及び関連するビットライン電圧（各段階が、増加するビットライン電圧のレベルを有する）を有する。
現在の読み取り段階が、ワードラインキャパシタンス及び対応するビットライン電圧のランプにおける最終の変化に対応する最終の読み取り段階でない場合（５１６で、ＮＯ分岐）、制御ロジックは、次の読み取り段階に入り（５０６）、再び、ワードラインパスの全てまたは一部分を非選択状態にして、ビットライン電圧をランプアップすることによりワードラインのキャパシタンスを変更する。読み取り段階が最終段階である場合（５１６で、ＹＥＳ分岐）、制御ロジックは、メモリセルの状態を検知できる（５１８）。
制御ロジックは、ビットライン電圧をランプダウンできる（５２０）。制御ロジックは、グローバルワードラインドライバ及びローカルワードラインドライバを選択して、ＨＮＲＥＧノードをワードライン電圧まで帯電させることができる（５２２）。検知回路が、次いで、基準電圧に対するＨＮＲＥＧを検知して、選択されたメモリセルのビット値を判断する（５２４）。一実施形態において、セル状態の検知が、全ての読み取り段階の後に一度実行される代わりに、別個の読み取り段階のそれぞれの終わりに実行される。
図６は、多段読み取りが実装されることができるコンピューティングシステムの一実施形態のブロック図である。システム６００は、本明細書中で記載される任意の実施形態に係るコンピューティングデバイスを表し、コンピューティングデバイスは、ラップトップコンピュータ、ストレージデバイス、デスクトップコンピュータ、サーバ、ゲームまたはエンターテーメント制御システム、スキャナー、複写機、プリンタ、ルータまたはスイッチデバイス、または他の電子デバイスであり得る。システム６００は、システム６００に対する複数の命令の処理、処理管理、及び実行を提供するプロセッサ６２０を含む。プロセッサ６２０は、システム６００に対する処理を提供する任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、処理コア、または他の処理ハードウェアを含むことができる。プロセッサ６２０は、システム６００の全体の動作を制御し、１または複数のプログラマブル汎用または特殊用途マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラム式論理デバイス（ＰＬＤ）、または同種のもの、あるいはそのようなデバイスの組み合わせであり得る、あるいは含みうる。
メモリサブシステム６３０は、システム６００のメインメモリを表し、プロセッサ６２０により実行されるコード、ルーチンを実行するのに使用されるデータ値の一時的な格納を提供する。メモリサブシステム６３０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、１または複数の種々のランダムアクセスメモリ（ＲＡＭ）、または他のメモリデバイス、あるいはそのようなデバイスの組み合わせなどの１または複数のメモリデバイスを含むことができる。メモリサブシステム６３０は、特に、システム６００内の複数の命令を実行するためのソフトウェアプラットフォームを提供するオペレーティングシステム（ＯＳ）６３６を格納し、ホストする。更に、複数の他の命令６３８が格納され、メモリサブシステム６３０から実行されて、システム６００のロジック及び処理を提供する。ＯＳ６３６及び複数の命令６３８は、プロセッサ６２０により実行される。メモリサブシステム６３０は、データ、複数の命令、複数のプログラム、または他のアイテムを格納するメモリデバイス６３２を含む。一実施形態において、メモリサブシステムは、メモリデバイス６３２に複数のコマンドを生成及び発行するメモリコントローラであるメモリコントローラ６３４を含む。 メモリコントローラ６３４は、プロセッサ６２０の物理的な一部であり得ることを理解されるであろう。
プロセッサ６２０及びメモリサブシステム６３０は、バス／バスシステム６１０に連結される。バス６１０は、適切なブリッジ、アダプタ、および／またはコントローラにより連結された任意の１または複数の別個の物理バス、通信ライン／インターフェース、および／またはポイントツーポイント接続を表す抽象である。従って、バス６１０は、例えば、１または複数のシステムバス、周辺機器コンポーネント（ＰＣＩ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータ用周辺機器インターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または電気電子技術者協会（ＩＥＥＥ）規格１３９４バス（一般に、「Ｆｉｒｅｗｉｒｅ（登録商標）」と称される）を含むことができる。バス６１０のバスは、また、ネットワークインターフェース６５０内のインターフェースに対応することができる。
システム６００は、また、バス６１０に連結された、１または複数の入出力（Ｉ／Ｏ）インターフェース６４０、ネットワークインターフェース６５０、１または複数の内部マス・ストレージデバイス６６０、及び周辺インターフェース６７０を含む。Ｉ／Ｏインターフェース６４０は、ユーザがシステム６００とやりとりする１または複数のインターフェースコンポーネント（例えば、ビデオ、オーディオ、および／または英数字インターフェース）を含むことができる。ネットワークインターフェース６５０は、１または複数のネットワークを介してリモートデバイス（例えば、サーバ、他のコンピューティングデバイス）と通信する能力をシステム６００に提供する。ネットワークインターフェース６５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線または無線規格ベースまたは独自インターフェースを含むことができる。
ストレージ６６０は、１または複数の磁気、半導体、光学ディスク、またはそれらの組み合わせなどの不揮発性形式で、大量のデータを格納するための任意の従来の媒体で有り得、または含むことができる。ストレージ６６０は、永続的な状態で、コード、または命令およびデータ６６２を保持する（つまり、値は、システム６００の電力が遮断されても保持される）。メモリ６３０は、複数の命令をプロセッサ６２０に提供する実行メモリまたは操作メモリであるが、ストレージ６６０は、一般的に「メモリ」であるとして考慮され得る。ストレージ６６０は、不揮発性である一方で、メモリ６３０は、揮発性メモリを含むことができる（つまり、システム６００の電力が遮断される場合、データの値または状態は、不定である）。
周辺インターフェース６７０は、詳細には説明しないが任意のハードウェアインターフェースを含むことができる。周辺機器は、概して、システム６００に依存して接続されるデバイスを指す。依存接続は、システム６００が、ユーザがやりとりし、動作が実行されるソフトウェアおよび／またはハードウェアプラットフォームを提供する１つである。
一実施形態において、プロセッサ６２０は、メモリサブシステム６３０および／またはストレージ６６０（例えば、バイトアドレス可能なメモリを含むことができる、不揮発性メモリテクノロジーを使用するソリッドステートドライブ（ＳＳＤ））に格納されたデータでの動作を実行する。動作は、本明細書中に記載された任意の実施形態に従った多段読み取りを実行できるメモリまたはストレージデバイス上のメモリアクセスオペレーションを含むことできる。多段読み取りは、別個の別々の電圧レベルまで選択されたメモリセルのビットライン電圧をランプアップすることを含む。一実施形態において、システムは、選択されたワードラインのキャパシタンスの制御と同時に、ビットライン電圧をランプすることができる。多段読み取りは、読み取り動作が、読み取り動作中のメモリセルを介した改善されたセンスマージンおよび／または改善された最悪状況の電流引き込みをもたらすことを可能にする。
図７は、多段読み取りを実装できるモバイルデバイスの一実施形態のブロック図である。デバイス７００は、コンピューティングタブレット、高性能サーバ、携帯電話またはスマートフォン、無線可能Ｅリーダ、装着型コンピューティングデバイス、ウルトラブック、または他のモバイルデバイスなどのモバイルコンピューティングデバイスを表す。複数のコンポーネントうち特定のものが大まかに示されており、そのようなデバイスの全てのコンポーネントがデバイス７００に示されているのではないことを理解されよう。
デバイス７００は、デバイス７００の主な処理動作を実行するプロセッサ７１０を含む。プロセッサ７１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラム式論理デバイス、または他の処理手段のような１または複数の物理デバイスを含む。プロセッサ７１０により実行される処理オペレーションは、処理プラットフォームの実行、またはアプリケーションおよび／またはデバイス機能が実行されるオペレーティングシステムを含む。処理オペレーションは、ヒューマンユーザまたは他のデバイスとのＩ／Ｏ（入出力）に関連する動作、電力管理に関連する動作、および／またはデバイス７００を他のデバイスに接続することに関する動作を含む。処理オペレーションは、また、オーディオＩ／Ｏおよび／またはディスプレイＩ／Ｏに関連する動作を含むことができる。
一実施形態において、デバイス７００は、ハードウェア（例えば、オーディオハードウェア及びオーディオ回路）及びコンピューティングデバイスにオーディオ機能を提供することに関連するソフトウェア（例えば、ドライバ、コーディック）コンポーネントを表すオーディオサブシステム７２０を含む。オーディオ機能は、マイク入力と同様に、スピーカ、および／またはヘッドフォン出力を含むことができる。そのような機能のデバイスは、デバイス７００に集積することができる、またはデバイス７００に接続することができる。一実施形態において、ユーザは、プロセッサ７１０により受信され処理される複数のオーディオコマンドを提供することによりデバイス７００とやりとりする。
表示サブシステム７３０は、ユーザがコンピューティングデバイスとやりとりするための視覚および／または触覚ディスプレイを提供するハードウェア（例えば、ディスプレイデバイス）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。表示サブシステム７３０は、ユーザにディスプレイを提供するために使用される特定のスクリーンまたはハードウェアデバイスを含むディスプレイインターフェース７３２を含む。一実施形態において、ディスプレイインターフェース７３２は、ディスプレイに関係する少なくとも幾つかの処理を実行する、プロセッサ７１０から独立したロジックを含む。一実施形態において、ディスプレイサブシステム７３０は、ユーザに対して出力および入力の両方を提供するタッチスクリーンデバイスを含む。
Ｉ／Ｏコントローラ７４０は、ユーザとのやりとりに関する複数のハードウェアデバイスおよび複数のソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０および／または表示サブシステム７３０の一部であるハードウェアを管理するために動作できる。更に、Ｉ／Ｏコントローラ７４０は、それを介してユーザがシステムとやりとりし得るデバイス７００と接続する追加のデバイスの接続点を表す。例えば、デバイス７００に取り付けられ得る複数のデバイスは、複数のマイクデバイス、複数のスピーカまたはステレオシステム、複数のビデオシステムまたは他のディスプレイデバイス、複数のキーボードまたはキーパッドデバイス、若しくは他の、複数のカードリーダまたは複数の他のデバイスなど、複数の特定のアプリケーションにおける使用のための複数のＩ／Ｏデバイスを含むかもしれない。
上述の通り、Ｉ／Ｏコントローラ７４０は、オーディオサブシステム７２０および／または表示サブシステム７３０とやりとりすることができる。例えば、マイクまたは他のオーディオデバイスを通じた入力は、デバイス７００の１または複数のアプリケーションまたは機能のための入力または複数のコマンドを提供し得る。更に、オーディオ出力は、ディスプレイ出力の代わりに、またはそれに加えて提供され得る。別の例を挙げると、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、少なくとも部分的にＩ／Ｏコントローラ７４０によって管理される入力デバイスとしても動作する。Ｉ／Ｏコントローラ７４０により管理される複数のＩ／Ｏ機能を提供する、デバイス７００上の追加の複数のボタンまたは複数のスイッチもあり得る。
一実施形態において、Ｉ／Ｏコントローラ７４０は、加速度計、カメラ、光センサまたは他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、またはデバイス７００に含めることができる他のハードウェアなどの複数のデバイスを管理する。入力は、直接的なユーザのやりとりの一部であり得、システムの複数の処理に影響を及ぼす、システムに対する環境に関する入力（雑音のフィルタリング、輝度の検出に関するディスプレイの調節、カメラのためのフラッシュの適用、または複数の他の特徴など）を提供することであり得る一実施形態において、デバイス７００は、バッテリ電力利用、バッテリの充電、及び省電力動作に関連する特徴を管理する電力管理７５０を含む。
メモリサブシステム７６０は、デバイス７００に情報を格納するメモリデバイス７６２を含む。メモリサブシステム７６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変化しない）および／または揮発性（メモリデバイスへの電力が遮断された場合に状態が不定である）メモリデバイスを含むことができる。メモリ７６０は、システム７００のアプリケーション及び機能の実行に関連するシステムデータ（長期間であろうと、一時的であろうと）と同様に、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、または他のデータを格納できる。一実施形態において、メモリサブシステム７６０は、（システム７００の制御の一部も考慮され得、プロセッサ７１０の一部として考慮される可能性がある）メモリコントローラ７６４を含む。メモリコントローラ７６４は、メモリデバイス７６２に対するコマンドを生成し、発行するスケジューラを含む。
接続７７０は、デバイス７００が外部デバイスと通信することを可能にするハードウェアデバイス（例えば、無線および／または有線コネクタ及び通信ハードウェア）及びソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、ヘッドセット、プリンタ、または他のデバイスなどの周辺機器と同様に、他のコンピューティングデバイス、無線アクセスポイント、または基地局などの別個のデバイスであり得る。
接続７７０は、複数の異なるタイプの接続を含み得る。一般論を述べるべく、デバイス７００はセルラー接続７７２および無線接続７７４と共に示されている。セルラー接続７７２は、概して、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーションズ）または変形または派生、ＣＤＭＡ（符号分割多重アクセス）または変形または派生、ＴＤＭ（時分割多重）または変形または派生、ＬＴＥ（ロングタームエボリューション、「４Ｇ」としても称される）、あるいは他のセルラサービス規格などの無線キャリアにより提供されるセルラーネットワーク接続を指す。 無線接続７７４は、セルラーではない無線接続を指し、パーソナルエリアネットワーク（ブルートゥース（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、および／またはワイドエリアネットワーク（ＷｉＭａｘなど）、または他の無線通信を含むことができる。無線通信は、無形媒体を介して変調された電波放射の使用を介したデータ伝送を指す。有線通信は、有形通信媒体を介してもたらされる。
複数の周辺接続７８０は、複数のハードウェアインターフェースおよび複数のコネクタ、並びに、周辺接続を実装する複数のソフトウェアコンポーネント（例えば、複数のドライバ、複数のプロトコルスタック）を含む。当然のことながら、デバイス７００は、他のコンピューティングデバイスに対する周辺機器でもあり得る（「〜へ」７８２）とともに、周辺機器が接続されているデバイスでもあり得る（「〜から」７８４）。デバイス７００は、一般に、デバイス７００上のコンテンツの管理（例えば、ダウンロードおよび／またはアップロード、変更、同期）などを目的として他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。更に、ドッキングコネクタは、デバイス７００が、例えば複数の視聴覚または他のシステムへ出力されるコンテンツを制御することを可能とする複数の特定の周辺機器に、デバイス７００が接続することを可能とし得る。
独自のドッキングコネクタまたは他の独自の接続ハードウェアに加えて、デバイス７００は、共通の、または規格ベースの複数のコネクタを介して周辺接続７８０を実装し得る。複数の共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインターフェースのうちいずれかを含み得る）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ（ＨＤＭＩ（登録商標））、Ｆｉｒｅｗｉｒｅ（登録商標）、または他のタイプを含み得る。
一実施形態において、プロセッサ７１０は、メモリサブシステム７６０（例えば、バイトアドレス可能なメモリを含むことができる不揮発性メモリテクノロジーを使用するソリッドステートドライブ（ＳＳＤ））に格納されたデータ上の動作を実行する。動作は、本明細書中に記載された任意の実施形態に従った多段読み取りを実行できるメモリまたはストレージデバイス上のメモリアクセスオペレーションを含むことができる。多段読み取りは、別個の別々の電圧レベルまで、選択されたメモリセルのビットライン電圧をランプアップすることを含む。一実施形態において、システムは、選択されたワードラインのキャパシタンスを制御すると同時に、ビットライン電圧をランプすることができる。多段読み取りは、読み取り動作が、読み取り動作中のメモリセルを介した改善されたセンスマージンおよび／または改善された最悪状況の電流引き込みをもたらすことを可能にする。
一態様において、方法は、読み取りに選択されたメモリセルを有するメモリデバイスのワードラインを帯電する段階と、グローバルワードラインパスをワードラインからメモリセルを読み取る検知回路に接続するグローバルワードラインドライバを有効にし、ローカルワードラインパスを前記グローバルワードラインパスに接続するローカルワードラインドライバを有効にする段階と、グローバルワードラインドライバを無効にし、有効にされたローカルワードラインドライバを維持する段階と、選択されたメモリセルのビットラインに初期電圧を印加する段階と、ローカルワードラインドライバを無効にし、無効にされたグローバルワードラインドライバを維持する段階と、より高い電圧を前記ビットラインに印加する段階と、選択されたメモリセルを読み取る検知回路にメモリセルを接続すべく、グローバルワードラインドライバ及びローカルワードラインドライバを有効にする段階とを含む。
一実施形態において、メモリセルは、位相変更メモリエレメントを含む。一実施形態において、ビットラインに印加された初期電圧及びより高い電圧は、メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因して、期待閾電圧分布に基づいて決定された複数の電圧レベルを有する。一実施形態において、初期電圧を印加する段階は、ローカルワードラインドライバを無効にする前に、複数の異なる別々のレベルの電圧を、ビットラインに印加する段階をさらに含む。一実施形態において、より高い電圧を印加する段階は、グローバルワードラインドライバ及びローカルワードラインドライバを有効にする前に、複数の異なる別々のレベルの電圧をビットラインに印加する段階をさらに含む。一実施形態において、グローバルワードラインドライバを無効にする段階およびローカルワードラインドライバを無効にする段階は、メモリセルで見られるようにワードラインのキャパシタンスを動的に変更する段階を含む。一実施形態において、方法は、グローバルワードラインドライバを無効する段階及び有効にされたローカルワードラインドライバを維持する段階より前に、ビットラインの電圧をランプする段階をさらに含む。一実施形態において、方法は、初期電圧をビットラインに印加する段階及びより高い電圧をビットラインに印加する段階の両方の後に、メモリセルを読み取る検知回路に接続すべく、初期電圧をビットラインに印加する段階の後に、グローバルワードラインドライバ及びローカルワードラインドライバの両方を有効にする段階をさらに含む。
一態様において、ワードラインとビットラインとの間にメモリセルを有するメモリデバイスは、メモリセルが読み取り動作のために選択される時にメモリセルを読み取る検知回路と、関連するグローバルワードラインドライバ及びローカルワードラインドライバを有するワードラインと、複数の電圧レベルをビットラインに選択的に印加する関連するビットラインドライバを有するビットラインと、グローバルワードラインドライバ及びローカルワードラインドライバを選択的に有効及び無効にし、ビットラインドライバに、電圧レベルをビットラインに印加させるロジックとを備え、グローバルワードラインドライバは、グローバルワードラインパスをワードラインに選択的に接続し、ローカルワードラインドライバは、ローカルワードラインパスをグローバルワードラインパスに選択的に接続し、ワードラインは、メモリセルを読み取るべく、グローバルワードラインパス及びローカルワードラインパスを介して検知回路に接続し、ロジックは、ワードラインが読み取り電圧に帯電された後、有効にされたローカルワードラインドライバを維持しながら、グローバルワードラインドライバを無効にし、ロジックは、グローバルワードラインドライバが無効にされ、ローカルワードラインドライバが有効にされている間に、ビットラインドライバに、初期電圧をビットラインに印加させ、ロジックは、さらに、ローカルワードラインドライバを無効にし、無効にされたグローバルワードラインドライバを維持し、ロジックは、グローバルワードラインドライバ及びローカルワードラインドライバが無効にされている間に、ビットラインドライバに、初期電圧より高い第２電圧をビットラインに印加させる。
一実施形態において、メモリセルは、位相変更メモリエレメントを含む。一実施形態において、ビットラインに印加される初期電圧及び第２電圧は、メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因する期待閾電圧分布に基づいて決定された複数の電圧レベルを有する。一実施形態において、ロジックは、検知回路がメモリセルを読み取る前に、グローバルワードラインドライバが無効にされ、ローカルワードラインドライバが有効にされている間に、ビットラインドライバに、初期電圧のレベルを含む複数の異なる電圧レベルをビットラインに印加させる。一実施形態において、ロジックは、検知回路がメモリセルを読み取る前に、グローバルワードラインドライバ及びローカルワードラインドライバが無効にされている間に、ビットラインドライバに、第２電圧のレベルを含む複数の異なる電圧レベルをビットラインに印加させる。一実施形態において、ロジックは、メモリセルで見られるようにワードラインのキャパシタンスを動的に変化させるべく、グローバルワードラインドライバ及びローカルワードラインドライバを無効にする。一実施形態において、グローバルワードラインドライバを無効にし、有効にされたローカルワードラインドライバを維持する前に、ビットラインの電圧をランプするロジックをさらに含む。一実施形態において、ビットラインドライバが初期電圧を印加した後、及びビットラインドライバが第２電圧を印加した後の両方で、メモリセルを読み取る検知回路にメモリセルを接続すべく、ビットラインドライバに、初期電圧をビットラインに印加させた後に、グローバルワードラインドライバ及びローカルワードラインドライバを有効にするロジックをさらに含む。
一態様において、電子デバイスは、データを格納する、ワードラインとビットラインとの間にメモリセルを有するメモリデバイスを備え、メモリデバイスは、メモリセルが読み取り動作のために選択される時にメモリセルを読み取る検知回路と、関連するグローバルワードラインドライバ及びローカルワードラインドライバを有するワードラインと、複数の電圧レベルをビットラインに選択的に印加する関連するビットラインドライバを有するビットラインと、グローバルワードラインドライバ及びローカルワードラインドライバを選択的に有効及び無効にし、ビットラインドライバに、電圧レベルをビットラインに印加させる、ロジックと、メモリデバイスからアクセスされるデータに基づいて表示を生成すべく結合されるタッチスクリーンディスプレイとを備え、グローバルワードラインドライバは、グローバルワードラインパスをワードラインに選択的に接続し、ローカルワードラインドライバは、ローカルワードラインパスをグローバルワードラインパスに選択的に接続し、ワードラインは、メモリセルを読み取るべく、グローバルワードラインパス及びローカルワードラインパスを介して検知回路に接続し、ロジックは、ワードラインが読み取り電圧に帯電された後、有効にされたローカルワードラインドライバを維持しながら、グローバルワードラインドライバを無効にし、ロジックは、グローバルワードラインドライバが無効にされ、ローカルワードラインドライバが有効にされている間に、ビットラインドライバに、初期電圧をビットラインに印加させ、ロジックは、さらに、ローカルワードラインドライバを無効にし、無効にされたグローバルワードラインドライバを維持し、ロジックは、グローバルワードラインドライバ及びローカルワードラインドライバが無効にされている間に、ビットラインドライバに、初期電圧より高い第２電圧をビットラインに印加させる。
一実施形態において、メモリセルは、位相変更メモリエレメントを含む。一実施形態において、ビットラインに印加される初期電圧及び第２電圧は、メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因して、期待閾電圧分布に基づいて決定された複数の電圧レベルを有する。一実施形態において、ロジックは、検知回路がメモリセルを読み取る前に、グローバルワードラインドライバが無効にされ、ローカルワードラインドライバが有効にされている間に、ビットラインドライバに、初期電圧のレベルを含む複数の異なる電圧レベルをビットラインに印加させる。一実施形態において、ロジックは、検知回路がメモリセルを読み取る前に、グローバルワードラインドライバ及びローカルワードラインドライバが無効にされている間に、ビットラインドライバに、第２電圧のレベルを含む複数の異なる電圧レベルをビットラインに印加させる。一実施形態において、ロジックは、メモリセルで見られるようにワードラインのキャパシタンスを動的に変化させるべく、グローバルワードラインドライバ及びローカルワードラインドライバを無効にする。一実施形態において、グローバルワードラインドライバを無効にし、有効にされたローカルワードラインドライバを維持する前に、ビットラインの電圧をランプするロジックをさらに含む。一実施形態において、ビットラインドライバが初期電圧を印加した後、及びビットラインドライバが第２電圧を印加した後の両方で、メモリセルを読み取る検知回路にメモリセルを接続すべく、ビットラインドライバに、初期電圧をビットラインに印加させた後に、グローバルワードラインドライバ及びローカルワードラインドライバを有効にするロジックをさらに含む。
一態様において、実行された場合に多段メモリセル読み取りを実行するための動作を実行する、格納されたコンテンツを有するコンピュータ可読記憶媒体を含む製品であって、コンテンツは、読み取りに選択されたメモリセルを有するメモリデバイスのワードラインを帯電する段階と、グローバルワードラインパスをワードラインからメモリセルを読み取る検知回路に接続するグローバルワードラインドライバを有効にし、ローカルワードラインパスをグローバルワードラインパスに接続するローカルワードラインドライバを有効にする段階と、グローバルワードラインドライバを無効にし、有効にされたローカルワードラインドライバを維持する段階と、選択されたメモリセルのビットラインに初期電圧を印加する段階と、ローカルワードラインドライバを無効にし、無効にされたグローバルワードラインドライバを維持する段階と、より高い電圧をビットラインに印加する段階と、選択されたメモリセルを読み取る検知回路にメモリセルを接続すべく、グローバルワードラインドライバ及びローカルワードラインドライバを有効にする段階とを含む。
一実施形態において、メモリセルは、位相変更メモリエレメントを含む。一実施形態において、ビットラインに印加された初期電圧及びより高い電圧は、メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因して、期待閾電圧分布に基づいて決定された複数の電圧レベルを有する。一実施形態において、初期電圧を印加する段階のためのコンテンツは、ローカルワードラインドライバを無効にする前に、複数の異なる別々のレベルの電圧を、ビットラインに印加する段階のためのコンテンツをさらに含む。一実施形態において、より高い電圧を印加する段階のためのコンテンツは、グローバルワードラインドライバ及びローカルワードラインドライバを有効にする前に、複数の異なる別々のレベルの電圧をビットラインに印加する段階のためのコンテンツをさらに含む。一実施形態において、グローバルワードラインドライバを無効にする段階およびローカルワードラインドライバを無効にする段階のためのコンテンツは、メモリセルで見られるようにワードラインのキャパシタンスを動的に変更する段階ためのコンテンツを含む。一実施形態において、グローバルワードラインドライバを無効する段階及び有効にされたローカルワードラインドライバを維持する段階より前に、ビットラインの電圧をランプする段階のためのコンテンツをさらに含む。一実施形態において、初期電圧をビットラインに印加する段階の後、及びより高い電圧をビットラインに印加する段階の後の両方で、メモリセルを読み取る検知回路に接続すべく、初期電圧をビットラインに印加する段階の後に、グローバルワードラインドライバ及びローカルワードラインドライバの両方を有効にする段階のためのコンテンツをさらに含む。
一態様において、多段メモリセル読み取りを実行する装置は、読み取りに選択されたメモリセルを有するメモリデバイスのワードラインを帯電する手段と、グローバルワードラインパスをワードラインからメモリセルを読み取る検知回路に接続するグローバルワードラインドライバを有効にし、ローカルワードラインパスをグローバルワードラインパスに接続するローカルワードラインドライバを有効にする手段と、グローバルワードラインドライバを無効にし、有効にされたローカルワードラインドライバを維持する手段と、選択されたメモリセルのビットラインに初期電圧を印加する手段と、ローカルワードラインドライバを無効にし、無効にされたグローバルワードラインドライバを維持する手段と、より高い電圧をビットラインに印加する手段と、選択されたメモリセルを読み取る検知回路にメモリセルを接続すべく、グローバルワードラインドライバ及びローカルワードラインドライバを有効にする手段とを含む。
一実施形態において、メモリセルは、位相変更メモリエレメントを含む。一実施形態において、ビットラインに印加された初期電圧及びより高い電圧は、メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因して、期待閾電圧分布に基づいて決定された複数の電圧レベルを有する。一実施形態において、初期電圧を印加する手段は、ローカルワードラインドライバを無効にする前に、複数の異なる別々のレベルの電圧を、ビットラインに印加する手段をさらに含む。一実施形態において、より高い電圧を印加する手段は、グローバルワードラインドライバ及びローカルワードラインドライバを有効にする前に、複数の異なる別々のレベルの電圧をビットラインに印加する手段をさらに含む。一実施形態において、グローバルワードラインドライバを無効にし、ローカルワードラインドライバを無効にする手段は、メモリセルで見られるようにワードラインのキャパシタンスを動的に変更する手段を含む。一実施形態において、グローバルワードラインドライバを無効すること及び有効にされたローカルワードラインドライバを維持することより前に、ビットラインの電圧をランプする手段をさらに含む。一実施形態において、初期電圧をビットラインに印加する後、及びより高い電圧をビットラインに印加する後の両方で、メモリセルを読み取る検知回路に接続すべく、初期電圧をビットラインに印加することの後に、グローバルワードラインドライバ及びローカルワードラインドライバの両方を有効にするための手段をさらに含む。
本明細書中では、フロー図は、様々な処理動作のシーケンスの一例を示す。フロー図は、物理動作と同様に、ソフトウェア、またはファームウェアルーチンにより実行される動作を示すことができる。一実施形態において、フロー図は、ハードウェアおよび／またはソフトウェアで実装することができる有限状態機械（ＦＳＭ）の状態を図示することができる。特定のシーケンスまたは順序について示しているが、他の規定がなければ、動作の順序は、変更されることができる。したがって、図示された実施形態は、一例としてのみ理解されるべきであり、処理は、異なる順序で実行されることができ、いくつかの動作は、並列に実行されることができる。更に、１または複数の動作は、様々な実施形態において省略されることができ、従って、全ての動作が、全ての実施形態において要求されない。他の処理フローは可能である。
その範囲で、様々な動作または機能が本明細書中に記載され、それらは、ソフトウェアコード、命令、構成、および／またはデータとして記載または定義されることができる。コンテンツは、直接実行可能であり得（「オブジェクト」、または「実行可能な」フォーム）、ソースコード、または異なるコード（「デルタ」または「パス」コード）であり得る。本明細中に記載された複数の実施形態のソフトウェアコンテンツは、そこにコンテンツが格納される製品を介して、または通信インターフェースを介したデータを送信する通信インターフェースを処理する方法を介して、提供されることができる。機械読み取り可能な記録媒体は、機械に、記載された機能または動作を実行させることができる。機能または動作は、書き込み可／書き込み不可の媒体（例えば、読み取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）など、機械（例えば、コンピューティングデバイス、電子システムなど）によりアクセス可能な形式で情報を格納する任意のメカニズムを含む。通信インターフェースは、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなどの他のデバイスと通信する任意のハードウェア、無線、光学などの媒体にインターフェースする任意のメカニズムを含む。通信インターフェースは、ソフトウェアコンテンツを記述するデータ信号を提供する通信インターフェースを準備する設定パラメータを提供、および／または信号を送信することにより構成されることができる。通信インターフェースは、通信インターフェースに送信される１または複数のコマンドまたは信号を介してアクセスされることができる。
本明細書中に記載される様々なコンポーネントは、記述される動作または機能を実行するための手段であり得る。本明細書中に記載されるそれぞれのコンポーネントは、ソフトウェア、ハードウェア、またはこれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、特殊用途ハードウェア（例えば、アプリケーション特有のハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ））、組み込みコントローラ、ハードワイヤード回路などとして実装されることができる。
本明細書中に記載されている内容の側面で、様々な変更が、こられの範囲からかけ離れずに、開示された発明の実施形態及び実装になり得る。従って、ここに記載した図及び例は、例として捉えられるべきであり、限定的に捉えられるべきではない。本発明の範囲は、以下の特許請求の範囲に参照されることによりのみ評価されるべきである。

Claims (25)

  1. 多段メモリセル読み取り方法であって、
    読み取りに選択されたメモリセルを有するメモリデバイスのワードラインを帯電する段階と、
    グローバルワードラインパスを前記ワードラインから前記メモリセルを読み取る検知回路に接続するグローバルワードラインドライバを有効にし、ローカルワードラインパスを前記グローバルワードラインパスに接続するローカルワードラインドライバを有効にする段階と、
    前記グローバルワードラインドライバを無効にし、有効にされた前記ローカルワードラインドライバを維持する段階と、
    選択された前記メモリセルのビットラインに初期電圧を印加する段階と、
    前記ローカルワードラインドライバを無効にし、無効にされた前記グローバルワードラインドライバを維持する段階と、
    より高い電圧を前記ビットラインに印加する段階と、
    選択された前記メモリセルを読み取る前記検知回路に前記メモリセルを接続すべく、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを有効にする段階と
    を含む、方法。
  2. 前記メモリセルは、位相変更メモリエレメントを含む、請求項１に記載の方法。
  3. 前記ビットラインに印加された前記初期電圧及び前記より高い電圧は、前記メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因して、期待閾電圧分布に基づいて決定された複数の電圧レベルを有する、請求項１または請求項２に記載の方法。
  4. 前記初期電圧を印加する段階は、前記ローカルワードラインドライバを無効にする前に、複数の異なる別々のレベルの電圧を、前記ビットラインに印加する段階をさらに含む、請求項１から請求項３のいずれか１つに記載の方法。
  5. 前記より高い電圧を印加する段階は、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを有効にする前に、複数の異なる別々のレベルの電圧を前記ビットラインに印加する段階をさらに含む、請求項１から請求項４のいずれか１つに記載の方法。
  6. 前記グローバルワードラインドライバを無効にする段階および前記ローカルワードラインドライバを無効にする段階は、前記メモリセルで見られるように前記ワードラインのキャパシタンスを動的に変更する段階を含む、請求項１から請求項５のいずれか１つに記載の方法。
  7. 前記グローバルワードラインドライバを無効し、有効にされた前記ローカルワードラインドライバを維持する段階より前に、前記ビットラインの電圧をランプする段階をさらに含む、請求項１から請求項６のいずれか１つに記載の方法。
  8. 前記初期電圧を前記ビットラインに印加する段階の後、及び前記より高い電圧を前記ビットラインに印加する段階の後の両方で、前記メモリセルを読み取る前記検知回路に接続すべく、前記初期電圧を前記ビットラインに印加する段階の後に、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバの両方を有効にする段階をさらに含む、請求項１から請求項７のいずれか１つに記載の方法。
  9. ワードラインとビットラインとの間にメモリセルを有するメモリデバイスであって、
    前記メモリセルが読み取り動作のために選択される時に前記メモリセルを読み取る検知回路と、
    関連するグローバルワードラインドライバ及びローカルワードラインドライバを有するワードラインと、
    複数の電圧レベルを前記ビットラインに選択的に印加する関連するビットラインドライバを有するビットラインと、
    前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを選択的に有効及び無効にし、前記ビットラインドライバに、電圧レベルを前記ビットラインに印加させるロジックと
    を備え、
    前記グローバルワードラインドライバは、グローバルワードラインパスを前記ワードラインに選択的に接続し、前記ローカルワードラインドライバは、ローカルワードラインパスを前記グローバルワードラインパスに選択的に接続し、前記ワードラインは、前記メモリセルを読み取るべく、前記グローバルワードラインパス及び前記ローカルワードラインパスを介して前記検知回路に接続し、
    前記ロジックは、前記ワードラインが読み取り電圧に帯電された後、有効にされた前記ローカルワードラインドライバを維持しながら、前記グローバルワードラインドライバを無効にし、
    前記ロジックは、前記グローバルワードラインドライバが無効にされ、前記ローカルワードラインドライバが有効にされている間に、前記ビットラインドライバに、初期電圧を前記ビットラインに印加させ、
    前記ロジックは、さらに、前記ローカルワードラインドライバを無効にし、無効にされた前記グローバルワードラインドライバを維持し、
    前記ロジックは、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバが無効にされている間に、前記ビットラインドライバに、前記初期電圧より高い第２電圧を前記ビットラインに印加させる、メモリデバイス。
  10. 前記メモリセルは、位相変更メモリエレメントを含む、請求項９に記載のメモリデバイス。
  11. 前記ビットラインに印加される前記初期電圧及び前記第２電圧は、前記メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因する期待閾電圧分布に基づいて決定された複数の電圧レベルを有する、請求項９または請求項１０に記載のメモリデバイス。
  12. 前記ロジックは、前記検知回路が前記メモリセルを読み取る前に、前記グローバルワードラインドライバが無効にされ、前記ローカルワードラインドライバが有効にされている間に、前記ビットラインドライバに、前記初期電圧のレベルを含む複数の異なる電圧レベルを前記ビットラインに印加させる、請求項９から請求項１１のいずれか１つに記載のメモリデバイス。
  13. 前記ロジックは、前記検知回路が前記メモリセルを読み取る前に、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバが無効にされている間に、前記ビットラインドライバに、前記第２電圧のレベルを含む複数の異なる電圧レベルを前記ビットラインに印加させる、請求項９から請求項１２のいずれか１つに記載のメモリデバイス。
  14. 前記ロジックは、前記メモリセルで見られるように前記ワードラインのキャパシタンスを動的に変化させるべく、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを無効にする、請求項９から請求項１３のいずれか１つに記載のメモリデバイス。
  15. 前記グローバルワードラインドライバを無効にし、有効にされた前記ローカルワードラインドライバを維持する前に、前記ビットラインの電圧をランプする前記ロジックをさらに含む、請求項９から請求項１４のいずれか１つに記載のメモリデバイス。
  16. 前記ビットラインドライバが前記初期電圧を印加した後、及び前記ビットラインドライバが前記第２電圧を印加した後の両方で、前記メモリセルを読み取る前記検知回路に前記メモリセルを接続すべく、前記ビットラインドライバに、前記初期電圧を前記ビットラインに印加させた後に、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを有効にする前記ロジックをさらに含む、請求項９から請求項１５のいずれか１つに記載のメモリデバイス。
  17. 多段メモリセル読み取りを実行する電子デバイスであって、
    データを格納する、ワードラインとビットラインとの間にメモリセルを有するメモリデバイスを備え、
    前記メモリデバイスは、
    前記メモリセルが読み取り動作のために選択される時に前記メモリセルを読み取る検知回路と、
    関連するグローバルワードラインドライバ及びローカルワードラインドライバを有するワードラインと、
    複数の電圧レベルを前記ビットラインに選択的に印加する関連するビットラインドライバを有するビットラインと、
    前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを選択的に有効及び無効にし、前記ビットラインドライバに、電圧レベルを前記ビットラインに印加させる、ロジックと、
    前記メモリデバイスからアクセスされるデータに基づいて表示を生成すべく結合されるタッチスクリーンディスプレイと
    を備え、
    前記グローバルワードラインドライバは、グローバルワードラインパスを前記ワードラインに選択的に接続し、前記ローカルワードラインドライバは、ローカルワードラインパスを前記グローバルワードラインパスに選択的に接続し、前記ワードラインは、前記メモリセルを読み取るべく、前記グローバルワードラインパス及び前記ローカルワードラインパスを介して前記検知回路に接続し、
    前記ロジックは、前記ワードラインが読み取り電圧に帯電された後、有効にされた前記ローカルワードラインドライバを維持しながら、前記グローバルワードラインドライバを無効にし、
    前記ロジックは、前記グローバルワードラインドライバが無効にされ、前記ローカルワードラインドライバが有効にされている間に、前記ビットラインドライバに、初期電圧を前記ビットラインに印加させ、
    前記ロジックは、さらに、前記ローカルワードラインドライバを無効にし、無効にされた前記グローバルワードラインドライバを維持し、
    前記ロジックは、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバが無効にされている間に、前記ビットラインドライバに、前記初期電圧より高い第２電圧を前記ビットラインに印加させる、電子デバイス。
  18. 前記ビットラインに印加される前記初期電圧及び前記第２電圧は、前記メモリデバイスの複数のメモリセルに対する複数のプロセス変動に起因して、期待閾電圧分布に基づいて決定された複数の電圧レベルを有する、請求項１７に記載の電子デバイス。
  19. 前記ロジックは、前記検知回路が前記メモリセルを読み取る前に、前記グローバルワードラインドライバが無効にされ、前記ローカルワードラインドライバが有効にされている間に、前記ビットラインドライバに、前記初期電圧のレベルを含む複数の異なる電圧レベルを前記ビットラインに印加させる、請求項１７または請求項１８に記載の電子デバイス。
  20. 前記ロジックは、前記検知回路が前記メモリセルを読み取る前に、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバが無効にされている間に、前記ビットラインドライバに、前記第２電圧のレベルを含む複数の異なる電圧レベルを前記ビットラインに印加させる、請求項１７から請求項１９のいずれか１つに記載の電子デバイス。
  21. 前記ロジックは、前記メモリセルで見られるように前記ワードラインのキャパシタンスを動的に変化させるべく、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを無効にする、請求項１７から請求項２０のいずれか１つに記載の電子デバイス。
  22. 前記グローバルワードラインドライバを無効にし、有効にされた前記ローカルワードラインドライバを維持する前に、前記ビットラインの電圧をランプする前記ロジックをさらに含む、請求項１７から請求項２１のいずれか１つに記載の電子デバイス。
  23. 前記ビットラインドライバが前記初期電圧を印加した後、及び前記ビットラインドライバが前記第２電圧を印加した後の両方で、前記メモリセルを読み取る前記検知回路に前記メモリセルを接続すべく、前記ビットラインドライバに、前記初期電圧を前記ビットラインに印加させた後に、前記グローバルワードラインドライバ及び前記ローカルワードラインドライバを有効にする前記ロジックをさらに含む、請求項１７から請求項２２のいずれか１つに記載の電子デバイス。
  24. 請求項１から請求項８のいずれか１つに記載の多段メモリセル読み取りを実行する方法の実行をコンピュータに実行させるためのプログラム。
  25. 請求項１から請求項８のいずれか１つに記載の方法を実行するための複数の動作を実行する手段を備え、多段メモリセル読み取りを実行するための装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021514094A (ja) * 2018-04-19 2021-06-03 マイクロン テクノロジー，インク． メモリセルを検知するための装置及び方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325655B2 (en) * 2015-04-10 2019-06-18 Hewlett Packard Enterprise Development Lp Temperature compensation circuits
US9570192B1 (en) * 2016-03-04 2017-02-14 Qualcomm Incorporated System and method for reducing programming voltage stress on memory cell devices
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10290341B2 (en) * 2017-02-24 2019-05-14 Micron Technology, Inc. Self-reference for ferroelectric memory
US10163480B1 (en) 2017-07-27 2018-12-25 Micron Technology, Inc. Periphery fill and localized capacitance
US10032496B1 (en) * 2017-07-27 2018-07-24 Micron Technology, Inc. Variable filter capacitance
KR102478221B1 (ko) * 2018-07-09 2022-12-15 에스케이하이닉스 주식회사 읽기 동작을 제어하는 제어회로를 포함하는 반도체 메모리 장치
KR102656527B1 (ko) 2019-04-05 2024-04-15 삼성전자주식회사 메모리 장치
US10910049B2 (en) * 2019-04-30 2021-02-02 Micron Technology, Inc. Sub-word line driver circuit
KR20200127743A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
KR20210010755A (ko) 2019-07-19 2021-01-28 삼성전자주식회사 메모리 셀의 멀티-턴 온을 방지하기 위한 메모리 장치 및 그것의 동작 방법
KR20210013418A (ko) 2019-07-24 2021-02-04 삼성전자주식회사 독출 디스터브를 감소한 메모리 장치 및 메모리 장치의 동작방법
CN110619906B (zh) * 2019-08-19 2021-06-25 中国科学院上海微系统与信息技术研究所 多级相变存储器的读出电路及读出方法
CN110797063B (zh) * 2019-09-17 2021-05-25 华中科技大学 忆阻器存储芯片及其操作方法
KR20210036457A (ko) 2019-09-25 2021-04-05 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작방법
US11074968B2 (en) 2019-11-22 2021-07-27 International Business Machines Corporation Method and system to improve read reliability in memory devices
US20210272619A1 (en) * 2020-02-28 2021-09-02 Western Digital Technologies, Inc. Data Storage With Improved Read Performance By Avoiding Line Discharge
EP4222745A4 (en) 2021-12-14 2024-02-21 Yangtze Memory Tech Co Ltd MEMORY DEVICE AND ITS OPERATION
US11922035B2 (en) 2022-01-21 2024-03-05 Dell Products L.P. Read-disturb-based read temperature adjustment system
US11928354B2 (en) 2022-01-21 2024-03-12 Dell Products L.P. Read-disturb-based read temperature determination system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179158A (ja) * 2004-12-24 2006-07-06 Renesas Technology Corp 半導体装置
JP2007109381A (ja) * 2005-10-15 2007-04-26 Samsung Electronics Co Ltd 相変化メモリ装置及び相変化メモリ装置の読み出し動作の制御方法
US20100165716A1 (en) * 2008-12-30 2010-07-01 Stmicroelectronics S.R.L. Nonvolatile memory with ovonic threshold switches
US20160071584A1 (en) * 2014-09-04 2016-03-10 Micron Technology, Inc. Operational signals generated from capacitive stored charge

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093289A (ja) 1999-09-24 2001-04-06 Nec Corp 多段階読み出し回路および多段階読み出し方法
US7085191B2 (en) 2004-10-21 2006-08-01 Infineon Technologies Ag Simulating a floating wordline condition in a memory device, and related techniques
JP4524455B2 (ja) * 2004-11-26 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
KR100630744B1 (ko) * 2005-03-21 2006-10-02 삼성전자주식회사 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
KR100872880B1 (ko) * 2006-09-11 2008-12-10 삼성전자주식회사 상변화 메모리 장치의 테스트 방법 및 상변화 메모리 장치
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치
KR100843242B1 (ko) * 2007-04-04 2008-07-02 삼성전자주식회사 플래시 메모리 장치 및 그 구동방법
KR100900135B1 (ko) * 2007-12-21 2009-06-01 주식회사 하이닉스반도체 상 변화 메모리 장치
US8077513B2 (en) * 2009-09-24 2011-12-13 Macronix International Co., Ltd. Method and apparatus for programming a multi-level memory
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US9543507B2 (en) * 2012-04-12 2017-01-10 Intel Corporation Selector for low voltage embedded memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179158A (ja) * 2004-12-24 2006-07-06 Renesas Technology Corp 半導体装置
US20060158922A1 (en) * 2004-12-24 2006-07-20 Renesas Technology Corp. Semiconductor device
JP2007109381A (ja) * 2005-10-15 2007-04-26 Samsung Electronics Co Ltd 相変化メモリ装置及び相変化メモリ装置の読み出し動作の制御方法
US20070091665A1 (en) * 2005-10-15 2007-04-26 Hyung-Rok Oh Phase change random access memory and method of controlling read operation thereof
US20100165716A1 (en) * 2008-12-30 2010-07-01 Stmicroelectronics S.R.L. Nonvolatile memory with ovonic threshold switches
JP2010157316A (ja) * 2008-12-30 2010-07-15 Stmicroelectronics Srl オボニック閾値スイッチを有する不揮発性メモリ
US20160071584A1 (en) * 2014-09-04 2016-03-10 Micron Technology, Inc. Operational signals generated from capacitive stored charge

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021514094A (ja) * 2018-04-19 2021-06-03 マイクロン テクノロジー，インク． メモリセルを検知するための装置及び方法

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