KR20230012641A - Nand 메모리 동작을 위한 아키텍처 및 방법 - Google Patents
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Abstract
제1 메모리 셀 스트링을 포함하는 메모리 디바이스를 판독하는 방법에서, 사전-검증 스테이지에서, 제1 검증 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가되고, 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열된다. 제1 바이어스 전압은 프로그램되지 않은 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가된다. 검증 스테이지에서, 제2 검증 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가된다. 제2 바이어스 전압은 프로그램되지 않은 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가되고, 제2 바이어스 전압은 제1 바이어스 전압보다 작다.
Description
플래시 메모리 디바이스는 최근 급속한 발전을 하고 있다. 플래시 메모리 디바이스는 전압을 인가하지 않고도 저장된 데이터를 장기간 유지할 수 있다. 또한, 플래시 메모리 디바이스의 판독 속도가 상대적으로 높기 때문에, 저장된 데이터를 소거하고 플래시 메모리 디바이스에 데이터를 다시 쓰기가 용이하다. 따라서, 플래시 메모리 디바이스는 마이크로-컴퓨터, 자동 제어 시스템 등에 널리 사용되어 왔다. 플래시 메모리 디바이스의 비트 밀도를 증가시키고 비트 비용을 줄이기 위해, 3차원(3D) NAND(Not AND) 플래시 메모리 디바이스가 개발되었다.
3D-NAND 메모리 디바이스는 복수의 메모리 셀 스트링을 포함할 수 있다. 메모리 셀 스트링 각각은 직렬로 연결된 하단-선택-게이트(BSG: bottom-select-gate) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG: top-select-gate) 트랜지스터를 포함할 수 있다. 프로그램되는 3D-NAND 플래시 메모리 디바이스의 메모리 셀을 검증/판독하는 방법에서, 프리-펄스 방식(pre-pulse scheme)(또는 스테이지)과 검증/판독 방식(또는 스테이지)이 포함될 수 있다. 프리-펄스 방식에서, 6.8 볼트 같은 패스 전압(pass voltage)은 선택된 메모리 셀 스트링에 포함된 메모리 셀의 워드 라인(WL)에 인가되고, TSG 트랜지스터의 게이트 단자는 비선택된 메모리 셀 스트링에서 턴온될 수 있다. 검증/판독 방식에서, 패스 전압은 선택된 메모리 셀 스트링의 비선택 WL에서 검증/판독 방식을 통해 더 유지될 수 있고, 검증 전압은 선택된 메모리 셀 스트링의 선택된 메모리 셀의 WL에 인가될 수 있다.
본 개시내용은 HCI(hot carrier injection)-유도 에지 합산(ESUM: edge summation) 손실을 줄이고, 3D-NAND 메모리 디바이스의 메모리 셀을 검증/판독하는 동안 전력 소비를 줄이기 위해 3D-NAND 메모리 디바이스의 메모리 셀을 검증/판독하기 위한 디바이스 및 방법에 일반적으로 관련된 실시예를 설명한다.
본 개시내용의 일 양태에 따르면, 메모리 디바이스를 판독하는 방법이 제공된다. 메모리 디바이스는 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 포함할 수 있고, 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함할 수 있고, 제2 메모리 셀 스트링은 직렬 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함할 수 있다. 방법에서, 사전-검증 스테이지에서, 제1 검증 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가될 수 있고, 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열될 수 있다. 사전-검증 스테이지에서, 제1 바이어스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀과 TSG 트랜지스터 사이에 배치된 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가될 수 있다. 검증 스테이지에서, 제2 검증 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 검증 스테이지에서, 제2 바이어스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀과 TSG 트랜지스터 사이에 배치된 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가될 수 있다. 제2 바이어스 전압은 제1 바이어스 전압보다 작다.
일부 실시예에서, 제2 바이어스 전압은 제1 바이어스 전압보다 20% 내지 30% 작을 수 있다.
방법에서, 사전-검증 스테이지에서, 제1 게이트 전압은 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 제1 패스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 제1 판독 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 검증 스테이지에서, 제2 게이트 전압은 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 제2 패스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 제2 판독 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 제2 패스 전압 및 제2 판독 전압 중 적어도 하나는 제2 게이트 전압보다 클 수 있다.
방법에서, 하단 바이어스 전압은 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 BSG 트랜지스터의 게이트 단자에 인가될 수 있다. 상단 바이어스 전압은 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 양의 전압은 사전-검증 스테이지와 검증 스테이지에서 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 BSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 인가될 수 있다.
일부 실시예에서, 제1 검증 전압은 제1 검증 전압보다 작을 수 있다.
일부 실시예에서, 제1 바이어스 전압은 초기 전압으로부터 증가될 수 있고, 이어서 사전-검증 스테이지의 제1 부분에서 제2 바이어스 전압으로 감소될 수 있고, 여기서 제1 바이어스 전압은 사전-검증 스테이지의 제2 부분에서 제2 바이어스 전압과 동일할 수 있다. 제1 패스 전압은 사전-검증 스테이지에서 초기 전압에서 제2 패스 전압까지 상승될 수 있다. 제1 판독 전압은 사전-검증 스테이지에서 초기 전압에서 제2 판독 전압까지 증가될 수 있다. 제1 게이트 전압은 초기 전압에서 시간 지속기간 동안 유지되는 전압으로 증가될 수 있고, 이어서 제1 게이트 전압은 사전-검증 스테이지의 제1 부분에서 제2 게이트 전압으로 감소되고, 여기서 제1 게이트 전압은 사전-검증 스테이지의 제2 부분에서 제2 게이트 전압과 동일할 수 있다.
일부 실시예에서, 하단 바이어스 전압은 초기 전압으로부터 사전-검증 스테이지 및 검증 스테이지의 제2 부분을 통해 유지되는 전압으로 증가될 수 있다. 상단 바이어스 전압은 초기 전압에서 사전-검증 스테이지 및 검증 스테이지의 제2 부분을 통해 유지되는 전압으로 증가될 수 있다. 양의 전압은 사전-검증 스테이지에서 초기 전압으로부터 증가될 수 있다.
본 개시내용의 다른 양태에 따르면, 메모리 디바이스를 판독하는 방법이 제공된다. 메모리 디바이스는 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 포함할 수 있다. 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함할 수 있다. 제2 메모리 셀 스트링은 직렬로 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함할 수 있다. 방법에서, 사전-검증 스테이지에서, 제1 검증 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가될 수 있고, 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열될 수 있다. 사전-검증 스테이지에서, 제1 바이어스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 BSG 트랜지스터 사이에 배치된 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가될 수 있다. 검증 스테이지에서, 제2 검증 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 검증 스테이지에서, 제2 바이어스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 BSG 트랜지스터 사이에 배치된 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가될 수 있다. 제2 바이어스 전압은 제1 바이어스 전압보다 작을 수 있다.
일부 실시예에서, 제2 바이어스 전압은 제1 바이어스 전압보다 20% 내지 30% 작을 수 있다.
방법에서, 사전-검증 스테이지에서, 제1 게이트 전압은 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 제1 패스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 제1 판독 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 검증 스테이지에서, 제2 게이트 전압은 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 제2 패스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 제2 판독 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 제2 패스 전압 및 제2 판독 전압 중 적어도 하나는 제2 게이트 전압보다 클 수 있다.
방법에서, 하단 바이어스 전압은 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 BSG 트랜지스터의 게이트 단자에 인가될 수 있다. 상단 바이어스 전압은 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 양의 전압은 사전-검증 스테이지와 검증 스테이지에서 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 TSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 인가될 수 있다.
일부 실시예에서, 제1 검증 전압은 제1 검증 전압보다 작을 수 있다.
일부 실시예에서, 제1 바이어스 전압은 초기 전압에서 증가될 수 있고, 이어서 사전-검증 스테이지의 제1 부분에서 제2 바이어스 전압으로 감소될 수 있다. 제1 바이어스 전압은 사전-검증 스테이지의 제2 부분에서 제2 바이어스 전압과 동일할 수 있다. 제1 패스 전압은 사전-검증 스테이지에서 초기 전압에서 제2 패스 전압까지 상승될 수 있다. 제1 판독 전압은 사전-검증 스테이지에서 초기 전압에서 제2 판독 전압까지 증가될 수 있다. 제1 게이트 전압은 초기 전압에서 시간 지속기간 동안 유지되는 전압으로 증가될 수 있고, 이어서 제1 게이트 전압은 사전-검증 스테이지의 제1 부분에서 제2 게이트 전압으로 감소된다. 제1 게이트 전압은 사전-검증 스테이지의 제2 부분에서 제2 바이어스 전압과 동일할 수 있다.
일부 실시예에서, 하단 바이어스 전압은 초기 전압으로부터 사전-검증 스테이지 및 검증 스테이지의 제2 부분을 통해 유지되는 전압으로 증가될 수 있다. 상단 바이어스 전압은 초기 전압에서 사전-검증 스테이지 및 검증 스테이지의 제2 부분을 통해 유지되는 전압으로 증가될 수 있다. 양의 전압은 사전-검증 스테이지에서 초기 전압으로부터 증가될 수 있다.
본 개시내용의 또 다른 양태에 따르면, 메모리 디바이스를 판독하는 디바이스가 제공된다. 메모리 셀은 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 포함할 수 있다. 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함할 수 있다. 제2 메모리 셀 스트링은 직렬로 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함할 수 있다. 디바이스는, 사전-검증 스테이지에서, 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 제1 전압을 인가하도록 구성된 프로세싱 회로를 포함할 수 있고, 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열될 수 있다. 프로세싱 회로는 또한 사전-검증 스테이지에서, 프로그램되지 않은 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 제1 바이어스 전압을 인가하도록 구성될 수 있다. 검증 스테이지에서, 프로세싱 회로는 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 제2 검증 전압을 인가하도록 구성될 수 있다. 또한, 프로세싱 회로는 검증 스테이지에서, 프로그램되지 않은 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 제2 바이어스 전압을 인가하도록 구성될 수 있다. 제2 바이어스 전압은 제1 바이어스 전압보다 작을 수 있다.
일부 실시예에서, 제1 바이어스 전압 및 제2 바이어스 전압을 수신하는 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀과 TSG 트랜지스터 사이에 배치될 수 있다.
일부 실시예에서, 제1 바이어스 전압 및 제2 바이어스 전압을 수신하는 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 BSG 트랜지스터 사이에 배치된다.
사전-검증 스테이지에서, 프로세싱 회로는 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 제1 게이트 전압을 인가하도록 추가로 구성될 수 있다. 프로세싱 회로는 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 제1 패스 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 제1 판독 전압을 인가하도록 구성될 수 있다. 검증 스테이지에서, 프로세싱 회로는 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 제2 게이트 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 또한 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 제2 패스 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 제2 판독 전압을 인가하도록 구성될 수 있고, 여기서 제2 패스 전압 및 제2 판독 전압 중 적어도 하나는 제2 게이트 전압보다 클 수 있다.
실시예에서, 프로세싱 회로는 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 BSG 트랜지스터의 게이트 단자에 하단 바이어스 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 상단 바이어스 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 사전-검증 스테이지와 검증 스테이지에서 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 BSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 양의 전압을 인가하도록 구성될 수 있다.
다른 실시예에서, 프로세싱 회로는 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 BSG 트랜지스터의 게이트 단자에 하단 바이어스 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 사전-검증 스테이지 및 검증 스테이지에서 제1 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 상단 바이어스 전압을 인가하도록 구성될 수 있다. 프로세싱 회로는 사전-검증 스테이지와 검증 스테이지에서 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀과 TSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 양의 전압을 인가하도록 구성될 수 있다.
본 개시내용의 양태는 또한 메모리 디바이스를 검증/판독하기 위한 컴퓨터에 의해 실행될 때 컴퓨터가 상기 설명된 방법 중 하나 이상을 수행하게 하는 명령을 저장하는 비일시적 컴퓨터-판독가능 매체를 제공한다.
본 개시내용의 양태는 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 이해될 수 있다. 업계의 표준 관례에 따라, 다양한 피처(feature)가 축척에 맞게 그려지지 않는다는 것에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 크기는 증가 또는 감소될 수 있다.
도 1은 본 개시내용의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스의 개략도이다.
도 2는 본 개시내용의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스의 단면도이다.
도 3은 본 개시내용의 예시적인 실시예에 따른 NAND 메모리 셀 스트링의 개략도이다.
도 4는 본 개시내용의 예시적인 실시예에 따른 관련 예에서 메모리 셀을 검증/판독하는 제1 개략도이다.
도 5는 본 개시내용의 예시적인 실시예에 따른 관련 예에서 메모리 셀을 검증/판독하는 제2 개략도이다.
도 6은 본 개시내용의 예시적인 실시예에 따른 순방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제1 개략도이다.
도 7은 본 개시내용의 예시적인 실시예에 따른 순방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제2 개략도이다.
도 8은 본 개시내용의 예시적인 실시예에 따른 역방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제1 개략도이다.
도 9는 본 개시내용의 예시적인 실시예에 따른 역방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제2 개략도이다.
도 10은 본 개시내용의 예시적인 실시예에 따른 메모리 셀을 검증/판독하는 방법의 흐름도이다.
도 11은 본 개시내용의 예시적인 실시예에 따른 전자 시스템의 블록 개략도이다.
도 1은 본 개시내용의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스의 개략도이다.
도 2는 본 개시내용의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스의 단면도이다.
도 3은 본 개시내용의 예시적인 실시예에 따른 NAND 메모리 셀 스트링의 개략도이다.
도 4는 본 개시내용의 예시적인 실시예에 따른 관련 예에서 메모리 셀을 검증/판독하는 제1 개략도이다.
도 5는 본 개시내용의 예시적인 실시예에 따른 관련 예에서 메모리 셀을 검증/판독하는 제2 개략도이다.
도 6은 본 개시내용의 예시적인 실시예에 따른 순방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제1 개략도이다.
도 7은 본 개시내용의 예시적인 실시예에 따른 순방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제2 개략도이다.
도 8은 본 개시내용의 예시적인 실시예에 따른 역방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제1 개략도이다.
도 9는 본 개시내용의 예시적인 실시예에 따른 역방향 순서로 프로그램된 메모리 셀을 검증/판독하는 제2 개략도이다.
도 10은 본 개시내용의 예시적인 실시예에 따른 메모리 셀을 검증/판독하는 방법의 흐름도이다.
도 11은 본 개시내용의 예시적인 실시예에 따른 전자 시스템의 블록 개략도이다.
이하의 개시내용은 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 특정 예는 본 개시내용을 단순화하기 위해 아래에서 설명된다. 물론, 이들은 단지 예이고 제한하려는 의도가 아니다. 예를 들어, 이하의 설명에서 제2 피처 위 또는 상에 제1 피처의 형성은 제1 피처와 제2 피처가 직접 접촉할 수 있는 실시예를 포함할 수 있고, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록, 추가적인 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명확함을 위한 것이고 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하지는 않는다.
또한, "밑에", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이함을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 동작 중인 디바이스의 다른 배향을 포함하도록 의도된다. 디바이스는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로) 본원에서 사용되는 공간적으로 상대적인 설명자는 마찬가지로 그에 따라 해석될 수 있다.
관련 예에서, 프로그램되는 3D-NAND 플래시 메모리 디바이스의 메모리 셀을 검증/판독하기 위해, 프리-펄스 방식(또는 스테이지)과 검증/판독 방식(또는 스테이지)은 검증/판독 동작에 포함될 수 있다. 프리-펄스 방식에서, 6.8 볼트 같은 패스 전압은 선택된 메모리 셀 스트링에 포함된 메모리 셀의 워드 라인(WL)에 인가되고, TSG 트랜지스터의 게이트 단자는 비선택된 메모리 셀 스트링에서 턴온될 수 있다. 검증/판독 방식에서, 패스 전압은 선택된 메모리 셀 스트링의 비선택 WL에서 검증/판독 방식을 통해 더 유지될 수 있고, 검증 전압은 선택된 메모리 셀 스트링의 선택된 메모리 셀의 WL에 인가될 수 있다.
충분한 프리-펄스 시간이 프리-펄스 방식에서 적용되면, 패스 전압은 TSG 트랜지스터가 비선택된 메모리 셀 스트링에서 스위치 오프되기 전에 완전히 발달될 수 있다. 결과적으로, 비선택 메모리 셀 스트링의 TSG 트랜지스터가 검증/판독 방식으로 턴 오프될 때, 비선택 메모리 셀 스트링의 드레인-측 채널(또는 단자)이 비선택 메모리 셀 스트링에 결합된 비트 라인과 격리되더라도, 상당한 채널 전위 구배는 검증/판독 방식에서 후속 검증/판독 전압에 의해 유도되지 않을 수 있다. 따라서, HCI(Hot Carrier Injection)는 선택된 메모리 셀 스트링의 선택된 메모리 셀로부터 선택된 메모리 셀의 상부 메모리 셀로 생성되지 않을 수 있다. 따라서, 에지 합산(ESUM) 손실이 방지될 수 있다. ESUM 손실은 3D-NAND 메모리 디바이스의 판독 마진과 연관될 수 있다.
그러나, 불충분한 프리-펄스 시간이 프리-펄스 방식에서 적용될 때, 패스 전압은 TSG 트랜지스터가 비선택 메모리 셀 스트링에서 스위치 오프되기 전에 충분히 발달되지 않을 수 있다. 검증/판독 방식에서, TSG 트랜지스터가 비선택 메모리 셀 스트링에서 스위치 오프될 때, 선택된 메모리 셀 스트링의 선택된 메모리 셀 위에 배치된 메모리 셀의 WL에 인가되는 패스 전압은 여전히 6.8볼트와 같은 타깃 값으로 발달될 수 있다. 따라서, 비선택 메모리 셀 스트링의 드레인-측 채널은 검증/판독 방식에서 패스 전압의 증분에 의해 부가적으로 부스트될 수 있고, 이것은 차례로 선택된 메모리 셀과 선택된 메모리 셀의 상부 인접 메모리 셀 사이에 HCI를 가져올 수 있어서, ESUM 손실을 초래한다.
본 개시내용에서, 3D-NAND 메모리 디바이스의 프로그램된 메모리 셀을 검증/판독하기 위해, 프리-펄스 전압은 사전-검증 방식에서 선택된 메모리 셀의 상부 인접 메모리 셀 위에 배치된 선택된 메모리 셀 스트링의 적어도 하나의 메모리 셀에 인가될 수 있다. 프리-펄스 전압보다 작은 패스 전압은 검증/판독 방식에서 선택된 메모리 셀의 상부 인접 메모리 셀보다 위에 배치된 선택된 메모리 셀 스트링의 적어도 하나의 메모리 셀에 인가될 수 있다. 또한, 선택된 메모리 셀의 상부 인접 메모리 셀과 하부 인접 메모리 셀 중 어느 하나에 인가되는 패스 전압은 검증/판독 방식에서 메모리 셀 스트링의 TSG 트랜지스터에 인가되는 바이어스 전압보다 클 수 있고, 여기서 바이어스 전압은 비선택 메모리 셀 스트링의 TSG 트랜지스터를 턴오프하기 위해 인가된다. 따라서, HCI(hot-carrier injection)-유도 ESUM 손실은 방지될 수 있고, 3D-NAND 메모리 디바이스의 메모리 셀을 검증/판독하는 동안 전력 소비는 감소될 수 있다.
3D-NAND 디바이스는 복수의 평면을 포함할 수 있다. 각각의 평면은 복수의 블록을 포함할 수 있다. 도 1은 3D-NAND 디바이스(100)(또는 디바이스(100))의 예시적인 실시예이다. 도 1에 도시된 바와 같이, 디바이스(100)는 평면(102 및 104)을 포함할 수 있다. 각각의 평면(102 및 104)은 2개의 각각의 블록을 포함할 수 있다. 예를 들어, 평면(102)은 2개의 블록(106 및 108)을 포함할 수 있고, 평면(104)은 2개의 블록(110 및 112)을 포함할 수 있다. 또한, 각각의 블록은 복수의 메모리 셀 스트링을 포함할 수 있고, 메모리 셀은 디바이스(100)의 높이 방향을 따라 기판 위에 순차적으로 직렬로 배치된다. 물론, 도 1이 단지 예이고, 디바이스(100)가 임의의 수의 평면을 포함할 수 있고, 각 평면은 디바이스 설계에 따라 임의의 수의 블록을 포함할 수 있다는 것이 유의되어야 한다.
디바이스(100)에서, 각각의 평면은 동적 데이터 캐시(DDC) 또는 정적 페이지 버퍼(SPB)와 같은 각각의 캐시 구조에 결합될 수 있다. 예를 들어, 블록(106)은 캐시 구조(114)에 결합될 수 있고 블록(108)은 캐시 구조(116)에 결합될 수 있다. 캐시 구조는 비트 라인에 결합되고 3D-NAND 디바이스(100)의 메모리 셀을 검증/판독, 프로그램 또는 소거하는 것과 같은 3D-NAND 디바이스(100)의 동작 동안 신호를 감지하도록 구성된 감지 증폭기를 포함할 수 있다. 디바이스(100)는 또한 디코더 구조, 드라이버 구조, 전하 구조, 및 메모리 셀을 동작시키는 다른 구조를 포함할 수 있는 주변 회로(122)를 포함할 수 있다.
디바이스(100)에서, 각 블록은 워드 라인 층과 절연 층의 스택에 형성된 계단 영역과 어레이 영역을 포함할 수 있다. 도 2는 디바이스(100)의 블록(106)의 예시적인 실시예이다. 도 2에 도시된 바와 같이, 블록(106)은 유전층(24)에 배열된 어레이 영역(200A) 및 계단 영역(200B-200C)을 포함할 수 있다. 어레이 영역(200A)은 계단 영역(200B-200C) 사이에 배열될 수 있고, 기판(10) 위의 교번하는 워드 라인 층(12a-12p) 및 절연 층(14a-14q)의 스택으로 형성될 수 있다. 워드 라인 층(12a-12p)은 기판(10) 위에 순차적으로 배열된 하나 이상의 BSG(bottom select gate) 층, 게이트 층(또는 워드 라인 층) 및 하나 이상의 TSG(top select gate) 층을 포함할 수 있다. 예를 들어, 디바이스(100)에서 워드 라인 층(12a)은 BSG 층일 수 있고, 워드 라인 층(12p)은 TSG 층일 수 있다.
일부 실시예에서, 디바이스(100)는 하나 이상의 BSG(예를 들어, 워드 라인 층(12a))에 형성되는 하나 이상의 하단 유전체 트렌치(예를 들어, 26 및 28)를 포함할 수 있다. 하단 유전체 트렌치(26 및 28)는 기판(10)의 X-방향으로 연장되어 BSG를 복수의 서브-BSG(예를 들어, 12a-1, 12a-2, 및 12a-3)로 분리할 수 있다. 또한, 하나 이상의 상단 유전체 트렌치(예를 들어, 30 및 32)는 하나 이상의 TSG(예를 들어, 워드 라인 층(12p))에 형성될 수 있다. 상단 유전체 트렌치(30 및 32)는 또한 기판(10)의 X-방향으로 연장되어 TSG를 복수의 서브-TSG(예를 들어, 12p-1, 12p-2 및 12p-3)로 분리할 수 있다. 서브-BSG 및 서브-TSG는 디바이스(100)를 복수의 서브-블록으로 분할할 수 있다. 각각의 서브-블록은 각각의 서브-BSG 및 각각의 서브-TSG를 가질 수 있다. 따라서, 대응하는 서브-블록의 메모리 셀 스트링은 각각의 서브-BSG 및 각각의 서브-TSG를 제어함으로써 개별적으로 동작될 수 있다.
어레이 영역(200A)은 복수의 채널 구조(18)를 포함할 수 있다. 각각의 채널 구조(18)는 각각의 상단-채널 콘택(19) 및 각각의 하단-채널 콘택(21)을 포함할 수 있다. 각각의 채널 구조(18)는 각각의 수직 NAND 메모리 셀 스트링을 형성하기 위해 스택을 통해 연장되고 워드 라인 층(12a-12p)에 결합될 수 있다. 수직 NAND 메모리 셀 스트링은 기판(10)의 높이 방향(예를 들어, Z 방향)을 따라 기판 위에 순차적으로 직렬로 배치되는 하나 이상의 하단 선택 트랜지스터(BST), 복수의 메모리 셀(MC) 및 하나 이상의 상단 선택 트랜지스터(TST)를 포함할 수 있다. 하나 이상의 BST는 채널 구조 및 하나 이상의 BSG 층으로 형성될 수 있고, MC는 채널 구조 및 워드 라인 층으로 형성될 수 있고, 하나 이상의 TST는 채널 구조 및 하나 이상의 TSG 층으로 형성될 수 있다.
디바이스(100)에서, 각각의 메모리 셀은 디바이스 설계에 따라 하나 이상의 논리 비트를 저장할 수 있다. 예를 들어, 메모리 셀은 SLC(single level cell), MLC(multiple level cell) 또는 TLC(triple level cell)일 수 있다. 따라서, 각각의 메모리 셀은 하나의 논리 비트, 2개의 논리 비트 또는 3개의 논리 비트를 저장할 수 있다.
여전히 도 2를 참조하여, 워드 라인 층(12a-12p)은 계단 영역(200A-200B)에 계단식 구조로 형성될 수 있고, 복수의 워드 라인 콘택(22)은 높이 방향을 따라 형성되고 워드 라인 층(12a-200b)에 결합될 수 있다. 따라서, 게이트 전압은 워드 라인 층(12a-12p)에 결합된 워드 라인 콘택(22)을 통해 메모리 셀의 게이트에 인가될 수 있다.
또한, 각각의 채널 구조는 각각의 비트 라인(또는 비트 라인 구조)에 추가로 결합될 수 있다. 일부 실시예에서, 비트 라인은 채널 구조(18)의 상단 채널 콘택(19)에 연결될 수 있고, 채널 구조를 프로그램, 소거 또는 판독하는 것과 같이 채널 구조를 동작시킬 때 바이어스 전압을 인가하도록 구성될 수 있다. 디바이스(100)는 복수의 슬릿 구조(또는 게이트 라인 슬릿 구조)를 가질 수 있다. 예를 들어, 도 2에는 2개의 슬릿 구조(20a-20b)가 포함된다. 슬릿 구조(20a-20b)는 전도성 재료로 만들어질 수 있고 콘택 역할을 하도록 어레이 공통 소스(ACS) 영역(16) 상에 배치될 수 있다. ACS 영역은 디바이스(100)의 공통 소스 역할을 하도록 기판(10)에 형성된다.
도 3은 디바이스(100)에 형성될 수 있는 NAND 메모리 셀 스트링(또는 스트링)(300A 및 300B)의 개략도이다. 도 3에 도시된 바와 같이, 스트링(300A)은 기판(10)의 높이 방향(예를 들어, Z 방향)을 따라 기판 위에 순차적으로 직렬로 배치된 하단 선택 트랜지스터(BST) 또는 하단-선택-게이트(BSG) 트랜지스터(302A), 복수의 메모리 셀(MC)(304A) 및 상단 선택 트랜지스터(TST) 또는 상단-선택-게이트(TSG) 트랜지스터(306A)를 포함할 수 있다. 유사하게, 스트링(300B)은 기판(10)의 높이 방향(예를 들어, Z 방향)을 따라 기판 위에 순차적으로 직렬로 배치된 하단 선택 트랜지스터(BST) 또는 하단-선택-게이트(BSG) 트랜지스터(302B), 복수의 메모리 셀(MC)(304B) 및 상단 선택 트랜지스터(TST) 또는 상단-선택-게이트(TSG) 트랜지스터(306B)를 포함할 수 있다. 스트링(300A)은 TST(306A)의 드레인 단자를 통해 비트 라인(308A)에 결합될 수 있고, BST(302A)의 소스 단자를 통해 ACS(예를 들어, 16)에 결합될 수 있다. 스트링(300B)은 TST(306B)의 드레인 단자를 통해 비트 라인(308B)에 결합될 수 있고, BST(302B)의 소스 단자를 통해 ACS(예를 들어, 16)에 결합될 수 있다. 디바이스(100)의 동작 동안, 적절한 전압들은 비트 라인들(308A 및 308B), 서브-TSG 층(예를 들어, 12p-1, 12p-2 및 12p-3)을 통한 TSA(306A 및 306B)의 게이트, WL 층(예를 들어, 12b-12o)을 통한 MC(304A 및 304B)의 게이트, 서브-BSG 층(예를 들어, 12a-1, 12a-2 및 12a-3)을 통한 BST(302A 및 302B)의 게이트), 및 슬릿 구조(예를 들어, 20a 또는 20b)를 통한 ACS에 인가될 수 있다.
3D-NAND 메모리 디바이스의 선택된 메모리 셀이 프로그램될 때, 검증/판독 동작은 선택된 메모리 셀(예를 들어, MCn)이 성공적으로 프로그램되었는지를 검증하기 위해 적용될 수 있다. 검증/판독 동작에서, 바이어스 전압(또는 패스 전압)은 TSG 층을 통해 TSG 트랜지스터의 게이트 단자(또는 게이트), BSG 층을 통해 BSG 트랜지스터, 및 WL 층을 통해 비선택 MC에 각각 인가될 수 있다. 6.8볼트와 같은 바이어스 전압은 TSG 트랜지스터, BSG 트랜지스터 및 비선택 MC를 턴온하기에 충분할 수 있다. 또한, 판독(또는 검증) 전압은 선택된 메모리 셀(MCn)에 결합된 WL 층(예를 들어, WLn)을 통해 선택된 메모리 셀(MCn)의 게이트 단자(또는 게이트)에 인가될 수 있다. 판독 전압은 선택된 메모리 셀이 프로그램되지 않은 경우 선택된 메모리 셀의 임계 전압과 같을 수 있다. 선택된 메모리 셀을 프로그램되면, 임계 전압은 증가될 수 있다. 따라서, 선택된 메모리 셀이 성공적으로 프로그램되면, 판독 전압은 선택된 메모리 셀을 턴온시킬 수 없다. 따라서, 감지 증폭기는 메모리 셀 스트링을 통해 ACS 영역(예를 들어, 16)에서 비트 라인으로 흐르는 전류를 검출할 수 없다. 선택된 메모리 셀이 성공적으로 프로그램되지 않은 경우, 판독 전압은 선택된 메모리 셀을 턴온할 수 있고, 감지 증폭기는 ACS 영역(예를 들어, 16)에서 비트 라인으로 메모리 셀 스트링을 통해 흐르는 전류를 검출할 수 있다.
도 4는 관련된 예에서 3D-NAND 메모리 디바이스(예를 들어, 디바이스(100))의 메모리 셀을 검증/판독하기 위한 검증/판독 동작의 제1 개략도이다. 도 4에 도시된 바와 같이, 검증/판독 동작은 초기 스테이지, 프리-펄스 스테이지, 검증/판독 스테이지, 포스트-펄스 스테이지 및 복구 스테이지를 포함할 수 있다. 검증/판독 동작은 메모리 셀이 메모리 셀의 워드 라인 층, TSG 트랜지스터의 TSG 층 및 BSG 트랜지스터의 BSG 층에 적절한 바이어스 전압을 인가함으로써 성공적으로 프로그램되었는지 여부를 검증하도록 구성될 수 있다. 도 4의 예시적인 실시예에서, 디바이스(100)의 메모리 셀은 순방향 순서로 프로그램될 수 있다. 따라서, 메모리 셀 스트링의 메모리 셀은 BSG 트랜지스터에 인접한 하단 MC부터 TSG 트랜지스터에 인접한 상단 MC까지 프로그램된다. 예를 들어, 메모리 셀 스트링(300A)에서, 메모리 셀은 MC0부터 TSG 트랜지스터(306A)에 인접한 상단 MC까지 순차적으로 프로그램된다.
도 4는 선택된 메모리 셀 스트링(예를 들어, 300A) 및 비선택 메모리 셀 스트링(예를 들어, 300B)을 포함하는 2개의 예시적인 메모리 셀 스트링에 인가되는 바이어스 전압을 예시한다. 선택된 메모리 셀 스트링은 TSG 트랜지스터(예를 들어, 306A)에 결합된 선택된 TSG 층, 선택된 메모리 셀(예를 들어, MCn)에 결합된 선택된 워드 라인 층(WLn), 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀인 메모리 셀(MCn+1)에 결합된 워드 라인 층(WLn+1), 선택된 메모리 셀(MCn)의 하부 인접 메모리 셀인 메모리 셀(MCn-1)에 결합된 워드 라인 층(WLn-1), 비선택되고 메모리 셀(MCn+1) 위에 배치된 메모리 셀에 결합된 워드 라인 층(WL(>n+1), 비선택되고 메모리 셀(MCn-1) 아래에 배치된 메모리 셀에 결합된 워드 라인 층(WL(<n-1)), 및 BSG 트랜지스터(예를 들어, 302A)에 결합된 BSG 층을 가질 수 있다. TSG 트랜지스터(또는 TST)(306A), 메모리 셀 및 BSG 트랜지스터(BST)(302A)는 직렬로 연결되고, 이는 도 3에 도시될 수 있다.
여전히 도 4를 참조하면, 비선택 메모리 셀 스트링(예를 들어, 300B)은 TSG 트랜지스터(예를 들어, 306B)에 결합된 비선택 TSG 층, 선택된 메모리 셀(예를 들어, MCn)에 결합된 선택된 워드 라인 층(WLn), 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀인 메모리 셀(MCn+1)에 결합된 워드 라인 층(WLn+1), 선택된 메모리 셀(MCn)의 하부 인접 메모리 셀인 메모리 셀(MCn-1)에 결합된 워드 라인 층(WLn-1), 비선택되고 메모리 셀(MCn+1) 위에 배치된 메모리 셀에 결합된 워드 라인 층(WL(>n+1), 비선택되고 메모리 셀(MCn-1) 아래에 배치된 메모리 셀에 결합된 워드 라인 층(WL(<n-1)), 및 BSG 트랜지스터(예를 들어, 302B)에 결합된 BSG 층을 가질 수 있다. 도 3에 도시된 바와 같이, TSG 트랜지스터(또는 TST)(306B), 메모리 셀 및 BSG 트랜지스터(또는 BST)(302B)는 직렬로 연결된다.
일부 실시예에서, 선택된 TSG 층 및 비선택된 TSG 층은 예를 들어 상단 유전체 트렌치(30 및 32)에 의해 서로 분리되는 서브-TSG 층(12p-1, 12p-2 및 12p-3) 중 하나일 수 있다. 일부 실시예에서, 선택된 메모리 셀 스트링의 워드 라인 층 및 비선택된 메모리 셀 스트링의 워드 라인 층은 도 2에 예시된 워드 라인 층(12b-12o)일 수 있다. 따라서, 선택된 메모리 셀 스트링의 메모리 셀은 비선택된 메모리 셀의 대응하는 포지션에 있는 메모리 셀에 결합된다. 예를 들어, 선택된 메모리 셀 스트링(300A)의 선택된 메모리 셀(MCn)은 동일한 워드 라인 층을 통해 비선택 메모리 셀 스트링(300B)의 선택된 메모리 셀(MCn)에 결합된다.
검증/판독 동작이 시작되면, 도 4에 도시된 검증/판독 동작의 초기 스테이지에서. 0 볼트 같은 초기 전압은 선택된 TSG층, 비선택된 TSG층, WLs(>n+1), WLn+1, WLn, WLs(<n-1) 및 BSG 층에 인가될 수 있다. 또한, 적절한 바이어스 전압은 프리-펄스 스테이지에서 선택된 TSG층, 비선택된 TSG층, WLs(>n+1), WLn+1, WLn, WLs(<n-1) 및 BSG층에 인가될 수 있다. 예를 들어, 5볼트와 같은 바이어스 전압(또는 상단 바이어스 전압)은 선택된 메모리 셀 스트링의 선택된 TSG 층에 인가될 수 있다. 5볼트와 같은 바이어스 전압(또는 게이트 전압)은 비선택 메모리 셀 스트링의 비선택 TSG층에 인가될 수 있다. 6.8볼트와 같은 바이어스 전압은 WL(>n+1)에 인가될 수 있다. 6.8볼트와 같은 바이어스 전압(또는 패스 전압)은 WLn+1에 인가될 수 있다. 6.8볼트와 같은 바이어스 전압(또는 검증 전압)은 선택된 워드 라인 층(WLn)에 인가될 수 있다. 6.8V와 같은 바이어스 전압(또는 판독 전압)은 WLn-1에 인가될 수 있다. 6.8볼트와 같은 바이어스 전압(또는 양의 전압)은 WL(<n-1)에 인가될 수 있다. 또한, 5볼트와 같은 바이어스 전압(또는 하단 바이어스 전압)은 BSG 층에 인가될 수 있다. 프리-펄스 스테이지는 선택된 메모리 셀 스트링 및 비선택된 메모리 셀 스트링에 전도 채널을 각각 형성하기 위해 충분한 바이어스 전압을 인가하도록 구성될 수 있다.
검증/판독 동작이 검증/판독 스테이지로 진행되면, 선택된 메모리 셀 스트링의 선택된 TSG 층에 인가된 바이어스 전압(또는 상단 바이어스 전압)이 남는다. 비선택된 메모리 셀 스트링의 비선택된 TSG 층에 인가된 바이어스 전압(또는 게이트 전압)은 비선택된 메모리 셀 스트링의 TSG 트랜지스터(예를 들어, 306B)를 턴오프하기 위해 0 볼트와 같은 더 낮은 전압으로 감소될 수 있다. 따라서, 비선택된 메모리 셀 스트링은 비트 라인(예를 들어, 308B)으로부터 격리된다. WL(>n+1)에 인가된 바이어스 전압은 선택된 메모리 셀 스트링의 채널을 전도성으로 유지하도록 유지될 수 있다. WLn+1에 인가된 바이어스 전압(또는 패스 전압)은 프리-펄스 스테이지에 인가된 바이어스 전압으로부터 예를 들어 1볼트만큼 증가될 수 있다. 또한, WLn-1에 인가되는 바이어스 전압(또는 판독 전압)은 프리-펄스 스테이지에 인가되는 바이어스 전압으로부터 예를 들어 1볼트만큼 증가될 수 있다. WLn+1 및 WLn-1에 더 높은 바이어스 전압은 선택된 메모리 셀(MCn)에 대한 소스/드레인 영역을 형성하는 데 도움이 될 수 있다.
여전히 도 4를 참조하면, 선택된 워드 라인 층(WLn)에 인가되는 바이어스 전압(또는 검증 전압)은 프로그래밍 검증(PV) 레벨로 감소될 수 있다. 일부 실시예에서, PV 레벨은 0 볼트 내지 1 볼트의 범위에 있을 수 있다. WL(<n-1)에 인가된 바이어스 전압(또는 양의 전압)은 선택된 메모리 셀 스트링의 채널을 전도성으로 유지하도록 유지될 수 있다. 또한, BSG층에 인가되는 바이어스 전압(또는 하단 바이어스 전압)은 선택된 메모리 셀 스트링의 채널을 전도성으로 유지하도록 유지될 수 있다. 위에서 언급된 바와 같이, 선택된 워드 라인 층(WLn)에 인가되는 바이어스 전압(또는 검증 전압)은 선택된 메모리 셀이 프로그램되지 않은 경우 선택된 메모리 셀의 임계 전압과 동일할 수 있다. 선택된 메모리 셀을 프로그램되면, 임계 전압은 증가될 수 있다. 따라서, 선택된 메모리 셀이 성공적으로 프로그램되면, 판독 전압은 선택된 메모리 셀을 턴온시킬 수 없다. 따라서, 감지 증폭기는 메모리 셀 스트링을 통해 ACS 영역에서 비트 라인으로 흐르는 전류를 검출할 수 없다. 선택된 메모리 셀이 성공적으로 프로그램되지 않은 경우, 판독 전압은 선택된 메모리 셀을 턴온할 수 있고, 감지 증폭기는 ACS 영역에서 비트 라인으로 메모리 셀 스트링을 통해 흐르는 전류를 검출할 수 있다.
도 4에서, 1ns 내지 10us의 범위와 같은 긴 프리-펄스 시간이 프리-펄스 스테이지에 적용되는 것이 유의되어야 한다. TSG 트랜지스터가 비선택된 메모리 셀 스트링에서 스위치 오프되기 전에 바이어스 전압이 완전히 발달되기에 긴 프리-펄스 시간이 충분할 때, 상당한 채널 전위의 구배는 검증/판독 스테이지에서 후속 검증/판독 펄스에 의해 유도되지 않을 수 있다. 따라서, HCI(Hot Carrier Injection)는 선택된 메모리 셀 스트링의 선택된 메모리 셀로부터 선택된 메모리 셀의 상부 인접 메모리 셀로 생성되지 않을 수 있다. 그러나, TSG 트랜지스터가 비선택된 메모리 셀 스트링에서 스위치 오프되기 전에 프리-펄스 스테이지의 바이어스 전압이 완전히 발달되기에 긴 프리-펄스 시간이 불충분한 경우, 상당한 채널 전위의 구배는 검증/판독 스테이지에서 후속 검증/판독 펄스에 의해 유도될 수 있고, HCI는 선택된 메모리 셀에서 선택된 메모리 셀로부터 선택된 메모리 셀의 상부 인접 메모리 셀로 생성될 수 있다.
도 5는 관련 예에서 또한 순방향 순서로 프로그램되는 3D-NAND 메모리 디바이스(예를 들어, 디바이스(100))의 메모리 셀을 검증/판독하기 위한 검증/판독 동작의 제2 개략도이다. 검증/판독 동작은 짧은 프리-펄스 시간을 갖는 프리-펄스 스테이지를 가질 수 있다. WLs(>n+1), WLn+1, WLn, WLn-1 및 WLs(<n-1)에 인가된 바이어스 전압이 프리-펄스 스테이지에서 완전히 발달되기에 짧은 프리-펄스 시간이 충분하지 않을 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 바이어스 전압은 6.8볼트와 같이 타깃 값보다 작다. 바이어스 전압은 여전히 검증/판독 스테이지에서 6.8V와 같은 타깃 값으로 발달될 수 있다. 따라서, 비선택된 메모리 셀 스트링의 드레인-측 채널은 검증/판독 스테이지에서 바이어스 전압을 증분시킴으로써 추가로 부스트될 수 있고, 이는 선택된 메모리 셀(WLn)과 선택된 메모리 셀의 상부 인접 메모리 셀(WLn+1) 사이에 HCI를 가져올 수 있어, ESUM 손실을 초래할 수 있다.
도 6은 본 개시내용의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스(예를 들어, 디바이스(100))의 메모리 셀을 검증/판독하기 위한 검증/판독 동작의 제1 개략도이다. 도 6에 도시된 바와 같이, 메모리 셀은 순방향 순서로 프로그램될 수 있고, 검증/판독 동작은 프리-펄스 스테이지에서 긴 프리-펄스 시간을 포함할 수 있다. 도 6의 예시적인 실시예에서, 메모리 셀(MC0-MCn)은 프로그램되고, MCn 위의 메모리 셀은 프로그램되지 않는다. 또한, WLn에 결합된 메모리 셀(MCn)은 검증/판독 동작을 수신하도록 선택된다.
도 4의 검증/판독 동작과 비교하여, 검증/판독 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압은 프리-펄스 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압보다 낮다. 도 6의 예시적인 실시예에서, 검증/판독 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압은 3V일 수 있고, 프리-펄스 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압은 6.8V일 수 있다. 일부 실시예에서, 검증/판독 스테이지에서 WL(>n+1)에 인가된 바이어스 전압은 프리-펄스 스테이지에서 WL(>n+1)에 인가된 바이어스 전압보다 퍼센티지(예를 들어, 20% 내지 30%) 더 낮다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀 위에 배치된 각각의 메모리 셀은 검증/판독 스테이지에서 WL(>n+1)을 통해 프리-펄스 스테이지의 전압 바이어스보다 낮은 검증/판독 스테이지에서의 바이어스 전압을 수신할 수 있다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀과 TSG 트랜지스터 사이에 배치된 메모리 셀 중 적어도 하나의 메모리 셀은 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지에서의 바이어스 전압을 WL(>n+1)을 통해 수신할 수 있다. 예를 들어, TSG 트랜지스터에 인접한 메모리 셀은 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다.
선택된 메모리 셀(MCn)의 상부 인접 메모리 셀(MCn+1) 위에 배치된 메모리 셀에 검증/판독 스테이지의 더 낮은 바이어스 전압을 도입함으로써, 선택된 메모리 셀 스트링의 채널 전위 구배는 감소될 수 있다. 따라서, HCI는 선택된 메모리 셀 스트링의 선택된 메모리 셀로부터 선택된 메모리 셀의 상부 인접 메모리 셀까지 생성될 수 없다. 따라서, ESUM 손실이 방지될 수 있다.
도 7은 본 개시내용의 예시적인 실시예에 따른 3D-NAND 메모리 디바이스(예를 들어, 디바이스(100))의 메모리 셀을 검증/판독하기 위한 검증/판독 동작의 제2 개략도이다. 도 7에 도시된 바와 같이, 메모리 셀은 순방향 순서로 프로그램될 수 있고, 검증/판독 동작은 프리-펄스 스테이지에서 짧은 프리-펄스 시간을 포함할 수 있다. 도 7에 도시된 바와 같이, 프리-펄스 스테이지는 제1 부분(T1) 및 제2 부분(T2)을 포함할 수 있다. 도 5의 검증/판독 동작과 비교하여, 프리-펄스 스테이지에서 인가된 바이어스 전압은 도 7의 타깃 값까지 완전히 발달될 수 있다(또는 완전히 도달할 수 있다). 예를 들어, WL(>n+1)에 인가된 바이어스 전압은 프리-펄스 스테이지에서 완전히 발달될 수 있다. 도 7에 도시된 바와 같이, WL(>n+1)에 인가되는 바이어스 전압은 프리-펄스 스테이지의 제1 부분에서 초기 전압으로부터 타깃 값으로 증가될 수 있다. 예를 들어, 타깃 값은 6.8볼트일 수 있다. 이어서, 바이어스 전압은 사전-검증 스테이지의 제1 부분에서 검증/판독 스테이지의 바이어스 전압과 동일한 더 낮은 값(예를 들어, 3볼트)으로 감소될 수 있다. 바이어스 전압은 추가로 사전-검증 스테이지의 제2 부분에서 유지된다.
여전히 도 7을 참조하면, WLn+1에 인가되는 패스 전압은 사전-검증 스테이지에서 초기 전압으로부터 타깃 값(예를 들어, 7.8볼트)까지 증가될 수 있고, 여기서 타깃 값은 검증/판독 스테이지의 패스 전압과 동일하다. WLn-1에 인가되는 판독 전압은 사전-검증 스테이지에서 초기 전압으로부터 타깃 값(예를 들어, 7.8볼트)까지 증가할 수 있고, 여기서 타깃 값은 검증/판독 스테이지의 판독 전압과 동일하다. 비선택된 TSG에 인가되는 게이트 전압은 프리-펄스 스테이지의 제1 부분에서 초기 전압으로부터 타깃 값(예를 들어, 5볼트)까지 증가될 수 있다. 이어서 게이트 전압은 일정 시간 동안 유지될 수 있고, 이어서 사전-검증 스테이지의 제1 부분에서 검증/판독 스테이지의 게이트 전압과 동일한 값으로 감소될 수 있다. 게이트 전압은 사전-검증 스테이지의 제2 부분에서 검증/판독 스테이지의 게이트 전압과 동일하게 유지될 수 있다.
BSG 트랜지스터에 인가된 하단 바이어스 전압은 프리-펄스 스테이지의 제1 부분에서 초기 전압으로부터 타깃 값(예를 들어, 5볼트)으로 증가할 수 있고, 여기서 타깃 값은 검증/판독 스테이지의 하단 바이어스 전압과 동일하다. 하단 바이어스 전압은 사전-검증 스테이지와 검증 스테이지의 제2 부분을 통해 유지될 수 있다. 유사하게, 선택된 TSG 트랜지스터에 인가되는 상단 바이어스 전압은 프리-펄스 스테이지의 제1 부분에서 초기 전압으로부터 타깃 값(예를 들어, 5볼트)까지 증가될 수 있다. 상단 바이어스 전압은 사전-검증 스테이지 및 검증 스테이지의 제2 부분을 통해 추가로 유지될 수 있다. WL(<-1)에 인가되는 양의 전압은 사전-검증 스테이지의 초기 전압으로부터 프리-펄스 스테이지의 타깃 값(예를 들어, 6.8볼트)까지 증가될 수 있고, 여기서 타깃 값은 검증/판독 스테이지에서 인가된 양의 전압과 동일하다.
도 7의 검증/판독 동작에서, 검증/판독 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압은 프리-펄스 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압보다 낮을 수 있다. 도 7의 예시적인 실시예에서, 검증/판독 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압은 3V일 수 있고, 프리-펄스 스테이지에서 WL(>n+1)에 인가되는 바이어스 전압은 6.8V일 수 있다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀(MCn+1) 위에 배치된 각각의 메모리 셀은 검증/판독 스테이지에서 WL(>n+1)을 통해 프리-펄스 스테이지의 전압 바이어스보다 낮은 검증/판독 스테이지에서의 바이어스 전압을 수신할 수 있다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀(MCn+1)과 TSG 트랜지스터 사이에 배치된 메모리 셀 중 적어도 하나의 메모리 셀은 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지에서의 바이어스 전압을 WL(>n+1)을 통해 수신할 수 있다. 예를 들어, TSG 트랜지스터에 인접한 메모리 셀은 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다.
또한, 도 7의 검증/판독 동작에서, 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀(MCn+1) 및 하부 인접 메모리 셀(MCn-1) 중 적어도 하나는 검증/판독 스테이지에서 비선택된 TSG 트랜지스터에 인가되는 바이어스 전압보다 높은 바이어스 전압을 수신할 수 있다.
도 5의 검증/판독 동작과 비교하면, 도 7의 검증/판독 동작의 프리-펄스 스테이지에서 인가되는 바이어스 전압은 타깃 값으로 완전히 발달되었다. 또한, 더 낮은 바이어스 전압은 선택된 메모리 셀(MCn)의 상부 인접 메모리 셀 위에 배치된 메모리 셀에 대한 검증/판독 스테이지에서 인가된다. 따라서, 선택된 메모리 셀 스트링의 채널 전위의 구배는 감소될 수 있고, HCI의 형성은 선택된 메모리 셀 스트링에서 선택된 메모리 셀로부터 선택된 메모리 셀의 상부 인접 메모리 셀까지 방지될 수 있다. 따라서, ESUM 손실이 방지될 수 있다.
도 8은 본 개시내용의 예시적인 실시예에 따라 역방향 순서로 프로그램된 메모리 셀을 검증/판독하기 위한 검증/판독 동작의 제1 개략도이다. 도 8에 도시된 바와 같이, 메모리 셀은 TSG 트랜지스터에 인접한 상단 메모리 셀로부터 BSG 트랜지스터에 인접한 하단 메모리 셀(예를 들어, MC0)로 메모리 셀이 프로그램된다는 점에서 역방향 순서로 프로그램될 수 있다. 도 8의 예시적인 실시예에서, 선택된 메모리 셀(MCn) 및 선택된 메모리 셀(MCn) 위의 메모리 셀은 프로그램된다. 또한, 도 8의 검증/판독 동작의 프리-펄스 스테이지는 긴 프리-펄스 시간을 가질 수 있다.
도 8에 도시된 바와 같이, 순방향으로 프로그램된 메모리 셀을 검증/판독하기 위해 도 6에 도시된 검증/판독 동작과 비교하여, 검증/판독 스테이지에서 WL(<n-1)에 인가되는 바이어스 전압은 프리-펄스 스테이지에서 WL(<n-1)에 인가되는 바이어스 전압보다 낮다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 하부 인접 메모리 셀(MCn-1)과 BSG 트랜지스터 사이에 배치된 메모리 셀 각각은 WL(<n-1)을 통해 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 하부 인접 메모리 셀(MCn-1)과 BSG 트랜지스터 사이에 배치된 메모리 셀 중 적어도 하나의 메모리 셀은 WL(<n-1)을 통해 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다. 예를 들어, BSG 트랜지스터에 인접한 메모리 셀은 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다.
도 9는 본 개시내용의 예시적인 실시예에 따라 역방향 순서로 프로그램된 메모리 셀을 검증/판독하기 위한 검증/판독 동작의 제2 개략도이다. 순방향으로 프로그램된 메모리 셀을 검증/판독하기 위해 도 7에 도시된 검증/판독 동작과 비교하여, 검증/판독 스테이지에서 WL(<n-1)에 인가되는 바이어스 전압은 프리-펄스 스테이지에서 WL(<n-1)에 인가되는 바이어스 전압보다 낮다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 하부 인접 메모리 셀(MCn-1) 아래에 배치된 각각의 메모리 셀은 검증/판독 스테이지에서 WL(< n-1)을 통해 프리-펄스 스테이지의 전압 바이어스보다 낮은 검증/판독 스테이지에서의 바이어스 전압을 수신할 수 있다. 일부 실시예에서, 선택된 메모리 셀(MCn)의 하부 인접 메모리 셀(MCn-1)과 BSG 트랜지스터 사이에 배치된 메모리 셀 중 적어도 하나의 메모리 셀은 WL(<n-1)을 통해 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다. 예를 들어, BSG 트랜지스터에 인접한 메모리 셀은 프리-펄스 스테이지의 바이어스 전압보다 낮은 검증/판독 스테이지의 바이어스 전압을 수신할 수 있다.
도 6 및 도 7에 도시된 검증/판독 동작과 유사하게, 도 8 및 도 9에 도시된 검증/판독 동작은 프리-펄스 스테이지에서 완전히 발달될 수 있는 바이어스 전압을 포함한다. 또한, 프리-펄스 스테이지에서 프로그램되지 않은 적어도 하나의 메모리 셀에 인가되는 바이어스 전압은 검증/판독 스테이지에서 인가되는 바이어스 전압보다 낮을 수 있다. 따라서, 선택된 메모리 셀 스트링의 채널 전위의 구배는 감소될 수 있고, HCI의 형성은 선택된 메모리 셀 스트링의 선택된 메모리 셀(MCn)에서 선택된 메모리 셀의 하부 인접 메모리 셀(MCn-1)까지 방지될 수 있다. 따라서, ESUM 손실이 방지될 수 있다.
도 10은 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 포함하는 메모리 디바이스를 판독하기 위한 방법(1000)의 흐름도이다. 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함할 수 있다. 제2 메모리 셀 스트링은 직렬로 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함할 수 있다. 도 10에 도시된 바와 같이, 방법(1000)은 S1002에서 시작하여 S1004로 진행할 수 있고, 제1 검증 전압은 사전-검증 스테이지에서 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가될 수 있다. 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에 프로그램 및 배열될 수 있다.
S1004에서, 제1 바이어스 전압은 사전-검증 스테이지에서 프로그램되지 않은 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가될 수 있다.
S1006 스테이지에서, 제2 검증 전압은 검증 스테이지에서 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 인가될 수 있다.
방법(1000)의 S1008에서, 제2 바이어스 전압은 프로그램되지 않은 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 인가될 수 있고, 여기서 제2 바이어스 전압은 제1 바이어스 전압보다 작다.
일부 실시예에서, 제1 바이어스 전압 및 제2 바이어스 전압을 수신하는 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀과 TSG 트랜지스터 사이에 배치될 수 있다.
일부 실시예에서, 제1 바이어스 전압 및 제2 바이어스 전압을 수신하는 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀과 BSG 트랜지스터 사이에 배치될 수 있다.
방법(1000)에서, 사전-검증 스테이지에서, 제1 게이트 전압은 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 제1 패스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 제1 판독 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 검증 스테이지에서, 제2 게이트 전압은 제2 메모리 셀 스트링의 TSG 트랜지스터의 게이트 단자에 인가될 수 있다. 제2 패스 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제1 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 제2 판독 전압은 제1 메모리 셀 스트링의 선택된 메모리 셀의 제2 인접 메모리 셀의 게이트 단자에 인가될 수 있다. 또한, 제2 패스 전압 및 제2 판독 전압 중 적어도 하나는 제2 게이트 전압보다 클 수 있다.
도 11은 본 개시내용의 실시예에 따른 메모리 디바이스(1001)의 단순화된 블록도이고, 여기에 본 개시내용의 다양한 실시예가 구현될 수 있다. 메모리 디바이스(1001)는 행과 열로 배열된 메모리 어레이(1004)를 포함할 수 있다. 메모리 어레이(1004)는 복수의 채널 구조(예를 들어, 도 2의 채널 구조(18))에 기반하여 형성되는 메모리 셀(예를 들어, 도 3의 MC(304))을 포함할 수 있다. 채널 구조는 교번하는 워드 라인 층(예를 들어, 도 2에서 12) 및 절연 층(예를 들어, 도 2에서 14)의 스택으로 형성될 수 있다. 행 디코드 회로(1008) 및 열 디코드 회로(1010)는 메모리 디바이스(1001)에 제공되는 어드레스 신호를 디코딩하기 위해 제공된다. 어드레스 신호는 수신되고 디코딩되어 메모리 어레이(1004)에 액세스한다. 메모리 디바이스(1001)는 또한 메모리 디바이스(1001)로의 커맨드, 어드레스 및 데이터의 입력뿐만 아니라 메모리 디바이스(1001)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입/출력(I/O) 제어 회로(1012)를 포함할 수 있다. 어드레스 레지스터(1014)는 I/O 제어 회로(1012)와 행 디코드 회로(1008) 및 열 디코드 회로(1010) 사이에 결합되어 디코딩 전에 어드레스 신호를 래치한다. 커맨드 레지스터(1024)는 I/O 제어 회로(1012)와 제어 로직(1016) 사이에 결합되어 인입 커맨드를 래치한다.
제어 로직(1016)은 커맨드에 응답하여 메모리 어레이(1004)에 대한 액세스를 제어하고 외부 프로세서(1030)에 대한 상태 정보를 생성할 수 있다. 제어 로직(1016)은 어드레스에 응답하여 행 디코드 회로(1008) 및 열 디코드 회로(1010)를 제어하기 위해 행 디코드 회로(1008) 및 열 디코드 회로(1010)에 결합된다. 예를 들어, 바이어스 전압은 메모리 셀을 판독, 기록 또는 소거하는 것과 같이 선택된 메모리 셀을 동작시키기 위해 행 디코드 회로(1008) 및 열 디코드 회로(1010)를 통해 제어 로직(1016)에 의해 선택된 메모리 셀에 인가될 수 있다. 제어 로직(1016)은 또한 커맨드에 응답하여 감지 증폭기 및 래치 회로(1018)를 제어하고 외부 프로세서(1030)에 대한 상태 정보를 생성하기 위해 감지 증폭기 및 래치 회로(1018)에 결합될 수 있다. 감지 증폭기 및 래치 회로(1018)는 메모리 어레이(1004)에 결합될 수 있고, 아날로그 전압 레벨의 형태로 인입하거나 인출되는 데이터를 래치할 수 있다. 감지 증폭기 및 래치 회로(1018)는 메모리 셀이 동작될 때 메모리 셀의 신호를 판독하도록 구성될 수 있다.
여전히 도 11을 참조하면, 상태 레지스터(1022)는 I/O 제어 회로(1012)와 제어 로직(1016) 사이에 결합되어 외부 프로세서(1030)로의 출력을 위한 상태 정보를 래치할 수 있다. 메모리 디바이스(1001)는 제어 링크(1032)를 통해 제어 로직(1016)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE) 및 쓰기 인에이블(WE#)을 포함할 수 있다. 메모리 디바이스(1001)는 외부 프로세서로부터 다중 입/출력(I/O) 버스(1034)를 통해 커맨드 신호 형태의 커맨드, 어드레스 신호 형태의 어드레스 및 데이터 신호 형태의 데이터를 수신하고 I/O 버스(1034)를 통해 외부 프로세서로 데이터를 출력할 수 있다.
본원에 기술된 다양한 실시예는 프로그램된 3D-NAND 메모리 디바이스의 메모리 셀을 검증/판독하기 위한 관련 예의 방법에 비해 몇 가지 장점을 제공한다. 관련된 예에서, HCI는 선택된 메모리 셀과 선택된 메모리 셀의 인접한 메모리 셀들 중 하나 사이에서 생성되어, ESUM 손실을 초래할 수 있다. 본 개시내용에서, HCI(hot-carrier injection)-유도 에지 합산(ESUM) 손실은 방지될 수 있고, 3D-NAND 메모리 디바이스의 메모리 셀을 검증/판독하는 동안 전력은 감소될 수 있다.
전술한 내용은 통상의 기술자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 통상의 기술자는 동일한 목적을 수행하고/하거나 본원에 소개된 실시예의 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수 있음을 인식해야 한다. 또한, 통상의 기술자는 그러한 등가 구성이 본 개시내용의 사상 및 범위를 벗어나지 않고, 본 개시내용의 사상 및 범위를 벗어나지 않고 본원에서 다양한 변화, 대체 및 변경을 이룰 수 있음을 인식해야 한다.
Claims (20)
- 제1 메모리 셀 스트링(string) 및 제2 메모리 셀 스트링을 포함하는 메모리 디바이스를 판독하는 방법으로서,
상기 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함하고, 상기 제2 메모리 셀 스트링은 직렬 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함하고, 상기 방법은:
사전-검증 스테이지에서, 상기 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 제1 검증 전압을 인가하는 단계로서, 상기 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열되는, 상기 제1 검증 전압을 인가하는 단계;
상기 사전-검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀과 상기 TSG 트랜지스터 사이에 배치된 상기 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 제1 바이어스 전압을 인가하는 단계;
검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 게이트 단자에 제2 검증 전압을 인가하는 단계; 및
상기 검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 제1 인접 메모리 셀과 상기 TSG 트랜지스터 사이에 배치된 상기 제1 메모리 셀 스트링의 상기 적어도 하나의 메모리 셀의 상기 게이트 단자에 제2 바이어스 전압을 인가하는 단계로서, 상기 제2 바이어스 전압은 상기 제1 바이어스 전압보다 작은, 상기 제2 바이어스 전압을 인가하는 단계를 포함하는, 방법. - 제1항에 있어서,
상기 제2 바이어스 전압은 상기 제1 바이어스 전압보다 20% 내지 30% 작은, 방법. - 제1항에 있어서,
상기 사전-검증 스테이지에서,
상기 제2 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 제1 게이트 전압을 인가하는 단계,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀의 게이트 단자에 제1 패스 전압(pass voltage)을 인가하는 단계, 및
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀의 게이트 단자에 제1 판독 전압을 인가하는 단계; 및
상기 검증 스테이지에서,
상기 제2 메모리 셀 스트링의 상기 TSG 트랜지스터의 상기 게이트 단자에 제2 게이트 전압을 인가하는 단계,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀의 상기 게이트 단자에 제2 패스 전압을 인가하는 단계, 및
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀의 상기 게이트 단자에 제2 판독 전압을 인가하는 단계를 더 포함하고,
상기 제2 패스 전압 및 상기 제2 판독 전압 중 적어도 하나는 상기 제2 게이트 전압보다 큰, 방법. - 제3항에 있어서,
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 BSG 트랜지스터의 게이트 단자에 하단 바이어스 전압(bottom bias voltage)을 인가하는 단계;
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 상단 바이어스 전압(top bias voltage)을 인가하는 단계; 및
상기 사전-검증 스테이지와 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀과 상기 BSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 양의 전압을 인가하는 단계를 더 포함하는, 방법. - 제1항에 있어서,
상기 제1 검증 전압은 상기 제2 검증 전압보다 작은, 방법. - 제4항에 있어서,
상기 제1 바이어스 전압은 초기 전압으로부터 증가되고, 이어서 상기 사전-검증 스테이지의 제1 부분에서 상기 제2 바이어스 전압으로 감소되고, 상기 제1 바이어스 전압은 상기 사전-검증 스테이지의 제2 부분에서 상기 제2 바이어스 전압과 동일하고,
제1 패스 전압은 상기 사전-검증 스테이지에서 상기 초기 전압에서 상기 제2 패스 전압까지 증가되고,
상기 제1 패스 전압은 상기 사전-검증 스테이지에서 상기 초기 전압에서 상기 제2 판독 전압까지 증가되고,
상기 제1 게이트 전압은 상기 초기 전압에서 시간 지속기간 동안 유지되는 전압으로 증가되고, 이어서 상기 제1 게이트 전압은 상기 사전-검증 스테이지의 제1 부분에서 상기 제2 게이트 전압으로 감소되고, 상기 제1 게이트 전압은 상기 사전-검증 스테이지의 상기 제2 부분에서 상기 제2 게이트 전압과 동일한, 방법. - 제6항에 있어서,
상기 하단 바이어스 전압은 상기 초기 전압에서 상기 사전-검증 스테이지 및 상기 검증 스테이지의 상기 제2 부분을 통해 유지되는 전압으로 증가되고,
상기 상단 바이어스 전압은 상기 초기 전압에서 상기 사전-검증 스테이지 및 상기 검증 스테이지의 상기 제2 부분을 통해 유지되는 전압으로 증가되고,
상기 양의 전압은 상기 사전-검증 스테이지에서 상기 초기 전압으로부터 증가되는, 방법. - 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 포함하는 메모리 디바이스를 판독하는 방법으로서,
상기 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함하고, 상기 제2 메모리 셀 스트링은 직렬 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함하고, 상기 방법은:
사전-검증 스테이지에서, 상기 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 제1 검증 전압을 인가하는 단계로서, 상기 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열되는, 상기 제1 검증 전압을 인가하는 단계;
상기 사전-검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀과 상기 BSG 트랜지스터 사이에 배치된 상기 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 제1 바이어스 전압을 인가하는 단계;
검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 게이트 단자에 제2 검증 전압을 인가하는 단계; 및
상기 검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 제2 인접 메모리 셀과 상기 BSG 트랜지스터 사이에 배치된 상기 제1 메모리 셀 스트링의 상기 적어도 하나의 메모리 셀의 상기 게이트 단자에 제2 바이어스 전압을 인가하는 단계로서, 상기 제2 바이어스 전압은 상기 제1 바이어스 전압보다 작은, 상기 제2 바이어스 전압을 인가하는 단계를 포함하는, 방법. - 제8항에 있어서,
상기 제2 바이어스 전압은 상기 제1 바이어스 전압보다 20% 내지 30% 작은, 방법. - 제8항에 있어서,
상기 사전-검증 스테이지에서,
상기 제2 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 제1 게이트 전압을 인가하는 단계,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀의 게이트 단자에 제1 패스 전압을 인가하는 단계, 및
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀의 게이트 단자에 제1 판독 전압을 인가하는 단계; 및
상기 검증 스테이지에서,
상기 제2 메모리 셀 스트링의 상기 TSG 트랜지스터의 상기 게이트 단자에 제2 게이트 전압을 인가하는 단계,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀의 상기 게이트 단자에 제2 패스 전압을 인가하는 단계, 및
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀의 상기 게이트 단자에 제2 판독 전압을 인가하는 단계를 더 포함하고,
상기 제2 패스 전압 및 상기 제2 판독 전압 중 적어도 하나는 상기 제2 게이트 전압보다 큰, 방법. - 제10항에 있어서,
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 BSG 트랜지스터의 게이트 단자에 하단 바이어스 전압을 인가하는 단계;
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 상단 바이어스 전압을 인가하는 단계; 및
상기 사전-검증 스테이지와 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀과 상기 TSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 양의 전압을 인가하는 단계를 더 포함하는, 방법. - 제8항에 있어서,
상기 제1 검증 전압은 상기 제2 검증 전압보다 작은, 방법. - 제11항에 있어서,
상기 제1 바이어스 전압은 초기 전압으로부터 증가되고, 이어서 상기 사전-검증 스테이지의 제1 부분에서 상기 제2 바이어스 전압으로 감소되고, 상기 제1 바이어스 전압은 상기 사전-검증 스테이지의 제2 부분에서 상기 제2 바이어스 전압과 동일하고,
제1 패스 전압은 상기 사전-검증 스테이지에서 상기 초기 전압에서 상기 제2 패스 전압까지 증가되고,
상기 제1 패스 전압은 상기 사전-검증 스테이지에서 상기 초기 전압에서 상기 제2 판독 전압까지 증가되고,
상기 제1 게이트 전압은 상기 초기 전압에서 시간 지속기간 동안 유지되는 전압으로 증가되고, 이어서 상기 제1 게이트 전압은 상기 사전-검증 스테이지의 제1 부분에서 상기 제2 게이트 전압으로 감소되고, 상기 제1 게이트 전압은 상기 사전-검증 스테이지의 상기 제2 부분에서 상기 제2 게이트 전압과 동일한, 방법. - 제13항에 있어서,
상기 하단 바이어스 전압은 상기 초기 전압에서 상기 사전-검증 스테이지 및 상기 검증 스테이지의 상기 제2 부분을 통해 유지되는 전압으로 증가되고,
상기 상단 바이어스 전압은 상기 초기 전압에서 상기 사전-검증 스테이지 및 상기 검증 스테이지의 상기 제2 부분을 통해 유지되는 전압으로 증가되고,
상기 양의 전압은 상기 사전-검증 스테이지에서 상기 초기 전압으로부터 증가되는, 방법. - 제1 메모리 셀 스트링 및 제2 메모리 셀 스트링을 포함하는 메모리 디바이스를 판독하는 디바이스로서,
상기 제1 메모리 셀 스트링은 직렬로 연결된 하단-선택-게이트(BSG) 트랜지스터, 메모리 셀 및 상단-선택-게이트(TSG) 트랜지스터를 포함하고, 상기 제2 메모리 셀 스트링은 직렬 연결된 BSG 트랜지스터, 메모리 셀 및 TSG 트랜지스터를 포함하고, 상기 디바이스는:
프로세싱 회로를 포함하고, 상기 프로세싱 회로는:
사전-검증 스테이지에서, 상기 제1 메모리 셀 스트링의 선택된 메모리 셀의 게이트 단자에 제1 검증 전압을 인가하고, 상기 선택된 메모리 셀은 제1 인접 메모리 셀과 제2 인접 메모리 셀 사이에서 프로그램 및 배열되고;
상기 사전-검증 스테이지에서, 프로그램되지 않은 상기 제1 메모리 셀 스트링의 적어도 하나의 메모리 셀의 게이트 단자에 제1 바이어스 전압을 인가하고;
검증 스테이지에서, 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 게이트 단자에 제2 검증 전압을 인가하고;
상기 검증 스테이지에서, 프로그램되지 않은 상기 제1 메모리 셀 스트링의 상기 적어도 하나의 메모리 셀의 상기 게이트 단자에 제2 바이어스 전압을 인가하고, 상기 제2 바이어스 전압은 제1 바이어스 전압보다 작도록 구성된, 디바이스. - 제15항에 있어서,
상기 제1 바이어스 전압 및 제2 바이어스 전압을 수신하는 상기 제1 메모리 셀 스트링의 상기 적어도 하나의 메모리 셀은 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀과 상기 TSG 트랜지스터 사이에 배치되는, 디바이스. - 제15항에 있어서,
상기 제1 바이어스 전압 및 상기 제2 바이어스 전압을 수신하는 상기 제1 메모리 셀 스트링의 상기 적어도 하나의 메모리 셀은 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀과 상기 BSG 트랜지스터 사이에 배치되는, 디바이스. - 제15항에 있어서,
상기 프로세싱 회로는:
상기 사전-검증 스테이지에서,
상기 제2 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 제1 게이트 전압을 인가하고,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀의 게이트 단자에 제1 패스 전압을 인가하고,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀의 게이트 단자에 제1 판독 전압을 인가하고;
상기 검증 스테이지에서,
상기 제2 메모리 셀 스트링의 상기 TSG 트랜지스터의 상기 게이트 단자에 제2 게이트 전압을 인가하고,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀의 상기 게이트 단자에 제2 패스 전압을 인가하고,
상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀의 상기 게이트 단자에 제2 판독 전압을 인가하도록 추가로 구성되고,
상기 제2 패스 전압 및 상기 제2 판독 전압 중 적어도 하나는 상기 제2 게이트 전압보다 큰, 디바이스. - 제16항에 있어서,
상기 프로세싱 회로는:
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 BSG 트랜지스터의 게이트 단자에 하단 바이어스 전압을 인가하고;
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 상단 바이어스 전압을 인가하고;
상기 사전-검증 스테이지와 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제2 인접 메모리 셀과 상기 BSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 양의 전압을 인가하도록 추가로 구성되는, 디바이스. - 제17항에 있어서,
상기 프로세싱 회로는:
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 BSG 트랜지스터의 게이트 단자에 하단 바이어스 전압을 인가하고;
상기 사전-검증 스테이지 및 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 TSG 트랜지스터의 게이트 단자에 상단 바이어스 전압을 인가하고;
상기 사전-검증 스테이지와 상기 검증 스테이지에서 상기 제1 메모리 셀 스트링의 상기 선택된 메모리 셀의 상기 제1 인접 메모리 셀과 상기 TSG 트랜지스터 사이에 배치된 모든 메모리 셀의 게이트 단자에 양의 전압을 인가하도록 추가로 구성되는, 디바이스.
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