JP7451774B2 - Nandメモリ操作のためのアーキテクチャおよび方法 - Google Patents
Nandメモリ操作のためのアーキテクチャおよび方法 Download PDFInfo
- Publication number
- JP7451774B2 JP7451774B2 JP2022579006A JP2022579006A JP7451774B2 JP 7451774 B2 JP7451774 B2 JP 7451774B2 JP 2022579006 A JP2022579006 A JP 2022579006A JP 2022579006 A JP2022579006 A JP 2022579006A JP 7451774 B2 JP7451774 B2 JP 7451774B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- voltage
- verification
- bias voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 33
- 238000012795 verification Methods 0.000 claims description 168
- 238000012545 processing Methods 0.000 claims description 20
- 230000036278 prepulse Effects 0.000 description 57
- 238000010586 diagram Methods 0.000 description 16
- 239000000758 substrate Substances 0.000 description 11
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 102100030140 Thiosulfate:glutathione sulfurtransferase Human genes 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1204—Bit line control
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
12a、12b、12c、12d、12e、12f、12g、12h、12i、12j、12k、12l、12m、12n、12o、12p ワード線(WL)層
12a-1、12a-2、12a-3 下位BSG、下位BSG層
12p-1、12p-2、12p-3 下位TSG、下位TSG層
14a、14b、14c、14d、14e、14f、14g、14h、14i、14j、14k、14l、14m、14n、14o、14p、14q 絶縁層
16 アレイコモンソース領域
18 チャネル構造
19 トップチャネル接点
20a、20b スリット構造
21 ボトムチャネル接点
22 ワード線接点
24 誘電体層
26、28 誘電体トレンチ
30、32 トップ誘電体トレンチ
100 3D-NANDデバイス
102、104 プレーン
106、108、110、112 ブロック
114、116 キャッシュ構造
122 周辺回路
200A アレイ領域、階段領域
200B、200C 階段領域
300A、300B メモリセルストリング
302A ボトムセレクトトランジスタ(BST)、ボトムセレクトゲート(BSG)トランジスタ
302B ボトムセレクトトランジスタ(BST)、ボトムセレクトゲート(BSG)トランジスタ
304A、304B メモリセル(MC)
306A トップセレクトトランジスタ(TST)、トップセレクトゲート(TSG)トランジスタ
306B トップセレクトトランジスタ(TST)、トップセレクトゲート(TSG)トランジスタ
308A、308B ビット線
1001 メモリデバイス
1004 メモリアレイ
1008 行デコード回路
1010 列デコード回路
1012 I/O制御回路
1014 アドレスレジスタ
1016 制御ロジック
1018 センスアンプおよびラッチ回路
1022 ステータスレジスタ
1024 コマンドレジスタ
1030 プロセッサ
1032 制御リンク
1034 入出力(I/O)バス
Claims (20)
- 直列に接続されたボトムセレクトゲート(BSG)トランジスタ、メモリセル、およびトップセレクトゲート(TSG)トランジスタを含む第1のメモリセルストリングと、直列に接続されたBSGトランジスタ、メモリセル、およびTSGトランジスタを含む第2のメモリセルストリングとを含むメモリデバイスを読み取るための方法であって、
プレ検証段階において、第1の検証電圧を、第1のメモリセルストリングの選択されたメモリセルのゲート端子に印加するステップであって、前記選択されたメモリセルは、第1の隣接メモリセルと第2の隣接メモリセルの間でプログラミングされ、配置される、ステップと、
前記プレ検証段階において、第1のバイアス電圧を、前記選択されたメモリセルの前記第1の隣接メモリセルと前記第1のメモリセルストリングの前記TSGトランジスタの間に位置付けられた前記第1のメモリセルストリングの少なくとも1つのメモリセルのゲート端子に印加するステップと、
検証段階において、第2の検証電圧を、前記第1のメモリセルストリングの前記選択されたメモリセルの前記ゲート端子に印加するステップと、
前記検証段階において、第2のバイアス電圧を、前記選択されたメモリセルの前記第1の隣接メモリセルと前記第1のメモリセルストリングの前記TSGトランジスタの間に位置付けられた前記第1のメモリセルストリングの前記少なくとも1つのメモリセルの前記ゲート端子に印加するステップであって、前記第2のバイアス電圧は、前記第1のバイアス電圧より小さい、ステップと
を含む方法。 - 前記第2のバイアス電圧は、前記第1のバイアス電圧より20%から30%小さい、請求項1に記載の方法。
- 前記プレ検証段階において、
第1のゲート電圧を、前記第2のメモリセルストリングの前記TSGトランジスタのゲート端子に印加するステップと、
第1のパス電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第1の隣接メモリセルのゲート端子に印加するステップと、
第1の読取り電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第2の隣接メモリセルのゲート端子に印加するステップと、
前記検証段階において、
第2のゲート電圧を、前記第2のメモリセルストリングの前記TSGトランジスタの前記ゲート端子に印加するステップと、
第2のパス電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第1の隣接メモリセルの前記ゲート端子に印加するステップと、
第2の読取り電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第2の隣接メモリセルの前記ゲート端子に印加するステップと
をさらに含み、
前記第2のパス電圧と前記第2の読取り電圧のうちの少なくとも1つは、前記第2のゲート電圧より大きい、請求項1に記載の方法。 - ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記BSGトランジスタのゲート端子に印加するステップと、
トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記TSGトランジスタのゲート端子に印加するステップと、
正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第2の隣接メモリセルと前記第1のメモリセルストリングの前記BSGトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加するステップと
をさらに含む、請求項3に記載の方法。 - 前記第1の検証電圧は、前記第2の検証電圧より小さい、請求項1に記載の方法。
- 前記第1のバイアス電圧は、前記プレ検証段階の第1の部分において、初期電圧から増加され、その後、前記第2のバイアス電圧にまで低減され、前記第1のバイアス電圧は、前記プレ検証段階の第2の部分において前記第2のバイアス電圧と等しく、
前記第1のパス電圧は、前記プレ検証段階において、前記初期電圧から前記第2のパス電圧にまで増加され、
前記第1の読取り電圧は、前記プレ検証段階において、前記初期電圧から前記第2の読取り電圧にまで増加され、
前記第1のゲート電圧は、前記プレ検証段階の前記第1の部分において、前記初期電圧から、ある持続時間にわたって維持される電圧にまで増加され、その後、前記第1のゲート電圧は、前記第2のゲート電圧にまで低減され、前記第1のゲート電圧は、前記プレ検証段階の前記第2の部分において、前記第2のゲート電圧と等しい、請求項4に記載の方法。 - 前記ボトムバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第2の部分、および前記検証段階を通して維持される電圧にまで増加され、
前記トップバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第2の部分、および前記検証段階を通して維持される電圧にまで増加され、
前記正電圧は、前記プレ検証段階において、前記初期電圧から増加される、請求項6に記載の方法。 - 直列に接続されたボトムセレクトゲート(BSG)トランジスタ、メモリセル、およびトップセレクトゲート(TSG)トランジスタを含む第1のメモリセルストリングと、直列に接続されたBSGトランジスタ、メモリセル、およびTSGトランジスタを含む第2のメモリセルストリングとを含むメモリデバイスを読み取るための方法であって、
プレ検証段階において、第1の検証電圧を、前記第1のメモリセルストリングの選択されたメモリセルのゲート端子に印加するステップであって、前記選択されたメモリセルは、第1の隣接メモリセルと第2の隣接メモリセルの間でプログラミングされ、配置される、ステップと、
前記プレ検証段階において、第1のバイアス電圧を、前記選択されたメモリセルの前記第2の隣接メモリセルと前記第1のメモリセルストリングの前記BSGトランジスタの間に位置付けられた前記第1のメモリセルストリングの少なくとも1つのメモリセルのゲート端子に印加するステップと、
検証段階において、第2の検証電圧を、前記第1のメモリセルストリングの前記選択されたメモリセルの前記ゲート端子に印加するステップと、
前記検証段階において、第2のバイアス電圧を、前記選択されたメモリセルの前記第2の隣接メモリセルと前記第1のメモリセルストリングの前記BSGトランジスタの間に位置付けられた前記第1のメモリセルストリングの前記少なくとも1つのメモリセルの前記ゲート端子に印加するステップであって、前記第2のバイアス電圧は、前記第1のバイアス電圧より小さい、ステップと
を含む方法。 - 前記第2のバイアス電圧は、前記第1のバイアス電圧より20%から30%小さい、請求項8に記載の方法。
- 前記プレ検証段階において、
第1のゲート電圧を、前記第2のメモリセルストリングの前記TSGトランジスタのゲート端子に印加するステップと、
第1のパス電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第1の隣接メモリセルのゲート端子に印加するステップと、
第1の読取り電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第2の隣接メモリセルのゲート端子に印加するステップと、
前記検証段階において、
第2のゲート電圧を、前記第2のメモリセルストリングの前記TSGトランジスタの前記ゲート端子に印加するステップと、
第2のパス電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第1の隣接メモリセルの前記ゲート端子に印加するステップと、
第2の読取り電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第2の隣接メモリセルの前記ゲート端子に印加するステップと
をさらに含み、
前記第2のパス電圧と前記第2の読取り電圧のうちの少なくとも1つは、前記第2のゲート電圧より大きい、請求項8に記載の方法。 - ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記BSGトランジスタのゲート端子に印加するステップと、
トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記TSGトランジスタのゲート端子に印加するステップと、
正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第1の隣接メモリセルと前記第1のメモリセルストリングの前記TSGトランジスタとの間に位置付けられた任意のメモリセルのゲート端子に印加するステップと
をさらに含む、請求項10に記載の方法。 - 前記第1の検証電圧は、前記第2の検証電圧より小さい、請求項8に記載の方法。
- 前記第1のバイアス電圧は、前記プレ検証段階の第1の部分において、初期電圧から増加され、その後、前記第2のバイアス電圧にまで低減され、前記第1のバイアス電圧は、前記プレ検証段階の第2の部分において、前記第2のバイアス電圧と等しく、
前記第1のパス電圧は、前記プレ検証段階において、前記初期電圧から前記第2のパス電圧にまで増加され、
前記第1の読取り電圧は、前記プレ検証段階において、前記初期電圧から前記第2の読取り電圧にまで増加され、
前記第1のゲート電圧は、前記プレ検証段階の前記第1の部分において、前記初期電圧から、ある持続時間にわたって維持される電圧にまで増加され、その後、前記第1のゲート電圧は、前記第2のゲート電圧にまで低減され、前記第1のゲート電圧は、前記プレ検証段階の前記第2の部分において、前記第2のゲート電圧と等しい、請求項11に記載の方法。 - 前記ボトムバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第2の部分、および前記検証段階を通して維持される電圧にまで増加され、
前記トップバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第2の部分、および前記検証段階を通して維持される電圧にまで増加され、
前記正電圧は、前記プレ検証段階において前記初期電圧から増加される、請求項13に記載の方法。 - 直列に接続されたボトムセレクトゲート(BSG)トランジスタ、メモリセル、およびトップセレクトゲート(TSG)トランジスタを含む第1のメモリセルストリングと、直列に接続されたBSGトランジスタ、メモリセル、およびTSGトランジスタを含む第2のメモリセルストリングとを含むメモリデバイスを読み取るための装置であって、
プレ検証段階において、第1の検証電圧を、第1のメモリセルストリングの選択されたメモリセルのゲート端子に印加することであって、前記選択されたメモリセルは、第1の隣接メモリセルと第2の隣接メモリセルの間でプログラミングされ、配置される、印加することと、
前記プレ検証段階において、第1のバイアス電圧を、プログラミングされない前記第1のメモリセルストリングの少なくとも1つのメモリセルのゲート端子に印加することと、
検証段階において、第2の検証電圧を、前記第1のメモリセルストリングの前記選択されたメモリセルの前記ゲート端子に印加することと、
前記検証段階において、第2のバイアス電圧を、プログラミングされない前記第1のメモリセルストリングの前記少なくとも1つのメモリセルの前記ゲート端子に印加することであって、前記第2のバイアス電圧は、前記第1のバイアス電圧より小さい、印加することとを行うように構成された処理回路を含む装置。 - 前記第1のバイアス電圧および前記第2のバイアス電圧を受ける前記第1のメモリセルストリングの前記少なくとも1つのメモリセルは、前記選択されたメモリセルの前記第1の隣接メモリセルと前記第1のメモリセルストリングの前記TSGトランジスタの間に位置付けられる、請求項15に記載の装置。
- 前記第1のバイアス電圧および前記第2のバイアス電圧を受ける前記第1のメモリセルストリングの前記少なくとも1つのメモリセルは、前記選択されたメモリセルの前記第2の隣接メモリセルと前記第1のメモリセルストリングの前記BSGトランジスタの間に位置付けられる、請求項15に記載の装置。
- 前記処理回路は、
前記プレ検証段階において、
第1のゲート電圧を、前記第2のメモリセルストリングの前記TSGトランジスタのゲート端子に印加することと、
第1のパス電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第1の隣接メモリセルのゲート端子に印加すること、および第1の読取り電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第2の隣接メモリセルのゲート端子に印加することと、
前記検証段階において、
第2のゲート電圧を、前記第2のメモリセルストリングの前記TSGトランジスタの前記ゲート端子に印加することと、
第2のパス電圧を、前記第1のメモリセルストリングにおける前記選択されたメモリセルの前記第1の隣接メモリセルの前記ゲート端子に印加することと、
第2の読取り電圧を、前記第1のメモリセルストリングの前記選択されたメモリセルの前記第2の隣接メモリセルの前記ゲート端子に印加することとを行うようにさらに構成され、
前記第2のパス電圧と前記第2の読取り電圧のうちの少なくとも1つは、前記第2のゲート電圧より大きい、請求項15に記載の装置。 - 前記処理回路は、
ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記BSGトランジスタのゲート端子に印加することと、
トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記TSGトランジスタのゲート端子に印加することと、
正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第2の隣接メモリセルと前記第1のメモリセルストリングの前記BSGトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加することとを行うようにさらに構成される、請求項16に記載の装置。 - 前記処理回路は、
ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記BSGトランジスタのゲート端子に印加することと、
トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第1のメモリセルストリングの前記TSGトランジスタのゲート端子に印加することと、
正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第1の隣接メモリセルと前記第1のメモリセルストリングの前記TSGトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加することとを行うようにさらに構成される、請求項17に記載の装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2020/136482 WO2022126368A1 (en) | 2020-12-15 | 2020-12-15 | Architecture and method for nand memory operation |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2024032962A Division JP2024073497A (ja) | 2024-03-05 | Nandメモリ操作のためのアーキテクチャおよび方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2023532236A JP2023532236A (ja) | 2023-07-27 |
JP7451774B2 true JP7451774B2 (ja) | 2024-03-18 |
Family
ID=75651197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022579006A Active JP7451774B2 (ja) | 2020-12-15 | 2020-12-15 | Nandメモリ操作のためのアーキテクチャおよび方法 |
Country Status (6)
Country | Link |
---|---|
US (3) | US11468957B2 (ja) |
EP (1) | EP4244894A1 (ja) |
JP (1) | JP7451774B2 (ja) |
KR (1) | KR20230012641A (ja) |
CN (2) | CN112753073B (ja) |
WO (1) | WO2022126368A1 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010225225A (ja) | 2009-03-23 | 2010-10-07 | Toshiba Corp | Nand型フラッシュメモリ |
JP2010287283A (ja) | 2009-06-11 | 2010-12-24 | Toshiba Corp | 不揮発性半導体メモリ |
JP2017168163A (ja) | 2016-03-15 | 2017-09-21 | 東芝メモリ株式会社 | 記憶装置 |
JP2020194611A (ja) | 2019-05-28 | 2020-12-03 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8139419B2 (en) * | 2009-12-08 | 2012-03-20 | Micron Technology, Inc. | Programming methods and memories |
US8988937B2 (en) * | 2012-10-24 | 2015-03-24 | Sandisk Technologies Inc. | Pre-charge during programming for 3D memory using gate-induced drain leakage |
KR20160135055A (ko) * | 2015-05-15 | 2016-11-24 | 에스케이하이닉스 주식회사 | 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법 |
KR20170011324A (ko) * | 2015-07-22 | 2017-02-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
DE102016225639A1 (de) | 2016-12-20 | 2018-07-05 | Volkswagen Aktiengesellschaft | Head-up-Display-Vorrichtung für ein Kraftfahrzeug, Verfahren, Vorrichtung und computerlesbares Speichermedium mit Instruktionen zur Steuerung einer Anzeige einer Head-up-Display-Vorrichtung |
KR20190057753A (ko) | 2017-11-20 | 2019-05-29 | (주)코미코 | 내플라즈마성 코팅막의 제조방법 및 이에 의해 형성된 내플라즈마성 부재 |
US10629436B2 (en) * | 2018-04-12 | 2020-04-21 | International Business Machines Corporation | Spacer image transfer with double mandrel |
KR102532998B1 (ko) * | 2018-04-16 | 2023-05-16 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 |
US10643721B2 (en) * | 2018-06-21 | 2020-05-05 | Sandisk Technologies Llc | Interleaved program and verify in non-volatile memory |
KR20200055186A (ko) * | 2018-11-12 | 2020-05-21 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
KR20200061253A (ko) * | 2018-11-23 | 2020-06-02 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
KR20200098081A (ko) * | 2019-02-11 | 2020-08-20 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작 방법 |
US10665299B1 (en) * | 2019-04-16 | 2020-05-26 | Sandisk Technologies Llc | Memory device with channel discharge before program-verify based on data state and sub-block position |
US10839927B1 (en) * | 2019-08-29 | 2020-11-17 | Micron Technology, Inc. | Apparatus and methods for mitigating program disturb |
JP2021047942A (ja) * | 2019-09-17 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
EP4236650A3 (en) * | 2019-10-23 | 2023-10-11 | Yangtze Memory Technologies Co., Ltd. | Method for reading three-dimensional flash memory |
US10861537B1 (en) * | 2019-10-30 | 2020-12-08 | Sandisk Technologies Llc | Countermeasures for first read issue |
CN111279465B (zh) * | 2020-01-21 | 2021-10-15 | 长江存储科技有限责任公司 | 三维nand存储器件及形成其的方法 |
CN111758162B (zh) * | 2020-05-15 | 2021-03-12 | 长江存储科技有限责任公司 | 三维nand存储器件及其形成方法 |
KR20210155660A (ko) * | 2020-06-16 | 2021-12-23 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 제어 방법 |
KR20220036467A (ko) * | 2020-09-16 | 2022-03-23 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그 동작 방법 |
-
2020
- 2020-12-15 JP JP2022579006A patent/JP7451774B2/ja active Active
- 2020-12-15 KR KR1020227044883A patent/KR20230012641A/ko unknown
- 2020-12-15 EP EP20965386.4A patent/EP4244894A1/en active Pending
- 2020-12-15 WO PCT/CN2020/136482 patent/WO2022126368A1/en unknown
- 2020-12-15 CN CN202080003973.4A patent/CN112753073B/zh active Active
- 2020-12-15 CN CN202311483937.4A patent/CN117423375A/zh active Pending
-
2021
- 2021-03-04 US US17/191,768 patent/US11468957B2/en active Active
-
2022
- 2022-09-15 US US17/945,783 patent/US11901023B2/en active Active
-
2024
- 2024-01-04 US US18/404,742 patent/US20240177787A1/en active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010225225A (ja) | 2009-03-23 | 2010-10-07 | Toshiba Corp | Nand型フラッシュメモリ |
JP2010287283A (ja) | 2009-06-11 | 2010-12-24 | Toshiba Corp | 不揮発性半導体メモリ |
JP2017168163A (ja) | 2016-03-15 | 2017-09-21 | 東芝メモリ株式会社 | 記憶装置 |
JP2020194611A (ja) | 2019-05-28 | 2020-12-03 | キオクシア株式会社 | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
EP4244894A1 (en) | 2023-09-20 |
CN112753073A (zh) | 2021-05-04 |
US20230020789A1 (en) | 2023-01-19 |
CN117423375A (zh) | 2024-01-19 |
KR20230012641A (ko) | 2023-01-26 |
JP2023532236A (ja) | 2023-07-27 |
US11468957B2 (en) | 2022-10-11 |
US20240177787A1 (en) | 2024-05-30 |
US20220189566A1 (en) | 2022-06-16 |
CN112753073B (zh) | 2023-12-12 |
WO2022126368A1 (en) | 2022-06-23 |
US11901023B2 (en) | 2024-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111048136B (zh) | Nand闪存操作技术 | |
JP4640658B2 (ja) | マルチレベル抑制スキーム | |
US7539061B2 (en) | Method of programming flash memory device | |
CN109817262B (zh) | 具有增进抗虚置字线干扰的可靠性的存储器和编程方法 | |
US8737131B2 (en) | Programming memory cells using smaller step voltages for higher program levels | |
JP7132443B2 (ja) | メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法 | |
US10504600B2 (en) | Apparatus configured to program memory cells using an intermediate level for multiple data states | |
US8902650B2 (en) | Memory devices and operating methods for a memory device | |
US20150294727A1 (en) | Sensing memory cells coupled to different access lines in different blocks of memory cells | |
KR20110135693A (ko) | 더미 메모리 셀을 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 방법 | |
US20230120129A1 (en) | Three-dimensional memory device and method for reading the same | |
JP7451774B2 (ja) | Nandメモリ操作のためのアーキテクチャおよび方法 | |
US11581045B2 (en) | Page buffer circuit with bit line select transistor | |
CN110853692B (zh) | 用于存储器装置在编程期间的操作的方法及存储器 | |
CN110580928B (zh) | 一种三维存储器的控制方法、装置及存储介质 | |
JP2024073497A (ja) | Nandメモリ操作のためのアーキテクチャおよび方法 | |
KR100905868B1 (ko) | 플래시 메모리 소자의 동작 방법 | |
WO2022147752A1 (en) | Architecture and method for nand memory operation | |
KR20110001570A (ko) | 플래시 메모리 소자의 프로그램 방법 | |
TW202338836A (zh) | 半導體記憶裝置 | |
CN117079682A (zh) | 被配置为减少验证时间的存储器装置及其操作方法 | |
CN118098317A (zh) | 存储器的操作方法、存储器、存储系统以及电子设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20221221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20231228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240306 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7451774 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |