JP2023532236A - Ｎａｎｄメモリ操作のためのアーキテクチャおよび方法 - Google Patents

Ｎａｎｄメモリ操作のためのアーキテクチャおよび方法 Download PDF

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Abstract

第１のメモリセルストリングを含むメモリデバイスを読み取るための方法において、プレ検証段階において、第１の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加され、選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置される。第１のバイアス電圧が、プログラミングされない第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加される。検証段階において、第２の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加される。第２のバイアス電圧が、プログラミングされない第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加され、第２のバイアス電圧は、第１のバイアス電圧より小さい。

Description

フラッシュメモリデバイスは、近年、急速な発展を遂げている。フラッシュメモリデバイスは、記憶されたデータを、電圧が印加されることなしに長期間にわたって保持することができる。さらに、フラッシュメモリデバイスの読取りレートは、比較的高く、記憶されたデータを消去して、フラッシュメモリデバイスにデータを書き換えることも容易である。このため、フラッシュメモリデバイスは、マイクロコンピュータ、自動制御システム、およびそれに類するものにおいて広く使用されてきた。ビット密度を増加させ、フラッシュメモリデバイスのビット費用を低減すべく、３次元（３Ｄ）ＮＡＮＤ（Ｎｏｔ ＡＮＤ）フラッシュメモリデバイスが、開発されてきた。
３Ｄ－ＮＡＮＤメモリデバイスは、複数のメモリセルストリングを含むことが可能である。メモリセルストリングのそれぞれは、直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含むことが可能である。プログラミングされた３Ｄ－ＮＡＮＤフラッシュメモリデバイスのメモリセルを検証する／読み取る方法において、プレパルススキーム（または段階）および検証／読取りスキーム（または段階）が、含められることが可能である。プレパルススキームにおいて、６．８ボルトなどのパス電圧が、選択されたメモリセルストリングにおけるメモリセルのワード線（ＷＬ）に印加され得る一方で、ＴＳＧトランジスタのゲート端子が、選択されないメモリセルストリングにおいてオンにされることが可能である。検証／読取りスキームにおいて、パス電圧は、選択されたメモリセルストリングの選択されないＷＬにおける検証／読取りスキームをさらに介して維持されることが可能であり、検証電圧が、選択されたメモリセルストリングにおける選択されたメモリセルのＷＬに印加されることが可能である。
本開示は、ホットキャリア注入（ＨＣＩ）が誘発するエッジ合計（ＥＳＵＭ）損失を低減し、３Ｄ－ＮＡＮＤメモリデバイスのメモリセルを検証する／読み取る間の電力消費を低減する、３Ｄ－ＮＡＮＤメモリデバイスのメモリセルを検証する／読み取るための装置および方法と一般的に関係する実施形態について説明する。
本開示の態様によれば、メモリデバイスを読み取るための方法が、提供される。メモリデバイスは、第１のメモリセルストリングと、第２のメモリセルストリングとを含むことが可能であり、第１のメモリセルストリングは、直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含むことが可能であり、第２のメモリセルストリングは、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含むことが可能である。方法において、プレ検証段階において、第１の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加されることが可能であり、選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置されることが可能である。プレ検証段階において第１のバイアス電圧が、選択されたメモリセルの第１の隣接メモリセルと、第１のメモリセルストリングのＴＳＧトランジスタの間に位置付けられた第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加されることが可能である。検証段階において、第２の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加されることが可能である。さらに、検証段階において、第２のバイアス電圧が、選択されたメモリセルの第１の隣接メモリセルとＴＳＧトランジスタの間に位置付けられた第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加されることが可能である。第２のバイアス電圧は、第１のバイアス電圧より小さい。
一部の実施形態において、第２のバイアス電圧は、第１のバイアス電圧よりも２０％から３０％小さいことが可能である。
方法において、プレ検証段階において、第１のゲート電圧が、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。第１のパス電圧が、第１のメモリセルストリングの選択されたメモリセルの第１の隣接メモリセルのゲート端子に印加されることが可能である。第１の読取り電圧が、第１のメモリセルストリングの選択されたメモリセルの第２の隣接メモリセルのゲート端子に印加されることが可能である。さらに、検証段階において、第２のゲート電圧が、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。第２のパス電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第１の隣接メモリセルのゲート端子に印加されることが可能である。第２の読取り電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第２の隣接メモリセルのゲート端子に印加されることが可能である。さらに、第２のパス電圧と第２の読取り電圧のうちの少なくとも１つが、第２のゲート電圧より大きいことが可能である。
方法において、ボトムバイアス電圧が、プレ検証段階および検証段階において第１のメモリセルストリングのＢＳＧトランジスタのゲート端子に印加されることが可能である。トップバイアス電圧が、プレ検証段階および検証段階において第１のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。プレ検証段階および検証段階において、正電圧が、選択されたメモリセルの第２の隣接メモリセルと第１のメモリセルストリングのＢＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加されることが可能である。
一部の実施形態において、第１の検証電圧が第２の検証電圧より小さいことが可能である。
一部の実施形態において、第１のバイアス電圧が、プレ検証段階の第１の部分において、初期電圧から増加されること、および、その後、第２のバイアス電圧まで低減されることが可能であり、第１のバイアス電圧は、プレ検証段階の第２の部分において、第２のバイアス電圧と等しいことが可能である。第１のパス電圧が、初期電圧から、プレ検証段階における第２のパス電圧にまで増加されることが可能である。第１の読取り電圧が、初期電圧から、プレ検証段階における第２の読取り電圧にまで増加されることが可能である。第１のゲート電圧が、初期電圧から、ある持続時間にわたって維持される電圧にまで増加されることが可能であり、その後、第１のゲート電圧が、プレ検証段階の第１の部分において、第２のゲート電圧にまで低減され、第１のゲート電圧は、プレ検証段階の第２の部分において、第２のゲート電圧と等しいことが可能である。
一部の実施形態において、ボトムバイアス電圧が、初期電圧から、プレ検証段階の第２の部分、および検証段階を通して維持される電圧にまで増加されることが可能である。トップバイアス電圧が、初期電圧から、プレ検証段階の第２の部分、および検証段階を通して維持される電圧にまで増加されることが可能である。正電圧は、プレ検証段階における初期電圧から増加されることが可能である。
本開示の別の態様によれば、メモリデバイスを読み取るための方法が、提供される。メモリデバイスは、第１のメモリセルストリングと、第２のメモリセルストリングとを含むことが可能である。第１のメモリセルストリングは、直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含むことが可能である。第２のメモリセルストリングは、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含むことが可能である。方法において、プレ検証段階において、第１の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加されることが可能であり、選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置されることが可能である。プレ検証段階において、第１のバイアス電圧が、選択されたメモリセルの第２の隣接メモリセルと第１のメモリセルストリングのＢＳＧトランジスタの間に位置付けられた第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加されることが可能である。検証段階において、第２の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加されることが可能である。さらに、検証段階において、第２のバイアス電圧が、選択されたメモリセルの第２の隣接メモリセルと第１のメモリセルストリングのＢＳＧトランジスタの間に位置付けられた第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加されることが可能である。第２のバイアス電圧は、第１のバイアス電圧より小さいことが可能である。
一部の実施形態において、第２のバイアス電圧は、第１のバイアス電圧よりも２０％から３０％小さいことが可能である。
方法において、プレ検証段階において、第１のゲート電圧が、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。第１のパス電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第１の隣接メモリセルのゲート端子に印加されることが可能である。第１の読取り電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第２の隣接メモリセルのゲート端子に印加されることが可能である。さらに、検証段階において、第２のゲート電圧が、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。第２のパス電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第１の隣接メモリセルのゲート端子に印加されることが可能である。第２の読取り電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第２の隣接メモリセルのゲート端子に印加されることが可能である。さらに、第２のパス電圧と第２の読取り電圧のうちの少なくとも１つが、第２のゲート電圧より大きいことが可能である。
方法において、ボトムバイアス電圧が、プレ検証段階および検証段階において第１のメモリセルストリングのＢＳＧトランジスタのゲート端子に印加されることが可能である。トップバイアス電圧が、プレ検証段階および検証段階において第１のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。正電圧が、プレ検証段階および検証段階において、選択されたメモリセルの第１の隣接メモリセルと第１のメモリセルストリングのＴＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加されることが可能である。
一部の実施形態において、第１の検証電圧が、第２の検証電圧より小さいことが可能である。
一部の実施形態において、第１のバイアス電圧が、プレ検証段階の第１の部分において、初期電圧から増加されること、および、その後、第２のバイアス電圧にまで低減されることが可能である。第１のバイアス電圧は、プレ検証段階の第２の部分において、第２のバイアス電圧と等しいことが可能である。第１のパス電圧が、初期電圧から、プレ検証段階における第２のパス電圧にまで増加されることが可能である。第１の読取り電圧が、初期電圧から、プレ検証段階における第２の読取り電圧にまで増加されることが可能である。第１のゲート電圧が、初期電圧から、ある持続時間にわたって維持される電圧まで増加されることが可能であり、その後、第１のゲート電圧は、プレ検証段階の第１の部分において、第２のゲート電圧にまで低減される。第１のゲート電圧は、プレ検証段階の第２の部分において、第２のゲート電圧と等しいことが可能である。
一部の実施形態において、ボトムバイアス電圧が、初期電圧から、プレ検証段階の第２の部分、および検証段階を通して維持される電圧にまで増加されることが可能である。トップバイアス電圧が、初期電圧から、プレ検証段階の第２の部分、および検証段階を通して維持される電圧にまで増加されることが可能である。正電圧は、プレ検証段階における初期電圧から増加されることが可能である。
本開示のさらに別の態様によれば、メモリデバイスを読み取るための装置が、提供される。メモリセルが、第１のメモリセルストリングと、第２のメモリセルストリングとを含むことが可能である。第１のメモリセルストリングは、直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含むことが可能である。第２のメモリセルストリングは、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含むことが可能である。装置は、プレ検証段階において、第１のメモリセルストリングの選択されたメモリセルのゲート端子に第１の検証電圧を印加するように構成された処理回路を含むことが可能であり、選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置されることが可能である。また、処理回路が、プレ検証段階において、プログラミングされない第１のメモリセルストリング少なくとも１つのメモリセルのゲート端子に第１のバイアス電圧を印加するように構成されることも可能である。処理回路は、検証段階において、第１のメモリセルストリングの選択されたメモリセルのゲート端子に第２の検証電圧を印加するように構成されることが可能である。さらに、処理回路は、検証段階において、プログラミングされない第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に第２のバイアス電圧を印加するように構成されることが可能である。第２のバイアス電圧は、第１のバイアス電圧より小さいことが可能である。
一部の実施形態において、第１のバイアス電圧および第２のバイアス電圧を受ける第１のメモリセルストリングの少なくとも１つのメモリセルは、選択されたメモリセルの第１の隣接メモリセルと第１のメモリセルストリングのＴＳＧトランジスタの間に位置付けられることが可能である。
一部の実施形態において、第１のバイアス電圧および第２のバイアス電圧を受ける第１のメモリセルストリングの少なくとも１つのメモリセルは、選択されたメモリセルの第２の隣接メモリセルと第１のメモリセルストリングのＢＳＧトランジスタの間に位置付けられる。
プレ検証段階において、処理回路は、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に第１のゲート電圧を印加するようにさらに構成されることが可能である。処理回路は、第１のメモリセルストリングにおける選択されたメモリセルの第１の隣接メモリセルのゲート端子に第１のパス電圧を印加するように構成されることが可能である。処理回路は、第１のメモリセルストリングにおける選択されたメモリセルの第２の隣接メモリセルのゲート端子に第１の読取り電圧を印加するように構成されることが可能である。検証段階において、処理回路は、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に第２のゲート電圧を印加するように構成されることが可能である。また、処理回路は、第１のメモリセルストリングにおける選択されたメモリセルの第１の隣接メモリセルのゲート端子に第２のパス電圧を印加するように構成されることも可能である。処理回路は、第１のメモリセルストリングにおける選択されたメモリセルの第２の隣接メモリセルのゲート端子に第２の読取り電圧を印加するように構成されることが可能であり、第２のパス電圧と第２の読取り電圧のうちの少なくとも１つは、第２のゲート電圧より大きいことが可能である。
実施形態において、処理回路は、プレ検証段階および検証段階において第１のメモリセルストリングのＢＳＧトランジスタのゲート端子にボトムバイアス電圧を印加されることが可能である。処理回路は、プレ検証段階および検証段階において第１のメモリセルストリングのＴＳＧトランジスタのゲート端子にトップバイアス電圧を印加するように構成されることが可能である。処理回路は、プレ検証段階および検証段階において、選択されたメモリセルの第２の隣接メモリセルと第１のメモリセルストリングのＢＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に正電圧を印加するように構成されることが可能である。
別の実施形態において、処理回路は、プレ検証段階および検証段階において第１のメモリセルストリングのＢＳＧトランジスタのゲート端子にボトムバイアス電圧を印加するように構成されることが可能である。処理回路は、プレ検証段階および検証段階において第１のメモリセルストリングのＴＳＧトランジスタのゲート端子にトップバイアス電圧を印加するように構成されることが可能である。処理回路は、プレ検証段階および検証段階において、選択されたメモリセルの第１の隣接メモリセルと第１のメモリセルストリングのＴＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に正電圧を印加するように構成されることが可能である。
また、本開示の態様は、メモリデバイスを検証する／読み取るためにコンピュータによって実行されると、コンピュータに、前段で説明される方法のうちの１つまたは複数を実行させる命令を記憶する非一過性のコンピュータ可読記憶媒体も提供する。
本開示の態様は、添付の図と一緒に読まれるとき、後段の詳細な説明から理解され得る。業界の標準の慣行により、様々なフィーチャは、一律の縮尺で描かれているわけではないことに留意されたい。実際、様々なフィーチャの寸法は、説明を明確にするため、拡大されることも、縮小されることもある。
本開示の例示的な実施形態による３Ｄ－ＮＡＮＤメモリデバイスを示す概略図である。 本開示の例示的な実施形態による３Ｄ－ＮＡＮＤメモリデバイスを示す断面図である。 本開示の例示的な実施形態によるＮＡＮＤメモリセルストリングを示す概略図である。 本開示の例示的な実施形態による、関連する実施例においてメモリセルを検証すること／読み取ることを示す第１の概略図である。 本開示の例示的な実施形態による、関連する実施例においてメモリセルを検証すること／読み取ることを示す第２の概略図である。 本開示の例示的な実施形態による、順方向の順序でプログラミングされたメモリセルを検証すること／読み取ることを示す第１の概略図である。 本開示の例示的な実施形態による、順方向の順序でプログラミングされたメモリセルを検証すること／読み取ることを示す第２の概略図である。 本開示の例示的な実施形態による、逆方向の順序でプログラミングされたメモリセルを検証すること／読み取ることを示す第１の概略図である。 本開示の例示的な実施形態による、逆方向の順序でプログラミングされたメモリセルを検証すること／読み取ることを示す第２の概略図である。 本開示の例示的な実施形態によるメモリセルを検証する／読み取るための方法を示すフローチャートである。 本開示の例示的な実施形態による電子システムを示すブロック図である。
以下の開示は、提示される主題の異なるフィーチャを実施するための異なる多くの実施形態、または実施例を提供する。構成要素および配置の具体例について、本開示を簡略化すべく後段で説明される。これらは、無論、例に過ぎず、限定することは意図していない。例えば、後段の説明における第２のフィーチャの上方、または上における第１のフィーチャの形成は、第１のフィーチャと第２のフィーチャとが直接に接触していてよい実施形態を含むことがあり、また、第１のフィーチャと第２のフィーチャとが直接に接触していないことがあるように第１のフィーチャと第２のフィーチャの間に追加のフィーチャが形成されてよい実施形態を含んでもよい。さらに、本開示は、様々な実施例において参照番号および／または参照文字を繰り返すことがある。この繰返しは、簡単明瞭のためであり、そのこと自体が、説明される様々な実施形態および／または構成の間の関係を規定するわけではない。
さらに、「下」、「下方」、「下側」、「上方」、「上側」などの空間的に相対的な用語は、図に例示される１つの要素またはフィーチャの別の要素またはフィーチャに対する関係を説明すべく、説明を容易にするために本明細書において使用されることがある。空間的に相対的な用語は、図に示される向きに加えて、使用中または操作中のデバイスの異なる向きを包含することを意図している。装置は、別の向きであってよく（９０度、回転させられて、またはその他の向きで）、本明細書において使用される空間的に相対的な記述語も同様に、それに応じて解釈されてよい。
関連する実施例において、プログラミングされた３Ｄ－ＮＡＮＤメモリデバイスのメモリセルを検証する／読み取るために、プレパルススキーム（または段階）および検証／読取りスキーム（または段階）が、検証／読取り操作に含められることが可能である。プレパルススキームにおいて、６．８ボルトなどのパス電圧が、選択されたメモリセルストリングにおけるメモリセルのワード線（ＷＬ）に印加され得る一方で、ＴＳＧトランジスタのゲート端子が、選択されないメモリセルストリングにおいてオンにされることが可能である。検証／読取りスキームにおいて、パス電圧は、選択されたメモリセルストリングの選択されないＷＬにおいて検証／読取りスキームをさらに通じて維持されることが可能であり、検証電圧が、選択されたメモリセルストリングにおける選択されたメモリセルのＷＬに印加されることが可能である。
プレパルススキームにおいて充分なプレパルス時間が適用されたとき、パス電圧は、選択されないメモリセルストリングにおいてＴＳＧトランジスタがオフにされるのに先立って十分に高められることが可能である。その結果、選択されないメモリセルストリングのＴＳＧトランジスタが検証／読取りスキームにおいてオフにされたとき、選択されないメモリセルストリングのドレイン側チャネル（または端子）が、選択されないメモリセルストリングに結合されたビット線から絶縁されるものの、チャネル電位の大きな勾配が、検証／読取りスキームにおける後続の検証／読取り電圧によって誘発されなくてよい。したがって、選択されたメモリセルストリングにおける選択されたメモリセルの上側メモリセルに対して選択されたメモリセルからホットキャリア注入（ＨＣＩ）が生成されなくてよい。このため、エッジ合計（ＥＳＵＭ）損失が、防止されることが可能である。ＥＳＵＭ損失は、３Ｄ－ＮＡＮＤメモリデバイスの読取りマージンに関連することが可能である。
しかし、プレパルススキームにおいて不十分なプレパルス時間が適用されたとき、パス電圧は、選択されないメモリセルストリングにおいてＴＳＧトランジスタがオフにされるのに先立って十分に高められないことがある。検証／読取りスキームにおいて、選択されないメモリセルストリングにおいてＴＳＧトランジスタがオフにされたとき、選択されたメモリセルストリングにおける選択されたメモリセルの上方に位置付けられたメモリセルのＷＬに印加されるパス電圧は、６．８ボルトなどの目標値にまで依然として高められることが可能である。このため、選択されないメモリセルストリングのドレイン側チャネルが、検証／読取りスキームにおけるパス電圧の増分によって追加で上昇させられることが可能であり、このことが、選択されたメモリセルと選択されたメモリセルの上側隣接メモリセルの間でＨＣＩをもたらして、ＥＳＵＭ損失を結果として生じることが可能である。
本開示において、３Ｄ－ＮＡＮＤメモリデバイスのプログラミングされたメモリセルを検証する／読み取るために、プレ検証スキームにおいて、プレパルス電圧が、選択されたメモリセルストリングの上側隣接メモリセルの上方に位置付けられた選択されたメモリセルストリングの少なくとも１つのメモリセルに印加されることが可能である。検証／読取りスキームにおいて、プレパルス電圧より小さいパス電圧が、選択されたメモリセルの上側隣接メモリセルの上方に位置付けられた選択されたメモリセルストリングの少なくとも１つのメモリセルに印加されることが可能である。さらに、選択されたメモリセルの上側隣接メモリセルと下側隣接メモリセルのうちの１つに印加されるパス電圧が、検証／読取りスキームにおける選択されないメモリセルストリングのＴＳＧトランジスタに印加されるバイアス電圧より大きいことが可能であり、そのバイアス電圧は、選択されないメモリセルストリングのＴＳＧトランジスタをオフにすべく印加される。したがって、ホットキャリア注入（ＨＣＩ）が誘発するＥＳＵＭ損失が、防止されることが可能であり、３Ｄ－ＮＡＮＤメモリデバイスのメモリセルを検証する／読み取る間の電力消費が、低減されることが可能である。
３Ｄ－ＮＡＮＤデバイスは、複数のプレーンを含み得る。プレーンのそれぞれは、複数のブロックを含み得る。図１は、３Ｄ－ＮＡＮＤデバイス１００（またはデバイス１００）の例示的な実施形態である。図１に示されるように、デバイス１００は、プレーン１０２と、プレーン１０４とを含み得る。プレーン１０２およびプレーン１０４のそれぞれは、それぞれの２つのブロックを含み得る。例えば、プレーン１０２が、２つのブロック１０６および１０８を含むことが可能であり、プレーン１０４が、２つのブロック１１０および１１２を含むことが可能である。さらに、ブロックのそれぞれが、メモリセルがデバイス１００の高さ方向に沿って基板上に順次に、直列で配置された、複数のメモリセルストリングを含むことが可能である。無論、図１は、実施例に過ぎず、デバイス１００は、任意の数のプレーンを含むことが可能であり、プレーンのそれぞれが、デバイス設計により任意の数のブロックを含むことが可能であることに留意されたい。
デバイス１００において、プレーンのそれぞれが、ダイナミックデータキャッシュ（ＤＤＣ）などのそれぞれのキャッシュ構造、またはスタティックページバッファ（ＳＰＢ）に結合されることが可能である。例えば、ブロック１０６が、キャッシュ構造１１４に結合されることが可能であり、ブロック１０８が、キャッシュ構造１１６に結合されることが可能である。キャッシュ構造は、ビット線に結合されて、Ｄ－ＮＡＮＤデバイス１００のメモリセルを検証すること／読み取ること、プログラミングすること、または消去することなどの３Ｄ－ＮＡＮＤデバイス１００の操作中に信号を検出するように構成されたセンスアンプを含むことが可能である。また、デバイス１００は、メモリセルを操作するデコーダ構造、ドライバ構造、充電構造、およびその他の構造を含み得る周辺回路１２２を含むことも可能である。
デバイス１００において、ブロックのそれぞれが、ワード線層および絶縁層のスタックに形成された階段領域およびアレイ領域を含むことが可能である。図２は、デバイス１００のブロック１０６の例示的な実施形態である。図２に示されるように、ブロック１０６は、誘電体層２４に配置されたアレイ領域２００Ａおよび階段領域２００Ｂ～２００Ｃを含むことが可能である。アレイ領域２００Ａが、階段領域２００Ｂ～２００Ｃの間に配置されて、基板１０上の交互するワード線層１２ａ～１２ｐおよび絶縁層１４ａ～１４ｑのスタックに形成されることが可能である。ワード線層１２ａ～１２ｐは、基板１０上に順次に配置された、１つまたは複数のボトムセレクトゲート（ＢＳＧ）層、ゲート層（またはワード線層）、および１つまたは複数のトップセレクトゲート（ＴＳＧ）層を含むことが可能である。例えば、ワード線層１２ａは、ＢＳＧ層であることが可能であり、ワード線層１２ｐは、デバイス１００におけるＴＳＧ層であることが可能である。
一部の実施形態において、デバイス１００は、１つまたは複数のＢＳＧ（例えば、ワード線層１２ａにおける）において形成された１つまたは複数のボトム誘電体トレンチ（例えば、２６および２８）を含むことが可能である。ボトム誘電体トレンチ２６および２８は、ＢＳＧを複数の下位ＢＳＧ（例えば、１２ａ－１、１２ａ－２、および１２ａ－３）に分離すべく基板１０のＸ方向で延びることが可能である。さらに、１つまたは複数のトップ誘電体トレンチ（例えば、３０および３２）が、１つまたは複数のＴＳＧ（例えば、ワード線層１２ｐにおける）において形成されることが可能である。トップ誘電体トレンチ３０および３２もまた、ＴＳＧを複数の下位ＴＳＧ（例えば、１２ｐ－１、１２ｐ－２、および１２ｐ－３）に分離すべく基板１０のＸ方向で延びることが可能である。下位ＢＳＧおよび下位ＴＳＧは、デバイス１００を複数の下位ブロックに分割することが可能である。下位ブロックのそれぞれが、それぞれの下位ＢＳＧと、それぞれの下位ＴＳＧとを有することが可能である。このため、対応する下位ブロックにおけるメモリセルストリングは、それぞれの下位ＢＳＧ、およびそれぞれの下位ＴＳＧを制御することを介して個々に操作されることが可能である。
アレイ領域２００Ａは、複数のチャネル構造１８を含むことが可能である。チャネル構造１８のそれぞれは、それぞれのトップチャネル接点１９と、それぞれのボトムチャネル接点２１とを含むことが可能である。チャネル構造１８のそれぞれは、スタックを通って延びて、それぞれの垂直ＮＡＮＤメモリセルストリングを形成するようにワード線層１２ａ～１２ｐに結合されることが可能である。垂直ＮＡＮＤメモリセルストリングは、基板１０の高さ方向（例えば、Ｚ方向）に沿って基板上に順次に、直列で配置された、１つまたは複数のボトムセレクトトランジスタ（ＢＳＴ）、複数のメモリセル（ＭＣ）、および１つまたは複数のトップセレクトトランジスタ（ＴＳＴ）を含むことが可能である。１つまたは複数のＢＳＴは、チャネル構造、および１つまたは複数のＢＳＧ層から形成されることが可能であり、ＭＣは、チャネル構造およびワード線層から形成されることが可能であり、１つまたは複数のＴＳＴは、チャネル構造、および１つまたは複数のＴＳＧ層から形成されることが可能である。
デバイス１００において、メモリセルのそれぞれが、デバイス設計により、１論理ビットまたは複数論理ビットを記憶することが可能である。例えば、メモリセルは、シングルレベルセル（ＳＬＣ）、マルチレベルセル（ＭＬＣ）、またはトリプルレベルセル（ＴＬＣ）であることが可能である。したがって、メモリセルのそれぞれが、１論理ビット、２論理ビット、または３論理ビットを記憶することが可能である。
図２を依然として参照すると、ワード線層１２ａ～１２ｐが、階段領域２００Ａ～２００Ｂにおける階段型の構成で形成されることが可能であり、複数のワード線接点２２が、高さ方向に沿って形成されて、ワード線層１２ａ～１２ｐに結合されることが可能である。このため、ゲート電圧は、ワード線層１２ａ～１２ｐに結合されたワード線接点２２を介してメモリセルのゲートに印加されることが可能である。
さらに、チャネル構造のそれぞれが、それぞれのビット線（またはビット線構造）にさらに結合されることが可能である。一部の実施形態において、ビット線は、チャネル構造１８のトップチャネル接点１９に接続されて、チャネル構造をプログラミングすること、消去すること、または読み取ることなど、チャネル構造を操作するときにバイアス電圧を印加するように構成されることが可能である。デバイス１００は、複数のスリット構造（またはゲートラインスリット構造）を有することが可能である。例えば、２つのスリット構造２０ａ～２０ｂが、図２に含まれる。スリット構造２０ａ～２０ｂは、導電材料で作られて、接点の役割をするようにアレイコモンソース（ＡＣＳ）領域１６上に位置付けられることが可能である。ＡＣＳ領域は、デバイス１００のコモンソースの役割をするように基板１０において形成される。
図３は、デバイス１００において形成され得るＮＡＮＤメモリセルストリング（またはストリング）３００Ａおよび３００Ｂの概略図である。図３に示されるように、ストリング３００Ａは、基板１０の高さ方向（例えば、Ｚ方向）に沿って基板上に順次に、直列で配置された、ボトムセレクトトランジスタ（ＢＳＴ）またはボトムセレクトゲート（ＢＳＧ）トランジスタ３０２Ａ、複数のメモリセル（ＭＣ）３０４Ａ、およびトップセレクトトランジスタ（ＴＳＴ）またはトップセレクトゲート（ＴＳＧ）トランジスタ３０６Ａを含むことが可能である。同様に、ストリング３００Ｂは、基板１０の高さ方向（例えば、Ｚ方向）に沿って基板上に順次に、直列で配置された、ボトムセレクトトランジスタ（ＢＳＴ）またはボトムセレクトゲート（ＢＳＧ）トランジスタ３０２Ｂ、複数のメモリセル（ＭＣ）３０４Ｂ、およびトップセレクトトランジスタ（ＴＳＴ）またはトップセレクトゲート（ＴＳＧ）トランジスタ３０６Ｂを含むことが可能である。ストリング３００Ａは、ＴＳＴ３０６Ａのドレイン端子を介してビット線３０８Ａに結合されることが可能であり、ＢＳＴ３０２Ａのソース端子を介してＡＣＳ（例えば、１６）に結合されることが可能である。ストリング３００Ｂは、ＴＳＴ３０６Ｂのドレイン端子を介してビット線３０８Ｂに結合されることが可能であり、ＢＳＴ３０２Ｂのソース端子を介してＡＣＳ（例えば、１６）に結合されることが可能である。デバイス１００の操作中、適切な電圧が、ビット線３０８Ａおよび３０８Ｂに、下位ＴＳＧ層（例えば、１２ｐ－１、１２ｐ－２、および１２ｐ－３）を介してＴＳＴ３０６Ａおよび３０６Ｂのゲートに、ＷＬ層（例えば、１２ｂ～１２ｏ）を介してＭＣ３０４Ａおよび３０４Ｂのゲートに、下位ＢＳＧ層（例えば、１２ａ－１、１２ａ－２、および１２ａ－３）を介してＢＳＴ３０２Ａおよび３０２Ｂのゲートに、さらにスリット構造（例えば、２０ａまたは２０ｂ）を介してＡＣＳに印加されることが可能である。
３Ｄ－ＮＡＮＤメモリデバイスの選択されたメモリセルがプログラミングされると、選択されたメモリセル（例えば、ＭＣｎ）がプログラミングされることに成功したかどうかを検証するように検証／読取り操作が、適用されることが可能である。検証／読取り操作において、バイアス電圧（またはパス電圧）が、それぞれ、ＴＳＧ層を介してＴＳＧトランジスタのゲート端子（またはゲート）に、ＢＳＧ層を介してＢＳＧトランジスタに、さらにＷＬ層を介して選択されないＭＣに印加されることが可能である。６．８ボルトなどのバイアス電圧が、ＴＳＧトランジスタ、ＢＳＧトランジスタ、および選択されないＭＣをオンにするのに充分であり得る。さらに、読取り（または検証）電圧が、選択されたメモリセルＭＣｎに結合されたＷＬ層（例えば、ＷＬｎ）を介して選択されたメモリセルＭＣｎのゲート端子（またはゲート）に印加されることが可能である。読取り電圧は、選択されたメモリセルがプログラミングされないときの選択されたメモリセルのしきい値電圧と等しいことが可能である。選択されたメモリセルがプログラミングされると、しきい値電圧は、増加されることが可能である。このため、選択されたメモリセルがプログラミングされることに成功すると、読取り電圧は、選択されたメモリセルをオンにすることができない。したがって、センスアンプは、メモリセルストリングを通ってＡＣＳ領域（例えば、１６）からビット線に流れる電流を検出することができない。選択されたメモリセルがプログラミングされることに成功しなかったとき、読取り電圧は、選択されたメモリセルをオンにすることができ、センスアンプは、メモリセルストリングを通ってＡＣＳ領域（例えば、１６）からビット線に流れる電流を検出することができる。
図４は、関連する実施例における３Ｄ－ＮＡＮＤメモリデバイス（例えば、デバイス１００）のメモリセルを検証する／読み取る検証／読取り操作の第１の概略図である。図４に示されるように、検証／読取り操作は、初期段階と、プレパルス段階と、検証／読取り段階と、ポストパルス段階と、回復段階とを含むことが可能である。検証／読取り操作は、メモリセルのワード線層、ＴＳＧトランジスタのＴＳＧ層、およびＢＳＧトランジスタのＢＳＧ層に適切なバイアス電圧を印加することによって、メモリセルがプログラミングされることに成功したかどうかを検証するように構成されることが可能である。図４の例示的な実施形態において、デバイス１００のメモリセルが、順方向の順序でプログラミングされることが可能である。このため、メモリセルストリングにおけるメモリセルが、ＢＳＧトランジスタに隣接するボトムＭＣからＴＳＧトランジスタに隣接するトップＭＣまでプログラミングされる。例えば、メモリセルストリング３００Ａにおいて、メモリセルが、ＭＣ０から、ＴＳＧトランジスタ３０６Ａに隣接するトップＭＣまで順次にプログラミングされる。
図４は、選択されたメモリセルストリング（例えば、３００Ａ）と、選択されないメモリセルストリング（例えば、３００Ｂ）とを含む２つの例示的なメモリセルストリングに印加されたバイアス電圧を示す。選択されたメモリセルストリングは、ＴＳＧトランジスタ（例えば、３０６Ａ）に結合された選択されたＴＳＧ層と、選択されたメモリセル（例えば、ＭＣｎ）に結合された選択されたワード線層ＷＬｎと、選択されたメモリセルＭＣｎの上側隣接メモリセルであるメモリセルＭＣｎ＋１に結合されたワード線層ＷＬｎ＋１と、選択されたメモリセルＭＣｎの下側隣接メモリセルであるメモリセルＭＣｎ－１に結合されたワード線層ＷＬｎ－１と、選択されず、かつメモリセルＭＣｎ＋１の上方に位置付けられたメモリセルに結合されたワード線層ＷＬ（＞ｎ＋１）と、選択されず、かつメモリセルＭＣｎ－１の下方に位置付けられたメモリセルに結合されたワード線層ＷＬ（＜ｎ－１）と、ＢＳＧトランジスタ（例えば、３０２Ａ）に結合されたＢＳＧ層とを有することが可能である。ＴＳＧトランジスタ（またはＴＳＴ）３０６Ａ、メモリセル、およびＢＳＧトランジスタ（ＢＳＴ）３０２Ａは、図３に示され得るとおり、直列に接続される。
図４を依然として参照すると、選択されないメモリセルストリング（例えば、３００Ｂ）が、ＴＳＧトランジスタ（例えば、３０６Ｂ）に結合された選択されないＴＳＧ層と、選択されたメモリセル（例えば、ＭＣｎ）に結合された選択されたワード線層ＷＬｎと、選択されたメモリセルＭＣｎの上側隣接メモリセルであるメモリセルＭＣｎ＋１に結合されたワード線層ＷＬｎ＋１と、選択されたメモリセルＭＣｎの下側隣接メモリセルであるメモリセルＭＣｎ－１に結合されたワード線層ＷＬｎ－１と、選択されず、かつメモリセルＭＣｎ＋１の上方に位置付けられたメモリセルに結合されたワード線層ＷＬ（＞ｎ＋１）と、選択されず、かつメモリセルＭＣｎ－１の下方に位置付けられたメモリセルに結合されたワード線層ＷＬ（＜ｎ－１）と、ＢＳＧトランジスタ（例えば、３０２Ｂ）に結合されたＢＳＧ層とを有することが可能である。図３に示されるように、ＴＳＧトランジスタ（またはＴＳＴ）３０６Ｂ、メモリセル、およびＢＳＧトランジスタ（またはＢＳＴ）３０２Ｂは、直列に接続される。
一部の実施形態において、選択されたＴＳＧ層および選択されないＴＳＧ層は、例えば、トップ誘電体トレンチ３０および３２によって互いに分離された下位ＴＳＧ層１２ｐ－１、１２ｐ－２、および１２ｐ－３のうちの１つであり得る。一部の実施形態において、選択されたメモリセルストリングにおけるワード線層、および選択されないメモリセルストリングにおけるワード線層は、図２に例示されるワード線層１２ｂ－１２ｏであり得る。このため、選択されたメモリセルストリングのメモリセルが、選択されないメモリセルの対応する位置におけるメモリセルに結合される。例えば、選択されたメモリセルストリング３００Ａの選択されたメモリセルＭＣｎが、同一のワード線層を介して選択されないメモリセルストリング３００Ｂの選択されたメモリセルＭＣｎに結合される。
検証／読取り操作が開始されると、図４に示される検証／読取り操作の初期段階において、０ボルトなどの初期電圧が、選択されたＴＳＧ層、選択されないＴＳＧ層、ＷＬ（＞ｎ＋１）、ＷＬｎ＋１、ＷＬｎ、ＷＬ（＜ｎ－１）、およびＢＳＧ層に印加されることが可能である。さらに、プレパルス段階において、適切なバイアス電圧が、選択されたＴＳＧ層、選択されないＴＳＧ層、ＷＬ（＞ｎ＋１）、ＷＬｎ＋１、ＷＬｎ、ＷＬ（＜ｎ－１）、およびＢＳＧ層にそれぞれ印加されることが可能である。例えば、５ボルトなどのバイアス電圧（またはトップバイアス電圧）が、選択されたメモリセルストリングの選択されたＴＳＧ層に印加されることが可能である。５ボルトなどのバイアス電圧（またはゲート電圧）が、選択されないメモリセルストリングの選択されないＴＳＧ層に印加されることが可能である。６．８ボルトなどのバイアス電圧が、ＷＬ（＞ｎ＋１）に印加されることが可能である。６．８ボルトなどのバイアス電圧（またはパス電圧）が、ＷＬｎ＋１に印加されることが可能である。６．８ボルトなどのバイアス電圧（または検証電圧）が、選択されたワード線層ＷＬｎに印加されることが可能である。６．８ボルトなどのバイアス電圧（または読取り電圧）が、ＷＬｎ－１に印加されることが可能である。６．８ボルトなどのバイアス電圧（または正電圧）が、ＷＬ（＜ｎ－１）に印加されることが可能である。さらに、５ボルトなどのバイアス電圧（またはボトムバイアス電圧）が、ＢＳＧ層に印加されることが可能である。プレパルス段階は、選択されたメモリセルストリングおよび選択されないメモリセルストリングにおいてそれぞれ導電チャネルを形成すべく十分なバイアス電圧を印加するように構成されることが可能である。
検証／読取り操作が検証／読取り段階に進むと、選択されたメモリセルストリングの選択されたＴＳＧ層に印加されたバイアス電圧（またはトップバイアス電圧）は、そのままである。選択されないメモリセルストリングの選択されないＴＳＧ層に印加されたバイアス電圧（またはゲート電圧）は、選択されないメモリセルストリングのＴＳＧトランジスタ（例えば、３０６Ｂ）をオフにするように、０電圧などのより低い電圧にまで低減されることが可能である。したがって、選択されないメモリセルストリングは、ビット線（例えば、３０８Ｂ）から絶縁される。ＷＬ（＞ｎ＋１）に印加されたバイアス電圧は、選択されたメモリセルストリングのチャネルを導電性に保つように維持されることが可能である。ＷＬｎ＋１に印加されたバイアス電圧（またはパス電圧）は、プレパルス段階で印加されたバイアス電圧から、１ボルトだけなど、増加されることが可能である。さらに、ＷＬｎ－１に印加されたバイアス電圧（または読取り電圧）は、プレパルス段階で印加されたバイアス電圧から、１ボルトだけなど、増加されることが可能である。ＷＬｎ＋１およびＷＬｎ－１に印加されたより高いバイアス電圧が、選択されたメモリセルＭＣｎに関してソース／ドレイン領域を形成するのに役立ち得る。
図４を依然として参照すると、選択されたワード線層ＷＬｎに印加されたバイアス電圧（または検証電圧）が、プログラミング検証（ＰＶ）レベルにまで低減されることが可能である。一部の実施形態において、ＰＶレベルは、０ボルトから１ボルトまでの範囲内にあることが可能である。ＷＬ（＜ｎ－１）に印加されたバイアス電圧（または正電圧）が、選択されたメモリセルストリングのチャネルを導電性に保つように維持されることが可能である。さらに、ＢＳＧ層に印加されたバイアス電圧（またはボトムバイアス電圧）が、選択されたメモリセルストリングのチャネルを導電性に保つように維持されることが可能である。前述したとおり、選択されたワード線層ＷＬｎに印加されたバイアス電圧（または検証電圧）は、選択されたメモリセルがプログラミングされないときの選択されたメモリセルのしきい値電圧と等しいことが可能である。選択されたメモリセルがプログラミングされると、しきい値電圧は、増加されることが可能である。このため、選択されたメモリセルがプログラミングされることに成功すると、読取り電圧は、選択されたメモリセルをオンにすることができない。したがって、センスアンプは、メモリセルストリングを通ってＡＣＳからビット線に流れる電流を検出することができない。選択されたメモリセルがプログラミングされることに成功しなかったとき、読取り電圧は、選択されたメモリセルをオンにすることができ、センスアンプは、メモリセルストリングを通ってＡＣＳからビット線に流れる電流を検出することができる。
図４において、プレパルス段階において、１ナノ秒から１０マイクロ秒までの範囲内などの長いプレパルス時間が適用されることに留意されたい。その長いプレパルス時間が、選択されないメモリセルストリングにおいてＴＳＧトランジスタがオフにされるのに先立ってバイアス電圧が十分に高められるのに充分であるとき、チャネル電位の大きな勾配が、検証／読取り段階における後続の検証／読取りパルスによって誘発されなくてよい。このため、選択されたメモリセルにおける選択されたメモリセルの上側隣接メモリセルに対して選択されたメモリセルからホットキャリア注入（ＨＣＩ）が生成されなくてよい。しかし、その長いプレパルス時間が、選択されないメモリセルストリングにおいてＴＳＧトランジスタがオフにされるのに先立って、プレパルス段階におけるバイアス電圧が十分に高められるのに不充分であるとき、チャネル電位の大きな勾配が、検証／読取り段階における後続の検証／読取りパルスによって誘発されることが可能であり、ＨＣＩが、選択されたメモリセルにおける選択されたメモリセルの上側メモリセルに対して選択されたメモリセルから生成されることが可能である。
図５は、関連する実施例における順方向の順序でやはりプログラミングされる３Ｄ－ＮＡＮＤメモリデバイス（例えば、デバイス１００）のメモリセルを検証する／読み取る検証／読取り操作の第２の概略図である。検証／読取り操作は、短いプレパルス時間を有するプレパルス段階を有することが可能である。短いプレパルス時間は、プレパルス段階において、ＷＬ（＞ｎ＋１）、ＷＬｎ＋１、ＷＬｎ、ＷＬｎ－１、およびＷＬ（＜ｎ－１）に印加されるバイアス電圧が十分に高められるのには不十分であることがある。例えば、図５に示されるように、バイアス電圧が、６．８ボルトなどの目標値未満である。バイアス電圧は、検証／読取り段階において６．８ボルトなどの目標値まで依然として高められることが可能である。このため、選択されないメモリセルストリングのドレイン側チャネルは、検証／読取り段階においてバイアス電圧を増分することによって追加で上昇させられることが可能であり、このことが、選択されたメモリセル（ＷＬｎ）と選択されたメモリセルの上側隣接メモリセル（ＷＬｎ＋１）の間でＨＣＩをもたらして、ＥＳＵＭ損失を結果として生じることが可能である。
図６は、本開示の例示的な実施形態による３Ｄ－ＮＡＮＤメモリデバイス（例えば、デバイス１００）のメモリセルを検証する／読み取る検証／読取り操作の第１の概略図である。図６に示されるように、メモリセルは、順方向の順序でプログラミングされることが可能であり、検証／読取り操作は、プレパルス段階における長いプレパルス時間を含むことが可能である。図６の例示的な実施形態において、メモリセルＭＣ０～ＭＣｎが、プログラミングされ、ＭＣｎの上方のメモリセルは、プログラミングされない。さらに、ＷＬｎに結合されたメモリセルＭＣｎが、検証／読取り操作を受けるように選択される。
図４の検証／読取り操作と比べて、検証／読取り段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、プレパルス段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧より低い。図６の例示的な実施形態において、検証／読取り段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、３ボルトであることが可能であり、プレパルス段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、６．８ボルトであることが可能である。一部の実施形態において、検証／読取り段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、プレパルス段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧より、あるパーセンテージ（例えば、２０％から３０％）低い。一部の実施形態において、選択されたメモリセルＭＣｎの上側隣接メモリセルの上方に位置付けられたメモリセルのそれぞれは、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＞ｎ＋１）を通して受け取ることが可能である。一部の実施形態において、選択されたメモリセルＭＣｎの上側隣接メモリセルとＴＳＧトランジスタの間に位置付けられたメモリセルのうちの少なくとも１つのメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＞ｎ＋１）を通して受け取ることが可能である。例えば、ＴＳＧトランジスタに隣接するメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を受け取ることが可能である。
選択されたメモリセルＭＣｎの上側隣接メモリセルＭＣｎ＋１の上方に位置付けられたメモリセルに検証／読取り段階においてより低いバイアス電圧を導入することによって、選択されたメモリセルストリングのチャネル電位の勾配が、低減されることが可能である。したがって、ＨＣＩが、選択されたメモリセルストリングにおける選択されたメモリセルの上側隣接メモリセルに対して選択されたメモリセルから生成され得ない。このため、ＥＳＵＭ損失が、防止され得る。
図７は、本開示の例示的な実施形態による３Ｄ－ＮＡＮＤメモリデバイス（例えば、デバイス１００）のメモリセルを検証する／読み取る検証／読取り操作の第２の概略図である。図７に示されるように、メモリセルは、順方向の順序でプログラミングされることが可能であり、検証／読取り操作は、プレパルス段階において短いプレパルス時間を含むことが可能である。図７に示されるように、プレパルス段階は、第１の部分Ｔ１と、第２の部分Ｔ２とを含むことが可能である。図５における検証／読取り操作と比べて、プレパルス段階において印加されるバイアス電圧は、図７における目標値にまで十分に高められる（または完全に到達する）ことが可能である。例えば、ＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、プレパルス段階において十分に高められることが可能である。図７に示されるように、ＷＬ（＞ｎ＋１）に印加されるバイアス電圧が、プレパルス段階の第１の部分において、初期電圧から目標値にまで増加されることが可能である。目標値は、例えば、６．８ボルトであることが可能である。その後、バイアス電圧は、プレ検証段階の第１の部分において、検証／読取り段階のバイアス電圧と等しい、より低い値（例えば、３ボルト）まで低減されることが可能である。バイアス電圧は、プレ検証段階の第２の部分においてさらに維持される。
図７を依然として参照すると、プレ検証段階において、ＷＬｎ＋１に印加されるパス電圧が、初期電圧から目標値（例えば、７．８ボルト）に増加されることが可能であり、目標値は、検証／読取り段階のパス電圧と等しい。プレ検証段階において、ＷＬｎ－１に印加される読取り電圧が、初期電圧から目標値（例えば、７．８ボルト）に増加されることが可能であり、目標値は、検証／読取り段階の読取り電圧と等しい。プレパルス段階の第１の部分において、選択されないＴＳＧに印加されるゲート電圧が、初期電圧から目標値（例えば、５ボルト）まで増加されることが可能である。その後、ゲート電圧は、ある持続時間にわたって維持されて、その後、プレ検証段階の第１の部分において、検証／読取り段階のゲート電圧と等しい値にまで低減されることが可能である。ゲート電圧は、プレ検証段階の第２の部分において、検証／読取り段階のゲート電圧と等しいように維持されることが可能である。
プレパルス段階の第１の部分において、ＢＳＧトランジスタに印加されるボトムバイアス電圧が、初期電圧から目標値（例えば、５ボルト）にまで増加されることが可能であり、目標値は、検証／読取り段階のボトムバイアス電圧と等しい。ボトムバイアス電圧は、プレ検証段階の第２の部分、および検証段階を通して維持されることが可能である。同様に、プレパルス段階の第１の部分において、選択されたＴＳＧトランジスタに印加されるトップバイアス電圧が、初期電圧から目標値（例えば、５ボルト）にまで増加されることが可能である。トップバイアス電圧は、プレ検証段階の第２の部分、および検証段階を通してさらに維持されることが可能である。プレパルス段階において、ＷＬ（＜ｎ－１）に印加される正電圧が、プレ検証段階における初期電圧から目標値（例えば、６．８ボルト）に増加されることが可能であり、目標値は、検証／読取り段階において印加される正電圧と等しい。
図７における検証／読取り操作において、検証／読取り段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、プレパルス段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧より低いことが可能である。図７の例示的な実施形態において、検証／読取り段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、３ボルトであることが可能であり、プレパルス段階においてＷＬ（＞ｎ＋１）に印加されるバイアス電圧は、６．８ボルトであることが可能である。一部の実施形態において、選択されたメモリセルＭＣｎの上側隣接メモリセルＭＣｎ＋１の上方に位置付けられたメモリセルのそれぞれが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＞ｎ＋１）を通して受けることが可能である。一部の実施形態において、選択されたメモリセルＭＣｎの上側隣接メモリセルＭＣｎ＋１とＴＳＧトランジスタの間に位置付けられたメモリセルのうちの少なくとも１つのメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＞ｎ＋１）を通して受けることが可能である。例えば、ＴＳＧトランジスタに隣接するメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を受けることが可能である。
さらに、図７の検証／読取り操作において、選択されたメモリセルＭＣｎの上側隣接メモリセルＭＣｎ＋１と下側隣接メモリセルＭＣｎ－１のうちの少なくとも１つが、検証／読取り段階において、選択されないＴＳＧトランジスタに印加されるバイアス電圧より高いバイアス電圧を受けることが可能である。
図５の検証／読取り操作と比べて、図７における検証／読取り操作のプレパルス段階において印加されるバイアス電圧は、目標値にまで十分に高められる。さらに、選択されたメモリセルＭＣｎの上側隣接メモリセルの上方に位置付けられたメモリセルに関して、検証／読取り段階において、より低いバイアス電圧が、導入される。したがって、選択されたメモリセルストリングのチャネル電位の勾配が、低減されることが可能であり、選択されたメモリセルストリングにおける選択されたメモリセルの上側隣接メモリセルに対する選択されたメモリセルからのＨＣＩの形成が、防止され得る。このため、ＥＳＵＭ損失が、防止され得る。
図８は、本開示の例示的な実施形態による、逆方向の順序でプログラミングされるメモリセルを検証する／読み取る検証／読取り操作の第１の概略図である。図８に示されるように、メモリセルは、メモリセルが、ＴＳＧトランジスタに隣接するトップメモリセルから、ＢＳＧトランジスタに隣接するボトムメモリセル（例えば、ＭＣ０）までプログラミングされるという点で、逆方向の順序でプログラミングされることが可能である。図８の例示的な実施形態において、選択されたメモリセルＭＣｎ、および選択されたメモリセルＭＣｎの上方のメモリセルが、プログラミングされる。さらに、図８における検証／読取り操作のプレパルス段階は、長いプレパルス時間を有することが可能である。
図８に示されるように、順方向の順序でプログラミングされるメモリセルを検証する／読み取る、図６に示される検証／読取り操作と比べて、検証／読取り段階においてＷＬ（＜ｎ－１）に印加されるバイアス電圧は、プレパルス段階においてＷＬ（＜ｎ－１）に印加されるバイアス電圧より低い。一部の実施形態において、選択されたメモリセルＭＣｎの下側隣接メモリセルＭＣｎ－１とＢＳＧトランジスタの間に位置付けられたメモリセルのそれぞれが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＜ｎ－１）を通して受けることが可能である。一部の実施形態において、選択されたメモリセルＭＣｎの下側隣接メモリセルＭＣｎ－１とＢＳＧトランジスタの間に位置付けられたメモリセルのうちの少なくとも１つのメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＜ｎ－１）を通して受けることが可能である。例えば、ＢＳＧトランジスタに隣接するメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を受けることが可能である。
図９は、本開示の例示的な実施形態による、逆方向の順序でプログラミングされるメモリセルを検証する／読み取る検証／読取り操作の第２の概略図である。順方向の順序でプログラミングされるメモリセルを検証する／読み取る、図７に示される検証／読取り操作と比べて、検証／読取り段階においてＷＬ（＜ｎ－１）に印加されるバイアス電圧は、プレパルス段階においてＷＬ（＜ｎ－１）に印加されるバイアス電圧より低い。一部の実施形態において、選択されたメモリセルＭＣｎの下側隣接メモリセルＭＣｎ－１の下方に位置付けられたメモリセルのそれぞれが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＜ｎ－１）を通して受けることが可能である。一部の実施形態において、選択されたメモリセルＭＣｎの下側隣接メモリセルＭＣｎ－１とＢＳＧトランジスタの間に位置付けられたメモリセルのうちの少なくとも１つのメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を、ＷＬ（＜ｎ－１）を通して受けることが可能である。例えば、ＢＳＧトランジスタに隣接するメモリセルが、検証／読取り段階において、プレパルス段階におけるバイアス電圧より低いバイアス電圧を受けることが可能である。
図６および図７に示される検証／読取り操作と同様に、図８および図９に示される検証／読取り操作は、プレパルス段階において十分に高められ得るバイアス電圧を含む。さらに、プレパルス段階においてプログラミングされないメモリセルのうちの少なくとも１つに印加されるバイアス電圧は、検証／読取り段階に印加されるバイアス電圧より低いことが可能である。したがって、選択されたメモリセルストリングのチャネル電位の勾配が、低減されることが可能であり、選択されたメモリセルストリングにおける選択されたメモリセルの下側隣接メモリセルＭＣｎ－１に対する選択されたメモリセルＭＣｎからのＨＣＩの形成が、防止され得る。このため、ＥＳＵＭ損失が、防止され得る。
図１０は、第１のメモリセルストリングと、第２のメモリセルストリングとを含むメモリデバイスを読み取るための方法１０００のフローチャートである。第１のメモリセルストリングは、直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含むことが可能である。第２のメモリセルストリングは、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含むことが可能である。図１０に示されるように、方法１０００は、Ｓ１００２で開始して、Ｓ１００４に進むことが可能であり、第１の検証電圧が、プレ検証段階において、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加され得る。選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置されることが可能である。
Ｓ１００４において、プレ検証段階において、第１のバイアス電圧が、プログラミングされない第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加されることが可能である。
Ｓ１００６において、検証段階において、第２の検証電圧が、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加されることが可能である。
方法１０００のＳ１００８において、検証段階において、第２のバイアス電圧が、プログラミングされない第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加されることが可能であり、第２のバイアス電圧は、第１のバイアス電圧より小さい。
一部の実施形態において、第１のバイアス電圧および第２のバイアス電圧を受ける第１のメモリセルストリングの少なくとも１つのメモリセルが、選択されたメモリセルの第１の隣接メモリセルと第１のメモリセルストリングのＴＳＧトランジスタの間に位置付けられることが可能である。
一部の実施形態において、第１のバイアス電圧および第２のバイアス電圧を受ける第１のメモリセルストリングの少なくとも１つのメモリセルが、選択されたメモリセルの第２の隣接メモリセルと第１のメモリセルストリングのＢＳＧトランジスタの間に位置付けられることが可能である。
方法１０００において、プレ検証段階において、第１のゲート電圧が、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。第１のパス電圧が、第１のメモリセルストリングの選択されたメモリセルにおける第１の隣接メモリセルのゲート端子に印加されることが可能である。第１の読取り電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第２の隣接メモリセルのゲート端子に印加されることが可能である。さらに、検証段階において、第２のゲート電圧が、第２のメモリセルストリングのＴＳＧトランジスタのゲート端子に印加されることが可能である。第２のパス電圧が、第１のメモリセルストリングにおける選択されたメモリセルの第１の隣接メモリセルのゲート端子に印加されることが可能である。第２の読取り電圧が、第１のメモリセルストリングの選択されたメモリセルにおける第２の隣接メモリセルのゲート端子に印加されることが可能である。さらに、第２のパス電圧と第２の読取り電圧のうちの少なくとも１つが、第２のゲート電圧より大きいことが可能である。
図１１は、本開示の実施形態による、本開示の様々な実施形態が実装され得るメモリデバイス１００１の簡略化されたブロック図である。メモリデバイス１００１は、行と列に配置されたメモリアレイ１００４を含むことが可能である。メモリアレイ１００４は、複数のチャネル構造（例えば、図２におけるチャネル構造１８）に基づいて形成されたメモリセル（例えば、図３におけるＭＣ３０４）を含むことが可能である。チャネル構造は、交互するワード線層（例えば、図２における１２）および絶縁層（例えば、図２における１４）のスタックに形成されることが可能である。行デコード回路１００８および列デコード回路１０１０が、メモリデバイス１００１に与えられるアドレス信号をデコードすべく備えられる。アドレス信号は、メモリアレイ１００４にアクセスすべく受信され、デコードされる。また、メモリデバイス１００１は、メモリデバイス１００１に対するコマンド、アドレス、およびデータの入力、ならびにメモリデバイス１００１からのデータおよびステータス情報の出力を管理すべく入出力（Ｉ／Ｏ）制御回路を含むことも可能である。アドレスレジスタ１０１４が、デコードすることに先立ってアドレス信号をラッチすべくＩ／Ｏ制御回路と、行デコード回路１００８および列デコード回路１０１０との間に結合される。コマンドレジスタ１０２４が、入って来るコマンドをラッチすべくＩ／Ｏ制御回路１０１２と制御ロジック１０１６の間に結合される。
制御ロジック１０１６は、コマンドに応答してメモリアレイ１００４に対するアクセスを制御すること、および外部プロセッサ１０３０に関するステータス情報を生成することができる。制御ロジック１０１６は、アドレスに応答して行デコード回路１００８および列デコード回路１０１０を制御すべく行デコード回路１００８および列デコード回路１０１０に結合される。例えば、バイアス電圧が、メモリセルを読み取ること、メモリセルに書き込むこと、またはメモリセルを消去することなど、選択されたメモリセルを操作するように制御ロジック１０１６によって行デコード回路１００８および列デコード回路１０１０を介して、選択されたメモリセルに印加されることが可能である。また、制御ロジック１０１６は、コマンドに応答してセンスアンプおよびラッチ回路１０１８を制御すること、および外部プロセッサ１０３０に関するステータス情報を生成することを行うべくセンスアンプおよびラッチ回路１０１８に結合されることも可能である。センスアンプおよびラッチ回路１０１８は、メモリアレイ１００４に結合されることが可能であり、アナログ電圧レベルの形態で、入って来るデータであれ、出て行くデータであれ、ラッチすることができる。センスアンプおよびラッチ回路１０１８は、メモリセルが操作されるとき、メモリセルの信号を読み取るように構成されることが可能である。
図１１を依然として参照すると、ステータスレジスタ１０２２が、外部プロセッサ１０３０に対する出力に関するステータス情報をラッチすべくＩ／Ｏ制御回路１０１２と制御ロジック１０１６の間に結合されることが可能である。メモリデバイス１００１が、制御リンク１０３２上で制御ロジック１０１６において制御信号を受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、および書込みイネーブルＷＥ＃を含んでよい。メモリデバイス１００１は、コマンド信号の形態のコマンド、アドレス信号の形態のアドレス、ならびに多重化された入出力（Ｉ／Ｏ）バス１０３４を介する外部プロセッサからのデータ信号の形態のデータ、およびＩ／Ｏバス１０３４を介する外部プロセッサに対する出力データを受信してよい。
本明細書において説明される様々な実施形態は、プログラミングされる３Ｄ－ＮＡＮＤメモリデバイスのメモリセルを検証する／読み取る、関連する実施例における方法に優るいくつかの利点を提供する。関連する実施例において、ＨＣＩが、選択されたメモリセルと、選択されたメモリセルの隣接メモリセルのうちの１つの間で生成されて、ＥＳＵＭ損失を結果として生じることが可能である。本開示において、ホットキャリア注入（ＨＣＩ）が誘発するエッジ合計（ＥＳＵＭ）損失が、防止されることが可能であり、３Ｄ－ＮＡＮＤメモリデバイスのメモリセルを検証する／読み取る間の電力消費が、低減されることが可能である。
以上が、当業者が本開示の態様をよりよく理解することが可能であるように、いくつかの実施形態のフィーチャの概略を述べる。当業者は、本明細書において概説される実施形態と同一の目的を実行するため、および／または同一の利点を実現するための他のプロセスおよび構造を設計するため、または変形するための基礎として本開示を直ちに用いてよいことが当業者には認識されよう。また、そのような均等の構築物は、本開示の趣旨および範囲を逸脱しないこと、および当業者は、本開示の趣旨および範囲を逸脱することなく、本明細書において様々な変更、置換、および代替を行ってよいことも当業者には理解されよう。
１０ 基板
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ、１２ｉ、１２ｊ、１２ｋ、１２ｌ、１２ｍ、１２ｎ、１２ｏ、１２ｐ ワード線（ＷＬ）層
１２ａ－１、１２ａ－２、１２ａ－３ 下位ＢＳＧ、下位ＢＳＧ層
１２ｐ－１、１２ｐ－２、１２ｐ－３ 下位ＴＳＧ、下位ＴＳＧ層
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈ、１４ｉ、１４ｊ、１４ｋ、１４ｌ、１４ｍ、１４ｎ、１４ｏ、１４ｐ、１４ｑ 絶縁層
１６ アレイコモンソース領域
１８ チャネル構造
１９ トップチャネル接点
２０ａ、２０ｂ スリット構造
２１ ボトムチャネル接点
２２ ワード線接点
２４ 誘電体層
２６、２８ 誘電体トレンチ
３０、３２ トップ誘電体トレンチ
１００ ３Ｄ－ＮＡＮＤデバイス
１０２、１０４ プレーン
１０６、１０８、１１０、１１２ ブロック
１１４、１１６ キャッシュ構造
１２２ 周辺回路
２００Ａ アレイ領域、階段領域
２００Ｂ、２００Ｃ 階段領域
３００Ａ、３００Ｂ メモリセルストリング
３０２Ａ ボトムセレクトトランジスタ（ＢＳＴ）、ボトムセレクトゲート（ＢＳＧ）トランジスタ
３０２Ｂ ボトムセレクトトランジスタ（ＢＳＴ）、ボトムセレクトゲート（ＢＳＧ）トランジスタ
３０４Ａ、３０４Ｂ メモリセル（ＭＣ）
３０６Ａ トップセレクトトランジスタ（ＴＳＴ）、トップセレクトゲート（ＴＳＧ）トランジスタ
３０６Ｂ トップセレクトトランジスタ（ＴＳＴ）、トップセレクトゲート（ＴＳＧ）トランジスタ
３０８Ａ、３０８Ｂ ビット線
１００１ メモリデバイス
１００４ メモリアレイ
１００８ 行デコード回路
１０１０ 列デコード回路
１０１２ Ｉ／Ｏ制御回路
１０１４ アドレスレジスタ
１０１６ 制御ロジック
１０１８ センスアンプおよびラッチ回路
１０２２ ステータスレジスタ
１０２４ コマンドレジスタ
１０３０ プロセッサ
１０３２ 制御リンク
１０３４ 入出力（Ｉ／Ｏ）バス

Claims (20)

  1. 直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含む第１のメモリセルストリングと、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含む第２のメモリセルストリングとを含むメモリデバイスを読み取るための方法であって、
    プレ検証段階において、第１の検証電圧を、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加するステップであって、前記選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置される、ステップと、
    前記プレ検証段階において、第１のバイアス電圧を、前記選択されたメモリセルの前記第１の隣接メモリセルと前記第１のメモリセルストリングの前記ＴＳＧトランジスタの間に位置付けられた前記第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加するステップと、
    検証段階において、第２の検証電圧を、前記第１のメモリセルストリングの前記選択されたメモリセルの前記ゲート端子に印加するステップと、
    前記検証段階において、第２のバイアス電圧を、前記選択されたメモリセルの前記第１の隣接メモリセルと前記第１のメモリセルストリングの前記ＴＳＧトランジスタの間に位置付けられた前記第１のメモリセルストリングの前記少なくとも１つのメモリセルの前記ゲート端子に印加するステップであって、前記第２のバイアス電圧は、前記第１のバイアス電圧より小さい、ステップと
    を含む方法。
  2. 前記第２のバイアス電圧は、前記第１のバイアス電圧より２０％から３０％小さい、請求項１に記載の方法。
  3. 前記プレ検証段階において、
    第１のゲート電圧を、前記第２のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加するステップと、
    第１のパス電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第１の隣接メモリセルのゲート端子に印加するステップと、
    第１の読取り電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第２の隣接メモリセルのゲート端子に印加するステップと、
    前記検証段階において、
    第２のゲート電圧を、前記第２のメモリセルストリングの前記ＴＳＧトランジスタの前記ゲート端子に印加するステップと、
    第２のパス電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第１の隣接メモリセルの前記ゲート端子に印加するステップと、
    第２の読取り電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第２の隣接メモリセルの前記ゲート端子に印加するステップと
    をさらに含み、
    前記第２のパス電圧と前記第２の読取り電圧のうちの少なくとも１つは、前記第２のゲート電圧より大きい、請求項１に記載の方法。
  4. ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＢＳＧトランジスタのゲート端子に印加するステップと、
    トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加するステップと、
    正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第２の隣接メモリセルと前記第１のメモリセルストリングの前記ＢＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加するステップと
    をさらに含む、請求項３に記載の方法。
  5. 前記第１の検証電圧は、前記第２の検証電圧より小さい、請求項１に記載の方法。
  6. 前記第１のバイアス電圧は、前記プレ検証段階の第１の部分において、初期電圧から増加され、その後、前記第２のバイアス電圧にまで低減され、前記第１のバイアス電圧は、前記プレ検証段階の第２の部分において前記第２のバイアス電圧と等しく、
    前記第１のパス電圧は、前記プレ検証段階において、前記初期電圧から前記第２のパス電圧にまで増加され、
    前記第１の読取り電圧は、前記プレ検証段階において、前記初期電圧から前記第２の読取り電圧にまで増加され、
    前記第１のゲート電圧は、前記プレ検証段階の前記第１の部分において、前記初期電圧から、ある持続時間にわたって維持される電圧にまで増加され、その後、前記第１のゲート電圧は、前記第２のゲート電圧にまで低減され、前記第１のゲート電圧は、前記プレ検証段階の前記第２の部分において、前記第２のゲート電圧と等しい、請求項４に記載の方法。
  7. 前記ボトムバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第２の部分、および前記検証段階を通して維持される電圧にまで増加され、
    前記トップバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第２の部分、および前記検証段階を通して維持される電圧にまで増加され、
    前記正電圧は、前記プレ検証段階において、前記初期電圧から増加される、請求項６に記載の方法。
  8. 直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含む第１のメモリセルストリングと、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含む第２のメモリセルストリングとを含むメモリデバイスを読み取るための方法であって、
    プレ検証段階において、第１の検証電圧を、前記第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加するステップであって、前記選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置される、ステップと、
    前記プレ検証段階において、第１のバイアス電圧を、前記選択されたメモリセルの前記第２の隣接メモリセルと前記第１のメモリセルストリングの前記ＢＳＧトランジスタの間に位置付けられた前記第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加するステップと、
    検証段階において、第２の検証電圧を、前記第１のメモリセルストリングの前記選択されたメモリセルの前記ゲート端子に印加するステップと、
    前記検証段階において、第２のバイアス電圧を、前記選択されたメモリセルの前記第２の隣接メモリセルと前記第１のメモリセルストリングの前記ＢＳＧトランジスタの間に位置付けられた前記第１のメモリセルストリングの前記少なくとも１つのメモリセルの前記ゲート端子に印加するステップであって、前記第２のバイアス電圧は、前記第１のバイアス電圧より小さい、ステップと
    を含む方法。
  9. 前記第２のバイアス電圧は、前記第１のバイアス電圧より２０％から３０％小さい、請求項８に記載の方法。
  10. 前記プレ検証段階において、
    第１のゲート電圧を、前記第２のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加するステップと、
    第１のパス電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第１の隣接メモリセルのゲート端子に印加するステップと、
    第１の読取り電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第２の隣接メモリセルのゲート端子に印加するステップと、
    前記検証段階において、
    第２のゲート電圧を、前記第２のメモリセルストリングの前記ＴＳＧトランジスタの前記ゲート端子に印加するステップと、
    第２のパス電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第１の隣接メモリセルの前記ゲート端子に印加するステップと、
    第２の読取り電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第２の隣接メモリセルの前記ゲート端子に印加するステップと
    をさらに含み、
    前記第２のパス電圧と前記第２の読取り電圧のうちの少なくとも１つは、前記第２のゲート電圧より大きい、請求項８に記載の方法。
  11. ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＢＳＧトランジスタのゲート端子に印加するステップと、
    トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加するステップと、
    正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第１の隣接メモリセルと前記第１のメモリセルストリングの前記ＴＳＧトランジスタとの間に位置付けられた任意のメモリセルのゲート端子に印加するステップと
    をさらに含む、請求項１０に記載の方法。
  12. 前記第１の検証電圧は、前記第２の検証電圧より小さい、請求項８に記載の方法。
  13. 前記第１のバイアス電圧は、前記プレ検証段階の第１の部分において、初期電圧から増加され、その後、前記第２のバイアス電圧にまで低減され、前記第１のバイアス電圧は、前記プレ検証段階の第２の部分において、前記第２のバイアス電圧と等しく、
    前記第１のパス電圧は、前記プレ検証段階において、前記初期電圧から前記第２のパス電圧にまで増加され、
    前記第１の読取り電圧は、前記プレ検証段階において、前記初期電圧から前記第２の読取り電圧にまで増加され、
    前記第１のゲート電圧は、前記プレ検証段階の前記第１の部分において、前記初期電圧から、ある持続時間にわたって維持される電圧にまで増加され、その後、前記第１のゲート電圧は、前記第２のゲート電圧にまで低減され、前記第１のゲート電圧は、前記プレ検証段階の前記第２の部分において、前記第２のゲート電圧と等しい、請求項１１に記載の方法。
  14. 前記ボトムバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第２の部分、および前記検証段階を通して維持される電圧にまで増加され、
    前記トップバイアス電圧は、前記初期電圧から、前記プレ検証段階の前記第２の部分、および前記検証段階を通して維持される電圧にまで増加され、
    前記正電圧は、前記プレ検証段階において前記初期電圧から増加される、請求項１３に記載の方法。
  15. 直列に接続されたボトムセレクトゲート（ＢＳＧ）トランジスタ、メモリセル、およびトップセレクトゲート（ＴＳＧ）トランジスタを含む第１のメモリセルストリングと、直列に接続されたＢＳＧトランジスタ、メモリセル、およびＴＳＧトランジスタを含む第２のメモリセルストリングとを含むメモリデバイスを読み取るための装置であって、
    プレ検証段階において、第１の検証電圧を、第１のメモリセルストリングの選択されたメモリセルのゲート端子に印加することであって、前記選択されたメモリセルは、第１の隣接メモリセルと第２の隣接メモリセルの間でプログラミングされ、配置される、印加することと、
    前記プレ検証段階において、第１のバイアス電圧を、プログラミングされない前記第１のメモリセルストリングの少なくとも１つのメモリセルのゲート端子に印加することと、
    検証段階において、第２の検証電圧を、前記第１のメモリセルストリングの前記選択されたメモリセルの前記ゲート端子に印加することと、
    前記検証段階において、第２のバイアス電圧を、プログラミングされない前記第１のメモリセルストリングの前記少なくとも１つのメモリセルの前記ゲート端子に印加することであって、前記第２のバイアス電圧は、前記第１のバイアス電圧より小さい、印加することとを行うように構成された処理回路を含む装置。
  16. 前記第１のバイアス電圧および前記第２のバイアス電圧を受ける前記第１のメモリセルストリングの前記少なくとも１つのメモリセルは、前記選択されたメモリセルの前記第１の隣接メモリセルと前記第１のメモリセルストリングの前記ＴＳＧトランジスタの間に位置付けられる、請求項１５に記載の装置。
  17. 前記第１のバイアス電圧および前記第２のバイアス電圧を受ける前記第１のメモリセルストリングの前記少なくとも１つのメモリセルは、前記選択されたメモリセルの前記第２の隣接メモリセルと前記第１のメモリセルストリングの前記ＢＳＧトランジスタの間に位置付けられる、請求項１５に記載の装置。
  18. 前記処理回路は、
    前記プレ検証段階において、
    第１のゲート電圧を、前記第２のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加することと、
    第１のパス電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第１の隣接メモリセルのゲート端子に印加すること、および第１の読取り電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第２の隣接メモリセルのゲート端子に印加することと、
    前記検証段階において、
    第２のゲート電圧を、前記第２のメモリセルストリングの前記ＴＳＧトランジスタの前記ゲート端子に印加することと、
    第２のパス電圧を、前記第１のメモリセルストリングにおける前記選択されたメモリセルの前記第１の隣接メモリセルの前記ゲート端子に印加することと、
    第２の読取り電圧を、前記第１のメモリセルストリングの前記選択されたメモリセルの前記第２の隣接メモリセルの前記ゲート端子に印加することとを行うようにさらに構成され、
    前記第２のパス電圧と前記第２の読取り電圧のうちの少なくとも１つは、前記第２のゲート電圧より大きい、請求項１５に記載の装置。
  19. 前記処理回路は、
    ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＢＳＧトランジスタのゲート端子に印加することと、
    トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加することと、
    正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第２の隣接メモリセルと前記第１のメモリセルストリングの前記ＢＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加することとを行うようにさらに構成される、請求項１６に記載の装置。
  20. 前記処理回路は、
    ボトムバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＢＳＧトランジスタのゲート端子に印加することと、
    トップバイアス電圧を、前記プレ検証段階および前記検証段階において、前記第１のメモリセルストリングの前記ＴＳＧトランジスタのゲート端子に印加することと、
    正電圧を、前記プレ検証段階および前記検証段階において、前記選択されたメモリセルの前記第１の隣接メモリセルと前記第１のメモリセルストリングの前記ＴＳＧトランジスタの間に位置付けられた任意のメモリセルのゲート端子に印加することとを行うようにさらに構成される、請求項１７に記載の装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4881401B2 (ja) 2009-03-23 2012-02-22 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP2010287283A (ja) 2009-06-11 2010-12-24 Toshiba Corp 不揮発性半導体メモリ
US8139419B2 (en) * 2009-12-08 2012-03-20 Micron Technology, Inc. Programming methods and memories
US8988937B2 (en) * 2012-10-24 2015-03-24 Sandisk Technologies Inc. Pre-charge during programming for 3D memory using gate-induced drain leakage
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR20170011324A (ko) * 2015-07-22 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP6495852B2 (ja) 2016-03-15 2019-04-03 東芝メモリ株式会社 記憶装置
DE102016225639A1 (de) 2016-12-20 2018-07-05 Volkswagen Aktiengesellschaft Head-up-Display-Vorrichtung für ein Kraftfahrzeug, Verfahren, Vorrichtung und computerlesbares Speichermedium mit Instruktionen zur Steuerung einer Anzeige einer Head-up-Display-Vorrichtung
KR20190057753A (ko) 2017-11-20 2019-05-29 (주)코미코 내플라즈마성 코팅막의 제조방법 및 이에 의해 형성된 내플라즈마성 부재
US10629436B2 (en) * 2018-04-12 2020-04-21 International Business Machines Corporation Spacer image transfer with double mandrel
KR102532998B1 (ko) * 2018-04-16 2023-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US10643721B2 (en) * 2018-06-21 2020-05-05 Sandisk Technologies Llc Interleaved program and verify in non-volatile memory
KR20200055186A (ko) * 2018-11-12 2020-05-21 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20200061253A (ko) * 2018-11-23 2020-06-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20200098081A (ko) * 2019-02-11 2020-08-20 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US10665299B1 (en) * 2019-04-16 2020-05-26 Sandisk Technologies Llc Memory device with channel discharge before program-verify based on data state and sub-block position
JP7332343B2 (ja) 2019-05-28 2023-08-23 キオクシア株式会社 半導体記憶装置
US10839927B1 (en) * 2019-08-29 2020-11-17 Micron Technology, Inc. Apparatus and methods for mitigating program disturb
JP2021047942A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
EP4236650A3 (en) * 2019-10-23 2023-10-11 Yangtze Memory Technologies Co., Ltd. Method for reading three-dimensional flash memory
US10861537B1 (en) * 2019-10-30 2020-12-08 Sandisk Technologies Llc Countermeasures for first read issue
CN114038793A (zh) * 2020-01-21 2022-02-11 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
WO2021226979A1 (en) * 2020-05-15 2021-11-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and method of forming the same
KR20210155660A (ko) * 2020-06-16 2021-12-23 에스케이하이닉스 주식회사 메모리 장치 및 이의 제어 방법
KR20220036467A (ko) * 2020-09-16 2022-03-23 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

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