CN114420186A - 非易失性存储器及其数据读取方法以及存储系统 - Google Patents

Abstract

本申请公开了非易失性存储器及数据读取方法以及存储系统，存储器包括存储单元和字线，同一行的存储单元连接于同一条字线，所述方法包括依次进行的预导通阶段和读取阶段。在预导通阶段中将与选定存储单元字线相邻的字线的电压升高至第一电平；在读取阶段中将选定存储单元字线的电压升高至初始读取电平，并将相邻字线的电压升高至第二电平。所述方法包括至少一次按照存储单元的低编程态、中编程态和高编程态进行读取的读取操作，初始读取电平为用于读取低编程态和中编程态中的任一个的读取电平，第一电平大于用于读取高编程态的读取电平。本方法可减缓字线间影响数据读取可靠性的耦合作用、减轻数据读取中与电势差相关的读取干扰，压缩读取时段。

Description

非易失性存储器及其数据读取方法以及存储系统

技术领域

本申请涉及半导体技术领域，更具体地，涉及一种非易失性存储器、一种非易失性存储器的数据读取方法以及一种存储系统。

背景技术

在非易失性存储器的读取过程中，通常需要将选定存储单元串中的选定存储单元所在存储行以外的字线电压升高至导通电平，并将选定存储单元字线的电压升高至读取电平，以使选定存储单元串的沟道导通，从而实现对选定存储单元内的信息进行读取。

然而，随着对非易失性存储器的存储密度提升的需求，诸如三维存储器等非易失性存储器的堆叠层数在不断增加，其结构中沟道的长度在纵向方向也在不断增加，此外，存储单元的栅极层间距也在不断缩减，以期具有更高的存储密度。因而，非易失性存储器的存储密度的提升导致了更多的数据读取问题。

因此，如何实现高效的非易失性存储器的数据读取是本领域技术人员亟待解决的问题。

发明内容

为了解决或部分解决相关技术中存在的上述问题或其他问题，提出了本申请下文中将要进一步描述的各个实施方式。

本申请的一方面提供了一种非易失性存储器的数据读取方法，所述方法包括依次进行的预导通阶段和读取阶段，所述存储器包括存储单元和字线，其中同一行的存储单元连接于同一条字线，所述方法包括：在所述预导通阶段中，将与选定存储单元字线相邻的相邻字线的电压升高至第一电平；以及在所述读取阶段中，将所述选定存储单元字线的电压升高至其初始读取电平，并将所述相邻字线的电压升高至第二电平，其中，所述方法包括至少一次、按照所述存储单元的低编程态、中编程态以及高编程态进行读取的读取操作；所述初始读取电平为用于读取所述低编程态和所述中编程态中的任一个的读取电平；以及所述第一电平大于用于读取所述高编程态的读取电平。

根据本申请的一个实施方式，所述存储器包括存储单元串、共源端和位线，其中所述存储单元串包括串联连接的底部选择栅晶体管、所述存储单元和顶部选择栅晶体管，所述位线连接所述顶部选择栅晶体管，所述共源端连接所述底部选择栅晶体管，所述方法还包括：在所述预导通阶段中，将所述位线和所述共源端中的至少之一的电压升高至预充电平。

根据本申请的一个实施方式，在所述位线和所述共源端中的至少之一的电压升高至所述预充电平期间，将所述相邻字线的电压升高至所述第一电平。

根据本申请的一个实施方式，所述字线包括所述选定存储单元字线和未选定存储单元字线，所述未选定存储单元字线包括所述相邻字线和其他存储单元字线，所述方法还包括：在所述相邻字线的电压升高至所述第一电平期间，将所述其他存储单元字线的电压升高至通过电平，其中，所述通过电平大于用于读取所述高编程态的读取电平。

根据本申请的一个实施方式，所述第一电平大于或等于所述通过电平。

根据本申请的一个实施方式，将所述相邻字线的电压升高至第二电平包括：在所述预导通阶段中，将所述相邻字线的电压连续升高至所述第一电平后，并将其保持为所述第一电平；以及在所述读取阶段中，将所述相邻字线的电压从所述第一电平连续升高至所述第二电平。

根据本申请的一个实施方式，将所述相邻字线的电压升高至第二电平包括：将所述相邻字线的电压以第一斜率升高至所述第一电平；以及将所述相邻字线的电压以第二斜率从所述第一电平升高至所述第二电平，其中，所述第一斜率大于所述第二斜率。

根据本申请的一个实施方式，所述相邻字线包括位于所述选定存储单元字线的两侧中的任一侧，并与所述选定存储单元字线相邻的一条或多条字线，其中，所述相邻字线的条数小于或等于5。

根据本申请的一个实施方式，所述存储单元为浮栅晶体管或电荷俘获晶体管，并且所述存储单元为单级单元类型、多级单元类型、三级单元类型、四级单元类型以及五级单元类型中的任意一种。

本申请的另一方面提供了一种非易失性存储器，所述非易失性存储器包括：存储单元阵列，包括存储单元和字线，其中同一行的存储单元连接于同一条字线；以及控制电路，其与所述存储单元阵列耦接，并被配置为：对所述存储单元阵列中的选定存储单元进行如本申请一方面提供的非易失性存储器的数据读取方法中任一项所述的、数据读取操作。

根据本申请的一个实施方式，所述存储单元阵列为三维NAND存储单元阵列，所述非易失性存储器为三维NAND存储器。

本申请的又一方面提供了一种存储系统，所述存储系统包括：至少一个处理器；以及与所述至少一个处理器通信连接的非易失性存储器，其中，所述非易失性存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如本申请一方面提供的非易失性存储器的数据读取方法中任一项所述的、数据读取操作。根据本申请至少一个实施方式提供的非易失性存储器及其数据读取方法以及存储系统，在确保施加在相邻字线上用于导通选定存储单元串的沟道的导通电平具有相对较高的压值，以减缓字线间影响数据读取可靠性的耦合作用的同时，将上述相邻字线上的导通电平分阶段形成，从而减轻数据读取中与电势差相关的读取干扰，并可压缩对非易失性存储器的缩读取时段。

此外，在本申请至少一个实施方式中，在形成待读取的选定字线上的初始读取电平期间，通过相邻字线上的电压斜坡可在选定字线上生成耦合电压，从而加快选定字线上的电压变化，并减少达到初始读取电平所需的时间，压缩对非易失性存储器的读取时段。

在本申请至少一个实施方式中，在预导通阶段中，将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，可增加非选定存储串的沟道电势，使沟道电势等于预充电平，从而减少了非选定存储单元的沟道电势和其在读取阶段的导通电平(可理解为第二电平)之间的电势差，从而降低了数据读取过程中的读干扰。

进一步地，仅单一通过将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，增加非选定存储串的沟道电势的方式，可能会存在沟道电势预充压不充分的情况。因而，根据本申请至少一个实施方式提供的数据读取方法，在将位线和共源端中的至少之一的电压升高至预充电平期间，仅将相邻字线的电压升高至第一电平，因而可减缓施加在相邻字线上的电压(可理解为第一电平)与沟道电势之间的电势差，从而降低由电势差引起的读干扰，同时，还可减少对非选定存储串的沟道电势预充压的时间，压缩对非易失性存储器的读取时段。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1示出了根据本申请一个实施方式的、非易失性存储器的框图；

图2示出了根据本申请一个实施方式的、非易失性存储器的电路图；

图3示出了根据本申请一个实施方式的、TLC类型的存储单元的8个状态的阈值电压分布；

图4示出了根据本申请一个实施方式的、非易失性存储器的局部结构立体示意图；

图5是根据本申请一个实施方式的、非易失性存储器的数据读取方法的流程图；

图6示出了根据本申请一个实施方式的、对图4中所示的存储单元进行读取的时序图；

图7示出了根据本申请另一实施方式的、对图4中所示的存储单元进行读取的时序图；以及

图8是根据本申请一个实施方式的、存储系统的示意图。

具体实施方式

现在将在下文中参考附图更全面地描述本发明的示例性实施方式，在附图中示出了本发明的优选实施方式。然而，本发明可以以不同的形式来实施，并且不应被解释为限于本文中阐述的示例性实施方式。相反，提供这些实施方式使得本发明将是透彻的和完整的，并将向本领域技术人员充分传达本发明的范围。

还应当理解，应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“联接到”另一元件或层时，其可以直接在另一元件或上或者直接连接到另一元件或层，或者在它们之间可以存在元件或层。而当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，不存在介于中间的元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。

在整个说明书中，相同的附图标记表示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。

虽然术语“第一”、“第二”等可以在本文中用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语可用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施方式的教导的状态下，下面讨论的第一电平可以被称为第二电平。将元件描述为“第一”元件可以不需要或暗示第二元件或其他元件的存在。术语“第一”、“第二”等也可在本文中用于区分不同类或组的元件。为了简明起见，术语“第一”、“第二”等可以分别表示“第一类(或第一组)”、“第二类(或第二组)”等。

本文中所使用的术语仅用于描述特定实施方式的目的，并且不旨在进行限制。如本文中所使用的，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。还应理解的是，当在本说明书中使用时，术语“包括”指定所阐述的特征、区域、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、区域、步骤、操作、元件、组件和/或其群组的存在或添加。

此外，可在本文中使用相对术语，诸如“下”或“底”以及“上”或“顶”来描述如图中所示的一个元件与另一元件的关系。应当理解，除了图中描绘的定向之外，相对术语旨在包含设备的不同定向。在示例性实施方式中，当图之一中的设备被翻转时，被描述为在其他元件的“下”侧上的元件将随之被定向在其他元件的“上”侧上。因此，取决于图的特定定向，示例性术语“下”可以包含“下”和“上”两种定向。类似地，当图之一中的设备被翻转时，被描述为在其他元件“下方”或“下面”的元件将随之被定向在其他元件“上方”。因此，示例性术语“下方”或“下面”可以包含上方和下方两种定向。

图1示出了根据本申请一个实施方式的、非易失性存储器100的框图。

如图1所示，非易失性存储器100包括耦接在一起的存储单元阵列110和控制电路101(如图1中虚线框所示)。在一些实施方式中，可将存储单元阵列110和控制电路101布置在同一个芯片上。在另外一些实施方式中，可将存储单元阵列110布置在阵列芯片上，将控制电路101布置在其他的芯片(例如，使用互补金属氧化物半导体(CMOS)技术实现，且被称为CMOS芯片)上。阵列芯片和CMOS芯片可通过例如键合等工艺电耦接在一起。在一些实施方式中，非易失性存储器100是封装一个或多个阵列芯片和CMOS芯片的集成电路(IC)封装。

非易失性存储器100可被配置为将数据存储在存储单元阵列110中，并响应于接收到的命令(CMD)来执行操作。在一些实施方式中，非易失性存储器100可接收写命令、读取命令、擦除命令等，并可相应地执行操作。

在一些实施方式中，存储单元阵列110是闪存阵列，并且能够使用诸如3D NAND闪存技术来实现。在一些实施方式中，外围电路101可包括地址解码器120、输入/输出电路130和控制逻辑140。

此外，存储单元阵列110可通过字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接到地址解码器120。存储单元阵列110可通过位线BL连接到输入/输出电路130。

存储单元阵列110可包括多个存储块BLK1至BLKz。作为一种选择，存储块BLK1至BLKz中的每一个可包括多个存储单元串(未示出)，多个存储单元串沿着x方向、不同于x方向的y方向以及z方向(例如，z方向可理解为与在x方向和y方向形成的平面垂直的方向)排列，以具有三维结构。此外，每个存储单元串可包括堆叠在衬底(未示出)上、并串联连接的至少一个顶部选择晶体管(未示出)、多个存储单元(未示出)以及至少一个底部选择晶体管(未示出)。每个存储单元可存储至少一个数据位。

地址解码器120可通过字线WL、串选择线SSL和地选择线GSL连接到存储单元阵列110。地址解码器120可利用解码出的行地址来选择字线WL、串选择线SSL和地选择线GSL。地址解码器120可对输入地址ADDR的列地址解码。解码出的列地址DCA可被提供给输入/输出电路130。作为一种选择，地址解码器120可包括行解码器、列解码器、地址缓冲器等。

输入/输出电路130可通过位线BL连接到存储单元阵列110。输入/输出电路130可被配置为从地址解码器120接收解码出的列地址DCA。输入/输出电路130可利用解码出的列地址DCA来选择位线BL。输入/输出电路130可从外部设备接收数据以将其存储在存储单元阵列110处。输入/输出电路130可从存储单元阵列110读取数据以将其输出到外部设备；或者，输入/输出电路130可从存储单元阵列110的第一区域读取数据以将其存储在存储单元阵列110的第二区域处。

控制逻辑140可控制非易失性存储器100的整体操作，包括编程操作、读取操作、擦除操作等。控制逻辑140可响应于从外部设备提供的控制信号或命令来操作。控制逻辑140可提供免干扰读取模式142以用于控制存储单元串的沟道电荷以减轻读取干扰。

例如，控制电路101中的控制逻辑140可控制地址解码器120和输入/输出电路130，根据本申请至少一个实施方式提供的数据读取方法，对存储阵列110中的选定存储单元进行数据读取操作。在确保施加在与选定存储单元相邻的字线上、并用于导通选定存储单元串的沟道的导通电平具有相对较高的压值，以减缓字线间影响数据读取可靠性的耦合作用的同时，还可将上述相邻字线上的导通电平分阶段形成，从而减轻数据读取中与电势差相关的读取干扰，并可压缩对非易失性存储器的缩读取时段。

图2示出了根据本申请一个实施方式的、非易失性存储器100的电路图。

如图2所示，以NAND闪存电路为例，非易失性存储器100的电路可包括存储单元C(1，1)至C(P，N)、顶部选择单元Tss(1)至Tss(P)以及底部选择单元Tgs(1)至Tgs(P)。存储单元C(1，1)至C(P，N)可被布置成耦合到各条字线WL(1)至WL(N)的N个行R(1)至R(N)。在读取操作中，可从R(1)至R(N)或从R(N)至R(1)以逐行方式从存储单元C(1，1)至C(P，N)读取数据，本申请对此不作限定。

存储单元C(1，1)至C(P，N)、顶部选择单元Tss(1)至Tss(P)和底部选择单元Tgs(1)至Tgs(P)中的每一个均可被视为晶体管(例如，顶部选择单元Tss(1)至Tss(P)中的每一个可理解为顶部选择晶体管；底部选择单元Tgs(1)至Tgs(P)中的每一个可理解为底部选择晶体管)，并可包括控制端子、第一端子和第二端子。

此外，串选择线SSL可耦合到顶部选择单元Tss(1)至Tss(P)的控制端子，并且位线BL(1)到BL(P)可分别耦合到顶部选择单元Tss(1)至Tss(P)的第一端子。字线WL(1)至字线WL(N)可分别耦合到第一行的存储单元C(1，1)至C(P，1)的控制端子，直至第N行的存储单元C(1，N)至C(P，N)的控制端子，并且存储单元C(1，1)至C(P，1)的第一端子可分别耦合到顶部选择单元Tss(1)至Tss(P)的第二端子。接地选择线GSL可耦合到底部选择单元Tgs(1)至Tgs(P)的控制端子，底部选择单元Tgs(1)至Tgs(P)的第一端子可分别耦合到存储单元C(1，N)至C(P，N)的第二端子，并且底部选择单元Tgs(1)至Tgs(P)的第二端子可耦合到共源端。

存储单元C(1，1)至C(P，N)可以是浮栅晶体管或电荷俘获晶体管，并且存储单元C(1，1)至C(P，N)可以是单级单元(SLC)类型、多级单元(MLC)类型、三级单元(TLC)类型、四级单元(QLC)类型、五级单元(PLC)类型或更高级别的类型，本申请对存储单元的具体类型不作限定。

存储单元C(1，1)至C(P，N)中的任一个均可保持Q个可能状态之一，其中Q是等于或大于2的正整数。例如，对于QLC类型的存储单元，Q＝2；对于MLC类型的存储单元，Q＝4；对于TLC类型的存储单元，Q＝8；对于QLC类型的存储单元，Q＝16；对于PLC类型的存储单元，Q＝32。Q个可能状态可包括擦除状态S(0)和编程状态S(1)至S(Q-1)，例如，TLC类型的存储单元的8个可能状态可包括擦除状态S(0)和编程状态S(1)至S(7)。

图3示出了根据本申请一个实施方式的、TLC类型的存储单元的8个状态的阈值电压分布。

如图3所示，以TLC类型的存储单元为例，其8个可能状态可包括擦除状态S(0)、编程状态S(1)至S(7)，其中与擦除状态S(0)、编程状态S(1)至S(7)分别对应的阈值电压分布分别为分布30至37。编程状态S(1)为低编程态，而编程状态S(7)为高编程态。在读取操作中，读取电平Vr(1)至Vr(7)可用于读取存储单元C(1，1)至C(P，N)中任一个的保持状态。可将每个读取电平Vr(q)设置在状态S(q-1)的阈值电压分布的最大阈值电压和状态S(q)的阈值电压分布的最小阈值电压之间，以便区分读取存储单元C(1，1)至C(P，N)中任一个的状态，其中q为整数、且1≤q≤7。例如，可将读取电平Vr(1)设置为擦除状态S(0)的分布30的最大阈值电压与编程状态S(1)的分布31的最小阈值电压之间。读取电平Vr(1)(可理解为存储单元的低编程态)或者读取电平Vr(2)至Vr(6)中的任一个(可理解为存储单元的中编程态)可以是将被施加到选定存储单元字线的初始读取电平。

图4示出了根据本申请一个实施方式的、非易失性存储器100的局部结构立体示意图。

如图4所示，以具有垂直沟道结构的3D NAND类型存储器的局部结构为例，非易失性存储器100可包括多个近似呈垂直状的存储单元串211和212，其中每个存储单元串211和212可包括串联连接在一起的至少一个底部选择栅晶体管、多个存储单元(图中黑色圆点表示存储单元)和至少一个顶部选择栅晶体管，其中位线连接顶部选择栅晶体管，共源端连接底部选择栅晶体管。

例如，存储单元串211可包括三个存储单元201，存储单元串211的一端串联连接有顶部选择栅晶体管241，另一端串联连接有底部选择栅晶体管231。第一串选择管字线251与多个底部选择栅晶体管231的栅极相连接。因而，与多个底部选择栅晶体管231相连的多个存储单元串211属于同一个存储串组，可以称之为第一存储串组；同样地，与多个底部选择栅晶体管232相连的多个存储单元串212属于另一个存储串组，可以称之为第二存储串组。第一存储串组中的存储单元串211的一端经过底部选择栅晶体管231与共源端220连接。同理，第二存储串组中的存储单元串212的一端经过底部选择栅晶体管232与共源端220连接。换言之，不同存储串组的底部选择栅晶体管231和232都与共源端220相连接。非易失性存储器100还包括多条位线271和272，位线271、272都经由顶部选择栅晶体管241连接到多个存储单元串211的一端；或者位线271、272都经由顶部选择栅晶体管242连接到多个存储单元串212的一端。此外，第二串选择管字线261连接到属于第一存储串组的顶部选择栅晶体管241的栅极；第二串选择管字线262连接到属于第二存储串组的顶部选择栅晶体管242的栅极。

尽管本申请上述实施方式示出了包括两个存储串组的器件，但是可以理解的是该实施方式仅为本申请的非易失性存储器的局部结构示意图，不用于限定本申请的非易失性存储器中存储串组的数目、存储串中的存储单元的数目、底部选择栅晶体管以及顶部选择栅晶体管等的数目。

在图4所示的非易失性存储器100的局部结构中，存储单元在三维空间内按照阵列方式排布，位于同一层内的多个存储单元组成存储行，位于不同存储单元串、但位于同一存储行内的存储单元的栅极在物理上相连接，并且都连接至同一字线，例如字线281、字线282和字线283分别将位于不同存储行的存储单元连接起来。

在对非易失性存储器100中的某一存储单元进行读取操作时，需要确定选定的存储单元所在的存储串和存储行，该存储行可通过与选定的存储单元相连接的字线来确定。例如，以图4中用圆圈圈出的存储单元201作为待进行读取操作的选定存储单元，选定存储单元201所在的存储单元串211为选定存储单元串，与选定存储单元201所在的选定存储行相连接的字线为字线282，称之为选定存储单元字线282。

图5示出了根据本申请一个实施方式的、非易失性存储器的数据读取方法1000的流程图。图6示出了根据本申请一个实施方式的、对图4中所示的存储单元进行读取的时序图。图7示出了根据本申请另一实施方式的、对图4中所示的存储单元进行读取的时序图。

如图4至图7所示，非易失性存储器的数据读取方法可包括依次进行的预导通阶段01、读取阶段02和预关断阶段。本申请至少一个实施方式提供的数据读取方法包括至少一次、按照选定存储单元201的低编程态、中编程态以及高编程态进行读取的读取操作。非易失性存储器的数据读取方法1000可包括：

步骤S1，在预导通阶段01(时间t0至t2)中，将与选定存储单元字线282相邻的相邻字线281和283的电压升高至第一电平，其中第一电平大于用于读取选定存储单元201的高编程态的读取电平。

步骤S2，在读取阶段02(时间t2至t5)中，将选定存储单元字线282的电压升高至其初始读取电平，并将相邻字线281和283的电压升高至第二电平，其中初始读取电平为用于读取选定存储单元201的低编程态和中编程态中的任一个的读取电平。

具体地，参考图4、图6和图7，在读取阶段02，可对位线271、272施加驱动电压，并对选定存储单元串的第一串选择管字线251和第二串选择管字线261施加导通电压，打开选定存储单元201所在的选定存储串的底部选择栅晶体管231和顶部选择栅晶体管241。此外，可对非选定存储单元串的底部选择栅晶体管232和顶部选择栅晶体管242施加关断电压，关断非选定存储单元串的底部选择栅晶体管232和顶部选择栅晶体管242，使非选定存储单元串的沟道与位线断开，非选定存储单元串的沟道电势被锁定为低电位，避免非选定存储单元串的沟道被导通。

非易失性存储器100的字线包括选定存储单元字线282和未选定存储单元字线(未示出)，未选定存储单元字线包括相邻字线281、283以及其他存储单元字线(未示出)。在读取阶段02，可将选定存储单元串中的选定存储单元201所在存储行以外的相邻字线281和283的电压升高至例如第二电平，并将选定存储单元串中的选定存储单元201所在存储行以外的其他存储单元字线的电压升高至例如通过电平，其中第二电平和通过电平均用于使选定存储单元串的沟道导通，因而其压值均大于用于读取选定存储单元201的高编程态的读取电平。将选定存储单元字线282的电压升高至初始读取电平，从而可对选定存储单元201内的信息进行读取。

本申请的发明人发现，对于位于非选定存储单元串上的非选定行的存储单元(例如，存储单元202)来说，由于这一类存储单元的沟道电势原本为低电压，在读取阶段02受到其字线283上的第二电平的影响，沟道电势和第二电平之间具有电势差，从而引起HCI(HotCarrier Injection，热载流子注入效应)读干扰(以下简称读干扰)；对于位于非选定存储单元串上的选定行的存储单元(例如，存储单元203)来说，由于这一类存储单元的沟道电势原本为低电压，在读取阶段02受到其字线282上的初始读取电平的影响，沟道电势和初始读取电平之间具有电势差，从而引起读干扰；对于位于选定存储单元串上的非选定存储单元(例如，存储单元204)来说，由于在读取阶段02会承受由于第二电平和驱动电压之间的电势差所引起的读干扰。

进一步地，本申请的发明人还发现，上述的读干扰与引起该读干扰的电势差相关，该电势差越大，则读干扰越强。因此，在读取阶段所施加在相邻字线上的第二电平(用于导通选定存储单元串的沟道的电平)或施加在其他存储单元字线上的通过电平(用于导通选定存储单元串的沟道的电平)越大，则对存储单元造成的读干扰越大。例如，对于上述的三种非选定存储单元202、203、204来说，位于选定存储单元串上的非选定存储单元204所承受的读干扰小于另外两种存储单元202、203所受到的读干扰。

另外，随着对非易失性存储器的存储密度提升的需求，诸如三维存储器等非易失性存储器的堆叠层数在不断增加，其结构中沟道的长度在纵向方向也在不断增加，此外，存储单元的栅极层间距也在不断缩减，以期具有更高的存储密度。然而，这种情况将导致需要增大向相邻字线施加的导通电平(可理解为第二电平)，以减缓字线间影响数据读取可靠性的耦合作用。

因而，根据本申请至少一个实施方式提供的非易失性存储器的数据读取方法，在确保施加在相邻字线上用于导通选定存储单元串的沟道的导通电平(可理解为第二电平)具有相对较高的压值，以减缓字线间影响数据读取可靠性的耦合作用的同时，将上述相邻字线上的导通电平分阶段形成，从而减轻上述与电势差相关的读取干扰。

具体地，作为一种选择，如图4和图6所示，在本申请的一个实施方式中，可在预导通阶段01中，将与选定存储单元字线282相邻的相邻字线281和283的电压升高至第一电平，第一电平可大于用于读取选定存储单元201的高编程态的读取电平。在相邻字线281和283的电压升高至第一电平后，可将相邻字线281和283的电压保持为第一电平。

在读取阶段02中，可将选定存储单元字线282的电压升高至其初始读取电平，初始读取电平为用于读取选定存储单元201的低编程态和中编程态中的任一个的读取电平。此外，在选定存储单元字线282的电压升高至其初始读取电平期间，可将相邻字线281和283的电压从第一电平连续升高至第二电平。因而，在时间t2至t3中，通过相邻字线281和283上的电压斜坡可在选定字线282上生成耦合电压，从而加快选定字线282上的电压变化，并减少其达到初始读取电平所需的时间，压缩对非易失性存储器的读取时段。

另外，在预导通阶段01中，在相邻字线281和283的电压升高至第一电平期间，还可将其他存储单元字线(未示出)的电压升高至通过电平，其中通过电平大于用于读取选定存储单元201的高编程态的读取电平，以使选定存储单元串的沟道能够导通。

在本申请的一个实施方式中，可将施加在相邻字线281和283的第一电平设置为大于或等于施加在其他存储单元字线的通过电平，以减缓字线间影响数据读取可靠性的耦合作用。

再次参考图4，在本申请的一个实施方式中，选定存储单元字线282的相邻字线包括位于选定存储单元字线282的两侧中的任一侧，并与选定存储单元字线282相邻的字线281和283，作为一种选择，选定存储单元字线的相邻字线可以是一条或多条字线，相邻字线的条数例如可小于或等于5。换言之，相邻字线可包括位于选定存储单元字线的两侧中的任一侧，并与选定存储单元字线相邻的一条或多条字线。

再次参考图4和图6，在本申请的一个实施方式中，为了进一步地减轻上述与电势差相关的读取干扰，还可在预导通阶段01中，将位线271、272和共源端220中的至少之一的电压升高至预充电平。

作为一种选择，施加在位线271、272上的预充电平与施加在共源端220上的预充电平可以相同，也可以不同。此外，作为另一种选择，可在预导通阶段01中，同时将位线271、272和共源端220的电压升高至预充电平。

另外，还可在位线271、272和共源端220中的至少之一的电压升高至预充电平期间，将相邻字线281、283的电压升高至第一电平。

通过在预导通阶段中，将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，可增加非选定存储串的沟道电势，使沟道电势等于预充电平，从而减少了非选定存储单元的沟道电势和其在读取阶段的导通电压(可理解为第二电平或通过电平)之间的电势差，从而降低了数据读取过程中的读干扰。

此外，仅单一通过将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，增加非选定存储串的沟道电势的方式，可能会存在沟道电势预充压不充分的情况。因而，根据本申请至少一个实施方式提供的数据读取方法，在将位线和共源端中的至少之一的电压升高至预充电平期间，仅将相邻字线的电压升高至第一电平，可减缓施加在相邻字线上的电压与沟道电势之间的电势差，从而降低由电势差引起的读干扰，同时，还可减少对非选定存储串的沟道电势预充压的时间，压缩对非易失性存储器的读取时段。

作为另一种选择，如图4和图7所示，在本申请的另一实施方式中，可在预导通阶段01中，将与选定存储单元字线282相邻的相邻字线281和283的电压以第一斜率升高至第一电平，第一电平可大于用于读取选定存储单元201的高编程态的读取电平。此外，在本实施方式中的第一电平可等于上一实施方式中的第一电平；或者，在本实施方式中的第一电平也可不等于上一实施方式中的第一电平。

在相邻字线281和283的电压升高至第一电平后，可继续将相邻字线281和283的电压以第二斜率升高至第二电平，其中第一斜率大于第二斜率。将第一斜率设置的相对较大，可减少设置相邻字线的导通电压(可理解为第二电压)所需的时间。

在读取阶段02中，可将选定存储单元字线282的电压升高至其初始读取电平，初始读取电平为用于读取选定存储单元201的低编程态和中编程态中的任一个的读取电平。在时间t2至t3中，通过相邻字线281和283上的电压斜坡可在选定字线282上生成耦合电压，从而加快选定字线282上的电压变化并减少达到初始读取电平所需的时间，压缩对非易失性存储器的读取时段。

另外，在预导通阶段01中，在相邻字线281和283的电压升高至第一电平期间，还可将其他存储单元字线(未示出)的电压升高至通过电平，其中通过电平大于用于读取选定存储单元201的高编程态的读取电平，以使选定存储单元串的沟道能够导通。

在本申请的一个实施方式中，可将施加在相邻字线281和283的第一电平设置为大于施加在其他存储单元字线的通过电平，以减缓字线间影响数据读取可靠性的耦合作用。

再次参考图4，在本申请的一个实施方式中，选定存储单元字线282的相邻字线包括位于选定存储单元字线282的两侧中的任一侧，并与选定存储单元字线282相邻的字线281和283，作为一种选择，选定存储单元字线的相邻字线可以是一条或多条字线，相邻字线的条数例如可小于或等于5。换言之，相邻字线可包括位于选定存储单元字线的两侧中的任一侧，并与选定存储单元字线相邻的一条或多条字线。

再次参考图4和图7，在本申请的一个实施方式中，为了进一步地减轻上述与电势差相关的读取干扰，还可在预导通阶段01中，将位线271、272和共源端220中的至少之一的电压升高至预充电平。

作为一种选择，施加在位线271、272上的预充电平与施加在共源端220上的预充电平可以相同，也可以不同。此外，作为另一种选择，可在预导通阶段01中，同时将位线271、272和共源端220的电压升高至预充电平。

此外，还可在位线271、272和共源端220中的至少之一的电压升高至预充电平期间，将相邻字线281、283的电压升高至第一电平。

通过在预导通阶段中，将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，可增加非选定存储串的沟道电势，使沟道电势等于预充电平，从而减少了非选定存储单元的沟道电势和其在读取阶段的导通电压(可理解为第二电平或通过电平)之间的电势差，从而降低了数据读取过程中的读干扰。

另外，仅单一通过将非易失性存储器的位线和共源端中的至少之一的电压升高至预充电平，增加非选定存储串的沟道电势的方式，可能会存在沟道电势预充压不充分的情况。因而，在将位线和共源端中的至少之一的电压升高至预充电平期间，本申请至少一个实施方式提供的数据读取方法，仅将相邻字线的电压升高至第一电平，可减缓施加在相邻字线上的电压与沟道电势之间的电势差，从而降低由电势差引起的读干扰，同时，还可减少对非选定存储串的沟道电势预充压的时间，压缩对非易失性存储器的读取时段。

图8是根据本申请一个实施方式的、存储系统3000的示意图。

如图8所示，本申请又一方面提供了一种存储系统3000。存储系统3000包括至少一个处理器3100，与至少一个处理器3100通信连接的非易失性存储器存储器3200(如图8所示的存储器，以下简称为存储器3200)，以及用于连接各部件的接口，包括但不限于高速接口和低速接口。

处理器3100可以对在电子设备内执行的指令进行处理，包括存储在存储器中或者存储器上以在外部输入/输出装置(诸如，耦合至接口的显示设备)上显示GUI的图形信息的指令。在其它实施方式中，若需要，可以将多个处理器和/或多条总线与多个存储器和多个存储器一起使用。同样，可以连接多个电子设备，各个设备提供部分必要的操作(例如，作为服务器阵列、一组刀片式服务器、或者多处理器系统)。图8中以一个处理器3100为例。

存储器3200即为本申请所提供非易失性存储器。其中，存储器存储有可由至少一个处理器执行的指令，以使至少一个处理器执行本申请所提供的非易失性存储器的数据读取方法中任一项所述的、数据读取操作。

存储器3200作为一种非瞬时计算机可读存储介质，可用于存储非瞬时软件程序、非瞬时计算机可执行程序以及模块。处理器3100通过运行存储在存储器3200中的非瞬时软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施方式中的非易失性存储器的数据读取方法。

存储器3200可包括高速随机存取存储器，还可以包括非瞬时存储器，例如至少一个磁盘存储器件、闪存器件、或其他非瞬时固态存储器件。

此外，存储系统3000还可包括：输入装置3300和输出装置3400。处理器3100、存储器3200、输入装置3300和输出装置3400可以通过总线或者其他方式连接，图8中以通过总线连接为例。以上描述仅为本申请的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的状态下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (12)

1.一种非易失性存储器的数据读取方法，其特征在于，所述方法包括依次进行的预导通阶段和读取阶段，所述存储器包括存储单元和字线，其中同一行的存储单元连接于同一条字线，所述方法包括：

在所述预导通阶段中，将与选定存储单元字线相邻的相邻字线的电压升高至第一电平；以及

在所述读取阶段中，将所述选定存储单元字线的电压升高至其初始读取电平，并将所述相邻字线的电压升高至第二电平，

其中，所述方法包括至少一次、按照所述存储单元的低编程态、中编程态以及高编程态进行读取的读取操作；

所述初始读取电平为用于读取所述低编程态和所述中编程态中的任一个的读取电平；以及

所述第一电平大于用于读取所述高编程态的读取电平。

2.根据权利要求1所述的方法，其特征在于，所述存储器包括存储单元串、共源端和位线，其中所述存储单元串包括串联连接的底部选择栅晶体管、所述存储单元和顶部选择栅晶体管，所述位线连接所述顶部选择栅晶体管，所述共源端连接所述底部选择栅晶体管，所述方法还包括：

在所述预导通阶段中，将所述位线和所述共源端中的至少之一的电压升高至预充电平。

3.根据权利要求2所述的方法，其特征在于，在所述位线和所述共源端中的至少之一的电压升高至所述预充电平期间，

将所述相邻字线的电压升高至所述第一电平。

4.根据权利要求1至3中任一项所述的方法，其特征在于，所述字线包括所述选定存储单元字线和未选定存储单元字线，所述未选定存储单元字线包括所述相邻字线和其他存储单元字线，所述方法还包括：

在所述相邻字线的电压升高至所述第一电平期间，将所述其他存储单元字线的电压升高至通过电平，

其中，所述通过电平大于用于读取所述高编程态的读取电平。

5.根据权利要求4所述的方法，其特征在于，

所述第一电平大于或等于所述通过电平。

6.根据权利要求1至3中任一项所述的方法，其特征在于，

在所述预导通阶段中，将所述相邻字线的电压连续升高至所述第一电平后，并将其保持为所述第一电平；以及

在所述读取阶段中，将所述相邻字线的电压从所述第一电平连续升高至所述第二电平。

7.根据权利要求1至3中任一项所述的方法，其特征在于，

将所述相邻字线的电压以第一斜率升高至所述第一电平；以及

将所述相邻字线的电压以第二斜率从所述第一电平升高至所述第二电平，

其中，所述第一斜率大于所述第二斜率。

8.根据权利要求1至3中任一项所述的方法，其特征在于，所述相邻字线包括位于所述选定存储单元字线的两侧中的任一侧，并与所述选定存储单元字线相邻的一条或多条字线，

其中，所述相邻字线的条数小于或等于5。

9.根据权利要求1至3中任一项所述的方法，其特征在于，所述存储单元为浮栅晶体管或电荷俘获晶体管，并且所述存储单元为单级单元类型、多级单元类型、三级单元类型、四级单元类型以及五级单元类型中的任意一种。

10.一种非易失性存储器，其特征在于，所述非易失性存储器包括：

存储阵列，包括存储单元和字线，其中同一行的存储单元连接于同一条字线，

控制电路，其与所述存储阵列耦接，并被配置为：根据权利要求1-9中任一项所述的非易失性存储器的数据读取方法，对所述存储阵列中的选定存储单元进行数据读取操作。

11.根据权利要求10所述的非易失性存储器，其特征在于，所述存储阵列为三维NAND存储阵列，所述非易失性存储器为三维NAND存储器。

12.一种存储系统，其特征在于，所述存储系统包括：

至少一个处理器；以及

与所述至少一个处理器通信连接的非易失性存储器，

其中，所述非易失性存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行权利要求1-9中任一项所述的方法。

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