KR20120076083A

KR20120076083A - 멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 동작 방법

Info

Publication number: KR20120076083A
Application number: KR1020100138076A
Authority: KR
Inventors: 윤상용; 황성식
Original assignee: 삼성전자주식회사
Priority date: 2010-12-29
Filing date: 2010-12-29
Publication date: 2012-07-09
Also published as: KR101734199B1; US9176861B2; US20120173800A1

Abstract

여기에 제공되는 데이터 저장 장치는 제 1 영역과 제 2 영역을 갖는 메모리 셀 어레이를 갖는 불 휘발성 메모리 장치와; 그리고 쓰기 요청에 따라 외부로부터 제공되는 데이터의 크기가 기준 크기를 초과하는 지의 여부를 판별하도록 그리고 상기 판별 결과에 따라 상기 불 휘발성 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하는 것으로 판별되면, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터의 일부가 메인 프로그램 동작을 통해 상기 제 2 영역에 저장되도록 그리고 상기 외부로부터 제공되는 데이터의 나머지가 버퍼 프로그램 동작을 통해 상기 제 1 영역에 저장되도록 상기 불 휘발성 메모리 장치를 제어한다.

Description

멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 동작 방법{DATA STORAGE SYSTEM HAVING MULTI-BIT MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 스토리지에 관한 것으로, 좀 더 구체적으로는 데이터 저장 시스템에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

본 발명의 목적은 메모리 제어기의 버퍼 크기를 최소화할 수 있는 데이터 저장 시스템 및 그것의 동작 방법을 제공하는 것이다.

본 발명의 다른 목적은 동작 성능을 향상시킬 수 있는 데이터 저장 시스템 및 그것의 동작 방법을 제공하는 것이다.

본 발명의 일 특징은 제 1 영역과 제 2 영역을 갖는 메모리 셀 어레이를 갖는 불 휘발성 메모리 장치와; 그리고 쓰기 요청에 따라 외부로부터 제공되는 데이터의 크기가 기준 크기를 초과하는 지의 여부를 판별하도록 그리고 상기 판별 결과에 따라 상기 불 휘발성 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하는 것으로 판별되면, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터의 일부가 메인 프로그램 동작을 통해 상기 제 2 영역에 저장되도록 그리고 상기 외부로부터 제공되는 데이터의 나머지가 버퍼 프로그램 동작을 통해 상기 제 1 영역에 저장되도록 상기 불 휘발성 메모리 장치를 제어하는 데이터 저장 장치를 제공하는 것이다.

예시적인 실시예에 있어서, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되면, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터가 상기 버퍼 프로그램 동작을 통해 상기 제 1 영역에 저장되도록 상기 불 휘발성 메모리 장치를 제어한다.

예시적인 실시예에 있어서, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되는 경우, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터 중 상기 제 1 영역에 대한 최소 프로그램 단위의 데이터가 상기 메모리 제어기의 버퍼 메모리에 저장될 때 상기 버퍼 메모리에 저장된 데이터가 상기 제 1 영역에 저장되는 상기 버퍼 프로그램 동작을 수행하도록 상기 불 휘발성 메모리 장치를 제어한다.

예시적인 실시예에 있어서, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되는 경우, 상기 메모리 제어기는 상기 제 2 영역에 대한 최소 프로그램 단위의 데이터가 상기 제 1 영역에 모였는 지의 여부를 판별하도록 구성된다.

예시적인 실시예에 있어서, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되는 경우, 상기 제 2 영역에 대한 최소 프로그램 단위의 데이터는 상기 제 2 영역에 대한 최소 프로그램 단위의 데이터가 상기 제 1 영역에 모인 것으로 판별될 때 상기 메모리 제어기의 제어에 따라 상기 제 2 영역에 저장된다.

예시적인 실시예에 있어서, 상기 제 1 영역에 대한 최소 프로그램 단위는 한 페이지로 구성되고, 상기 제 2 영역에 대한 최소 프로그램 단위는 셀 당 비트 수에 따라 하나 또는 그 보다 많은 페이지들로 구성된다.

예시적인 실시예에 있어서, 상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하는 것으로 판별되는 경우, 상기 제 2 영역에 대한 상기 메인 프로그램 동작은 상기 메모리 제어기의 버퍼 메모리에 저장된 데이터에 의거하여 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 포함하는 재프로그램 방식에 따라 행해진다.

예시적인 실시예에 있어서, 상기 제 1 영역은 단일-비트 데이터가 저장되는 메모리 셀들로 구성되고, 상기 제 2 영역은 멀티-비트 데이터가 저장되는 메모리 셀들로 구성된다.

예시적인 실시예에 있어서, 상기 제 1 영역 및 상기 제 2 영역은 멀티-비트 데이터가 저장되는 메모리 셀들로 구성된다.

예시적인 실시예에 있어서, 상기 기준 크기는 상기 메모리 셀 어레이의 적어도 하나의 메모리 블록의 크기에 대응한다.

본 발명의 예시적인 실시예에 의하면, 버퍼 프로그램 동작을 통해 버퍼 메모리의 크기를 감소시키는 것이 가능할 뿐만 아니라 동작 성능 역시 향상시키는 것이 가능하다.

도 1a는 본 발명의 예시적인 실시예에 따른 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예를 보여주는 도면이다.
도 1b는 각 메모리 셀이 당 4-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행될 때 변화되는 문턱 전압 분포들을 보여주는 도면이다.
도 1c는 각 메모리 셀이 당 3-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행될 때 변화되는 문턱 전압 분포들을 보여주는 도면이다.
도 2는 본 발명의 예시적인 실시예들에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 3은 셀 당 4-비트 데이터가 저장되고 3-스텝 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 예시적인 어드레스 스크램블 방식을 보여주는 도면이다.
도 4는 도 2에 도시된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다.
도 5는 도 4에서 설명된 일련의 단일-비트 프로그램 동작과 1-스텝 프로그램 동작에 따른 데이터 흐름을 개략적으로 보여주는 도면이다.
도 6은 도 4에서 설명된 일련의 단일-비트 프로그램 동작과 거친/정교한 프로그램 동작에 따른 데이터 흐름을 개략적으로 보여주는 도면이다.
도 7은 도 4에서 설명된 일련의 단일-비트 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작에 따른 데이터 흐름을 개략적으로 보여주는 도면이다.
도 8은 도 2에 도시된 메모리 시스템의 읽기 동작을 설명하기 위한 흐름도이다.
도 9는 셀 당 3-비트 데이터가 저장되고 3-스텝 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 예시적인 어드레스 스크램블 방식을 보여주는 도면이다.
도 10은 도 9에 도시된 어드레스 스크램블 방식이 적용된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다.
도 11은 본 발명의 예시적인 실시예에 따른 페이지 인터리브 방식을 개략적으로 설명하기 위한 도면이다.
도 12는 도 11에서 설명된 페이지 인터리브 방식이 적용된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다.
도 13은 셀 당 3-비트 데이터가 저장되고 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 다른 예시적인 어드레스 스크램블 방식을 보여주는 도면이다.
도 14는 도 13에 도시된 어드레스 스크램블 방식에 따라 행해지는 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다.
도 15는 도 11에서 설명된 페이지 인터리브 방식과 도 13에서 설명된 어드레스 스크램블 방식이 적용된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다.
도 16은 셀 당 4-비트 데이터가 저장되고 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 다른 예시적인 어드레스 스크램블 방식을 보여주는 도면이다.
도 17a 내지 도 17d는 본 발명의 예시적인 실시예에 따른 멀티-비트 메모리 장치의 제 1 및 제 2 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다.
도 18은 본 발명의 다른 실시예에 따른 데이터 저장 시스템의 동작을 설명하기 위한 흐름도이다.
도 19는 도 18에서 설명된 데이터 저장 시스템의 프로그램 방식을 개략적으로 보여주는 도면이다.
도 20은 본 발명의 또 다른 실시예에 따른 데이터 저장 시스템의 동작을 설명하기 위한 흐름도이다.
도 21은 도 20에서 설명된 데이터 저장 시스템의 프로그램 방식을 개략적으로 보여주는 도면이다.
도 22은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 23는 본 발명의 예시적인 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 24는 본 발명의 예시적인 실시예에 따른 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 25은 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 26은 도 25에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 27은 도 25에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 28 내지 도 30은 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 31은 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
도 32는 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 33은 도 31의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.

각 메모리 셀에 저장되는 데이터 비트들의 수가 증가됨에 따라, 멀티-비트(또는, 멀티-레벨) 데이터를 저장하는 메모리 장치(이하, 멀티-레벨 메모리 장치라 칭함)의 신뢰성을 확보하는 것이 점차적으로 어려워지고 있다. 신뢰성을 떨어뜨리는 요인들 중 대표적인 하나는 인접 메모리 셀들 사이의 커플링으로 인한 문턱 전압들의 변화일 것이다. 예를 들면, 이전에 프로그램된 메모리 셀의 문턱 전압은 프로그램된 메모리 셀에 인접한 메모리 셀이 프로그램될 때 생기는 커플링으로 인해 변화될 수 있다. 그러한 커플링을 효율적으로 관리하기 위해서 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예가 도 1a에 도시되어 있다.

하나의 메모리 셀에 4-비트 데이터가 저장된다는 가정 하에서 어드레스 스크램블 방식이 설명될 것이다. 도시의 편의상, 도 1a에는 단지 4개의 워드 라인들(WL0?WL3)이 도시되어 있다. 워드 라인들(WL0?WL3) 각각에는 복수의 메모리 셀들(MC)이 연결될 것이다. 먼저, 하위 2-비트 데이터가 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들 각각에 저장되는 1-스텝 프로그램 동작이 수행될 것이다. 즉, 1-스텝 프로그램 동작 동안, 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에는 2-페이지 데이터가 저장될 것이다. 이는 도 1a에서 ①로 표기되어 있다. 그 다음에, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 대해서 1-스텝 프로그램 동작이 수행될 것이다. 이는 도 1a에서 ②로 표기되어 있다. 두 번째 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 수행된 후, 두 번째 워드 라인(WL1)의 아래에 위치하고 하위 2-비트 데이터가 프로그램된 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 상위 2-비트 데이터가 저장되는 거친 프로그램 동작(coarse program operation)(또는, 두번째 스텝 프로그램(2-step programming)이라 불림)이 수행될 것이다. 이는 도 1a에서 ③로 표기되어 있다. 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 대해서 거친 프로그램 동작이 수행된 후, 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 수행되고, 이는 도 1a에서 ④로 표기되어 있다. 하위 2-비트 데이터가 프로그램된 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작 이후, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 상위 2-비트 데이터가 저장되는 거친 프로그램 동작이 수행될 것이다. 이는 도 1a에서 ⑤로 표기되어 있다. 첫 번째 워드 라인(WL0)에 대한 정교한 프로그램 동작(fine program operation)이 수행될 것이다. 이는 도 1a에서 ⑥로 표기되어 있다. 이후, 1-스텝, 거친, 그리고 정교한 프로그램 동작들이 앞서 설명된 프로그램 순서(도 1a 참조)에 따라 순차적으로 수행될 것이다. 도 1a에서 설명된 프로그램 순서에 따라 워드 라인들이 선택되는 방식을 어드레스 스크램블 방식이라 칭한다.

1-스텝 프로그램 동작과 거친 프로그램 동작이 완료되면, M-비트 데이터(M은 2 또는 그 보다 큰 정수)에 대응하는 문턱 전압 분포들(예를 들면, 2^M개의 문턱 전압 분포들)이 모두 형성될 것이다. 비록 거친 프로그램 동작이 완료됨에 따라 모든 문턱 전압 분포들이 형성되더라도, 문턱 전압 분포들 사이의 마진은 문턱 전압 분포들을 명확하게 구분하기에 충분하지 않을 것이다. 문턱 전압 분포들을 명확하게 구분하기에 충분한 마진을 확보하기 위해서 정교한 프로그램 동작이 수행될 것이다. 정교한 프로그램 동작은 각 문턱 전압 분포의 폭을 좁히기 위해 행해지며, 거친 프로그램 동작에서 사용되는 문턱 전압 분포들의 검증 전압들 보다 소정 전압만큼 각각 높은 검증 전압들을 사용하여 행해질 것이다. 이러한 프로그램 방식을 통해 인접한 메모리 셀들 사이의 커플링을 줄이는 것이 가능하다. 이러한 프로그램 방법/알고리즘은 재프로그램 방법/알고리즘(reprogram method/algorithm)이라 칭한다.

예시적인 실시예에 있어서, 4-비트 데이터를 위한 재프로그램 방법 즉, 1-스텝 프로그래밍, 거친 프로그래밍, 그리고 정교한 프로그래밍이 2-비트 데이터 및 3-비트 데이터의 재프로그램 방법에도 모두 적용됨은 잘 이해될 것이다.

이러한 재프로그램 방법에 의하면, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터를 유지할 필요가 있다. 예를 들면, 1-스텝 프로그램 동작은 메모리 제어기에서 멀티-비트 메모리 장치에 제공되는 데이터에 의거하여 행해지고, 거친 프로그램 동작은 1-스텝 프로그램 동작을 통해 저장된 데이터와 메모리 제어기에서 제공되는 데이터에 의거하여 행해질 것이다. 정교한 프로그램 동작은 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터에 의거하여 행해질 것이다. 하지만, 앞서 설명된 바와 같이, 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터를 정확하게 읽는 것은 어렵다. 이는 정교한 프로그램 동작에 필요한 데이터는 메모리 제어기에서 멀티-비트 메모리 장치로 제공되어야 함을 의미한다. 그러한 까닭에, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터가 메모리 제어기에 의해서 유지될 것이다. 이는 정교한 프로그램 동작에 필요한 데이터를 유지하기 위한 큰 용량의 버퍼 메모리가 메모리 제어기에 제공됨을 의미한다.

도 1b는 각 메모리 셀이 당 4-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행될 때 변화되는 문턱 전압 분포들을 보여주는 도면이다. 이하, 3-스텝 프로그램 방식에 따른 프로그램 방법이 참조 도면들에 의거하여 설명될 것이다.

먼저, 선택된 워드 라인(예를 들면, WL0, 도 1a 참조)의 메모리 셀들에는 2-페이지 데이터(즉, 제 1 및 제 2 페이지 데이터)가 저장될 것이다. 이때, 도 1b의 박스(21)에 도시된 바와 같이, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(Q1, Q2, Q3)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.

앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 거친 프로그램 동작은 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들의 1-스텝 프로그램 동작 이후에 행해질 것이다. 이때, 도 1b의 박스(22)에 도시된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링으로 인해 넓어질 것이다.

그 다음에, 선택된 워드 라인(WL0)의 메모리 셀들에는 2-페이지 데이터 즉, 제 3 및 제 4 페이지 데이터가 저장될 것이다. 이때, 도 1b의 박스(23)에 도시된 바와 같이, 각 상태에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 대응하는 문턱 전압 산포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 예를 들면, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P1'?P3')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q1)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P4'?P7')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q2)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P8'?P11')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q3)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P12'?P15')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.

앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 정교한 프로그램 동작은 인접한 워드 라인들(예를 들면, WL2, WL1)에 대한 1-스텝 프로그램 동작 및 거친 프로그램 동작 이후에 행해질 것이다. 이때, 도 1b의 박스(24)에 도시된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인들(예를 들면, WL2, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링으로 인해 넓어질 것이다. 이러한 이유로, 거친 프로그램된 메모리 셀들로부터 데이터를 정확하게 읽는 것이 어렵다.

워드 라인(WL0)에 속한 메모리 셀들이 도 1b의 박스(25)에 도시된 바와 같은 최종 문턱 전압 분포들(P1?P15)을 갖도록 프로그램될 것이다. 이러한 동작은 정교한 프로그램 동작이라 불린다. 앞서 설명된 바와 같이, 정교한 프로그램 동작은 이전에 프로그램된 데이터(예를 들면, 제 1 내지 제 4 페이지 데이터)를 필요로 하며, 이는 워드 라인(WL0)에 속한 메모리 셀들로부터 이전에 프로그램된 데이터를 정확하게 읽는 것이 어렵기 때문에 메모리 제어기로부터 제공되는 데이터(또는, 메모리 장치에 의해서 유지되는 데이터)에 의거하여 행해질 것이다. 도 1b의 박스(26)에 도시된 바와 같이, 정교한 프로그램된 메모리 셀들 역시 인접한 워드 라인들에 속한 메모리 셀들의 산포들은 프로그램될 때 생기는 커플링으로 인해 넓어질 수 있다.

이후, 각 워드 라인에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작이 도 1a에서 설명된 프로그램 순서에 따라 행해지며, 이는 도 1b에서 설명된 것과 동일한 방식으로 행해질 것이다.

도 1c는 각 메모리 셀이 당 3-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행될 때 변화되는 문턱 전압 분포들을 보여주는 도면이다. 이하, 3-스텝 프로그램 방식에 따른 프로그램 방법이 참조 도면들에 의거하여 설명될 것이다.

먼저, 선택된 워드 라인(예를 들면, WL0, 도 1a 참조)의 메모리 셀들에는 2-페이지 데이터(즉, 제 1 및 제 2 페이지 데이터)가 동시에 저장될 것이다. 이때, 도 1c의 박스(31)에 도시된 바와 같이, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(Q1, Q2, Q3)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.

앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 거친 프로그램 동작은 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들의 1-스텝 프로그램 동작 이후에 행해질 것이다. 이때, 도 1c의 박스(31)의 실선으로 표시된 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링으로 인해 넓어질 것이다.

그 다음에, 선택된 워드 라인(WL0)의 메모리 셀들에는 1-페이지 데이터가 저장될 것이다. 이때, 도 1c의 박스(32)에 도시된 바와 같이, 각 상태에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 대응하는 문턱 전압 산포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 예를 들면, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태(P1)에 대응하는 문턱 전압 분포에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q1)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P2, P3)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q2)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P4, P5)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q3)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P6, P7)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.

앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 정교한 프로그램 동작은 인접한 워드 라인들(예를 들면, WL2, WL1)에 대한 1-스텝 프로그램 동작 및 거친 프로그램 동작 이후에 행해질 것이다. 이때, 도 1c의 박스(32)의 실선으로 도시된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인들(예를 들면, WL2, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링으로 인해 넓어질 것이다. 이러한 이유로, 거친 프로그램된 메모리 셀들로부터 데이터를 정확하게 읽는 것이 어렵다.

워드 라인(WL0)에 속한 메모리 셀들이 도 1c의 박스(33)에 도시된 바와 같은 최종 문턱 전압 분포들(P1?P7)을 갖도록 프로그램될 것이다. 이러한 동작은 정교한 프로그램 동작이라 불린다. 앞서 설명된 바와 같이, 정교한 프로그램 동작은 이전에 프로그램된 데이터(예를 들면, 제 1 내지 제 3 페이지 데이터)를 필요로 하며, 이는 워드 라인(WL0)에 속한 메모리 셀들로부터 이전에 프로그램된 데이터를 정확하게 읽는 것이 어렵기 때문에 메모리 제어기로부터 제공되는 데이터(또는, 메모리 장치에 의해서 유지되는 데이터)에 의거하여 행해질 것이다. 도 1c의 박스(33)의 실선으로 도시된 바와 같이, 정교한 프로그램된 메모리 셀들 역시 인접한 워드 라인들에 속한 메모리 셀들의 산포들은 프로그램될 때 생기는 커플링으로 인해 넓어질 수 있다.

이후, 각 워드 라인에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작이 도 1a에서 설명된 프로그램 순서에 따라 행해지며, 이는 도 1c에서 설명된 것과 동일한 방식으로 행해질 것이다.

도 2는 본 발명의 예시적인 실시예들에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.

도 2를 참조하면, 데이터 저장 시스템(1000)은 불 휘발성 메모리 장치로서 멀티-비트 메모리 장치(100), 메모리 제어기(200), 그리고 호스트(300)를 포함할 것이다. 멀티-비트 메모리 장치(100)는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 멀티-비트 메모리 장치(100)와 메모리 제어기(200)는, 데이터 저장 장치로서, 메모리 카드, 반도체 디스크(Solid State Drive: SSD), 메모리 스틱, 또는 그와 같은 것을 구성할 것이다. 멀티-비트 메모리 장치(100)는 복수의 메모리 블록들(섹터들/뱅크들)을 포함하며, 각 메모리 블록은 행들과 열들로 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 멀티-비트(또는, 멀티-레벨) 데이터를 저장할 것이다. 메모리 셀들은 2차원 어레이 구조를 갖도록 또는 3차원/수직 어레이 구조를 갖도록 배열될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제20080/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명의 예시적인 실시예에 따른 멀티-비트 메모리 장치(100)의 메모리 블록들은 적어도 제 1 영역(101)과 제 2 영역(102)으로 구분될 것이다. 여기서, 제 1 및 제 2 영역들(101, 102)의 구분이 물리적인 것이 아니라 논리적으로 행해짐은 잘 이해될 것이다. 제 1 및 제 2 영역들(101, 102)의 구분은 논리적으로 가변 가능하다. 제 1 영역(101)에 속한 메모리 블록들은 제 2 영역(102)에 속한 메모리 블록들과 다른 방식으로 프로그램될 것이다. 예를 들면, 제 1 영역(101)에 속한 메모리 블록들은 단일-비트 프로그램 방식(이하, SLC 프로그램 방식이 칭함)에 따라 프로그램되고, 제 2 영역(102)에 속한 메모리 블록들은 멀티-비트 프로그램 방식(이하, MLC 프로그램 방식이라 칭함)(예를 들면, 앞서 설명된 N-스텝 재프로그램 방식)에 따라 프로그램될 것이다. 다시 말해서, 제 1 영역(101)에 속한 메모리 셀들 각각은 1-비트 데이터를 저장하고, 제 2 영역(102)에 속한 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장할 것이다. 또한 제 1 영역(101)에 속한 메모리 셀들 각각은 제 2 영역(102)에 속한 메모리 셀들 각각에 저장되는 M-비트 데이터(M은 3 또는 그 보다 큰 정수)보다 작은 수의 비트를 저장할 것이다.

계속해서 도 2를 참조하면, 메모리 제어기(200)는 호스트(300)의 요청에 응답하여 멀티-비트 메모리 장치(100)를 제어하도록 구성될 것이다. 메모리 제어기(200)는 버퍼 메모리(201)를 포함할 것이다. 버퍼 메모리(201)는 호스트(300)로부터 전송된 데이터를 임시 저장하는 데 그리고 멀티-비트 메모리 장치(100)로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. 메모리 제어기(200)는 정적 스케쥴링 방식(static scheduling manner)으로 메모리 장치(100)의 프로그램 동작을 제어할 것이다. 예를 들면, 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터가 버퍼 메모리(201)에 저장되면, 메모리 제어기(200)는 최소 프로그램 단위의 데이터가 제 1 영역(101)에 저장되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이는 버퍼 프로그램 동작이라 칭한다. 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모이면, 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 2 영역(102)에 저장되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 이는 메인 프로그램 동작이라 칭한다. 버퍼 프로그램 동작과 메인 프로그램 동작은 이후 상세히 설명될 것이다.

예시적인 실시예에 있어서, 제 1 영역(101)에 대한 최소 프로그램 단위와 제 2 영역(102)에 대한 최소 프로그램 단위는 프로그램 방식, 셀 당 비트 수, 등에 따라 다양하게 결정될 것이다. 제 1 영역(101)에 대한 최소 프로그램 단위는 제 2 영역(102)에 대한 최소 프로그램 단위와 다르다.

예시적인 실시예에 있어서, 버퍼 프로그램 동작을 통해 제 1 영역(101)에 데이터를 저장하고, 메인 프로그램 동작을 통해 제 2 영역(102)에 데이터를 저장함으로써 메모리 제어기(200)의 버퍼 메모리(201)의 크기를 최소화시킬 수 있다. 다시 말해서, 버퍼 메모리(201)에 정교한 프로그램 동작을 위한 데이터를 유지할 필요가 없다. 그러한 까닭에, 메모리 제어기(200)의 버퍼 메모리(201)의 크기를 최소화시킬 수 있다.

도 3은 셀 당 4-비트 데이터가 저장되고 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 예시적인 어드레스 스크램블 방식을 보여주는 도면이고, 도 4는 도 2에 도시된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다. 이하, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명의 편의상, 도 3에 도시된 바와 같이, 각 메모리 블록이 64개의 워드 라인들(WL0?WL63)을 포함하고, 각 메모리 셀이 4-비트 데이터를 저장한다고 가정하자. 이러한 가정에 따르면, 각 메모리 블록에는 256개의 페이지들이 저장될 것이다. 여기서, "페이지"라는 용어는 페이지 데이터를 나타내는 데 사용될 것이다.

먼저, 호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D0)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D0)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 앞서 설명된 바와 같이, 제 1 영역(101)에는 SLC 프로그램 동작을 통해 데이터(D0)가 프로그램될 것이다. 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모였는 지의 여부를 판별하고, 판별 결과에 따라 메인 프로그램 동작을 제어할 것이다. 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모였는 지의 여부는 페이지 어드레스에 의거하여 판별될 것이다. 제 1 영역(101)에는 단지 한 페이지(D0)가 저장되어 있기 때문에, 메인 프로그램 동작은 행해지지 않을 것이다. 호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D1)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D1)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터(예를 들면, 1-스텝 프로그램 동작에 필요한 2-페이지)가 제 1 영역(101)에 모였기 때문에, 메모리 제어기(200)는 제 1 영역(101)에 저장된 데이터(D0, D1)가 제 2 영역(102)에 저장되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 즉, 제 1 영역(101)에 저장된 데이터(D0, D1)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 수행될 것이다.

앞서 설명된 바와 같이, 버퍼 메모리(201)에 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터가 저장되면, 버퍼 메모리(201)에 저장된 데이터는 메모리 제어기(200)의 제어하에 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 제 1 영역(101)에는 SLC 프로그램 동작을 통해 데이터가 저장될 것이다. 호스트(300)에서 메모리 제어기(200)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(Di)(i=0?255)가 전달되면, 도 4에 도시된 바와 같이, 버퍼 메모리(201)에 저장된 데이터는 메모리 제어기(200)의 제어하에 SLC 프로그램 동작을 통해 제 1 영역(101)에 프로그램될 것이다. 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터가 버퍼 메모리(201)에 저장되었는 지의 여부의 판별과 더불어, 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모아졌는 지의 여부를 판별할 것이다. 메모리 제어기(200)는 판별 결과에 따라 제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작을 제어할 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작은 도 3에 도시된 어드레스 스크램블 순서에 따라 결정될 것이다. 예를 들면, 제 1 영역(101)에 데이터(D0, D1)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D0, D1)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D2, D3)가 저장된 경우, 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 즉, 제 1 영역(101)에 저장된 데이터(D2, D3)에 의거하여 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 행해질 것이다.

계속해서, 제 1 영역(101)에 데이터(D4, D5)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D0, D1, D4, D5)에 의거하여 워드 라인(WL0)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D6, D7)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D6, D7)에 의거하여 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D8, D9)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D2, D3, D8, D9)에 의거하여 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 저장된 데이터(D8, D9)에 의거하여 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해진 후, 제 1 영역(101)에 저장된 데이터(D0, D1, D4, D5)에 의거하여 워드 라인(WL0)에 대한 정교한 프로그램 동작이 행해질 것이다. 이후, 제 1 영역(101)에 데이터(D254)가 저장되기 이전까지, 나머지 데이터(D10?D253)는 데이터(D6, D7)의 1-스텝 프로그램 동작, 데이터(D8, D9)의 거친 프로그램 동작, 그리고 데이터(D0, D1, D4, D5)의 정교한 프로그램 동작과 동일한 순서로 제 2 영역(102)에 저장될 것이다.

제 1 영역(101)에 데이터(D254, D255)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D254, D255)에 의거하여 워드 라인(WL63)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 저장된 데이터(D254, D255)에 의거하여 워드 라인(WL63)에 대한 거친 프로그램 동작이 행해진 후, 제 1 영역(101)에 저장된 데이터(D246, D247, D252, D253)에 의거하여 워드 라인(WL62)에 대한 정교한 프로그램 동작이 행해질 것이다. 마지막으로, 제 1 영역(101)에 저장된 데이터(D250, D251, D254, D255)에 의거하여 워드 라인(WL63)에 대한 정교한 프로그램 동작이 행해질 것이다.

도 4에서 이해되는 바와 같이, 제 1 영역(101)에 저장될 데이터(즉, 그러한 데이터의 페이지 어드레스)에 따라 SLC 프로그램 동작, 일련의 SLC 및 1-스텝 프로그램 동작들, 일련의 SLC 및 거친 프로그램 동작들, 일련의 SLC, 거친 그리고 정교한 프로그램 동작들, 그리고 일련의 SLC, 거친, 정교한, 그리고 정교한 프로그램 동작들이 판별될 수 있다. SLC 프로그램 동작, 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작은, 예를 들면, 대응하는 명령들이 메모리 제어기(200)에서 멀티-비트 메모리 장치(100)로 제공될 때 행해질 것이다. 또는, 앞서 설명된 일련의 동작들(예를 들면, SLC 프로그램 동작, 일련의 SLC 및 1-스텝 프로그램 동작들, 일련의 SLC 및 거친 프로그램 동작들, 일련의 SLC, 거친 그리고 정교한 프로그램 동작들, 그리고 일련의 SLC, 거친, 정교한, 그리고 정교한 프로그램 동작들)으로 구성된 프로그램 패턴을 알리는 명령 세트가 한번 멀티-비트 메모리 장치(100)로 제공되고, 멀티-비트 메모리 장치(100)는 그러한 명령 세트에 따라 자동적으로 일련의 동작들을 수행할 수 있다. 프로그램 패턴에 속한 일련의 프로그램 동작들은 어드레스 스크램블 방식, 셀 당 비트 수, 등에 따라 변경될 것이다. 아래의 표 1에는 도 3 및 도 4에서 설명된 프로그램 동작에 적용되는 프로그램 패턴들이 도시되어 있다. 프로그램 패턴을 알리는 명령 세트는, 또한, 읽기 및 프로그램 동작들에 필요한 어드레스들을 포함할 것이다.

프로그램 패턴
패턴 1	SLC 프로그램
패턴 2	SLC 프로그램+1-스텝 프로그램
패턴 3	SLC 프로그램+거친 프로그램
패턴 4	SLC 프로그램+거친 프로그램+정교한 프로그램
패턴 5	SLC 프로그램+거친 프로그램+정교한 프로그램+정교한 프로그램

도 5는 도 4에서 설명된 일련의 단일-비트 프로그램 동작과 1-스텝 프로그램 동작에 따른 데이터 흐름을 개략적으로 보여주는 도면이다.

도 5를 참조하면, 데이터(D0)가 멀티-비트 메모리 장치(100)의 페이지 버퍼(103)에 로드되고, 페이지 버퍼(103)에 로드된 데이터(D0)는 제 1 영역(101)에 저장된다. 그 다음에, 데이터(D1)가 멀티-비트 메모리 장치(100)의 페이지 버퍼(103)에 로드되고, 페이지 버퍼(103)에 로드된 데이터(D1)는 제 1 영역(101)에 저장된다. 제 1 영역(101)에 데이터(D0, D1)이 저장되면, 즉, 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터(예를 들면, 2-페이지)가 제 1 영역(101)에 모아지면, 제 1 영역(101)으로부터 데이터(D0, D1)가 페이지 버퍼(103)에 의해서 순차적으로 읽혀질 것이다. 이후, 페이지 버퍼에 저장된 데이터(D0, D1)는 1-스텝 프로그램 동작에 따라 제 2 영역(102)에 저장될 것이다. 제 1 영역(101)에서 페이지 버퍼(103)로의 데이터 전송은 SLC 읽기 동작에 의해서 행해질 것이다. 일련의 단일-비트/SLC 읽기 동작과 1-스텝 프로그램 동작은 메모리 제어기(200)의 개입없이 멀티-비트 메모리 장치(100) 내에서 자동적으로 행해질 것이다. 다른 예로서, 단일-비트/SLC 읽기 동작, 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작은 메모리 제어기(200)의 제어에 따라 행해질 것이다. 도 4에 도시된 1-스텝 프로그램 동작들 각각은 도 5에 도시된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.

도 6은 도 4에서 설명된 일련의 단일-비트 프로그램 동작과 거친/정교한 프로그램 동작에 따른 데이터 흐름을 개략적으로 보여주는 도면이다.

도 6을 참조하면, 데이터(D4)가 멀티-비트 메모리 장치(100)의 페이지 버퍼(103)에 로드되고, 페이지 버퍼(103)에 로드된 데이터(D4)는 제 1 영역(101)에 저장된다. 그 다음에, 데이터(D5)가 멀티-비트 메모리 장치(100)의 페이지 버퍼(103)에 로드되고, 페이지 버퍼(103)에 로드된 데이터(D5)는 제 1 영역(101)에 저장된다. 제 1 영역(101)에 데이터(D4, D5)가 저장되면, 즉, 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모아지면, 도 6에 도시된 바와 같이, 제 1 영역(101)으로부터 데이터(D0, D1, D4, D5)는 SLC 읽기 동작에 따라 페이지 버퍼(103)에 의해서 순차적으로 읽혀질 것이다. 이후, 페이지 버퍼(103)에 저장된 데이터(D0, D1, D4, D5)는 거친 프로그램 동작에 의해서 제 2 영역(102)에 저장될 것이다. 일련의 단일-비트/SLC 읽기 동작과 거친 프로그램 동작은 메모리 제어기(200)의 개입없이 멀티-비트 메모리 장치(100) 내에서 자동적으로 행해질 것이다. 다른 예로서, 단일-비트/SLC 읽기 동작, 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작은 메모리 제어기(200)의 제어에 따라 행해질 것이다. 도 4에 도시된 거친 프로그램 동작들 각각은 도 6에 도시된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.

정교한 프로그램 동작 역시 거친 프로그램 동작과 동일한 방식으로 행해질 것이다. 예를 들면, 워드 라인(WL0)에 대한 정교한 프로그램 동작은 SLC 읽기 동작에 따라 제 1 영역(101)으로부터 페이지 버퍼(103)로 데이터(D0, D1, D4, D5)를 순차적으로 전달하고 페이지 버퍼(103)에 저장된 데이터(D0, D1, D4, D5)를 제 2 영역(102)에 저장함으로써 행해질 것이다.

도 7은 도 4에서 설명된 일련의 단일-비트 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작에 따른 데이터 흐름을 개략적으로 보여주는 도면이다.

도 7을 참조하면, 데이터(D8)가 멀티-비트 메모리 장치(100)의 페이지 버퍼(103)에 로드되고, 페이지 버퍼(103)에 로드된 데이터(D8)는 제 1 영역(101)에 저장된다. 그 다음에, 데이터(D9)가 멀티-비트 메모리 장치(100)의 페이지 버퍼(103)에 로드되고, 페이지 버퍼(103)에 로드된 데이터(D9)는 제 1 영역(101)에 저장된다. 제 1 영역(101)에 데이터(D8, D9)가 저장되면, 즉, 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모아지면, 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해질 것이다. 즉, 제 1 영역(101)으로부터 데이터(D2, D3, D8, D9)는 SLC 읽기 동작에 따라 페이지 버퍼(103)에 의해서 순차적으로 읽혀질 것이다. 페이지 버퍼(103)에 저장된 데이터(D2, D3, D8, D9)는 거친 프로그램 동작에 의해서 제 2 영역(102)에 저장될 것이다. 워드 라인(WL1)에 대한 거친 프로그램 동작이 수행된 후, 메모리 제어기(200)의 개입없이, 워드 라인(WL0)에 대한 정교한 프로그램 동작이 행해질 것이다. 즉, 제 1 영역(101)으로부터 데이터(D0, D1, D4, D5)는 SLC 읽기 동작에 따라 페이지 버퍼(103)에 의해서 순차적으로 읽혀질 것이다. 페이지 버퍼(103)에 저장된 데이터(D0, D1, D4, D5)는 정교한 프로그램 동작에 의해서 제 2 영역(102)에 저장될 것이다.

도 8은 도 2에 도시된 메모리 시스템의 읽기 동작을 설명하기 위한 흐름도이다. 이하, 본 발명의 예시적인 실시예에 따른 메모리 시스템의 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

S100 단계에서, 외부(예를 들면, 호스트)로부터 읽기 동작이 요청될 것이다. S110 단계에서, 메모리 제어기(200)는 읽기 요청이 정교한 프로그램 동작이 완료된 워드 라인과 관련되었는 지의 여부를 판별할 것이다. 각 워드 라인에 대한 정교한 프로그램 동작이 완료되었는 지의 여부는 어드레스 맵핑 정보에 의거하여 판별될 것이다. 만약 읽기 요청이 정교한 프로그램 동작이 완료된 워드 라인과 관련된 것으로 판별되면, S120 단계에서, 메모리 제어기(200)는 제 2 영역(102)으로부터 요청된 데이터가 읽혀지도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 제 2 영역(102)에 대한 읽기 동작은 MLC 읽기 동작일 것이다. 제 2 영역(102)으로부터 읽혀진 데이터는 메모리 제어기(200)의 버퍼 메모리(201)에 임시 저장될 것이다. 이후, 절차는 S140 단계로 진행할 것이다. 이에 반해서, 만약 읽기 요청이 정교한 프로그램 동작이 완료되지 않은 워드 라인과 관련된 것으로 판별되면, S130 단계에서, 메모리 제어기(200)는 제 1 영역(101)으로부터 요청된 데이터가 읽혀지도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 제 1 영역(101)에 대한 읽기 동작은 SLC 읽기 동작일 것이다. 제 1 영역(101)으로부터 읽혀진 데이터는 메모리 제어기(200)의 버퍼 메모리(201)에 임시 저장될 것이다. 이후, 절차는 S140 단계로 진행할 것이다. S140 단계에서는 버퍼 메모리(201)에 저장된 데이터가 호스트(300)로 전송될 것이다.

도 9는 셀 당 3-비트 데이터가 저장되고 3-스텝 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 예시적인 어드레스 스크램블 방식을 보여주는 도면이고, 도 10은 도 9에 도시된 어드레스 스크램블 방식이 적용된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다. 이하, 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명의 편의상, 도 9에 도시된 바와 같이, 각 메모리 블록이 64개의 워드 라인들(WL0?WL63)을 포함하고, 각 메모리 셀이 3-비트 데이터를 저장한다고 가정하자. 이러한 가정에 따르면, 각 메모리 블록에는 192개의 페이지들이 저장될 것이다.

도 3 및 도 4에서 설명된 바와 같이, 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(Di)(i=0?191)가 메모리 제어기(200)의 버퍼 메모리(201)에 저장되면, 버퍼 메모리(201)에 저장된 데이터(Di)는 SLC 프로그램 동작을 통해 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 또한, 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모아졌는 지의 여부를 판별할 것이다. 판별 결과에 따라 제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작이 수행될 것이다. 제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작은 도 9에 도시된 어드레스 스크램블 순서에 따라 결정될 것이다. 예를 들면, 제 1 영역(101)에 데이터(D0, D1)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D0, D1)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D2, D3)가 저장된 경우, 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 즉, 제 1 영역(101)에 저장된 데이터(D2, D3)에 의거하여 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 행해질 것이다.

계속해서, 제 1 영역(101)에 데이터(D4)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D0, D1, D4)에 의거하여 워드 라인(WL0)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D5, D6)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D5, D6)에 의거하여 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D7)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D2, D3, D7)에 의거하여 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 저장된 데이터(D2, D3, D7)에 의거하여 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해진 후, 제 1 영역(101)에 저장된 데이터(D0, D1, D4)에 의거하여 워드 라인(WL0)에 대한 정교한 프로그램 동작이 행해질 것이다. 이후, 제 1 영역(101)에 데이터(D191)가 저장되기 이전까지, 나머지 데이터(D8?D190)는 데이터(D5, 6)의 1-스텝 프로그램 동작, 데이터(D7)의 거친 프로그램 동작, 그리고 데이터(D0, D1, D4)의 정교한 프로그램 동작과 동일한 순서로 제 2 영역(102)에 저장될 것이다.

제 1 영역(101)에 데이터(D191)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D188, D189, D191)에 의거하여 워드 라인(WL63)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 저장된 데이터(D188, D189, D191)에 의거하여 워드 라인(WL63)에 대한 거친 프로그램 동작이 행해진 후, 제 1 영역(101)에 저장된 데이터(D185, D186, D190)에 의거하여 워드 라인(WL62)에 대한 정교한 프로그램 동작이 행해질 것이다. 마지막으로, 제 1 영역(101)에 저장된 데이터(D188, D189, D191)에 의거하여 워드 라인(WL63)에 대한 정교한 프로그램 동작이 행해질 것이다.

비록 각 메모리 셀에 3-비트 데이터가 저장되더라도, 멀티-비트 메모리 장치(100)로부터 데이터를 읽는 방법은 도 8에서 설명된 것과 실질적으로 동일하게 행해질 것이다. 따라서, 그것에 대한 설명은 그러므로 생략될 것이다.

도 4에서 설명된 바와 같이, 도 10에서 설명된 프로그램 동작 역시 프로그램 패턴들을 포함할 것이다. 그러한 프로그램 패턴들은 SLC 프로그램 동작, 일련의 SLC 및 1-스텝 프로그램 동작들, 일련의 SLC 및 거친 프로그램 동작들, 일련의 SLC, 거친, 그리고 정교한 프로그램 동작들, 그리고 일련의 SLC, 거친, 정교한, 그리고 정교한 프로그램 동작들을 포함할 것이다. 각 프로그램 동작은 메모리 제어기(200)에서 멀티-비트 메모리 장치(100)로 명령이 전달될 때마다 행해질 수도 있고, 앞서 설명된 명령 세트를 이용하여 각 프로그램 패턴에 속한 일련의 프로그램 동작들이 멀티-비트 메모리 장치(100)에 의해서 자동적으로 행해질 수도 있다.

도 11은 본 발명의 예시적인 실시예에 따른 페이지 인터리브 방식을 개략적으로 설명하기 위한 도면이다.

설명의 편의상, 하나의 워드 라인에 속한 메모리 셀들에 4-페이지 데이터가 저장된다고 가정하자. 일반적인 ECC 데이터 생성은 페이지 단위로 행해질 것이다. 이에 반해서, 각 페이지의 에러율을 일정하게 유지하기 위한 페이지 인터리브 방식의 경우, 각 워드 라인에 속한 메모리 셀들에 저장될 페이지들은 복수의 ECC 그룹들(예를 들면, 4개의 ECC 그룹들)로 구분되고, 각 ECC 그룹에 속한 데이터에 의거하여 ECC 데이터가 생성될 것이다. 페이지 인터리브 방식이 데이터 저장 시스템(1000)에 적용되는 경우, 제 1 영역(101)에 대한 최소 프로그램 단위는 앞서 설명된 것과 다를 것이다. 이는 이후 상세히 설명될 것이다.

도 12는 도 11에서 설명된 페이지 인터리브 방식이 적용된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다. 이하, 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명의 편의상, 각 메모리 블록이 64개의 워드 라인들(WL0?WL63)을 포함하고, 각 메모리 셀이 4-비트 데이터를 저장한다고 가정하자. 이러한 가정에 따르면, 각 메모리 블록에는 256개의 페이지들이 저장될 것이다. 도 3에서 설명된 어드레스 스크램블 방식이 사용된다는 조건하에 페이지 인터리브 방식이 적용된 데이터 저장 시스템의 프로그램 동작이 설명될 것이다.

도 12를 참조하면, 호스트(300)에서 메모리 제어기(200)로 데이터가 전송될 것이다. 페이지 인터리브 방식이 사용되기 때문에, 메모리 제어기(200)는 워드 라인(WL0)에 저장될 데이터 즉, 4-페이지 데이터(D0, D1, D4, D5)가 저장될 때까지 대기할 것이다. 일단 워드 라인(WL0)에 저장될 데이터 즉, 4-페이지 데이터(D0, D1, D4, D5)가 버퍼 메모리(201)에 저장되면, 워드 라인(WL0)에 저장될 데이터 즉, 4-페이지 데이터(D0, D1, D4, D5)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 앞서 언급된 바와 같이, 제 1 영역(101)에는 단일-비트/SLC 프로그램 동작을 통해 데이터가 프로그램될 것이다. 그 다음에, 제 1 영역(101)에 저장된 데이터(D0, D1)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 다시 페이지 데이터(D6?D9)가 호스트(300)에서 메모리 제어기(200)로 입력되면, 워드 라인(WL1)에 저장될 데이터 즉, 4-페이지 데이터(D2, D3, D8, D9)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL1)에 대한 1-스텝 프로그램 동작과 워드 라인(WL0)에 대한 거친 프로그램 동작은 제 1 영역(101)에 저장된 데이터(D2, D3) 및 (D4, D5)에 의거하여 순차적으로 행해질 것이다.

다시 페이지 데이터(D10?D13)가 버퍼 메모리(201)에 저장되면, 워드 라인(WL1)에 저장될 데이터 즉, 4-페이지 데이터(D6, D7, D12, D13)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL3)에 대한 1-스텝 프로그램 동작, 워드 라인(WL1)에 대한 거친 프로그램 동작, 그리고 워드 라인(WL0)에 대한 정교한 프로그램 동작은 제 1 영역(101)에 저장된 데이터에 의거하여 순차적으로 행해질 것이다. 데이터(D10?D13)가 입력될 때 행해지는 동작 패턴은 데이터(D254)가 버퍼 메모리(201)에 저장되기 이전까지 반복적으로 행해질 것이다.

데이터(D254, D255)가 메모리 제어기(200)의 버퍼 메모리(201)에 저장되면, 워드 라인(WL63)에 저장될 데이터 즉, 4-페이지 데이터(D250, D251, D254, D255)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL63)에 대한 1-스텝 프로그램 동작, 워드 라인(WL62)에 대한 거친 프로그램 동작, 워드 라인(WL61)에 대한 정교한 프로그램 동작, 워드 라인(WL63)에 대한 거친 프로그램 동작, 워드 라인(WL62)에 대한 정교한 프로그램 동작, 그리고 워드 라인(WL63)에 대한 정교한 프로그램 동작은 제 1 영역(101)에 저장된 데이터에 의거하여 순차적으로 행해질 것이다.

예시적인 실시예에 있어서, 멀티-비트 메모리 장치(100)의 제 1 영역(101)의 크기는 오븐 블록들의 수와 제 1 영역(101)에 의해서 유지되어야 하는 최소 페이지 수에 따라 결정될 수 있다. 제 1 메모리 블록이 데이터로 채워지기 이전에 제 1 메모리 블록과 다른 제 2 메모리 블록에 대한 랜덤 쓰기가 요청될 수 있다. 이러한 경우, 제 1 메모리 블록을 오픈 블록이라 칭한다. 오픈 블록들의 수는 멀티-비트 메모리 장치(100)를 관리하는 정책에 따라 다르게 결정될 수 있다. 제 1 영역(101)에 의해서 유지되어야 하는 최소 페이지 수는 임의의 워드 라인(예를 들면, WL0)에 대한 정교한 프로그램 동작이 완료되기 이전에 제 2 영역(102)에 저장된 데이터(D0?D9)의 양일 것이다. 제 1 영역(101)에 의해서 유지되어야 하는 최소 페이지 수는, 예를 들면, 도 3의 어드레스 스크램블 방식의 경우 10-페이지일 것이다.

도 13은 셀 당 3-비트 데이터가 저장되고 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 다른 예시적인 어드레스 스크램블 방식을 보여주는 도면이고, 도 14는 도 13에 도시된 어드레스 스크램블 방식에 따라 행해지는 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다. 이하, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명의 편의상, 도 13에 도시된 바와 같이, 각 메모리 블록이 64개의 워드 라인들(WL0?WL63)을 포함하고, 각 메모리 셀이 3-비트 데이터를 저장한다고 가정하자. 이러한 가정에 따르면, 각 메모리 블록에는 192개의 페이지들이 저장될 것이다.

먼저, 호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D0)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D0)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 앞서 설명된 바와 같이, 제 1 영역(101)에는 SLC 프로그램 동작을 통해 데이터(D0)가 프로그램될 것이다. 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모였는 지의 여부를 판별하고, 판별 결과에 따라 메인 프로그램 동작을 제어할 것이다. 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모였는 지의 여부는 페이지 어드레스에 의거하여 판별될 것이다. 제 1 영역(101)에 단지 한 페이지(D0)가 저장되어 있기 때문에, 메인 프로그램 동작은 행해지지 않을 것이다. 호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D1)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D1)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다.

호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D2)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D2)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터(예를 들면, 1-스텝 프로그램 동작에 필요한 2-페이지)가 제 1 영역(101)에 모였기 때문에, 메모리 제어기(200)는 제 1 영역(101)에 저장된 데이터(D0, D2)가 제 2 영역(102)에 저장되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 즉, 제 1 영역(101)에 저장된 데이터(D0, D2)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 수행될 것이다.

호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D3)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D3)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 호스트(300)에서 메모리 제어기(200)의 버퍼 메모리(201)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(D4)가 전달되면, 버퍼 메모리(201)에 저장된 데이터(D4)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터(예를 들면, 1-스텝 프로그램 동작에 필요한 2-페이지)가 제 1 영역(101)에 모였기 때문에, 메모리 제어기(200)는 제 1 영역(101)에 저장된 데이터(D1, D4)가 제 2 영역(102)에 저장되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 즉, 제 1 영역(101)에 저장된 데이터(D1, D4)에 의거하여 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 수행될 것이다.

앞서 설명된 바와 같이, 버퍼 메모리(201)에 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터가 저장되면, 버퍼 메모리(201)에 저장된 데이터는 메모리 제어기(200)의 제어하에 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 프로그램될 것이다. 제 1 영역(101)에는 SLC 프로그램 동작을 통해 데이터가 저장될 것이다. 호스트(300)에서 메모리 제어기(200)로 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터(Di)(i=0?191)가 전달되면, 도 14에 도시된 바와 같이, 버퍼 메모리(201)에 저장된 데이터는 메모리 제어기(200)의 제어하에 SLC 프로그램 동작을 통해 제 1 영역(101)에 프로그램될 것이다. 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터가 버퍼 메모리(201)에 저장되었는 지의 여부의 판별과 더불어, 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 모아졌는 지의 여부를 판별할 것이다. 메모리 제어기(200)는 판별 결과에 따라 제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작을 제어할 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작은 도 13에 도시된 어드레스 스크램블 순서에 따라 결정될 것이다. 예를 들면, 제 1 영역(101)에 데이터(D0, D2)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D0, D2)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D1, D4)가 저장된 경우, 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 즉, 제 1 영역(101)에 저장된 데이터(D1, D4)에 의거하여 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 행해질 것이다.

계속해서, 제 1 영역(101)에 데이터(D5)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(DO, D2, D5)에 의거하여 워드 라인(WL0)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D3, D7)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D3, D7)에 의거하여 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 데이터(D8)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D1, D4, D8)에 의거하여 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 저장된 데이터(D1, D4, D8)에 의거하여 워드 라인(WL1)에 대한 거친 프로그램 동작이 행해진 후, 제 1 영역(101)에 저장된 데이터(D0, D2, D5)에 의거하여 워드 라인(WL0)에 대한 정교한 프로그램 동작이 행해질 것이다. 이후, 제 1 영역(101)에 데이터(D191)가 저장되기 이전까지, 나머지 데이터(D10?D190)는 데이터(D3, D7)의 1-스텝 프로그램 동작, 데이터(D1, D4, D8)의 거친 프로그램 동작, 그리고 데이터(D0, D2, D5)의 정교한 프로그램 동작과 동일한 순서로 제 2 영역(102)에 저장될 것이다.

제 1 영역(101)에 데이터(D191)가 저장된 경우, 제 1 영역(101)에 저장된 데이터(D186, D189, D191)에 의거하여 워드 라인(WL63)에 대한 거친 프로그램 동작이 행해질 것이다. 제 1 영역(101)에 저장된 데이터(D186, D189, D191)에 의거하여 워드 라인(WL63)에 대한 거친 프로그램 동작이 행해진 후, 제 1 영역(101)에 저장된 데이터(D183, D187, D190)에 의거하여 워드 라인(WL62)에 대한 정교한 프로그램 동작이 행해질 것이다. 마지막으로, 제 1 영역(101)에 저장된 데이터(D186, D189, D191)에 의거하여 워드 라인(WL63)에 대한 정교한 프로그램 동작이 행해질 것이다.

도 14에서 이해되는 바와 같이, 제 1 영역(101)에 저장될 데이터와 관련된 정보(예를 들면, 페이지 어드레스 정보)에 따라 SLC 프로그램 동작(제 1 프로그램 패턴), 일련의 SLC 및 1-스텝 프로그램 동작들(제 2 프로그램 패턴), 일련의 SLC 및 거친 프로그램 동작들(제 3 프로그램 패턴), 일련의 SLC, 거친 그리고 정교한 프로그램 동작들(제 4 프로그램 패턴), 그리고 일련의 SLC, 거친, 정교한, 그리고 정교한 프로그램 동작들(제 5 프로그램 패턴)이 판별될 수 있다. 표 1를 참조하여 설명된 바와 같이, SLC 프로그램 동작, 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작은, 예를 들면, 대응하는 명령들이 메모리 제어기(200)에서 멀티-비트 메모리 장치(100)로 각각 제공될 때 행해질 것이다. 또는, 앞서 설명된 일련의 동작들(예를 들면, SLC 프로그램 동작, 일련의 SLC 및 1-스텝 프로그램 동작들, 일련의 SLC 및 거친 프로그램 동작들, 일련의 SLC, 거친 그리고 정교한 프로그램 동작들, 그리고 일련의 SLC, 거친, 정교한, 그리고 정교한 프로그램 동작들)으로 구성된 프로그램 패턴을 알리는 명령 세트가 한번 멀티-비트 메모리 장치(100)로 제공되고, 멀티-비트 메모리 장치(100)는 그러한 명령 세트에 따라 자동적으로 일련의 동작들을 수행할 수 있다. 프로그램 패턴에 속한 일련의 프로그램 동작들은 어드레스 스크램블 방식, 셀 당 비트 수, 등에 따라 변경될 것이다.

도 15는 도 11에서 설명된 페이지 인터리브 방식과 도 13에서 설명된 어드레스 스크램블 방식이 적용된 데이터 저장 시스템의 프로그램 동작 동안 데이터 흐름을 개략적으로 보여주는 도면이다. 이하, 본 발명의 다른 예시적인 실시예에 따른 데이터 저장 시스템의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명의 편의상, 각 메모리 블록이 64개의 워드 라인들(WL0?WL63)을 포함하고, 각 메모리 셀이 3-비트 데이터를 저장한다고 가정하자. 이러한 가정에 따르면, 각 메모리 블록에는 192개의 페이지들이 저장될 것이다. 도 13에서 설명된 어드레스 스크램블 방식이 사용된다는 조건하에 페이지 인터리브 방식이 적용된 데이터 저장 시스템의 프로그램 동작이 설명될 것이다.

도 15를 참조하면, 호스트(300)에서 메모리 제어기(200)로 데이터가 전송될 것이다. 페이지 인터리브 방식이 사용되기 때문에, 메모리 제어기(200)는 워드 라인(WL0)에 저장될 데이터 즉, 3-페이지 데이터(D0, D2, D5)가 저장될 때까지 대기할 것이다. 일단 워드 라인(WL0)에 저장될 데이터 즉, 3-페이지 데이터(D0, D2, D5)가 버퍼 메모리(201)에 저장되면, 워드 라인(WL0)에 저장될 데이터 즉, 3-페이지 데이터(D0, D2, D5)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 앞서 언급된 바와 같이, 제 1 영역(101)에는 SLC 프로그램 동작을 통해 데이터가 프로그램될 것이다. 그 다음에, 제 1 영역(101)에 저장된 데이터(D0, D2)에 의거하여 워드 라인(WL0)에 대한 1-스텝 프로그램 동작이 행해질 것이다. 다시 페이지 데이터(D6?D8)가 호스트(300)에서 메모리 제어기(200)로 입력되면, 워드 라인(WL1)에 저장될 데이터 즉, 3-페이지 데이터(D1, D4, D8)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL1)에 대한 1-스텝 프로그램 동작과 워드 라인(WL0)에 대한 거친 프로그램 동작은 제 1 영역(101)에 저장된 데이터(D1, D4) 및 (D0, D2, D5)에 의거하여 순차적으로 행해질 것이다.

다시 페이지 데이터(D9?D11)가 버퍼 메모리(201)에 저장되면, 워드 라인(WL2)에 저장될 데이터 즉, 3-페이지 데이터(D3, D7, D11)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL2)에 대한 1-스텝 프로그램 동작, 워드 라인(WL1)에 대한 거친 프로그램 동작, 그리고 워드 라인(WL0)에 대한 정교한 프로그램 동작은 제 1 영역(101)에 저장된 데이터에 의거하여 순차적으로 행해질 것이다. 데이터(D9?D11)가 입력될 때 행해지는 동작 패턴은 데이터(D189)가 버퍼 메모리(201)에 저장되기 이전까지 반복적으로 행해질 것이다.

데이터(D189, D190)가 메모리 제어기(200)의 버퍼 메모리(201)에 저장되면, 워드 라인(WL62)에 저장될 데이터 즉, 3-페이지 데이터(D183, D187, D190)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL62)에 대한 1-스텝 프로그램 동작, 워드 라인(WL61)에 대한 거친 프로그램 동작, 워드 라인(WL60)에 대한 정교한 프로그램 동작은 제 1 영역(101)에 저장된 데이터에 의거하여 순차적으로 행해질 것이다.

데이터(D191)가 메모리 제어기(200)의 버퍼 메모리(201)에 저장되면, 워드 라인(WL62)에 저장될 데이터 즉, 3-페이지 데이터(D186, D189, D191)는 메모리 제어기(200)의 제어에 따라 멀티-비트 메모리 장치(100)의 제 1 영역(101)에 순차적으로 저장될 것이다. 그 다음에, 워드 라인(WL63)에 대한 1-스텝 프로그램 동작, 워드 라인(WL62)에 대한 거친 프로그램 동작, 워드 라인(WL61)에 대한 정교한 프로그램 동작, 워드 라인(WL63)에 대한 거친 프로그램 동작, 워드 라인(WL62)에 대한 정교한 프로그램 동작, 워드 라인(WL63)에 대한 정교한 프로그램 동작은 제 1 영역(101)에 저장된 데이터에 의거하여 순차적으로 행해질 것이다.

도 16은 셀 당 4-비트 데이터가 저장되고 재프로그램 방법이 적용되는 멀티-비트 메모리 장치의 다른 예시적인 어드레스 스크램블 방식을 보여주는 도면이다.

도 16에 도시된 어드레스 스크램블 방식은 셀 당 4-비트 데이터를 멀티-비트 메모리 장치에 적용될 것이다. 도 16에 도시된 어드레스 스크램블 방식이 적용된 데이터 저장 시스템은 앞서 설명된 것과 실질적으로 동일하게 동작할 것이다. 예를 들면, 제 1 영역(101)에 대한 최소 프로그램 단위의 데이터가 버퍼 메모리(201)에 저장될 때, 메모리 제어기(200)는 버퍼 메모리(201)에 저장된 데이터가 제 1 영역(101)에 프로그램되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 마찬가지로, 메모리 제어기(200)는 제 2 영역(102)에 대한 최소 프로그램 단위의 데이터가 제 1 영역(101)에 준비되었는 지의 여부를 판별하고, 판별 결과에 따라 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작이 수행되도록 멀티-비트 메모리 장치(100)를 제어할 것이다. 그러한 동작들은 페이지 어드레스 정보에 의거하여 표 1에 도시된 패턴들에 따라 행해질 것이다.

도 17a 내지 도 17d는 본 발명의 예시적인 실시예에 따른 멀티-비트 메모리 장치의 제 1 및 제 2 영역들에 대한 다양한 조합들을 설명하기 위한 도면들이다. 도면에서, "BP"는 제 1 영역(101)에 대한 버퍼 프로그래밍을 나타내며, "MP"는 제 2 영역(102)에 대한 메인 프로그래밍을 나타낸다.

앞서 설명된 바와 같이, 멀티-비트 메모리 장치(100)는 제 1 영역(101)과 제 2 영역(102)을 포함할 것이다. 여기서, 제 1 영역(101)과 제 2 영역(102)는 멀티-비트 메모리 장치(100)의 메모리 셀 어레이를 구성할 것이다. 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이는 더 많은 영역들(예를 들면, 메타 영역, 예비 영역, 등)을 포함할 것이다. 메모리 셀 어레이의 영역들이 물리적으로 구분되는 것이 아니라 논리적으로 구분된다는 것은 잘 이해될 것이다. 이는 메모리 제어기(200)의 어드레스 맵핑에 따라 영역들이 정의됨을 의미한다.

도 17a를 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 영역(101)은 1-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 영역(102)은 3-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 SLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다.

도 17b를 참조하면, 셀 당 4-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 영역(101)은 1-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 영역(102)은 4-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 SLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다.

도 17c를 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 영역(101)은 2-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 영역(102)은 3-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 일반적인 또는 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식(예를 들면, 재프로그램 방식)에 따라 행해질 것이다.

도 17d를 참조하면, 셀 당 4-비트 데이터를 저장하는 멀티-비트 메모리 장치의 경우, 제 1 영역(101)은 2-비트 데이터를 각각 저장하는 메모리 셀들로 구성되고, 제 2 영역(102)은 4-비트 데이터를 각각 저장하는 메모리 셀들로 구성될 수 있다. 이 경우, 버퍼 프로그래밍은 일반적인 또는 앞서 설명된 MLC 프로그램 방식에 따라 행해질 것이다. 메인 프로그래밍은 앞서 설명된 MLC 프로그램 방식(예를 들면, 재프로그램 방식)에 따라 행해질 것이다.

예시적인 실시예에 있어서, 도 17a 내지 도 17d에 도시된 제 1 및 제 2 영역들(101, 102)의 정의가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 데이터 저장 장치에 포함되는 저장 매체가 복수의 멀티-비트 메모리 장치들로 구성되는 경우, 각 멀티-비트 메모리 장치에 제 1 및 제 2 영역들(101, 102)이 정의될 수 있다. 다른 예로서, 임의의 멀티-비트 메모리 장치에만 제 1 영역(101)이 정의될 수 있다. 또는, 임의의 멀티-비트 메모리 장치가 제 1 영역(101)으로 정의될 수 있다.

도 18은 본 발명의 다른 실시예에 따른 데이터 저장 시스템의 동작을 설명하기 위한 흐름도이고, 도 19는 도 18에서 설명된 데이터 저장 시스템의 프로그램 방식을 개략적으로 보여주는 도면이다. 이하, 본 발명의 다른 실시예에 따른 데이터 저장 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

먼저, S200 단계에서, 메모리 제어기(200)는 외부(예를 들면, 호스트(300))로부터 쓰기 요청을 입력받을 것이다. 메모리 제어기(200)와 호스트(300) 사이의 인터페이스 방식은 다양하게 결정될 수 있다. 예를 들면, 메모리 제어기(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(300)와 통신하도록 구성된다.

예시적인 실시예에 있어서, 호스트(300)에서 제공되는 쓰기 요청은 쓰기 정보 및 쓰기 데이터를 포함할 것이다. 쓰기 정보는 명령, 전송될 데이터의 크기, 등을 포함하며, 쓰기 데이터는 멀티-비트 메모리 장치(100)에 저장될 데이터일 것이다. 다시 말해서, 메모리 제어기(200)와 호스트(300) 사이의 인터페이스 방식에 무관하게 한번의 쓰기 요청에 따라 전송될 데이터의 크기 정보가 호스트(300)에서 메모리 제어기(200)로 전송될 것이다. 여기서, 한번의 쓰기 요청에 전송될 데이터의 크기는 메모리 제어기(200)와 호스트(300) 사이의 전송 단위(또는, 데이터 패킷이라 불림)(예를 들면, 섹터)가 아님에 주의해야 한다. 하지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.

S210 단계에서, 메모리 제어기(200)는 쓰기 요청된 데이터의 크기가 기준 크기를 초과하는 지의 여부를 판별할 것이다. 기준 크기는, 예를 들면, 멀티-비트 메모리 장치(100)의 하나의 메모리 블록의 크기에 대응할 것이다. 하지만, 기준 크기는 복수의 메모리 블록들에 대응하도록 결정될 수 있다. 또는, 멀티-비트 메모리 장치(100)가 N-매트 구조(예를 들면, N=2)를 갖는 경우, 기준 크기는 동시에 프로그램되는 멀티-비트 메모리 장치(100)의 N개의 메모리 블록들(예를 들면, 2개의 메모리 블록들)의 크기에 대응할 것이다. 기준 크기가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.

만약 쓰기 요청된 데이터의 크기가 기준 크기를 초과하지 않는 것으로 판별되면, 절차는 S220 단계로 진행할 것이다. S220 단계에서는 쓰기 요청된 데이터가 버퍼 프로그램 방식을 통해 멀티-비트 메모리 장치(100)의 제 1 영역 (101)에 프로그램될 것이다. 버퍼 프로그램 방식을 통해 멀티-비트 메모리 장치(100)의 제 1 영역 (101)에 데이터를 프로그램하는 것은 도 3 내지 도 16에서 설명된 것과 실질적으로 동일하게 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 종료될 것이다.

만약 쓰기 요청된 데이터의 크기가 기준 크기를 초과하는 것으로 판별되면, 절차는 S230 단계로 진행할 것이다. S230 단계에서는 쓰기 요청된 데이터의 크기(DS)가 기준 크기(BS)(예를 들면, 메모리 블록의 크기(N-매트 구조의 경우, N개의 메모리 블록들의 크기))로 나눠질 것이다. S230 단계에서, 나눗셈 결과의 몫(nBS)(n은 1 또는 그 보다 큰 정수, BS는 메모리 블록의 크기를 나타냄)에 대응하는 쓰기 요청된 데이터는, 도 19에 도시된 바와 같이, 메인 프로그램 방식(MP)을 통해 멀티-비트 메모리 장치(100)의 제 2 영역 (102)에 직접 프로그램될 것이다. 나눗셈 결과의 나머지에 대응하는 쓰기 요청된 데이터는, 도 19에 도시된 바와 같이, 버퍼 프로그램 방식(BP)을 통해 멀티-비트 메모리 장치(100)의 제 1 영역 (101)에 프로그램될 것이다. 이후, 절차는 종료될 것이다.

S230 단계에서 사용되는 메인 프로그램 방식은 도 1a에서 설명된 것과 실질적으로 동일하게 행해질 것이다. 예를 들면, 제 2 영역(102)에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작은 버퍼 메모리(201)에 저장된 데이터에 의거하여, 도 1a에 도시된 어드레스 스크램블 방식에 따라 행해질 것이다. 버퍼 프로그램 동작없이 쓰기 요청된 데이터가 제 2 영역(102)에 직접 프로그램되는 경우, 메모리 제어기(200)의 버퍼 메모리(201)에 의해서 유지되어야 할 데이터의 양은 4-비트 데이터의 경우 10-페이지 그리고 3-비트 데이터의 경우 8-페이지에 대응할 것이다.

예시적인 실시예에 있어서, S230 단계에서 버퍼 프로그램 동작을 이용하여 쓰기 요청된 데이터의 나머지가 저장된 제 2 영역(102)에 속한 메모리 블록의 사용되지 않은 영역에는 이후의 쓰기 요청된 데이터가 저장될 것이다.

앞서 설명된 프로그램 방식에 의하면, 버퍼 프로그램 동작을 통해 버퍼 메모리의 크기를 감소시키는 것이 가능할 뿐만 아니라 버퍼 메모리(201)에서 제 2 영역(102)으로의 직접적인 데이터 쓰기를 통해 동작 성능 역시 향상시키는 것이 가능하다.

도 20은 본 발명의 또 다른 실시예에 따른 데이터 저장 시스템의 동작을 설명하기 위한 흐름도이고, 도 21은 도 20에서 설명된 데이터 저장 시스템의 프로그램 방식을 개략적으로 보여주는 도면이다. 이하, 본 발명의 또 다른 실시예에 따른 데이터 저장 시스템의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

먼저, S300 단계에서, 메모리 제어기(200)는 외부(예를 들면, 호스트(300))로부터 쓰기 요청을 입력받을 것이다. S310 단계에서, 메모리 제어기(200)는 쓰기 요청된 데이터의 크기가 기준 크기를 초과하는 지의 여부를 판별할 것이다. 기준 크기는, 예를 들면, 멀티-비트 메모리 장치(100)의 하나의 메모리 블록의 크기에 대응할 것이다. 하지만, 기준 크기는 복수의 메모리 블록들에 대응하도록 결정될 수 있다. 또는, 멀티-비트 메모리 장치(100)가 N-매트 구조(예를 들면, N=2)를 갖는 경우, 기준 크기는 동시에 프로그램되는 멀티-비트 메모리 장치(100)의 N개의 메모리 블록들(예를 들면, 2개의 메모리 블록들)의 크기에 대응할 것이다. 하지만, 기준 크기가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.

만약 쓰기 요청된 데이터의 크기가 기준 크기를 초과하지 않는 것으로 판별되면, 절차는 S320 단계로 진행할 것이다. S320 단계에서는 쓰기 요청된 데이터가 버퍼 프로그램 방식을 통해 멀티-비트 메모리 장치(100)의 제 1 영역 (101)에 프로그램될 것이다. 버퍼 프로그램 방식을 통해 멀티-비트 메모리 장치(100)의 제 1 영역 (101)에 데이터를 프로그램하는 것은 도 3 내지 도 16에서 설명된 것과 실질적으로 동일하게 행해지며, 그것에 대한 설명은 그러므로 생략될 것이다. 이후, 절차는 종료될 것이다.

만약 쓰기 요청된 데이터의 크기가 기준 크기를 초과하는 것으로 판별되면, 절차는 S330 단계로 진행할 것이다. S330 단계에서는 쓰기 요청된 데이터가, 도 19에 도시된 바와 같이, 메인 프로그램 방식(MP)을 통해 멀티-비트 메모리 장치(100)의 제 2 영역 (102)에 직접 프로그램될 것이다. 쓰기 요청된 데이터가 저장된 메모리 블록들의 마지막 메모리 블록이 채워지지 않은 경우, 마지막 메모리 블록의 사용되지 않은 영역은 이후의 쓰기 요청된 데이터에 의해서 채워지지 않을 것이다. 그러한 영역은 잘 알려진 머지 동작(또는, 가비지 컬렉션)을 통해 회수될 수 있다. S330 단계에서 사용되는 메인 프로그램 방식은 도 1a에서 설명된 것과 실질적으로 동일하게 행해질 것이다. 버퍼 프로그램 동작없이 쓰기 요청된 데이터가 제 2 영역(102)에 직접 프로그램되는 경우, 메모리 제어기(200)의 버퍼 메모리(201)에 의해서 유지되어야 할 데이터의 양은 4-비트 데이터의 경우 10-페이지 그리고 3-비트 데이터의 경우 8-페이지에 대응할 것이다.

도 22는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 도 2에 도시된 멀티-비트 메모리 장치(100)에 포함되는 메모리 셀 어레이(110)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(110)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.

예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.

오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하면 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하면 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.

멀티-비트 메모리 장치를 구성하는 플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.

도 23은 본 발명의 예시적인 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

컴퓨팅 시스템은 마이크로프로세서(2100), 사용자 인터페이스(2200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2300), 메모리 제어기(2400), 그리고 저장 매체로서 멀티-비트 메모리 장치(2500)를 포함한다. 메모리 제어기(2400)와 멀티-비트 메모리 장치(2500)는 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 이는 메모리 제어기(2400)에 포함되는 버퍼 메모리의 크기를 최소화하는 것이 가능함을 의미한다. 또한, 메모리 제어기(2400)는 도 3 내지 도 21에서 설명된 프로그램 방식에 따라 멀티-비트 메모리 장치(2500)를 제어할 것이다. 멀티-비트 메모리 장치(2500)에는 마이크로프로세서(2100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2400)를 통해 저장될 것이다. 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 잘 이해될 것이다.

도 24는 본 발명의 예시적인 실시예에 따른 메모리 제어기를 개략적으로 보여주는 블록도이다. 도 24를 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 제어기는 제 1 인터페이스(3210), 제 2 인터페이스(3220), 처리 유니트(3230), 버퍼(3240), ECC 유니트(3250), 그리고 롬(3260)을 포함할 것이다. 도 24에 도시된 메모리 제어기는 도 2 또는 도 23에 도시된 시스템에 적용될 것이다.

제 1 인터페이스(3210)는 외부(또는, 호스트)와 인터페이스하도록 구성될 것이다. 제 2 인터페이스(3220)는 도 2 또는 도 23에 도시된 저장 매체(2500)와 인터페이스하도록 구성될 것이다. 처리 유니트(3230)는 제어기(3200)의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, CPU(3230)는 롬(3260)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성될 것이다. 버퍼(3240)는 제 1 인터페이스(3210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용될 것이다. 버퍼(3240)는 제 2 인터페이스(3220)를 통해 저장 매체(3100)로부터 전달되는 데이터를 임시 저장하는 데 사용될 것이다. ECC 유니트(3250)는 저장 매체(3100)에 저장될 데이터를 부호화하도록 그리고 저장 매체(3100)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.

도 25는 본 발명의 예시적인 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.

도 25를 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 도 2에서 설명된 메모리로 구성될 것이다. 제어기(4200)는 도 3 내지 도 21을 참조하여 설명된 프로그램 방식들 중 어느 하나에 따라 저장 매체(4100)를 제어하도록 구성될 것이다. 이는 제어기(4200)에 포함되는 버퍼 메모리의 크기를 최소화하는 것이 가능함을 의미한다.

도 26은 도 25에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 27은 도 25에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.

본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 26에 도시된 바와 같이, 스토리지는 도 25에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 27에 도시된 바와 같이, 스토리지 서버는 도 25에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.

도 28 내지 도 30은 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.

본 발명의 예시적인 실시예들에 따른 메모리 제어기 및 멀티-비트 메모리 장치들로 구성되는 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 28에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 29에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 30에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.

도 31은 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.

메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.

도 31을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 제어기(9222), 하나 또는 그 보다 많은 불 휘발성 메모리 장치들(9207)을 포함할 것이다. 제어기(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 커플링되어 있다. 도 31에 도시된 제어기(9222)와 불 휘발성 메모리(9207)는 도 2에서 설명된 메모리 제어기(200)와 멀티-비트 메모리 장치(100)에 대응할 것이다. 제어기(9222)는 도 3 내지 도 21을 참조하여 설명된 프로그램 방식들 중 어느 하나에 따라 불 휘발성 메모리(9207)를 제어하도록 구성될 것이다. 이는 제어기(9222)에 포함되는 버퍼 메모리의 크기를 최소화하는 것이 가능함을 의미한다.

도 32는 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.

도 32를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 도 2에서 설명된 메모리 제어기(200) 및 멀티-비트 메모리 장치(100)를 포함할 것이다. 메모리 카드(9331) 내에 포함된 메모리 제어기는 도 3 내지 도 21을 참조하여 설명된 프로그램 방식들 중 어느 하나에 따라 멀티-비트 메모리 장치를 제어하도록 구성될 것이다. 이는 메모리 제어기에 포함되는 버퍼 메모리의 크기를 최소화하는 것이 가능함을 의미한다.

메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.

도 33은 도 31의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.

도 33을 참조하면, 메모리 카드(9331)는 비디오 카메라, 텔레비전, 오디오 장치, 게임장치, 전자 음악 장치, 휴대폰, 컴퓨터, PDA(Personal Digital Assistant), 보이스 레코더(voice recorder), PC 카드, 등에 사용될 수 있다.

본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.

전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

100: 멀티-비트 메모리 장치
200: 메모리 제어기
300: 호스트

Claims

제 1 영역과 제 2 영역을 갖는 메모리 셀 어레이를 갖는 불 휘발성 메모리 장치와; 그리고
쓰기 요청에 따라 외부로부터 제공되는 데이터의 크기가 기준 크기를 초과하는 지의 여부를 판별하도록 그리고 상기 판별 결과에 따라 상기 불 휘발성 메모리 장치를 제어하도록 구성된 메모리 제어기를 포함하며,
상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하는 것으로 판별되면, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터의 일부가 메인 프로그램 동작을 통해 상기 제 2 영역에 저장되도록 그리고 상기 외부로부터 제공되는 데이터의 나머지가 버퍼 프로그램 동작을 통해 상기 제 1 영역에 저장되도록 상기 불 휘발성 메모리 장치를 제어하는 데이터 저장 장치.
제 1 항에 있어서,
상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되면, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터가 상기 버퍼 프로그램 동작을 통해 상기 제 1 영역에 저장되도록 상기 불 휘발성 메모리 장치를 제어하는 데이터 저장 장치.
제 2 항에 있어서,
상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되는 경우, 상기 메모리 제어기는 상기 외부로부터 제공되는 데이터 중 상기 제 1 영역에 대한 최소 프로그램 단위의 데이터가 상기 메모리 제어기의 버퍼 메모리에 저장될 때 상기 버퍼 메모리에 저장된 데이터가 상기 제 1 영역에 저장되는 상기 버퍼 프로그램 동작을 수행하도록 상기 불 휘발성 메모리 장치를 제어하는 데이터 저장 장치.
제 3 항에 있어서,
상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되는 경우, 상기 메모리 제어기는 상기 제 2 영역에 대한 최소 프로그램 단위의 데이터가 상기 제 1 영역에 모였는 지의 여부를 판별하도록 구성되는 데이터 저장 장치.
제 4 항에 있어서,
상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하지 않는 것으로 판별되는 경우, 상기 제 2 영역에 대한 최소 프로그램 단위의 데이터는 상기 제 2 영역에 대한 최소 프로그램 단위의 데이터가 상기 제 1 영역에 모인 것으로 판별될 때 상기 메모리 제어기의 제어에 따라 상기 제 2 영역에 저장되는 데이터 저장 장치.
제 4 항에 있어서,
상기 제 1 영역에 대한 최소 프로그램 단위는 한 페이지로 구성되고, 상기 제 2 영역에 대한 최소 프로그램 단위는 셀 당 비트 수에 따라 하나 또는 그 보다 많은 페이지들로 구성되는 데이터 저장 장치.
제 1 항에 있어서,
상기 외부로부터 제공되는 데이터의 크기가 상기 기준 크기를 초과하는 것으로 판별되는 경우, 상기 제 2 영역에 대한 상기 메인 프로그램 동작은 상기 메모리 제어기의 버퍼 메모리에 저장된 데이터에 의거하여 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 포함하는 재프로그램 방식에 따라 행해지는 데이터 저장 장치.
제 1 항에 있어서,
상기 제 1 영역은 단일-비트 데이터가 저장되는 메모리 셀들로 구성되고, 상기 제 2 영역은 멀티-비트 데이터가 저장되는 메모리 셀들로 구성되는 데이터 저장 장치.
제 1 항에 있어서,
상기 제 1 영역 및 상기 제 2 영역은 멀티-비트 데이터가 저장되는 메모리 셀들로 구성되는 데이터 저장 장치.
제 2 항에 있어서,
상기 기준 크기는 상기 메모리 셀 어레이의 적어도 하나의 메모리 블록의 크기에 대응하는 데이터 저장 장치.