TW201131573A - Nonvolatile memory devices having improved read reliability - Google Patents

Nonvolatile memory devices having improved read reliability Download PDF

Info

Publication number
TW201131573A
TW201131573A TW100101968A TW100101968A TW201131573A TW 201131573 A TW201131573 A TW 201131573A TW 100101968 A TW100101968 A TW 100101968A TW 100101968 A TW100101968 A TW 100101968A TW 201131573 A TW201131573 A TW 201131573A
Authority
TW
Taiwan
Prior art keywords
data
read
bit
pages
memory
Prior art date
Application number
TW100101968A
Other languages
English (en)
Inventor
Dong-Hyuk Chae
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201131573A publication Critical patent/TW201131573A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

201131573 37275pif 六、發明說明： 【優先權申請案之參考】 曰申請之韓國專利申請 ’該申請案之全文特此 本申請案主張2010年2月8 案第10-2010-0011553號的優先榷 以引用方式併入本文中。 【發明所屬之技術領域】 本發明是有關於半導體記憶體裝置，且特別是有關於 儲存多位元資料的非揮發性記憶體裝置。 【先前技術】 -般而言’半導體記憶體㈣是諸如麵及基於微處 理器之顧等數位邏輯設計之最為重要的微電子元件 述應用涉及自衛星至消費型電子技術的範圍。因而，半導 體記憶體製造技術的進步，包含為達成更高整合度及速度 而藉由尺寸縮放（scaling)獲得的製程改良及技術發展， 促成了其它數位邏輯之效能標準的建立。： 半導體記憶體裝置通常分為揮發性記憶體裝置及非 揮發性記憶體裝置。在揮發性記憶體裝置中，在靜態隨機 存取記憶體之狀況下藉由確立正反器（flip祖〇p )之邏輯狀 態而儲存邏輯資訊，在動態隨機存取記憶體之狀況下籍由 為電容器充電而儲存邏輯資訊。在揮發性記憶體裝置中， 在供應電力時儲存及讀取資料，而當電力切斷時，資料便 會丟失。 在非揮發性記憶體裝置中，諸如MROM、+PR〇M、 EPROM、EBPROM及PRAM，當電力切斷時亦可保留資 201131573 37275pif 料。根據所應用之製造技術，非揮發性記憶體裝置之資斜 儲存狀態是永久的，或者可再程式化。非揮發性記憶體裝 置用於在各種應用中儲存程式及微碼（microcode)，所述 應用諸如為電腦、航空電子設備（avionics )、通信及消費 型電子技術。在需要快速且可程式化的非揮發性記憶髏的 系統中，在單一晶片中組合揮發性記憶體儲存模式與#揮 發性記憶體儲存模式亦可用於諸如非揮發性RAM (nvRAM)等裝置中。此外，已開發出包令一些額外邏輯 電路的特定記憶體結構以針對應用導向的任務而使效能最 佳化。 在非揮發性半導體記憶體裝置中，一般使用者難以更 新所儲存之内容’原因在於MR〇M、PROM及EPR01V[無 法自由抹除及寫入。然而，由於諸如Eepr〇m及pram 之非揮發性半導體記健裝置可電性抹除及寫人，所以其 應用範_展至需要連續更新的獅域體單元或程 式化。 【發明内容】 根據本發明之實施例的記憶體 多列非揮發性多位元（例如，N^，.3至〈具有 電路1憶體陣列。亦提供控制電路。所述控制 用第之揮發性記憶體陣列，且經組態以使 2體P車列中之第_列:非揮發性多位 :’乂 驗證館存於第1中*、、體早70中，來 』甲之貝枓的準確度。所述控制電路亦經 201131573 37275pif 組態以使用不同於第-序狀讀取電壓之第二序列之讀取 電壓而自第-列中讀取至少兩頁資料。根據本發明之此等 實施例中的-些實施例，第一序列之讀取電壓中之每一讀 取電壓的大小等於第二序列之讀取電料對應的讀取電 壓。 、 根據本發明之另外實施例，所述控制電路經組態以藉 由以下方式f至少兩頁資料程式化至第-列中：⑴將至 少兩頁寫入資料轉換成相對於所述至少兩頁寫入資料具有 不同二進位值的至少兩頁經轉換之資料；及⑻調整所 述第-列中之非揮發性多位元記憶體單元的臨限電壓，使 對應於所述至少兩頁經轉換之資料。此控制電路亦麵態 以自所述第-列中讀取至少兩頁經轉換之資料，作為所述 至少兩頁寫入資料。 根據本發明之另外實施例，提供一種記憶體系統，包 括：控制器，其經組態以基於第一位元型樣排序(paton ordering)來轉換資料；及非揮發歧憶體裝置，其經飯態 以根據對應於所述第-位元型樣排序之程.式化方法而程式 化經轉換之資料，並根據對應於不同於第一位元型樣排序 之第二位元型樣排序的讀取方法而讀取資料。 、包含附圖是為了便於加深對本發明之概念的理解，附 圖併入本說明書中，構成本說明書的一部分。圖式圖解說 明了本發明之概念的例不性實施例，且配上說明用以解釋 .本發明之概念的原理。 【實施方式】 201131573 37275pif 下文中將參照附圖更詳細地說明本發明之概念的例 示性實施例。然而，本發明之概念可以不同形式體現，且 不應被理解為限於此處闡述之實施例。實情為，提供此等 實施例’是為了使得本揭露將透徹且完整，並且將本發明 之概念的範疇完整地傳達給熟習此項技術者。 圖中為了清晰地圖解說明而誇示了本發明之概念的 例示性貫施例，本發明之概念的例示性實施例不限於所圖 =說明的具體形狀^在整個說明書及圖中，相同元件符號 代表相同元株。 項中ίίΓΓ使用時’術語“及/或，，包含相關聯之所列出 u元件、所有組合。此外，當一個部分 或藉由為前奸“直接輕”至後者， 至後者。除非另有裳置等）而“間接連接” 形式。此外，“包含”否‘則單數形式之物件可包含複數 區域、固定數目、步驟、包括之意思是指定一屬性、 除其它屬性、區域(缸程、元件及/或組件，但並不排 件。 疋數目、步驟、製程、元件及/或組 多也準資料館存技 格方面的競爭力。舉例令展日鼓加速，從而改良了價 位元的數目不斷増加。产二，儲存於記憶體單元中之資料 疋的數目增加，必然备=著储存於記憶體單元中之資料位 率及讀取頻率等各接、輯率、程式化頻 素。判定可最小化上述限制因 201131573 37275pif 素之位元型樣（bitpattern)之排序變得非常重要。位元型 樣排序亦可稱為位元分配方式（bit all〇cati〇n manner )。此 處，位元型樣可代表一記憶體單元中儲存之一行位元。.舉 例而言，當在一記憶體單元中儲存4位元資料時，位元型 樣可具有「0000」與「1111」之間存在的一值，且位元型 樣排序（亦即位元分配方式）可根據儲存於記憶體單元中 之資料位元數目而用不同方式來組態。圖1A及圖1B中繪 示根據例示性實施例之位元型樣排序（亦即，位元分配方 式）。 圖1A及圖1B所示之位元型樣可對應於記憶體單元中 儲存有4位元資料的狀況。在此狀況下，分別在選定字線 之s己憶體單元中儲存4頁資料。相應的記憶體單元可經程 式化而具有抹除狀態E及程式化狀態pi至p15中之一狀 態。舉例而言，參照圖1.A，當記憶體單元具有抹除狀態E 時，可將資料「1111」儲存於記憶體單元中。當記憶體單 元具有程式化狀態P1時，可將資料「0111」:儲存於ς憶體 單元中。亦即，可分配資料狀態Ε及Ρ1至Ρ15使具有^ 應的位元型樣。可如圖1Β所示分配對應於.資料狀態Ε及 至Ρ15的相應位元型樣。舉例而言，當記憶體單元具有 =除狀態Ε時，可將資料rml」儲存於記憶體單元〃中。 當記憶體單元具有程式化狀態P1時，可將資料「U讥 儲存於s己憶體單元中。在例示性實施例中.，位元型樣排 不限於圖1A及圖1.B所示之排序。 7 對ό己憶體早元中儲存之資料的讀取操作可為如下、巧 201131573 37275pif 程：判定記憶鮮元之臨限電壓是輯應刻 根據判定結果以獲得對應的4位元資料。可藉 二_及 執行讀取操作，且可執行讀取操作以便藉由二=來 定相應頁巾_應記憶體單元的:諸為^來確 查記憶體單元之臨限輕是高於還是低於用简資料畫， 為「〇」或「1」的狀態邊界（state b〇undary)。 刀 舉例而言，當記憶體單元經程式化而具有圖ia 的位元型樣排序時，可藉由使甩對應於狀態:p 7鱼p S之= 的狀態邊界的讀取電Μ 執行—次讀取操作來讀取』 二頁資料。可藉由使用分別對應於狀態ρ3與ρ4之間的狀 態邊界及狀態Ρ11與Η2之間的狀態邊界的讀取電壓VR4 及VR12執行兩次讀取操作而讀取第二頁資料。可藉由使 用分別對應於狀態P1與p2之間的狀態邊界、狀態p5與 之間的狀態邊界、狀態P9與P10之間的狀態邊界及狀 悲P13與P14之間的狀態邊界的讀取電壓VR2、VR6、Vfa〇 及VR14執行四次讀取操作而讀取第三頁資料。可藉由使 用分別對應於狀態E1與pi之間的狀態邊界、狀態P2與 P3之間的狀態邊界、狀態P4與P5之間的狀態邊界、狀態 P6與P7之間的狀態邊界、狀態P8與P9之間的狀態邊界、 狀=Pio與P11之間的狀態邊界、狀態pi2與pl3之間的 狀恶邊界以及P14與P15之間的狀態邊界的讀取電壓 VR1、VR3、VR5、VR7、VR9、VR11、VR13 及 執 行八次項取操作而讀取第四頁資料。 虽3己憶體單元經程式化而具有圖所乔的位元型樣 201131573 37275pif 序寺了用與上文所述相同的方式來 來執行讀取操作=可: 而讀取第^ R2 VR7及VR13來執行三次讀取操作 及j 使用讀取電壓VR1、VR6、谓 你田&妹彳了四次讀取操作而讀取第二頁資料。可藉由 使用碩取電麈VR3、VR5、VR_9及1 s μ ^ 操作而讀取第：頁資料日3田及™來執行四次讀取 v⑽及^4—=讀’=使，取· VR4、卿、 來執仃四-人頭取操作而讀取第四頁資料。 於取所判定之位元型樣排序的讀取方法而 1疋之位"°雜排序而程式化的多位元資料。 ▲於，猶t^型樣娜來程式化多位元*料的方法可對 取方法。舉例而言，可用如圖1A中所述之讀 取=來頃取根據圖1A所示之位元型樣排序儲存的多位 =資，。若藉由圖1B中所述之讀取方法來讀取根據圖Μ 不立元型樣排序儲存的多位元資料，則可能合讀取不 同於所儲存之資料的資料。因此，當判定出位元^= 日，’可判㈣應於關定之位元型樣排序的程式化方法及 1取方法。此意謂當根據對應於所判.定之位元型樣排序的 程式化方法而齡彡位元資料時，可根據對應於程式化方 法（或對應於所欺之位元碰财）的讀取方 多位元資料。 ： t根據圖1A及圖1B所示之位元型樣排序來程式化資 料時，在分別讀取第一至第四..頁資料時產生之錯誤機率可 對應於讀取頻率，分別如右侧方框(box)AO及A1所示。舉 201131573 37275pif 例而言，圖1A所示之位元型樣排序（亦即，位元分配方 式的錯誤機率分佈）可為1:2:4:8，且圖1Β所示之位元分 配方式的錯块機率分佈可為3.:4:4:4。由於記憶體系統之錯 誤校正能力必須經設計以校正具有最大錯誤機率之頁的錯 誤，所以採用圖1Α所示之位元分配方式的記憶體系統可 能需要較採用圖1Β所示之位元分配方式的記憶體系統具 有相對更大錯誤校正能力的錯誤枝正電路。圖1Β所示之 位元分配方式可有利於實施均一的錯誤機率分佈（或均一 的讀取潛時(latency) ^ 圖2A為圖解說明根據例示性實施例之根據圖1A所 示之位元分配方式的程式化方式的圖。圖2Β為圖解說明 根據例示性實施例之藉由圖1Β所示之位元分配方式的程 式化方式的圖。圖2Α所示之程式化方式可適合於應用各 巧演算法來補償歸因於單元間耦接（inter_ceU c〇upling )的 單元分佈劣化，原因在於每個狀態下臨限電壓分佈的遞增 是均一的。，反，目2B所示之程式化方式可能不適合於 應用各種演算法來改良單元誠限電壓分佈，原因在於每 個狀滤下臨限電壓分佈的遞增不是均—的。 自上文的說明可看出，難以判定適合於應用各種演算 法來改^限電壓分佈以及實騎—錯誤解分佈的位元 ί 1根據本發明之概念之例示性實_ _憶« :二：H 7的錯誤機率分佈，且可使用適合於應用各種 濟^來改良臨限電齡佈的程式化方歧 文中將加以詳細說明。 ，：、 201131573 37275pif 圖3為圖解說明根據本發明之概念之例示性實施例的 記憶體系統的方塊圖。參照圖3，記憶體系統可使用非揮 發性記憶體裝.置作為儲存媒體。所述記憶鐵系統可包含主 機100、控制器200及非揮發性i己憶體裝置3〇〇。控制器 200可回應於主機100而控制非揮發性記憶體裝置控 制器200可對主機100提供之資料進行轉瘓，使得資料具 有適合於應用各種演算法來改良臨限電壓分佈的位元型樣 排序。經轉換之資料可儲存於非揮發性記憶體裝置3〇〇 内。舉例而言，控制器200可包含資料轉換器2的。資料 轉換器201可經組態以轉換待儲存於非揮發性記憶 3〇〇内的資料。在例示性實施例中，資料轉換器加;不 轉換自非揮發性記憶體裝置300讀取的資料。亦即，自非 ，發性記憶體裝置3〇〇讀取的資料可不經資.料轉換即被發 ^至主機1GG。可財種方絲實施資料賴。可在將所 於選定予線之記憶體單㈣的f資料臨時儲存於 控制器（例如，缓衝記憶體）2〇〇内之後執抒資料轉換。 ^列而S，將假定如圖1B戶斤示分配對應於狀態e及 =的相應位元型樣，且如圖2a所示執行程式化操 I二ΐ:位元錄之分配可與諸轉換之前自主機100 :貧料有關。根據以上㈣，可將第—至第四 使得之資料轉換器2G1可轉換臨時儲存之資料， 斤不之私式化方式而儲存於非揮發性記憶體裂置 12 201131573 37275pif 300内。舉例而言，可將對應於pi狀態之輸入資料自「11〇1」 轉換成「0111」，且可將對應於P2狀態之輸入資料自「11〇〇」 轉換成「0011」。可將對應於P3狀態之輸入資料自「1〇〇〇」 轉換成「1011」。亦即，請求由主機1〇〇寫入之資料「11〇1」 (對應於狀態P1)可由控制器200之資料轉換器2〇1轉換 成「0111」’且可將經轉換之資料「0111」儲存於非揮發性 記憶體裝置300内。此處應瞭解，資料轉換不限於本文中 揭不的内容。 非揮發性§己憶體裝置3〇〇可經組態以回應於控制器 200的#求而執行程式化/讀取操作。非揮發性記憶體裝置 300可經組態以根據圖2Α所示之程式化方式（亦‘即，對應 於經轉換之資料之位元型樣排序的程式化方式）來程式化 所傳輸的資料。非揮發性記憶體裝置3〇〇可執行讀取操 巧，以便讀取由主機100進行寫入請求的資料（亦即，在 資料轉換之前自主機丨〇〇傳輸的資料）。當讀取由主機100 進行寫入請求的資料（亦即，在資料轉換之前自主機 ，輸的資料）時，可不經控制器之轉換操作而將讀取 資料直接發送至主機1〇〇。亦即，非揮發性記憶體裴置3⑻ 可經組態以根據圖1Α所示之位元分配方式來執行程式化 操作，且根據圖1Β所示之位元分配方式來執行讀取 下文中將加以詳細說明。 乐 圖4為圖解說明根據本發明之概念之例示性實施例的 圖3所示的非揮發性記憶體裝置的方塊圖。參照圖非 揮發性記憶體裝置可為NAND快閃記憶體裝置，但本發明 13 201131573 37275pif 之概念的實施例不限於此。舉例而言，將療解，本發明之 概念的實施例可應用於MROM、PROM、FRAM、NOR型 快閃記憶體裝.置及類似裝置。非揮發性記憶體裝置300可 包含記憶體單元陣列310，其中的.記憶體單元排列成列（字 線：WL)及行（位元線：BL)。相應記億體單元可儲存1 位元資料或Μ位元（多位元）資料（M為大於1的整數）。 相應記憶體單元可用具有諸如電荷收集層（charge trap layer )或浮閘（floating gate )等電荷儲存層的記憶體單元、 具有可變電阻器（variable resistor)的記憶體單元或類似 的記憶體單元來實施。記憶體單元陣列310可經實施而具 有熟知的單層陣列結構（稱為二維陣列結構）或多層陣列 結構（稱為三維陣列結構）。例示性三維陣列結構揭露於名 為「SEMICONDUCTOR NJEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS」的美國專利公 開案 2008/0023747 及名為「SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE」的 美國專利公開案2008/0084729中’其整個内容以引用的方 式併入本文中。 列解碼器320可絰組態以執行對記憶體單元陣列31〇 之列的選擇及驅動。電壓產生器330可受控制邏輯34〇控 制，且可經組U以產生程式化、抹除及郝操作所必需的 電壓（例如，程式化電壓、通過賴、抹除電壓及讀取電 壓）。讀取/寫入電路350可由控制邏輯34〇來控制，且可 根據褲作模式而作為侧放大料寫人购器來操作。舉 14 201131573 37275pif 例而言.，在讀取操作期間，讀取 自選定列之記憶體單元(或作為用於 感測放大器來操作。可藉由預定二:凡）伯測資料的 /輸出電路3_術f贿健;卜入界過$入 間，讀取/寫入電路350可作為用於驅動根期 二350可包含各自對應於相應位元線或位2 H電 器。當相應古己恃f罝；产本+夕 、、$的頁緩衝 部裝置⑽娜控 主;== 紙態而與外 =邏輯細可包含經域以姉讀取操作的讀 ’及_態以控制程式化操作的程式 342。讀取排程器341可根據對應 二 =自主機100傳輸之資料相關的位元分配方式之讀;； 如’圖1B所示之讀取方式）來控制讀取操作。亦 、取排程器糾可經組態以執行對應於具有均—錯 機率分佈之位元分配方式的讀取操作。= 可根據對應於與經轉換之資料相關之位元分配方式的程式 ::式（例如’圖2A戶斤示之程式化方式）來控制程二 &作。亦^，程式化排程器342可經組態以執行適合於應 用各種濟异法來補償單元分佈劣化之程式化操作。 在例示性實施例中，讀取排程器341可經組態而可由 外部農置（例如，控制器）來程式化。舉例而言，讀取排 15 201131573 37275pif 二t 可藉由控制器200在通電(P—rup) =疋之暫存器的蚊而程式化。程式化排程器342可經 而可用類似於讀取排程器341的方式程式化。相反， 丨及程式化排程器342之讀取演算法及程式 化凟异法在硬體方面可為固定的。 太為圖解說明經組態而具有用於全位元線記憶體架 3 "偶讀、體雜之記倾區塊的减體單元陣列31〇 的圖。下文中.，將詳細說明記憶體單元陣列31〇的例示性 舉例而言’將說明具有包含1024個記憶體區塊之記 憶體早7G陣列310的NAND快閃記憶體裝置。儲存於相應 記憶體區塊巾之資料可㈣抹除。在例示性實施例中，記 ，體區塊可為可同時抹除的儲存裝置之最小單位。舉例而 言，記憶體區塊可包含職於位元線（例如，㈣的位元 線）的多個行。在全位元線（allbitline，胤）架構的例 不性實施例中，記憶體區塊的所有位元線在讀取操作及程 式化操作期間可同時被選中。與共同字線相:關且連接至所 有位元線的儲存裝置可同時程式化。 在例示性實施例中，同一行中之多個儲存裝置可彼此 串列連接，從而形成NAND串。NAND串的一個端子可由 串選擇線（string select line ) SSL藉由一選擇電晶體控制 器而連接至對應的位元線，且NAND串的另一端子可:接 地選擇線（ground select ) GSL藉由選擇電晶體而連接 至共同源極線CSL。在奇偶位元線架構的另一例示性實施 例中，位元線可分為偶數位元線BLe及奇數位元線BL〇。 201131573 37275pif 射，在朗樣巾錢接至奇數位元線 連接至偶私可在一第一時間程式化，而與共同字線相關且 =式切其它區财，且可自紅記 二 此刼作可同時執行。 几貝取 記本發明之概念之例示性實施例的 據ϋ之操作的圖。下文中，將參照附圖詳細說明根 之概念之例示性實施例的記憶體系統操作。出於 =二假定4位元資料(或16位準資料)儲存於非 軍赉〖生。己L體裝置300的記憶體單元中。 主機⑽請求讀取/程式化操作時，控制器200可臨 =存自主機⑽提供的程式化資料。自主機刚提供之 不由控制器直接發送至非揮發性記憶體 裝置300。為了進行資料轉換，控制器細可—直 至收集到待儲存於選定字線之記紐單元中的$頁資料為 t = i收集到4頁資料，控制器之資料轉換器201 便可轉換臨時儲存於緩衝記憶體（未圖示）中的4頁資料， 使^料適合於應用各種演算法來補償單元分佈劣化。貝舉例 而言，當第四至第一頁·資料位元的型樣為對應於P1狀能 「的「應」時，可將位元型樣「贿」轉換成位元㈣ ill」。當第四至第一頁資料位元的型樣為對應於p2狀能 「的「mo」時，可將位元麵「簡」轉換成位元型樣 _」。對應於其它狀態之位元型樣亦可用與上述相同的 方式轉換。雖然轉換了程式化資料，但待程式化之狀能可 17 201131573 37275pif 不改變。亦即，當輸入對應於pi狀態的資 之位元型樣亦可對應MP1狀態。 、、，i轉換 可將經轉換之資料發送至.鱗雜 非揮發性記嶋置細之峨排㈣定字 線之减體早7G中使_換的_程式化。可根據 圖6所示之經轉換之資料的位元型樣排序的圖2A所示的 程式化方式來程式化敎字線之記倾單元。此程式化方 式可適合於_各_算法綠B限電壓分佈。: Ϊ定ίί之記憶體單元中程式化了 4頁資料，程式化程序 便可結束。 ^ 此後’主機100請求儲存於選定字線之記憶體單元中 的資料，非揮發性記憶體裝置3〇〇可讀取請求自字線之呓 憶體單元_取的㈣，且可_取之f料發送至控制器 200°控㈣2GG可不轉換過飾將讀取f料直接發送至 主機100 ’下文將加以詳細說明。 ，主機100請求儲存於選定字線之記憶體單元中的第 一頁資料時，非揮發性記憶體裝置300可藉由使用讀取電 壓VR2、VR7及VR13而非讀取電壓VR8以執行三次讀取 操作來讀取第一頁資料。讀取頁資料可為在資料轉換^前 自主機100傳輸的資料（對應於圖6之方框B〇的第一頁 資料）。當主機100请求儲存於選定字線之記憶體單元中的 第二頁資料時，非揮發性記憶體裝置300可藉由使用讀取 電壓VR1、VR6、VR8及VR11而非讀取電壓VR4及VR12 以執行四次讀取操作來讀取第二頁資料。讀取頁資料可為 18 201131573 37275pif 在資料轉換之前自主機傳輸的資料（對應於圖 框B0的第二頁資料）。當主機！⑻請求儲存於選定 記憶體單it中的第三頁資料時，非揮發性記憶體裝置細 可藉由使用讀取電塵VR3、VR5、VR9及聰5而非读 電壓W2、W6、V請及VR14以執行四次讀取操作二矣 取第三頁資料。讀取頁資料可為在資料轉換之前自主;: 100傳輸的資料（對應於圖6之方框B〇的第三頁資h 當主機100請求儲存於選定字線之記憶體單元中的第'四 資料時’非揮發性記憶體裝置可藉由使用讀取電壓 VR4、VR10、VR12及VR14而非讀取電壓VR卜VR3...... VRI3及衝5以執行四㈣取猶來讀料四頁二 取頁資料可為在資料轉換之前自主機刚傳輪的資料^ 應於圖6之方框B0的第四頁資料）。 自以上說明可看出’控網可轉崎料，使得資 料具有適合於細各種演算法來改良臨限電壓分佈的位元 型樣排序。經轉換之資料可财於_發性記憶體 300中。非揮發性記憶體裝置可根據適合於實施^一 錯誤機率分佈之位元麵排序來讀取資料。可不經資料 換過程而藉由控制器2〇〇將讀取資料發送至主機1〇〇。對 應於讀取猶域元龍祕可不舰對胁程式化操作 之=70型樣排序。亦即，發送至非揮發性記憶體裝置_ ^程^化資料可不同於自非揮發性記憶體裂置發送 讀取資料。舉例而言，本發明之實施例包含至少一具有多 列非揮發性多位70 (例如，則立元，其中Ν>2)記憶體單 201131573 37275pif 元的非揮發性記憶體陣列310。（見例如圖4至圖5)。亦提 供控制電路。根據本發明之一些實施例的控制電路可包含 控制邏輯電路34〇及其它組件，如電壓產生器33〇、列解 碼器320、讀取/寫入電路350及輸入，輸出電路36〇，如圖 4所圖解說明。控制電路電性耦接至非揮發性記憶體陣列 310，且經組態以使用第一序列的讀取電壓例如，VR8、 VR4、VR12、VR2、VR6、VR1G、VR14、VIU、VR3、 VR5、VR7、VR9、VR11、VR13 及 VRI5 )將四頁資料程 式化至非揮發性s己憶體陣列31〇中的一列非揮發性多位元 5己憶體單元中，以驗證儲存於正被程式化之列内的資料的 準確度。（見例如圖2、圖6A)。所述控制電路亦經組態以 使用不同於第-序狀讀取賴之第二序狀讀取電壓而 自所述列中讀取所述四頁資料。如圖6B所圖解說明，第 二序列之讀取電壓可為以下序列：VR2、VR7、VR13、VRb VR6、VR8、VR11、VR3、VR5、VR9、VR15、VR4、VR1〇、 VW2及VR14。如圖6A所圖解說明，所述控制電路可經 組態以藉由以下方式將四㈣料程式化至正被程式化之列 中.（1)將至少兩頁寫入資料轉換成相對於所述至少兩頁 寫入-貝料具有不同二進位值的至少兩頁經轉換之資料；及 (二0 5周整所述列中之非揮發性多位元記憶體單元的臨限電 壓，使對應於所述至少兩頁經轉換之資料。知圖1B及圖 6B所圖解說明’控制電路更經組態以自所述列中讀取四頁 經轉換之資料，以作為原始的四頁寫入資料。 當在使用如ROM的非揮發性記憶體裝置之應用中在 20 201131573 37275pif 工薇執行程式化操作時，可藉由福义 性記憶體裝置中程式化經3:轉換貧料以在非揮發 f二ίΐ ’可根據上述對應於圖1A之位元型樣 圖執行賴娜，且可_上述對應於 圖1B之位凡型樣的讀取方式來執行資料程式化。 ，7為圖解·包含根據本發明之概念之例示性實施 ^的非揮發性記Mm積體電路 昭 L積例如智慧卡）可包含__憶體裝'= 及控制S 2000。非揮發性記憶體裝f 1〇〇〇可與圖4 —質上相同’本文中將不再贅述^控制器2_可盘圖3 =上相同，本文中將不再贅述。控制器测可控制 發性記鍾裝置_，且可包含咖删，Μ 22〇〇軍 RAM 2300及輸入/輪出介面纖。cpu 2綱可基於儲 於ROM編中的各種程式來控制積體電路卡的整體押 作。輸入/輸出介面2400可提供與外部裝置之間的介面"。本 快閃記憶體裝置是即使斷電亦可保持所儲存之 的非揮發性AH體裝置。隨著諸如蜂嵩式電話、個人數位 助理（Personal DigitalAssistant，PDA)、氧位相機、可押 式遊戲機及MP3的行動裝置之使用的增加，快閃記憶體^ 置愈加廣泛地用作程式碼儲存裝置以及資料儲存裝置。^ 閃記憶體裝置可用於家用應用，如HDTV、DVD、路由哭 及王球疋位糸統（Gl〇bai.p〇siti〇Iiing SySfein，Gpgj)。曰 8 中示意圖解說明包含根據本發明之概念之例示性實施例的 非揮發性記憶體裝置的計算系統。 21 201131573 37275pif 計算系統可包含微處理器310〇(其電裡連接至匯流排 3001)、使用者介面32〇〇、數據機33〇〇 (如基頻晶片組）、 S己憶體控制器3400及用作儲存媒體的快.閃記憶體裝置 3500b快閃記憶體裝置35〇〇可用與圖4中實質上相同的方 式來組態。s己憶體控制器.Moo可將已由微處理器⑽處 理或待由#處理器3100處理的n位元資料（n為大於〇 的整數）儲存於快閃記憶體裝置35〇〇.中。當 動裝置時，可另外提供電池鳩來供應計算系統的操作電. 屢:雖然圖中未繪示，但熟習此項技術者將不難明白，計 算系統可更包含應用晶H、相機影像處理^ ( Ca黯a ί啡Processor，CIS)、行動DRAN及類似裝置。舉例而 吕’記憶體控制器3400及快閃記憶體裝置35〇〇可形成使 用非揮發性記憶體來儲存資料的固態驅動器/碟（§遍
State Drive/Disk，SSD) 〇 圖9為圖解說明根據本發明之概念之例示性實施例的 圖8所示的記憶體控彻的方塊圖。參照圖9，控制哭可 體中儲存資料，並自儲存媒體讀；資 t = 介面侧、記憶體介面棚、處理 =兀棚、猶記憶體侧及錯誤控鮮元侧。主機 ^面棚可經組態以與外㈣置⑽ 、 記憶體介面機可經組態以與儲存 :==制該控制器的整體操作。緩衝 存媒體讀取的資料。此外，緩衝記憶體44。可 22 201131573 37275pif 二侧的工作記憶l錯誤控制單元彻可經組態 測及校正自儲存雜讀取之資料的錯誤。如圖9所示，將 =鮮，可另外提供ROM 4_以儲存控制器中的程式碼資
I 在本發明之概念的例示性實施例中，記憶體單元可用 可變電阻記憶料元來鴻。例祕可㈣阻記憶體單元 及包含其的記憶體裝置揭露於美國專利第7529124號中， 所述專利的全文以引用的方式併入本文中。 儿 在本發明之概念的另一例示性實施例中，記憶體單元 可，用具有電荷儲存層之各種單元結構之一來實施。具有 電何儲存層之單元結構可包含制電荷收制的電荷收集 快閃結構、具有多層陣列的堆#快閃結構、無源極—沒極 的快閃結構及插腳型快閃結構。 八有龟荷收集快閃結構作為電荷儲存層的記憶體裝 置揭露於美國專利第印58906號、美國專利公開案第 2004-0169238號及美國專利公開案第2〇〇6_〇18〇851號 中，所述專利的全文以引用的方式併入本文中。無源極°/ 汲極的快閃結構揭露於韓國專利第673020號中，所述專利 的全文以引用的方式併入本文中。 根據本發明之概念之例示性實施例的快閃記憶體裝 置及/或記憶體控制器可使用各種類型的封裝來安裝7舉例 而5，根據本發明之概念之實施例的快閃記憶體裝置及記 憶體控制器可使用諸如以下封裝來安裝：：封裝上封裝 (Package on Package ’ p〇p)、球狀柵格陣列（Bau Gri(1 23 201131573 37275pif
Array，BGA)、晶片級封裝（Chip Scale Package，CSP)、 塑膠引線晶片載體（Plastic Leaded Chip Carrier，PLCC)、 塑膠雙排封裝（Plastic Dual In-line Package，PDIP)、窩伏 爾組件内晶粒（Die in Waffle Pack )、晶圓形式的晶粒（Die in Wafer Form )、板上晶片（Chip On Board，COB )、陶究 雙排封裝（Ceramic Dualln-line Package，CfeRDIP)、塑谬 1度四平組件（Plastic Metric Quad Flat Pack，MQFP )、薄 型四平組件（Thin Quad Flat Pack，TQFP )、小型封裝積體 電路（Small Outline Integrated Circuit，SOIC)、窄間距小 型封裝（Shrink Small Outline Package，SSOP )、薄型小型 封裝（Thin Small Outline Package，TSOP)、封褒内系統 (System h Package，SiP )、多晶片封裝（ Multi Chip
Package ’ MCP)、晶圓級製造封裝（Wafer-level Fabricated
Package ’ WFP )及晶圓級處理堆疊封裝（Wafer_levd
Processed Stack Package，WSP )。 根據本發明之概念的例示性實施例，寸採用適合於應 用各種演算法來改良臨限電壓分佈的位元型樣排序，及適 合於實施均一的錯誤機率分佈及讀取潛時的位元型樣排 序。 7 上文揭露之主題應被視為說明性而非限制性的，且隨 ，申請專補圍意.欲涵蓋所有此縣於本_之概念的真 貫精神及In»壽的所有此等修改、增強及其它實施例。因此， ，法律允騎最大程度上’應由以下申請糊歸及其均 等物之所料的最廣泛轉來狀本發明域念的範:壽， 24 201131573 3/275pif 且本發明之概念的範疇不應受以上詳細說明的侷限或限 制。 【圖式簡單說明】 圖1A及圖1B為圖解說明根據例示性實施例之仅元型 樣排序的圖。 圖2A為圖解說明根據例示性實施例之根據圖丨八所 示之位元分配方式之程式化方式的圖。 圖2B為圖解說明根據例示性實施例之根據圖1B所示 之位元分配方式之程式化方式的圖。 圖3為圖解說明根據本發明之概念之例示性實施 記憶體系統的方塊圖。 ' 圖4為圖解說明根據本發明之概念之例示性實施例的 圖3所示的非揮發性記憶體裝置的方塊圖。 、 圖5為圖解說明經組態而具有用於全位元線雜加 圖:、奇偶記憶體架構之記憶體區塊的記憶體單元^歹= 記怜二^ 根縣發日狀概念之彻性實施如
。己L體系統之操作的圖。 也例I 圖7為圖解說明包含根據本發 例的非揮發性記师 ^之概&之例贿實) 以置之積體電路卡的方坡圖。只’ 圖8為圖解說明包含根據本 冬 例=發性輯體裝置之計算系=忒例示咏 圖9為圖解說明根據本發明人点 圖8所示的記憶體控制器的方塊圖。&⑥生實施你“ 25 201131573 37275pif 【主要元件符號說明】 100 :主機 200:控制器 201 :資料轉揍器 300 :非揮發性記憶體裝置 310 :記憶體單元陣列 320 :列解碼器 330 :電壓產生器 340 :控制邏輯 341:讀取排程器 342 :程式化排程器 350 :讀取/寫入電路 360:輸入/輸出電路 1000 :非揮發性記憶體裝置 2000:控制器
2100 ： CPU
2200 ： ROM
2300 ： RAM 2400 :輸入/輸出介面 3100:微處理器 3001 :匯流排 3200 :使用者介面 3300 :數據機 3400 :記憶體控制器 26 201131573 37275pif 3500 :快閃記憶體裝置 3600 :電池 4100 :主機介面 4200 :記憶體介面 4300 :處理單元 4400 :緩衝記憶體 4500 ··錯誤控制單元 4600 ： ROM AO、A1 ··方框 BLe ··偶數位元線 BLo :奇數位元線 CSL :共同源極線 E :抹除狀態 GSL :接地選擇線 P1-P15 :程式化狀態 SSL :串選擇線 VR1-VR15 :讀取電壓

Claims (1)

  1. 201131573 37275pif 七、申請專利範園： 1. 一種記憶體系統，包括： 非揮發性記憶體陣列，其中具有多列非揮發位 記憶體單元；以及 控制電路’其電性麵接至所述非揮發性記憶體 所述控制電路經組態以使用第-序列之㈣電壓將 頁資料程式化至所述非揮發性記憶體陣列中一 發性多位元記憶體單元中以驗證儲存於所述第2列中 述資料的準4度，且更經組態以使用不同於所述第 之讀取電壓之第二序列之讀取電壓而自 所述至少兩頁資料。 $ /如申請專利範圍第」項所述之記憶體系統，其 述第-序狀讀取電壓中之每-所述讀取電壓的大小等於 所述第二序列之讀取電壓中對應的讀取電壓。 、 3.如申請專利範圍第！項所述之記 ，制電路經組態以藉由町方式將所述心^資= 式化至所述第—列中： 十牙 入兩頁寫入資料轉換成相對於所述至少兩頁寫 貝二、、有不同二進位值的至少兩頁經轉換之資料；以及 元的—财之麟轉練乡Μ記憶體單 、°。^堅，使對應於所述至少兩頁經轉換之資料。. 靜申請專利範圍第3項所述之記憶體系統，其中所 “之;述第^ ^作马所述至少兩頁寫入資料。 28 201131573 37275pif 5.如申請專利範圍第1項所述之記憶體系統，其中所 几夕立心己憶體單元為N位元記憶體單元，其中N為大於 二的整數。 ’ 。·一種具有N位元記憶體單元之非揮發性記憶體裝 ，的操作方法’其巾N為大於二的整數，所述操作方法包 括： 、、使用第一序列之讀取電壓用至少三頁資料來程式化 戶斤述非揮發性5己憶體裝置中的一列N位元訖憶體單元，以 驗證所述至少三頁資料的準確度；以及 使用不同於所述第一序列之讀取電壓之第二序列之 讀取電壓來讀取含有所述至少1頁資料的所述抑位元記 憶體單元。 7.如申請專利範圍第6項所述之操作方法，更包括將 四頁寫入資料轉換成相對於所述四頁寫入資料具有不同二 進位值的四頁經轉換之資料，其令所述程式化包括使用所 述第一序列之讀取電壓且用所述四頁經轉換之資料來程式 化所述非揮發性記憶體裝置中的所述列]^位元記憶體單元 以驗證所述四頁經轉換之資料的準確度，且其中所述讀取 包括讀取含有所述四頁經轉換之資料的所述列N位元記憶 體單元，以作為所述四頁寫入資料。 “ 8. —種記憶體系統，包括： 控制益，其經組態以基於第一位元型樣排序來轉換 料；以及 、' 非揮發性記憶體裝置’其經組態以根據對應於所述第 29 201131573 37275pif 一位元型樣排序的程式化方法來程式化經轉換的所述資 料’且根據對應於不同於所述第—位元型樣排序之第二位 元型樣排序的讀取方法來讀取資料。 9·如申請專利範圍第8項所述之記憶體系統，其中所 述讀取資料被所述控制器不加轉換地發送至外部裝置。 10.如申請專利範圍第8項所述之記憶體系統，其= 所述第一位元型樣排序適合於應用演算法來改良臨限電麈 分佈，且所述第二位元型樣排序適合於實施均一的錯誤襪 率分佈及讀取潛時。 30
TW100101968A 2010-02-08 2011-01-19 Nonvolatile memory devices having improved read reliability TW201131573A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100011553A KR20110092090A (ko) 2010-02-08 2010-02-08 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템

Publications (1)

Publication Number Publication Date
TW201131573A true TW201131573A (en) 2011-09-16

Family

ID=44353608

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100101968A TW201131573A (en) 2010-02-08 2011-01-19 Nonvolatile memory devices having improved read reliability

Country Status (5)

Country Link
US (2) US8743604B2 (zh)
JP (1) JP2011165305A (zh)
KR (1) KR20110092090A (zh)
CN (1) CN102157201A (zh)
TW (1) TW201131573A (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5380510B2 (ja) * 2011-09-30 2014-01-08 株式会社東芝 不揮発性半導体記憶装置
US9606730B2 (en) * 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
US10565501B1 (en) * 2013-04-19 2020-02-18 Amazon Technologies, Inc. Block device modeling
KR102068519B1 (ko) 2013-07-01 2020-01-21 삼성전자주식회사 저장 장치, 그것의 쓰기 방법 및 읽기 방법
KR102120823B1 (ko) * 2013-08-14 2020-06-09 삼성전자주식회사 비휘발성 메모리 장치의 독출 시퀀스 제어 방법 및 이를 수행하는 메모리 시스템
KR102157875B1 (ko) * 2013-12-19 2020-09-22 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
JP6262063B2 (ja) 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
KR20160032910A (ko) * 2014-09-17 2016-03-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
EP3201781A4 (en) * 2014-10-03 2018-05-30 Agency for Science, Technology and Research Active storage unit and array
KR102252378B1 (ko) 2014-10-29 2021-05-14 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102263046B1 (ko) 2014-10-29 2021-06-09 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102287760B1 (ko) 2014-10-29 2021-08-09 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
KR102246843B1 (ko) * 2015-01-15 2021-05-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9548107B1 (en) 2015-07-09 2017-01-17 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102451154B1 (ko) * 2015-12-07 2022-10-06 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US9934847B2 (en) * 2016-03-11 2018-04-03 Toshiba Memory Corporation Memory system storing 4-bit data in each memory cell and method of controlling thereof including soft bit information
KR102422478B1 (ko) * 2016-05-10 2022-07-19 삼성전자주식회사 불휘발성 메모리 장치의 독출 방법
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US10593398B2 (en) 2016-09-13 2020-03-17 Toshiba Memory Corporation Semiconductor storage device including a controller configured to execute a first write and a second write
US9691492B1 (en) * 2016-09-29 2017-06-27 Intel Corporation Determination of demarcation voltage for managing drift in non-volatile memory devices
KR20180080842A (ko) * 2017-01-05 2018-07-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20200117374A (ko) * 2019-04-04 2020-10-14 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템
KR20200117746A (ko) 2019-04-05 2020-10-14 삼성전자주식회사 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템
KR20210024269A (ko) 2019-08-21 2021-03-05 삼성전자주식회사 빠른 읽기 페이지를 포함하는 불휘발성 메모리 장치 및 이를 포함하는 스토리지 장치
EP3783614B1 (en) * 2019-08-21 2022-06-08 Samsung Electronics Co., Ltd. Nonvolatile memory device including a fast read page and a storage device including the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
JP2000298992A (ja) 1999-04-13 2000-10-24 Hitachi Ltd 多値記憶不揮発性半導体メモリの制御装置
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
JP4901048B2 (ja) 2001-06-28 2012-03-21 三星電子株式会社 浮遊トラップ型不揮発性メモリ素子
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US7493457B2 (en) 2004-11-08 2009-02-17 Sandisk Il. Ltd States encoding in multi-bit flash cells for optimizing error rate
US7813170B2 (en) * 2005-11-11 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device capable of memorizing multivalued data
KR100673020B1 (ko) 2005-12-20 2007-01-24 삼성전자주식회사 전계효과 소오스/드레인 영역을 가지는 반도체 장치
KR100764738B1 (ko) 2006-04-06 2007-10-09 삼성전자주식회사 향상된 신뢰성을 갖는 상변화 메모리 장치, 그것의 쓰기방법, 그리고 그것을 포함한 시스템
EP1865513A1 (en) * 2006-06-07 2007-12-12 STMicroelectronics S.r.l. Nonvolatile memory device
KR100813618B1 (ko) 2006-07-25 2008-03-17 삼성전자주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
JP4892307B2 (ja) * 2006-09-08 2012-03-07 株式会社東芝 不揮発性半導体格納装置
US7646664B2 (en) 2006-10-09 2010-01-12 Samsung Electronics Co., Ltd. Semiconductor device with three-dimensional array structure
JP2009059453A (ja) * 2007-09-03 2009-03-19 Toshiba Corp 不揮発性半導体記憶装置及びメモリシステム
US7826277B2 (en) 2008-03-10 2010-11-02 Hynix Semiconductor Inc. Non-volatile memory device and method of operating the same
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N

Also Published As

Publication number Publication date
KR20110092090A (ko) 2011-08-17
JP2011165305A (ja) 2011-08-25
CN102157201A (zh) 2011-08-17
US20120314496A1 (en) 2012-12-13
US20110194347A1 (en) 2011-08-11
US8743604B2 (en) 2014-06-03

Similar Documents

Publication Publication Date Title
TW201131573A (en) Nonvolatile memory devices having improved read reliability
CN103714856B (zh) 存储器系统及其读取回收方法
US10387303B2 (en) Non-volatile storage system with compute engine to accelerate big data applications
JP5660615B2 (ja) マルチビットメモリ装置を含んだデータ格納システム及びそれの動作方法
CN103778962B (zh) 使用回归分析的半导体存储系统及其读取方法
US20180358989A1 (en) Non-volatile Storage Systems With Application-Aware Error-Correcting Codes
CN101847443B (zh) 非易失性存储器器件和相关的编程方法
JP6262426B2 (ja) メモリシステム及びそれのブロック複写方法
US8432735B2 (en) Memory system and related method of programming
KR101734199B1 (ko) 멀티-비트 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 동작 방법
US9164889B2 (en) Memory system to select program operation method and method thereof
KR20130052971A (ko) 비휘발성 메모리 장치의 동작 방법
CN101458957A (zh) 存储器系统及其磨损平衡方法
CN111095418A (zh) 指定读取命令的读取电压偏移量的方法和装置
CN104700896B (zh) 存储器系统和包括所述存储器系统的用户装置
US20140022842A1 (en) Data storage device comprising nonvolatile memory chips and control method thereof
CN110010185A (zh) 存储器系统及其操作方法
CN107134295A (zh) 存储器诊断系统
KR20150072517A (ko) 불휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
CN106126437A (zh) 存储系统
KR20130049330A (ko) 메모리 시스템 및 그것의 메모리 관리 기법
CN104575598B (zh) 电阻式存储器件、其操作方法以及具有该电阻式存储器件的系统
CN108574495A (zh) 错误定位多项式解码器及方法
CN110413221A (zh) 数据存储设备