JPH10188577A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH10188577A JPH10188577A JP34006096A JP34006096A JPH10188577A JP H10188577 A JPH10188577 A JP H10188577A JP 34006096 A JP34006096 A JP 34006096A JP 34006096 A JP34006096 A JP 34006096A JP H10188577 A JPH10188577 A JP H10188577A
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- erase
- memory
- memory cell
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Abstract
(57)【要約】
【課題】制御系回路を小面積化でき、特性、信頼性をデ
ータ用セルと同様にでき、ロックビットセルの形成が容
易に行える半導体不揮発性記憶装置を提供する。 【解決手段】メモリアレイ１１ａ内にブロック単位への
書き込み／消去を許可するか禁止するかを示すデータが
書き込みまれるロックビットセルＬＭＴを消去ブロック
単位で対応して形成し、アドレス指定されたブロックに
対して書き込み禁止命令を受けた場合に、当該ブロック
に対応するロックビットセルに対して書き込み／消去禁
止データを書き込み、メモリセルへの書き込みまたは消
去命令を受けた場合、アドレス指定された記憶ブロック
に対応したロックビットセルのデータを読み出し、読み
出しデータが書き込み／消去を禁止するデータの場合に
は書き込み動作を抑止し、書き込み／消去を許可するデ
ータの場合には書き込み動作を行う書き込み／消去制御
回路２１ａを設ける。
ータ用セルと同様にでき、ロックビットセルの形成が容
易に行える半導体不揮発性記憶装置を提供する。 【解決手段】メモリアレイ１１ａ内にブロック単位への
書き込み／消去を許可するか禁止するかを示すデータが
書き込みまれるロックビットセルＬＭＴを消去ブロック
単位で対応して形成し、アドレス指定されたブロックに
対して書き込み禁止命令を受けた場合に、当該ブロック
に対応するロックビットセルに対して書き込み／消去禁
止データを書き込み、メモリセルへの書き込みまたは消
去命令を受けた場合、アドレス指定された記憶ブロック
に対応したロックビットセルのデータを読み出し、読み
出しデータが書き込み／消去を禁止するデータの場合に
は書き込み動作を抑止し、書き込み／消去を許可するデ
ータの場合には書き込み動作を行う書き込み／消去制御
回路２１ａを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能でかつ分割消去可能な半導体不揮発性記憶装置に関
するものである。
可能でかつ分割消去可能な半導体不揮発性記憶装置に関
するものである。
【０００２】
【従来の技術】電気的に書き換え可能な半導体不揮発性
記憶装置、たとえばＤＩＮＯＲ型フラッシュメモリにお
いては、ページ単位で書き込みを行い、ブロック単位で
消去可能に構成されている。
記憶装置、たとえばＤＩＮＯＲ型フラッシュメモリにお
いては、ページ単位で書き込みを行い、ブロック単位で
消去可能に構成されている。
【０００３】近年、このようなフラッシュメモリにおい
て、特定の記憶ブロックに対して書き込み／消去動作を
禁止して重要なデータの消失を防止する構成を有するも
のが提案されている。具体的には、各消去ブロック単位
毎に対応して書き込み／消去の禁止・許可を制御するた
めのフラグビット（以下、ロックビットという）用メモ
リセルを設けた構成が採用されている。
て、特定の記憶ブロックに対して書き込み／消去動作を
禁止して重要なデータの消失を防止する構成を有するも
のが提案されている。具体的には、各消去ブロック単位
毎に対応して書き込み／消去の禁止・許可を制御するた
めのフラグビット（以下、ロックビットという）用メモ
リセルを設けた構成が採用されている。
【０００４】図３は、ロックビット用メモリセルを設け
たＤＩＮＯＲ型フラッシュメモリを示す構成図である。
このフラッシュメモリ１０は、メモリセルアレイ１１、
カラムアドレスＡ０〜Ａm-1 用アドレスバッファ１２、
ロウアドレスＡｍ〜Ａｎ用アドレスバッファ１３、プリ
Ｘデコーダ１４、Ｘデコーダ１５、Ｙデコーダ１６、書
き込み用データラッチ回路１７、カラムゲート群１８、
センスアンプ群１９、入出力バッファ２０、書き込み／
消去制御回路２１、昇圧／電源切換回路２２、ロックビ
ット制御回路群２３、およびロックビット用メモリセル
（以下、ロックビットセルという）群２４により構成さ
れている。
たＤＩＮＯＲ型フラッシュメモリを示す構成図である。
このフラッシュメモリ１０は、メモリセルアレイ１１、
カラムアドレスＡ０〜Ａm-1 用アドレスバッファ１２、
ロウアドレスＡｍ〜Ａｎ用アドレスバッファ１３、プリ
Ｘデコーダ１４、Ｘデコーダ１５、Ｙデコーダ１６、書
き込み用データラッチ回路１７、カラムゲート群１８、
センスアンプ群１９、入出力バッファ２０、書き込み／
消去制御回路２１、昇圧／電源切換回路２２、ロックビ
ット制御回路群２３、およびロックビット用メモリセル
（以下、ロックビットセルという）群２４により構成さ
れている。
【０００５】メモリセルアレイ１１は、たとえばｍ本の
ビット線ＢＬ１〜ＢＬｍが配線されている。また、各ビ
ット線ＢＬ１〜ＢＬｍには、ｎ本のＤＩＮＯＲ列が接続
されている。各ＤＩＮＯＲ列は、たとえば図４に示すよ
うに、主ビット線ＭＢＬに接続された副ビット線ＳＢＬ
に４個のメモリトランジスタＭＴ１〜ＭＴ４のドレイン
が接続されている。また、主ビット線ＭＢＬと副ビット
線ＳＢＬは選択ゲート線ＳＬにより制御される選択トラ
ンジスタＳＴ１を介して接続される。副ビット線ＳＢＬ
は、４本のワード線ＷＬ１〜ＷＬ４と交差し、各交差位
置に４個のメモリトランジスタＭＴ１〜ＭＴ４が配置さ
れる。そして、選択トランジスタＳＴ１はＸデコーダ１
５で駆動される選択ゲート線ＳＬ１により導通状態が制
御され、メモリトランジスタＭ１〜Ｍ４は同じくＸデコ
ーダ１５で駆動されるワード線ＷＬ１〜ＷＬ４により導
通状態が制御される。
ビット線ＢＬ１〜ＢＬｍが配線されている。また、各ビ
ット線ＢＬ１〜ＢＬｍには、ｎ本のＤＩＮＯＲ列が接続
されている。各ＤＩＮＯＲ列は、たとえば図４に示すよ
うに、主ビット線ＭＢＬに接続された副ビット線ＳＢＬ
に４個のメモリトランジスタＭＴ１〜ＭＴ４のドレイン
が接続されている。また、主ビット線ＭＢＬと副ビット
線ＳＢＬは選択ゲート線ＳＬにより制御される選択トラ
ンジスタＳＴ１を介して接続される。副ビット線ＳＢＬ
は、４本のワード線ＷＬ１〜ＷＬ４と交差し、各交差位
置に４個のメモリトランジスタＭＴ１〜ＭＴ４が配置さ
れる。そして、選択トランジスタＳＴ１はＸデコーダ１
５で駆動される選択ゲート線ＳＬ１により導通状態が制
御され、メモリトランジスタＭ１〜Ｍ４は同じくＸデコ
ーダ１５で駆動されるワード線ＷＬ１〜ＷＬ４により導
通状態が制御される。
【０００６】書き込み用データラッチ回路１７は、２つ
のインバータＩＮＶ１，ＩＮＶ２の入出力同士を結合し
てなり、昇圧／電圧切換回路２２により書き込み／消去
制御回路２１に制御に基づくデータがラッチされるデー
タラッチ１７−１〜１７−ｍを有する。そして、各デー
タラッチ１７−１〜１７−ｍは書き込み／消去制御回路
２１により導通状態が制御される転送ゲートＴ１７−１
〜Ｔ１７−ｍによりビット線Ｂ１Ｌ〜ＢＬｍの一端側に
接続されている。
のインバータＩＮＶ１，ＩＮＶ２の入出力同士を結合し
てなり、昇圧／電圧切換回路２２により書き込み／消去
制御回路２１に制御に基づくデータがラッチされるデー
タラッチ１７−１〜１７−ｍを有する。そして、各デー
タラッチ１７−１〜１７−ｍは書き込み／消去制御回路
２１により導通状態が制御される転送ゲートＴ１７−１
〜Ｔ１７−ｍによりビット線Ｂ１Ｌ〜ＢＬｍの一端側に
接続されている。
【０００７】カラムゲート群１８は、各ビット線ＢＬ１
〜ＢＬｍの他端側とセンスアンプ１９との間に接続され
た転送ゲートＴ１８−１〜Ｔ１８−ｍにより構成され、
各転送ゲートＴ１８−１〜Ｔ１８−ｍはＹデコーダ１６
により駆動されるカラム選択信号線ＣＳＬ１〜ＣＳＬ４
により導通状態が制御される。
〜ＢＬｍの他端側とセンスアンプ１９との間に接続され
た転送ゲートＴ１８−１〜Ｔ１８−ｍにより構成され、
各転送ゲートＴ１８−１〜Ｔ１８−ｍはＹデコーダ１６
により駆動されるカラム選択信号線ＣＳＬ１〜ＣＳＬ４
により導通状態が制御される。
【０００８】センスアンプ群１９の各センスアンプは、
たとえばビット線４本を一組として設けられ、アドレス
バッファ１２を介して入力されるカラムアドレスに基づ
いて生成されるＹデコーダ１６による制御信号により駆
動される。
たとえばビット線４本を一組として設けられ、アドレス
バッファ１２を介して入力されるカラムアドレスに基づ
いて生成されるＹデコーダ１６による制御信号により駆
動される。
【０００９】書き込み／消去制御回路２１は、入出力バ
ッファ２０を介して入力する書き込み、消去命令、およ
びロックビットの書き込み・読み出し命令を受けて、命
令に応じワード線、ビット線を駆動すべき電圧を昇圧／
電源切換２２に指示するともに、書き込み・消去命令の
ときは転送ゲートＴ１７−１〜Ｔ１７−ｍを導通状態に
制御するとともに、ロックビット制御回路群２３のロッ
クビットセルへのロックビットの書き込みおよびその読
み出し制御を行う。
ッファ２０を介して入力する書き込み、消去命令、およ
びロックビットの書き込み・読み出し命令を受けて、命
令に応じワード線、ビット線を駆動すべき電圧を昇圧／
電源切換２２に指示するともに、書き込み・消去命令の
ときは転送ゲートＴ１７−１〜Ｔ１７−ｍを導通状態に
制御するとともに、ロックビット制御回路群２３のロッ
クビットセルへのロックビットの書き込みおよびその読
み出し制御を行う。
【００１０】ロックビット制御回路群２３は、メモリセ
ルアレイの消去ブロック数、たとばワード線単位で消去
を行う場合には、ワード線数Ｍに応じた数Ｍだけ設けら
れ（２３−１〜２３−Ｍ）、アドレスバッファ１３を介
して入力されるロウアドレスに含まれるブロックアドレ
スＢＬＫおよびデータバスＤＢを介して入力されるロッ
クビット書き込み・読み出し命令ＬＢＷ／Ｒをアクティ
ブのハイレベルで受けたときに、書き込み／消去制御回
路２１による制御に基づいて、それぞれに対応して設け
られたロックビットセル２４−１〜２４−Ｍに書き込み
・消去を禁止すうロックデータの書き込みまたはそのロ
ックデータの読み出し制御を行う。
ルアレイの消去ブロック数、たとばワード線単位で消去
を行う場合には、ワード線数Ｍに応じた数Ｍだけ設けら
れ（２３−１〜２３−Ｍ）、アドレスバッファ１３を介
して入力されるロウアドレスに含まれるブロックアドレ
スＢＬＫおよびデータバスＤＢを介して入力されるロッ
クビット書き込み・読み出し命令ＬＢＷ／Ｒをアクティ
ブのハイレベルで受けたときに、書き込み／消去制御回
路２１による制御に基づいて、それぞれに対応して設け
られたロックビットセル２４−１〜２４−Ｍに書き込み
・消去を禁止すうロックデータの書き込みまたはそのロ
ックデータの読み出し制御を行う。
【００１１】図５に、ロックビット制御回路２３−１
（〜２３−ｍ）の具体的な構成例を示す回路図である。
ロックビット制御回路２３−１は、図５に示すように、
ブロックアドレスＢＬＫＡとロックビット書き込み・読
み出し命令ＬＢＷ／Ｒの否定的論理積をとるナンドゲー
トＮＡ２３、ナンドゲートＮＡ２３の出力を反転してレ
ベル調整を行い、その出力信号をロックビットセル２４
−１のゲート電極に供給するレベルシフタとしてのイン
バータＩＮＶ２３と、ロックデータ書き込み用データラ
ッチＬＴＣ２３、データラッチＬＴＣ２３の出力とロッ
クビットセル２４−１のドレインとの間に接続され、ロ
ックデータ書き込み時に書き込み／消去制御回路２１に
導通状態に制御される書き込み用転送ゲートＴＷ２３、
およびロックビットセル２４−１のドレインとＸデコー
ダ１５の対応する入力ゲート（たとえばナンドゲート）
との間に接続され、ロックデータ読み出し時に導通状態
に制御される読み出し用転送ゲートＴＲ２３により構成
されている。
（〜２３−ｍ）の具体的な構成例を示す回路図である。
ロックビット制御回路２３−１は、図５に示すように、
ブロックアドレスＢＬＫＡとロックビット書き込み・読
み出し命令ＬＢＷ／Ｒの否定的論理積をとるナンドゲー
トＮＡ２３、ナンドゲートＮＡ２３の出力を反転してレ
ベル調整を行い、その出力信号をロックビットセル２４
−１のゲート電極に供給するレベルシフタとしてのイン
バータＩＮＶ２３と、ロックデータ書き込み用データラ
ッチＬＴＣ２３、データラッチＬＴＣ２３の出力とロッ
クビットセル２４−１のドレインとの間に接続され、ロ
ックデータ書き込み時に書き込み／消去制御回路２１に
導通状態に制御される書き込み用転送ゲートＴＷ２３、
およびロックビットセル２４−１のドレインとＸデコー
ダ１５の対応する入力ゲート（たとえばナンドゲート）
との間に接続され、ロックデータ読み出し時に導通状態
に制御される読み出し用転送ゲートＴＲ２３により構成
されている。
【００１２】このような構成において、データ書き込み
を行う場合には、書き込み命令、さらには書き込みデー
タが入出力バッファ２０を介して書き込み／消去制御回
路２１に入力される。書き込み／消去制御回路２１で
は、命令、データの入力に伴い、ワード線、ビット線を
駆動すべき電圧の昇圧／電源切換回路２２への指示が行
われ、また、書き込み用転送ゲートＴ１７−１〜１７−
ｍの導通状態への制御が行われる。
を行う場合には、書き込み命令、さらには書き込みデー
タが入出力バッファ２０を介して書き込み／消去制御回
路２１に入力される。書き込み／消去制御回路２１で
は、命令、データの入力に伴い、ワード線、ビット線を
駆動すべき電圧の昇圧／電源切換回路２２への指示が行
われ、また、書き込み用転送ゲートＴ１７−１〜１７−
ｍの導通状態への制御が行われる。
【００１３】このとき、ロックデータの読み出し命令Ｌ
ＢＷ／Ｒが書き込み／消去制御回路２１およびロックビ
ット制御回路２３−１〜２３−ｍに供給される。また、
ロウアドレスに含まれるブロックアドレスＢＬＫＡがロ
ックビット制御回路２３−１〜２３−Ｍに供給される。
このとき、データの書き込み／消去が禁止された記憶ブ
ロックに対応して設けられたロックビット制御回路へハ
イレベルのブロックアドレスＢＬＫＡが供給される。
ＢＷ／Ｒが書き込み／消去制御回路２１およびロックビ
ット制御回路２３−１〜２３−ｍに供給される。また、
ロウアドレスに含まれるブロックアドレスＢＬＫＡがロ
ックビット制御回路２３−１〜２３−Ｍに供給される。
このとき、データの書き込み／消去が禁止された記憶ブ
ロックに対応して設けられたロックビット制御回路へハ
イレベルのブロックアドレスＢＬＫＡが供給される。
【００１４】そして、ハイレベルのブロックアドレスＢ
ＬＫＡが供給されたブロックビット制御回路のナンドゲ
ートＮＡ２３の出力がローレベルとなり、インバータＩ
Ｎ２３の出力信号がハイレベルとなり対応するロックビ
ットセルのゲートに供給される。これによりそのロック
ビットセルはオン状態となる。また、書き込み／消去制
御回路２１によりロックビット制御回路２３の読み出し
用転送ゲートＴＲ２３が導通状態に制御される。これに
より、ロックデータがＸデコーダ１５に読み出され書き
込み対象のブロックのワード線への書き込み駆動電圧の
供給が許可される。これにより、アドレス指定に応じて
昇圧／電源切換回路２２による駆動電圧がＸデコーダ１
５によりワード線に印加され、アドレス指定されたワー
ド線単位でデータの書き込みが行われる。
ＬＫＡが供給されたブロックビット制御回路のナンドゲ
ートＮＡ２３の出力がローレベルとなり、インバータＩ
Ｎ２３の出力信号がハイレベルとなり対応するロックビ
ットセルのゲートに供給される。これによりそのロック
ビットセルはオン状態となる。また、書き込み／消去制
御回路２１によりロックビット制御回路２３の読み出し
用転送ゲートＴＲ２３が導通状態に制御される。これに
より、ロックデータがＸデコーダ１５に読み出され書き
込み対象のブロックのワード線への書き込み駆動電圧の
供給が許可される。これにより、アドレス指定に応じて
昇圧／電源切換回路２２による駆動電圧がＸデコーダ１
５によりワード線に印加され、アドレス指定されたワー
ド線単位でデータの書き込みが行われる。
【００１５】この書き込み動作が終了すると、たとえば
その書き込み領域を書き込み／消去の禁止領域とする必
要がある場合、ロックデータの書き込み命令ＬＢＷ／Ｒ
が書き込み／消去制御回路２１およびロックビット制御
回路２３−１〜２３−Ｍに供給される。また、ロウアド
レスに含まれるブロックアドレスＢＬＫＡがロックビッ
ト制御回路２３−１〜２３−ｍに供給される。このと
き、書き込みが行われ、データの書き込み／消去を禁止
すべき記憶ブロックに対応して設けられたロックビット
制御回路へハイレベルのブロックアドレスＢＬＫＡが供
給される。
その書き込み領域を書き込み／消去の禁止領域とする必
要がある場合、ロックデータの書き込み命令ＬＢＷ／Ｒ
が書き込み／消去制御回路２１およびロックビット制御
回路２３−１〜２３−Ｍに供給される。また、ロウアド
レスに含まれるブロックアドレスＢＬＫＡがロックビッ
ト制御回路２３−１〜２３−ｍに供給される。このと
き、書き込みが行われ、データの書き込み／消去を禁止
すべき記憶ブロックに対応して設けられたロックビット
制御回路へハイレベルのブロックアドレスＢＬＫＡが供
給される。
【００１６】そして、ハイレベルのブロックアドレスＢ
ＬＫＡが供給されたブロックビット制御回路のナンドゲ
ートＮＡ２３の出力がローレベルとなり、インバータＩ
Ｎ２３の出力信号がハイレベルとなり対応するロックビ
ットセルのゲートに供給される。これによりそのロック
ビットセルはオン状態となる。また、書き込み／消去制
御回路２１によりロックビット制御回路２３の書き込み
用転送ゲートＴＷ２３が導通状態に制御されるととも
に、書き込み／消去制御回路２１の指示を受けた昇圧／
電源切換回路２２によりデータラッチＬＴＣ２３にロッ
クデータ、たとべば１データがラッチされ、転送ゲート
ＴＷ２３を介してロックビットセルに書き込まれる。
ＬＫＡが供給されたブロックビット制御回路のナンドゲ
ートＮＡ２３の出力がローレベルとなり、インバータＩ
Ｎ２３の出力信号がハイレベルとなり対応するロックビ
ットセルのゲートに供給される。これによりそのロック
ビットセルはオン状態となる。また、書き込み／消去制
御回路２１によりロックビット制御回路２３の書き込み
用転送ゲートＴＷ２３が導通状態に制御されるととも
に、書き込み／消去制御回路２１の指示を受けた昇圧／
電源切換回路２２によりデータラッチＬＴＣ２３にロッ
クデータ、たとべば１データがラッチされ、転送ゲート
ＴＷ２３を介してロックビットセルに書き込まれる。
【００１７】このように書き込み／消去が禁止された記
憶ブロックに対して書き込み命令が発せられる場合、ロ
ックデータの読み出し命令ＬＢＷ／Ｒが書き込み／消去
制御回路２１およびロックビット制御回路２３−１〜２
３−Ｍに供給される。また、ロウアドレスに含まれるブ
ロックアドレスＢＬＫＡがロックビット制御回路２３−
１〜２３−Ｍに供給される。このとき、データの書き込
み／消去が禁止された記憶ブロックに対応して設けられ
たロックビット制御回路へハイレベルのブロックアドレ
スＢＬＫＡが供給される。
憶ブロックに対して書き込み命令が発せられる場合、ロ
ックデータの読み出し命令ＬＢＷ／Ｒが書き込み／消去
制御回路２１およびロックビット制御回路２３−１〜２
３−Ｍに供給される。また、ロウアドレスに含まれるブ
ロックアドレスＢＬＫＡがロックビット制御回路２３−
１〜２３−Ｍに供給される。このとき、データの書き込
み／消去が禁止された記憶ブロックに対応して設けられ
たロックビット制御回路へハイレベルのブロックアドレ
スＢＬＫＡが供給される。
【００１８】そして、ハイレベルのブロックアドレスＢ
ＬＫＡが供給されたブロックビット制御回路のナンドゲ
ートＮＡ２３の出力がローレベルとなり、インバータＩ
Ｎ２３の出力信号がハイレベルとなり対応するロックビ
ットセルのゲートに供給される。これによりそのロック
ビットセルはオン状態となる。また、書き込み／消去制
御回路２１によりロックビット制御回路２３の読み出し
用転送ゲートＴＲ２３が導通状態に制御される。これに
より、ロックデータがＸデコーダ１５に読み出され、書
き込み対象のブロックのワード線への書き込み駆動電圧
の供給が抑止され、データの書き込みは行われない。以
上の動作は、消去命令のときも同様である。
ＬＫＡが供給されたブロックビット制御回路のナンドゲ
ートＮＡ２３の出力がローレベルとなり、インバータＩ
Ｎ２３の出力信号がハイレベルとなり対応するロックビ
ットセルのゲートに供給される。これによりそのロック
ビットセルはオン状態となる。また、書き込み／消去制
御回路２１によりロックビット制御回路２３の読み出し
用転送ゲートＴＲ２３が導通状態に制御される。これに
より、ロックデータがＸデコーダ１５に読み出され、書
き込み対象のブロックのワード線への書き込み駆動電圧
の供給が抑止され、データの書き込みは行われない。以
上の動作は、消去命令のときも同様である。
【００１９】
【発明が解決しようとする課題】上述したメモリ装置で
は、ロックビットセルはデータを記憶するメモリセルア
レイ１１外に配置されている。この場合、ロックビット
セルに対して書き込み／消去／読み出しを行う専用の制
御回路２３および２１が必要であり、回路の複雑化を招
いている。また、データを記憶するメモリセルは繰り返
しアレイに配置するが、ロックビットセルは各々書き込
み／消去が行えるように単体のメモリセルを個別に配置
する必要がある。メモリセルの特性、出来上がりは単体
のセルを個別に配置するのと繰り返しアレイで配置する
のでは異なる。このため、チップではロックビット用メ
モリセルとデータ用メモリセルの双方の信頼性を別々に
確保する必要がある。また、分割単位が細かくなり分割
数が増加するとロックビットセル、書き込み／消去／読
み出し用の制御回路の面積増加が避けられない。
は、ロックビットセルはデータを記憶するメモリセルア
レイ１１外に配置されている。この場合、ロックビット
セルに対して書き込み／消去／読み出しを行う専用の制
御回路２３および２１が必要であり、回路の複雑化を招
いている。また、データを記憶するメモリセルは繰り返
しアレイに配置するが、ロックビットセルは各々書き込
み／消去が行えるように単体のメモリセルを個別に配置
する必要がある。メモリセルの特性、出来上がりは単体
のセルを個別に配置するのと繰り返しアレイで配置する
のでは異なる。このため、チップではロックビット用メ
モリセルとデータ用メモリセルの双方の信頼性を別々に
確保する必要がある。また、分割単位が細かくなり分割
数が増加するとロックビットセル、書き込み／消去／読
み出し用の制御回路の面積増加が避けられない。
【００２０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ロックビット用の制御系回路の
小面積化でき、またロックビットの特性、信頼性をデー
タ用メモリセルと同様にでき、またロックビット用メモ
リセルの形成が容易に行える半導体不揮発性記憶装置を
提供することにある。
のであり、その目的は、ロックビット用の制御系回路の
小面積化でき、またロックビットの特性、信頼性をデー
タ用メモリセルと同様にでき、またロックビット用メモ
リセルの形成が容易に行える半導体不揮発性記憶装置を
提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のデータ記憶用メモリセルがマトリ
クス状に配置されたメモリアレイを有し、上記メモリア
レイへのデータの書き込みおよび消去をブロック単位で
行う半導体不揮発性記憶装置であって、上記メモリアレ
イ内に消去ブロック単位で対応して形成され、当該ブロ
ック単位への書き込み／消去を許可するか禁止するかを
示すデータが書き込みまれる書き込み／消去禁止用メモ
リセルと、上記アドレス指定されたブロックに対して書
き込み／消去禁止命令を受けた場合に、当該ブロックに
対応する上記書き込み／消去禁止用メモリセルに対して
書き込み／消去禁止データを書き込む制御手段とを有す
る。
め、本発明は、複数のデータ記憶用メモリセルがマトリ
クス状に配置されたメモリアレイを有し、上記メモリア
レイへのデータの書き込みおよび消去をブロック単位で
行う半導体不揮発性記憶装置であって、上記メモリアレ
イ内に消去ブロック単位で対応して形成され、当該ブロ
ック単位への書き込み／消去を許可するか禁止するかを
示すデータが書き込みまれる書き込み／消去禁止用メモ
リセルと、上記アドレス指定されたブロックに対して書
き込み／消去禁止命令を受けた場合に、当該ブロックに
対応する上記書き込み／消去禁止用メモリセルに対して
書き込み／消去禁止データを書き込む制御手段とを有す
る。
【００２２】また、上記制御手段は、上記メモリセルへ
の書き込みまたは消去命令を受けた場合、アドレス指定
された記憶ブロックに対応した上記書き込み／消去禁止
用メモリセルのデータを読み出し、読み出しデータが書
き込み／消去を禁止するデータの場合には書き込み動作
を抑止し、書き込み／消去を許可するデータの場合には
書き込み動作を行う。
の書き込みまたは消去命令を受けた場合、アドレス指定
された記憶ブロックに対応した上記書き込み／消去禁止
用メモリセルのデータを読み出し、読み出しデータが書
き込み／消去を禁止するデータの場合には書き込み動作
を抑止し、書き込み／消去を許可するデータの場合には
書き込み動作を行う。
【００２３】また、本発明では、書き込み／消去禁止用
メモリセルがアレイ状に配置され、当該書き込み／消去
禁止用メモリセルアレイは、少なくとも１本の補助ビッ
ト線と、ワード線毎に対応して上記補助ビット線に接続
された不揮発性メモリ素子とからなる。
メモリセルがアレイ状に配置され、当該書き込み／消去
禁止用メモリセルアレイは、少なくとも１本の補助ビッ
ト線と、ワード線毎に対応して上記補助ビット線に接続
された不揮発性メモリ素子とからなる。
【００２４】好適には、上記書き込み／消去禁止用メモ
リセルの書き込み／消去／読み出し回路は、上記メモリ
アレイの回路を共用し、当該共用回路により選択的に、
書き込み／消去、および読み出しが行われる。
リセルの書き込み／消去／読み出し回路は、上記メモリ
アレイの回路を共用し、当該共用回路により選択的に、
書き込み／消去、および読み出しが行われる。
【００２５】また、上記書き込み／消去禁止用メモリセ
ルはデータ記憶用メモリセルと同型のメモリトランジス
タからなり、当該書き込み／消去禁止用メモリセルの書
き込み／消去の禁止データが書き込まれている状態が、
データ記憶用メモリトランジスタの書き込み状態と同じ
状態であり、書き込み／消去の許可データが書き込まれ
ている状態が、データ記憶用メモリトランジスタの消去
状態と同じ状態である。
ルはデータ記憶用メモリセルと同型のメモリトランジス
タからなり、当該書き込み／消去禁止用メモリセルの書
き込み／消去の禁止データが書き込まれている状態が、
データ記憶用メモリトランジスタの書き込み状態と同じ
状態であり、書き込み／消去の許可データが書き込まれ
ている状態が、データ記憶用メモリトランジスタの消去
状態と同じ状態である。
【００２６】また、上記書き込み／消去禁止用メモリセ
ルはデータ記憶用メモリセルと同型のメモリトランジス
タからなり、当該書き込み／消去禁止用メモリセルの書
き込み／消去の禁止データが書き込まれている状態が、
データ記憶用メモリトランジスタのデプレション状態と
同じ状態であり、書き込み／消去の許可データが書き込
まれている状態が消去状態である。
ルはデータ記憶用メモリセルと同型のメモリトランジス
タからなり、当該書き込み／消去禁止用メモリセルの書
き込み／消去の禁止データが書き込まれている状態が、
データ記憶用メモリトランジスタのデプレション状態と
同じ状態であり、書き込み／消去の許可データが書き込
まれている状態が消去状態である。
【００２７】本発明によれば、上記書き込み／消去禁止
用メモリセルがデータ記憶用メモリアレイ内に形成され
ていることから、書き込み／消去禁止用メモリセル用の
制御系回路の小面積化できる。また、書き込み／消去禁
止用メモリセルの特性、信頼性をデータ記憶用メモリト
ランジスタと同様にでき、またその形成も容易である。
用メモリセルがデータ記憶用メモリアレイ内に形成され
ていることから、書き込み／消去禁止用メモリセル用の
制御系回路の小面積化できる。また、書き込み／消去禁
止用メモリセルの特性、信頼性をデータ記憶用メモリト
ランジスタと同様にでき、またその形成も容易である。
【００２８】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、たとえばＤＩＮＯＲ型フラッシュメモリ
の一実施形態を示す構成図である。
発性記憶装置、たとえばＤＩＮＯＲ型フラッシュメモリ
の一実施形態を示す構成図である。
【００２９】このフラッシュメモリ１０ａは、メモリセ
ルアレイ１１ａ、カラムアドレスＡ０〜Ａm-1 用アドレ
スバッファ１２、ロウアドレスＡｍ〜Ａｎ用アドレスバ
ッファ１３、プリＸデコーダ１４、Ｘデコーダ１５、Ｙ
デコーダ１６ａ、書き込み用データラッチ回路１７ａ、
カラムゲート群１８ａ、センスアンプ群１９ａ、入出力
バッファ２０、書き込み／消去制御回路２１ａ、および
昇圧／電源切換回路２２ａにより構成されている。
ルアレイ１１ａ、カラムアドレスＡ０〜Ａm-1 用アドレ
スバッファ１２、ロウアドレスＡｍ〜Ａｎ用アドレスバ
ッファ１３、プリＸデコーダ１４、Ｘデコーダ１５、Ｙ
デコーダ１６ａ、書き込み用データラッチ回路１７ａ、
カラムゲート群１８ａ、センスアンプ群１９ａ、入出力
バッファ２０、書き込み／消去制御回路２１ａ、および
昇圧／電源切換回路２２ａにより構成されている。
【００３０】メモリセルアレイ１１ａは、たとえばｍ本
のビット線ＢＬ１〜ＢＬｍおよびロックビット線ＬＢＬ
１が配線されている。また、各ビット線ＢＬ１〜ＢＬｍ
には、ｎ本の図４に示すような、ＤＩＮＯＲ列が接続さ
れており、ロックビット線ＬＢＬ１にはたとえは選択ト
ランジスタＬＳＴ１を介してワード線数と同数のメモリ
トランジスタＬＭ１，・・・がロックビットセルとして
直列に接続されている。また、その他端側は図示しない
選択トランジスタを介して接地ラインに接続されてい
る。
のビット線ＢＬ１〜ＢＬｍおよびロックビット線ＬＢＬ
１が配線されている。また、各ビット線ＢＬ１〜ＢＬｍ
には、ｎ本の図４に示すような、ＤＩＮＯＲ列が接続さ
れており、ロックビット線ＬＢＬ１にはたとえは選択ト
ランジスタＬＳＴ１を介してワード線数と同数のメモリ
トランジスタＬＭ１，・・・がロックビットセルとして
直列に接続されている。また、その他端側は図示しない
選択トランジスタを介して接地ラインに接続されてい
る。
【００３１】また、各ＤＩＮＯＲ列は、たとえば図４に
示すように、それぞれビット線ＢＬ１〜ＢＬｍに接続さ
れた選択トランジスタＳＴ１と副ビット線に接続された
複数個（図４では４個）のメモリトランジスタＭＴ１〜
ＭＴ４とから構成されている。そして、選択トランジス
タＳＴ１はＸデコーダ１５で駆動される共通の選択ゲー
ト線ＳＬ１により導通状態が制御され、メモリトランジ
スタＭＴ１〜ＭＴ４およびＬＭＴ１，・・・は同じくＸ
デコーダ１５で駆動される共通（同一行）のワード線Ｗ
Ｌ１〜ＷＬn-m+1 により導通状態が制御される。なお、
メモリトランジスタとロックビットセルは同一構造を有
し、メモリセルアレイ領域に同一工程にて形成される。
示すように、それぞれビット線ＢＬ１〜ＢＬｍに接続さ
れた選択トランジスタＳＴ１と副ビット線に接続された
複数個（図４では４個）のメモリトランジスタＭＴ１〜
ＭＴ４とから構成されている。そして、選択トランジス
タＳＴ１はＸデコーダ１５で駆動される共通の選択ゲー
ト線ＳＬ１により導通状態が制御され、メモリトランジ
スタＭＴ１〜ＭＴ４およびＬＭＴ１，・・・は同じくＸ
デコーダ１５で駆動される共通（同一行）のワード線Ｗ
Ｌ１〜ＷＬn-m+1 により導通状態が制御される。なお、
メモリトランジスタとロックビットセルは同一構造を有
し、メモリセルアレイ領域に同一工程にて形成される。
【００３２】ロックデータのロックビットセルＬＭＴへ
の書き込み・非書き込み状態は、たとえば図２に示すよ
うに定義される。すなわち、書き込み／消去可能状態
は、図２（ａ）に示すように、電荷がフローティングゲ
ートＦＧに電荷がチャージされているしきい値電圧Ｖｔ
ｈが高い状態に制御される。この場合、コントロールゲ
ートＣＧの電圧（ワード線電圧）ＶｇがＶｇ≦Ｖｔｈの
状態では電流が流れない。一方、書き込み／消去禁止状
態は、図２（ｂ）または（ｃ）に示すように、フローテ
ィングゲートＦＧに電荷がディスチャージされてしきい
値電圧Ｖｔｈが低い状態に制御される。この場合、コン
トロールゲートＣＧの電圧（ワード線電圧）ＶｇがＶｇ
≧Ｖｔｈの状態で電流が流れる。この電流が流れる／流
れない状態により書き込み／消去が禁止されているか許
可されているかが書き込み／消去制御回路２１ａにより
判定される。なお、書き込み／消去の許可データが書き
込まれている状態がデプレション状態となるように構成
してもよい。
の書き込み・非書き込み状態は、たとえば図２に示すよ
うに定義される。すなわち、書き込み／消去可能状態
は、図２（ａ）に示すように、電荷がフローティングゲ
ートＦＧに電荷がチャージされているしきい値電圧Ｖｔ
ｈが高い状態に制御される。この場合、コントロールゲ
ートＣＧの電圧（ワード線電圧）ＶｇがＶｇ≦Ｖｔｈの
状態では電流が流れない。一方、書き込み／消去禁止状
態は、図２（ｂ）または（ｃ）に示すように、フローテ
ィングゲートＦＧに電荷がディスチャージされてしきい
値電圧Ｖｔｈが低い状態に制御される。この場合、コン
トロールゲートＣＧの電圧（ワード線電圧）ＶｇがＶｇ
≧Ｖｔｈの状態で電流が流れる。この電流が流れる／流
れない状態により書き込み／消去が禁止されているか許
可されているかが書き込み／消去制御回路２１ａにより
判定される。なお、書き込み／消去の許可データが書き
込まれている状態がデプレション状態となるように構成
してもよい。
【００３３】書き込み用データラッチ回路１７ａは、２
つのインバータＩＮＶ１，ＩＮＶ２の入出力同士を結合
してなり、昇圧／電圧切換回路２２により書き込み／消
去制御回路２１に制御に基づくデータがラッチされるデ
ータラッチ１７−１〜１７−ｍ、並びにロックデータ用
データラッチＬＴＣ１７を有する。そして、各データラ
ッチ１７−１〜１７−ｍは書き込み／消去制御回路２１
により導通状態が制御される転送ゲートＴ１７−１〜Ｔ
１７−ｍによりビット線ＢＬ１〜ＢＬｍの一端側に接続
されており、データラッチＬＴＣ１７は同じく書き込み
／消去制御回路２１により導通状態が制御される書き込
み用転送ゲートＴＷ１７によりロックビット線ＬＢ１の
一端側に接続されている。
つのインバータＩＮＶ１，ＩＮＶ２の入出力同士を結合
してなり、昇圧／電圧切換回路２２により書き込み／消
去制御回路２１に制御に基づくデータがラッチされるデ
ータラッチ１７−１〜１７−ｍ、並びにロックデータ用
データラッチＬＴＣ１７を有する。そして、各データラ
ッチ１７−１〜１７−ｍは書き込み／消去制御回路２１
により導通状態が制御される転送ゲートＴ１７−１〜Ｔ
１７−ｍによりビット線ＢＬ１〜ＢＬｍの一端側に接続
されており、データラッチＬＴＣ１７は同じく書き込み
／消去制御回路２１により導通状態が制御される書き込
み用転送ゲートＴＷ１７によりロックビット線ＬＢ１の
一端側に接続されている。
【００３４】カラムゲート群１８ａは、各ビット線ＢＬ
１〜ＢＬｍの他端側とセンスアンプ群１９ａとの間に接
続された転送ゲートＴ１８−１〜Ｔ１８−ｍおよびロッ
クビット線ＬＢ１の他端側とセンスアンプ群１９ａとの
間に接続されたロックデータ読み出し用転送ゲートＴＲ
１８により構成されている。各転送ゲートＴ１８−１〜
Ｔ１８−ｍはＹデコーダ１６により駆動されるカラム選
択信号線ＣＳＬ１〜ＣＳＬ４により導通状態が制御さ
れ、ロックデータ読み出し用転送ゲートＴＲ１８は同じ
くＹデコーダ１６により駆動されるロックビット選択信
号線ＬＢＳ１により導通状態が制御される。
１〜ＢＬｍの他端側とセンスアンプ群１９ａとの間に接
続された転送ゲートＴ１８−１〜Ｔ１８−ｍおよびロッ
クビット線ＬＢ１の他端側とセンスアンプ群１９ａとの
間に接続されたロックデータ読み出し用転送ゲートＴＲ
１８により構成されている。各転送ゲートＴ１８−１〜
Ｔ１８−ｍはＹデコーダ１６により駆動されるカラム選
択信号線ＣＳＬ１〜ＣＳＬ４により導通状態が制御さ
れ、ロックデータ読み出し用転送ゲートＴＲ１８は同じ
くＹデコーダ１６により駆動されるロックビット選択信
号線ＬＢＳ１により導通状態が制御される。
【００３５】センスアンプ１９ａは、たとえばビット線
４本を一組として設けられ、アドレスバッファ１２を介
して入力されるカラムアドレスに基づいて生成されるＹ
デコーダ１６による制御信号により駆動される。また、
ロックビットの読み出し用のものも設けられている。
４本を一組として設けられ、アドレスバッファ１２を介
して入力されるカラムアドレスに基づいて生成されるＹ
デコーダ１６による制御信号により駆動される。また、
ロックビットの読み出し用のものも設けられている。
【００３６】書き込み／消去制御回路２１ａは、入出力
バッファ２０を介して入力する書き込み、消去命令、お
よびロックビットの書き込み・読み出し命令を受けて、
命令に応じワード線、ビット線を駆動すべき電圧を昇圧
／電源切換２２ａに指示するともに、書き込み・消去命
令のときは転送ゲートＴ１７−１〜Ｔ１７−ｍおよびロ
ックデータ書き込み用転送ゲートＴＷ１７を導通状態に
制御するとともに、ロックビットセルＬＭＴ１へのロッ
クビットの書き込みおよびその読み出し制御を行う。
バッファ２０を介して入力する書き込み、消去命令、お
よびロックビットの書き込み・読み出し命令を受けて、
命令に応じワード線、ビット線を駆動すべき電圧を昇圧
／電源切換２２ａに指示するともに、書き込み・消去命
令のときは転送ゲートＴ１７−１〜Ｔ１７−ｍおよびロ
ックデータ書き込み用転送ゲートＴＷ１７を導通状態に
制御するとともに、ロックビットセルＬＭＴ１へのロッ
クビットの書き込みおよびその読み出し制御を行う。
【００３７】次に、上記構成による動作を説明する。デ
ータ書き込みを行う場合には、書き込み命令、さらには
書き込みデータが入出力バッファ２０を介して書き込み
／消去制御回路２１ａに入力される。書き込み／消去制
御回路２１ａでは、命令、データの入力に伴い、ワード
線、ビット線を駆動すべき電圧の昇圧／電源切換回路２
２ａへの指示が行われる。
ータ書き込みを行う場合には、書き込み命令、さらには
書き込みデータが入出力バッファ２０を介して書き込み
／消去制御回路２１ａに入力される。書き込み／消去制
御回路２１ａでは、命令、データの入力に伴い、ワード
線、ビット線を駆動すべき電圧の昇圧／電源切換回路２
２ａへの指示が行われる。
【００３８】このとき、ロックデータの読み出し命令Ｌ
ＢＷ／ＲがＹデコーダ１６ａおよび書き込み／消去制御
回路２１ａに供給される。これにより、Ｙデコーダ１６
ａではロックビット選択信号線ＬＢＳ１がハイレベルに
設定され、カラムゲート群１８ａの読み出し用転送ゲー
トＴＲ１８が導通状態となる。また、読み出すべきブロ
ックアドレスの指定に応じて昇圧／電源切換回路２２ａ
による駆動電圧がＸデコーダ１５により特定のワード線
に印加され、そのワード線に接続されたロックビットセ
ルＬＭＴのデータがロックビット線ＬＢＬ１に読み出さ
れる。この読み出しデータは、転送ゲートＴＲ１８、セ
ンスアンプ、データバスＤＢ、さらに入出力バッファ２
０を介して書き込み／消去制御回路２１ａに入力され
る。
ＢＷ／ＲがＹデコーダ１６ａおよび書き込み／消去制御
回路２１ａに供給される。これにより、Ｙデコーダ１６
ａではロックビット選択信号線ＬＢＳ１がハイレベルに
設定され、カラムゲート群１８ａの読み出し用転送ゲー
トＴＲ１８が導通状態となる。また、読み出すべきブロ
ックアドレスの指定に応じて昇圧／電源切換回路２２ａ
による駆動電圧がＸデコーダ１５により特定のワード線
に印加され、そのワード線に接続されたロックビットセ
ルＬＭＴのデータがロックビット線ＬＢＬ１に読み出さ
れる。この読み出しデータは、転送ゲートＴＲ１８、セ
ンスアンプ、データバスＤＢ、さらに入出力バッファ２
０を介して書き込み／消去制御回路２１ａに入力され
る。
【００３９】書き込み／消去制御回路２１ａでは、読み
出しデータにより書き込みを行うべきか否かの判定が行
われる。たとえばここで読み出しデータが書き込み／消
去可能（ロックビットセルに電流が流れない）な場合
は、アドレス指定の記憶ブロックが書き込み／消去が禁
止されていないと判断され、書き込み用転送ゲートＴ１
７−１〜１７−ｍおよび書き込み用転送ゲートＴＷ１７
の導通状態への制御が行われる。これにより、ロックデ
ータがＸデコーダ１５に読み出され書き込み対象のブロ
ックのワード線への書き込み駆動電圧の供給が許可され
る。これにより、アドレス指定に応じて昇圧／電源切換
回路２２ａによる駆動電圧がＸデコーダ１５によりワー
ド線に印加され、アドレス指定されたワード線単位でデ
ータの書き込みが行われる。
出しデータにより書き込みを行うべきか否かの判定が行
われる。たとえばここで読み出しデータが書き込み／消
去可能（ロックビットセルに電流が流れない）な場合
は、アドレス指定の記憶ブロックが書き込み／消去が禁
止されていないと判断され、書き込み用転送ゲートＴ１
７−１〜１７−ｍおよび書き込み用転送ゲートＴＷ１７
の導通状態への制御が行われる。これにより、ロックデ
ータがＸデコーダ１５に読み出され書き込み対象のブロ
ックのワード線への書き込み駆動電圧の供給が許可され
る。これにより、アドレス指定に応じて昇圧／電源切換
回路２２ａによる駆動電圧がＸデコーダ１５によりワー
ド線に印加され、アドレス指定されたワード線単位でデ
ータの書き込みが行われる。
【００４０】この書き込み動作が終了すると、たとえば
その書き込み領域を書き込み／消去の禁止領域とする必
要がある場合、ロックデータの書き込み命令ＬＢＷ／Ｒ
が書き込み／消去制御回路２１ａに供給される。また、
ロウアドレスに含まれるブロックアドレスＢＬＫＡがＸ
デコーダ１５に供給される。書き込み／消去制御回路２
１ａにより書き込み用転送ゲートＴＷ１７が導通状態に
制御されるとともに、書き込み／消去制御回路２１ａの
指示を受けた昇圧／電源切換回路２２によりデータラッ
チＬＴＣ１７にロックデータ、たとべば１データがラッ
チされる。このとき転送ゲートＴ１７−１〜１７−ｍも
同時に導通状態に制御されるが、データラッチ１７１−
１〜１７−ｍにはデータはラッチされにないため、メモ
リトランジスタへの書き込みは行われない。そして、書
き込アドレス指定に応じて昇圧／電源切換回路２２ａに
よる駆動電圧がＸデコーダ１５により特定のワード線に
印加され、転送ゲートＴＷ１７を介して書き込み／消去
を禁止したいブロックに相当するロックビットセルＬＭ
Ｔにロックデータが書き込まれる。
その書き込み領域を書き込み／消去の禁止領域とする必
要がある場合、ロックデータの書き込み命令ＬＢＷ／Ｒ
が書き込み／消去制御回路２１ａに供給される。また、
ロウアドレスに含まれるブロックアドレスＢＬＫＡがＸ
デコーダ１５に供給される。書き込み／消去制御回路２
１ａにより書き込み用転送ゲートＴＷ１７が導通状態に
制御されるとともに、書き込み／消去制御回路２１ａの
指示を受けた昇圧／電源切換回路２２によりデータラッ
チＬＴＣ１７にロックデータ、たとべば１データがラッ
チされる。このとき転送ゲートＴ１７−１〜１７−ｍも
同時に導通状態に制御されるが、データラッチ１７１−
１〜１７−ｍにはデータはラッチされにないため、メモ
リトランジスタへの書き込みは行われない。そして、書
き込アドレス指定に応じて昇圧／電源切換回路２２ａに
よる駆動電圧がＸデコーダ１５により特定のワード線に
印加され、転送ゲートＴＷ１７を介して書き込み／消去
を禁止したいブロックに相当するロックビットセルＬＭ
Ｔにロックデータが書き込まれる。
【００４１】このように書き込み／消去が禁止された記
憶ブロックに対して書き込み命令が発せられる場合、ロ
ックデータの読み出し命令ＬＢＷ／Ｒが書き込み／消去
制御回路２１ａに供給される。このとき、ロックデータ
の読み出し命令ＬＢＷ／ＲがＹデコーダ１６ａおよび書
き込み／消去制御回路２１ａに供給される。これによ
り、Ｙデコーダ１６ａではロックビット選択信号線ＬＢ
Ｓ１がハイレベルに設定され、カラムゲート群１８ａの
読み出し用転送ゲートＴＲ１８が導通状態となる。ま
た、読み出すべきブロックアドレスの指定に応じて昇圧
／電源切換回路２２ａによる駆動電圧がＸデコーダ１５
により特定のワード線に印加され、そのワード線に接続
されたロックビットセルＬＭＴのデータがロックビット
線ＬＢ１に読み出される。この読み出しデータは、転送
ゲートＴＲ１８、センスアンプ、データバスＤＢ、さら
に入出力バッファ２０を介して書き込み／消去制御回路
２１ａに入力される。
憶ブロックに対して書き込み命令が発せられる場合、ロ
ックデータの読み出し命令ＬＢＷ／Ｒが書き込み／消去
制御回路２１ａに供給される。このとき、ロックデータ
の読み出し命令ＬＢＷ／ＲがＹデコーダ１６ａおよび書
き込み／消去制御回路２１ａに供給される。これによ
り、Ｙデコーダ１６ａではロックビット選択信号線ＬＢ
Ｓ１がハイレベルに設定され、カラムゲート群１８ａの
読み出し用転送ゲートＴＲ１８が導通状態となる。ま
た、読み出すべきブロックアドレスの指定に応じて昇圧
／電源切換回路２２ａによる駆動電圧がＸデコーダ１５
により特定のワード線に印加され、そのワード線に接続
されたロックビットセルＬＭＴのデータがロックビット
線ＬＢ１に読み出される。この読み出しデータは、転送
ゲートＴＲ１８、センスアンプ、データバスＤＢ、さら
に入出力バッファ２０を介して書き込み／消去制御回路
２１ａに入力される。
【００４２】書き込み／消去制御回路２１ａでは、読み
出しデータにより書き込みを行うべきか否かの判定が行
われる。この読み出しデータは書き込み／消去を禁止
（ロックビットセルに電流が流れる）するものであるか
ら、アドレス指定の記憶ブロックが書き込み／消去が禁
止されていると判断され、書き込み対象のブロックのワ
ード線への書き込み駆動電圧の供給が抑止され、データ
の書き込みは行われない。以上の動作は、消去命令のと
きも同様である。
出しデータにより書き込みを行うべきか否かの判定が行
われる。この読み出しデータは書き込み／消去を禁止
（ロックビットセルに電流が流れる）するものであるか
ら、アドレス指定の記憶ブロックが書き込み／消去が禁
止されていると判断され、書き込み対象のブロックのワ
ード線への書き込み駆動電圧の供給が抑止され、データ
の書き込みは行われない。以上の動作は、消去命令のと
きも同様である。
【００４３】以上説明したように、本実施形態によれ
ば、メモリアレイ１１ａ内にブロック単位への書き込み
／消去を許可するか禁止するかを示すデータが書き込み
まれるロックビットセルＬＭＴを消去ブロック単位で対
応して形成し、アドレス指定されたブロックに対して書
き込み禁止命令を受けた場合に、当該ブロックに対応す
るロックビットセルに対して書き込み／消去禁止データ
を書き込み、メモリセルへの書き込みまたは消去命令を
受けた場合、アドレス指定された記憶ブロックに対応し
たロックビットセルのデータを読み出し、読み出しデー
タが書き込み／消去を禁止するデータの場合には書き込
み動作を抑止し、書き込み／消去を許可するデータの場
合には書き込み動作を行う書き込み／消去制御回路２１
ａを設け、かつ、書き込み／消去禁止用メモリセルアレ
イの書き込み／消去／読み出し回路は、上記メモリアレ
イの回路を共用し、当該共用回路により選択的に、書き
込み／消去、および読み出しを行ようにしたので、書き
込み／消去禁止用メモリセル用の制御系回路の小面積化
できる。また、書き込み／消去禁止用メモリセルの特
性、信頼性をデータ記憶用メモリトランジスタと同様に
でき、またその形成も容易であるという利点がある。
ば、メモリアレイ１１ａ内にブロック単位への書き込み
／消去を許可するか禁止するかを示すデータが書き込み
まれるロックビットセルＬＭＴを消去ブロック単位で対
応して形成し、アドレス指定されたブロックに対して書
き込み禁止命令を受けた場合に、当該ブロックに対応す
るロックビットセルに対して書き込み／消去禁止データ
を書き込み、メモリセルへの書き込みまたは消去命令を
受けた場合、アドレス指定された記憶ブロックに対応し
たロックビットセルのデータを読み出し、読み出しデー
タが書き込み／消去を禁止するデータの場合には書き込
み動作を抑止し、書き込み／消去を許可するデータの場
合には書き込み動作を行う書き込み／消去制御回路２１
ａを設け、かつ、書き込み／消去禁止用メモリセルアレ
イの書き込み／消去／読み出し回路は、上記メモリアレ
イの回路を共用し、当該共用回路により選択的に、書き
込み／消去、および読み出しを行ようにしたので、書き
込み／消去禁止用メモリセル用の制御系回路の小面積化
できる。また、書き込み／消去禁止用メモリセルの特
性、信頼性をデータ記憶用メモリトランジスタと同様に
でき、またその形成も容易であるという利点がある。
【００４４】なお、本実施形態では、ロックデータ読み
出し用転送ゲートＴＲ１８の導通制御をＹデコーダに制
御系を設けて行うようにしたが、ロックデータ書き込み
用転送ゲートＴＷ１７と同様に、書き込み／消去制御回
路２１ａで行うように構成することも可能である。この
場合も上記したと同様の効果を得ることができる。
出し用転送ゲートＴＲ１８の導通制御をＹデコーダに制
御系を設けて行うようにしたが、ロックデータ書き込み
用転送ゲートＴＷ１７と同様に、書き込み／消去制御回
路２１ａで行うように構成することも可能である。この
場合も上記したと同様の効果を得ることができる。
【００４５】
【発明の効果】以上説明したように、本発明の半導体不
揮発性記憶装置によれば、書き込み／消去禁止用メモリ
セル用の制御系回路の小面積化でき、また書き込み／消
去禁止用メモリセルの特性、信頼性をデータ用メモリセ
ルと同様にでき、また当該メモリセルの形成が容易に行
える利点がある。
揮発性記憶装置によれば、書き込み／消去禁止用メモリ
セル用の制御系回路の小面積化でき、また書き込み／消
去禁止用メモリセルの特性、信頼性をデータ用メモリセ
ルと同様にでき、また当該メモリセルの形成が容易に行
える利点がある。
【図１】本発明に係る半導体不揮発性記憶装置、たとえ
ばＤＩＮＯＲ型フラッシュメモリの一実施形態を示す構
成図である。
ばＤＩＮＯＲ型フラッシュメモリの一実施形態を示す構
成図である。
【図２】本発明に係るロックビットセルにおける書き込
み／消去可能および禁止状態を説明するための図であ
る。
み／消去可能および禁止状態を説明するための図であ
る。
【図３】従来の半導体不揮発性記憶装置を示す構成図で
ある。
ある。
【図４】ＤＩＮＯＲ型フラッシュメモリにおけるメモリ
アレイ構造を示す図である。
アレイ構造を示す図である。
【図５】図４のロックビット制御回路の構成例を示す回
路図である。
路図である。
１０ａ…フラッシュメモリ、１１ａ…メモリセルアレ
イ、１２…カラムアドレスＡ０〜Ａm-1 用アドレスバッ
ファ、１３…ロウアドレスＡｍ〜Ａｎ用アドレスバッフ
ァ、１４…プリＸデコーダ、１５…Ｘデコーダ、１６ａ
…Ｙデコーダ、１７ａ…書き込み用データラッチ回路、
１８ａ…カラムゲート群、１９ａ…センスアンプ群、２
０…入出力バッファ、２１ａ…書き込み／消去制御回
路、２２ａ…昇圧／電源切換回路。
イ、１２…カラムアドレスＡ０〜Ａm-1 用アドレスバッ
ファ、１３…ロウアドレスＡｍ〜Ａｎ用アドレスバッフ
ァ、１４…プリＸデコーダ、１５…Ｘデコーダ、１６ａ
…Ｙデコーダ、１７ａ…書き込み用データラッチ回路、
１８ａ…カラムゲート群、１９ａ…センスアンプ群、２
０…入出力バッファ、２１ａ…書き込み／消去制御回
路、２２ａ…昇圧／電源切換回路。
Claims (6)
- 【請求項１】 複数のデータ記憶用メモリセルがマトリ
クス状に配置されたメモリアレイを有し、上記メモリア
レイへのデータの書き込みおよび消去をブロック単位で
行う半導体不揮発性記憶装置であって、 上記メモリアレイ内に消去ブロック単位で対応して形成
され、当該ブロック単位への書き込み／消去を許可する
か禁止するかを示すデータが書き込みまれる書き込み／
消去禁止用メモリセルと、 上記アドレス指定されたブロックに対して書き込み／消
去禁止命令を受けた場合に、当該ブロックに対応する上
記書き込み／消去禁止用メモリセルに対して書き込み／
消去禁止データを書き込む制御手段とを有する半導体不
揮発性記憶装置。 - 【請求項２】 上記制御手段は、上記メモリセルへの書
き込みまたは消去命令を受けた場合、アドレス指定され
た記憶ブロックに対応した上記書き込み／消去禁止用メ
モリセルのデータを読み出し、読み出しデータが書き込
み／消去を禁止するデータの場合には書き込み動作を抑
止し、書き込み／消去を許可するデータの場合には書き
込み動作を行う請求項１記載の半導体不揮発性記憶装
置。 - 【請求項３】 書き込み／消去禁止用メモリセルがアレ
イ状に配置され、当該書き込み／消去禁止用メモリセル
アレイは、少なくとも１本の補助ビット線と、ワード線
毎に対応して上記補助ビット線に接続された不揮発性メ
モリ素子とからなる請求項１記載の半導体不揮発性記憶
装置。 - 【請求項４】 上記書き込み／消去禁止用メモリセルの
書き込み／消去／読み出し回路は、上記メモリアレイの
回路を共用し、当該共用回路により選択的に、書き込み
／消去、および読み出しが行われる請求項１記載の半導
体不揮発性記憶装置。 - 【請求項５】 上記書き込み／消去禁止用メモリセルは
データ記憶用メモリセルと同型のメモリトランジスタか
らなり、当該書き込み／消去禁止用メモリセルの書き込
み／消去の禁止データが書き込まれている状態が、デー
タ記憶用メモリトランジスタの書き込み状態と同じ状態
であり、書き込み／消去の許可データが書き込まれてい
る状態が、データ記憶用メモリトランジスタの消去状態
と同じ状態である請求項１記載の半導体不揮発性記憶装
置。 - 【請求項６】 上記書き込み／消去禁止用メモリセルは
データ記憶用メモリセルと同型のメモリトランジスタか
らなり、当該書き込み／消去禁止用メモリセルの書き込
み／消去の禁止データが書き込まれている状態が、デー
タ記憶用メモリトランジスタのデプレション状態と同じ
状態であり、書き込み／消去の許可データが書き込まれ
ている状態が消去状態である請求項１記載の半導体不揮
発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34006096A JPH10188577A (ja) | 1996-12-19 | 1996-12-19 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34006096A JPH10188577A (ja) | 1996-12-19 | 1996-12-19 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10188577A true JPH10188577A (ja) | 1998-07-21 |
Family
ID=18333345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34006096A Pending JPH10188577A (ja) | 1996-12-19 | 1996-12-19 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10188577A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845040B2 (en) | 2002-06-17 | 2005-01-18 | Oki Electric Industry Co., Ltd. | Nonvolatile memory |
| WO2005109444A1 (ja) * | 2004-05-11 | 2005-11-17 | Spansion Llc | 半導体装置および半導体装置に対する制御方法 |
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| JP2018506814A (ja) * | 2015-02-17 | 2018-03-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 読み取り専用メモリ機能性を提供するように構成可能なフラッシュメモリ装置 |
| CN112965666A (zh) * | 2021-03-11 | 2021-06-15 | 北京新能源汽车技术创新中心有限公司 | 一种存储方法、系统、非易失性存储器、计算机以及车辆 |
-
1996
- 1996-12-19 JP JP34006096A patent/JPH10188577A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2427949B (en) * | 2004-05-11 | 2008-06-04 | Spansion Llc | Semiconductor device and control method of the same |
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