CN103176583A - 内存供电系统 - Google Patents

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Abstract

一种内存供电系统包括时序控制单元、状态侦测单元、控制单元、第一及第二电压调节器、第一组及第二组内存插槽。时序控制单元用于在需要为给插接至第一组及第二组内存插槽内的内存模组供电的时刻输出一使能信号，使能信号经给控制单元输出给第一及第二电压调节器，第一及第二电压调节器接收到使能信号后分别给插接至第一组及第二组内存插槽内的内存模组供电，状态侦测单元用于侦测内存模组的工作状态，当侦测到插接至第一组内存插槽内的一内存模组坏掉时，发送一信号给控制单元，控制单元接收到信号后，控制第一电压调节器停止给插接至第一组内存插槽内的内存模组供电。本发明内存供电系统在有内存模组坏掉时能维持电子设备的正常工作。

Description

内存供电系统
技术领域
本发明涉及一种内存供电系统。
背景技术
随着科技的发展，电子设备（如电脑，服务器等）主板上内存插槽的数目不断增多。但若插入其中一插槽中的内存坏了，整个电子设备将无法正常工作。
发明内容
鉴于以上内容，有必要提供一种在有内存坏掉时仍能维持电子设备正常工作的内存供电系统。
一种内存供电系统，包括一时序控制单元、一状态侦测单元、一控制单元、一第一电压调节器、一第二电压调节器、一第一组内存插槽及一第二组内存插槽，所述控制单元与所述时序控制单元、所述状态侦测单元及所述第一及第二电压调节器相连，所述状态侦测单元与所述第一组及第二组内存插槽相连，所述第一电压调节器与所述第一组内存插槽相连，所述第二电压调节器与所述第二组内存插槽相连，所述时序控制单元用于在需要为插接至所述第一组及第二组内存插槽内的内存模组供电的时刻输出一使能信号，所述使能信号经给所述控制单元输出给所述第一及第二电压调节器，所述第一及第二电压调节器接收到所述使能信号后分别给插接至所述第一组及第二组内存插槽内的内存模组供电，所述状态侦测单元用于侦测所述内存模组的工作状态，当侦测到插接至所述第一组内存插槽内的一内存模组坏掉时，所述状态侦测单元发送一信号给所述控制单元，所述控制单元接收到所述信号后，控制所述第一电压调节器停止给插接至所述第一组内存插槽内的内存模组供电。
上述内存供电系统通过所述状态侦测单元来侦测所述内存模组的工作状态，并通过所述控制单元根据所述状态侦测单元侦测到的信号来控制第一及第二电压调节器分别给插接至所述第一组及第二组内存插槽内的内存模组供电，以使具有所述内存供电系统的电子设备在有内存模组坏掉时仍能正常工作。
附图说明
图1是本发明内存供电系统的较佳实施方式与内存模组的原理框图。
图2是图1的电路连接示意图。
主要元件符号说明
内存供电系统 10
时序控制单元 20
状态侦测单元 30
PCH芯片 32
BIOS 36
控制单元 50
供电单元 60
插槽单元 80
缓冲器 U1、U2
电阻 R1、R2
NMOS场效应管 Q1、Q2
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面结合附图及较佳实施方式对本发明作进一步详细描述：
请参考图1，本发明内存供电系统10用于为插接至插槽单元80的内存模组90供电，所述内存供电系统10的较佳实施方式包括一时序控制单元20、一状态侦测单元30、一控制单元50及一供电单元60。所述时序控制单元20、状态侦测单元30及供电单元60均与所述控制单元50相连。所述状态侦测单元30及供电单元60还均与所述插槽单元80相连。
所述内存供电系统10设于一电子设备（如电脑，服务器等）的主板上。所述时序控制单元20用于控制所述电子设备开机时的时序，并在需要为所述内存模组90供电的时刻输出一使能信号给所述控制单元50。所述状态侦测单元30用于侦测所述内存模组90的工作状态，并将侦测到的信号输出给所述控制单元50。所述控制单元50用于根据所述时序控制单元20及所述状态侦测单元30输出的信号来发送控制信号给所述供电单元60，以控制所述供电单元60给插接至所述插槽单元80的内存模组90供电。
请参考图2，所述状态侦测单元30包括一PCH（Platform Controller Hub，平台控制中枢）芯片32及一BIOS（Basic Input/Output System，基本输入输出系统）36。所述控制单元50包括两缓冲器U1、U2、两电阻R1、R2及两电子开关Q1、Q2。所述供电单元60包括两电压调节器62、64。所述插槽单元80包括第一组内存插槽82、84及第二组内存插槽86、88。在实施方式中，所述时序控制单元20为一CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）。所述电子开关Q1，Q2均为NMOS场效应管。所述内存插槽82、84、86、88均为DIMM（Dual In-line Memory Module，双列直插内存模块）内存插槽。
所述时序控制单元20与所述缓冲器U1、U2的输入端相连。所述缓冲器U1的输出端与所述电压调节器62相连。所述缓冲器U2的输出端与所述电压调节器64相连。所述PCH芯片32通过GPIO（General Purpose Input Output，通用输入输出）总线与所述NMOS场效应管Q1的栅极相连，并通过GPIO总线与所述NMOS场效应管Q2的栅极相连，且通过SMBus（System Management Bus，系统管理总线）与所述内存插槽82、84、86、88相连，还与所述BIOS 36相连。所述NMOS场效应管Q1的漏极与所述缓冲器U1的输出端相连，并通过所述电阻R1与一电源VCC相连。所述NMOS场效应管Q1的源极接地。所述NMOS场效应管Q2的漏极与所述缓冲器U2的输出端相连，并通过所述电阻R2与所述电源VCC相连。所述NMOS场效应管Q2的源极接地。所述电压调节器62与所述第一组内存插槽82、84相连。所述电压调节器64与所述第二组内存插槽86、88相连。
下面将对内存供电系统10的工作过程进行描述。
当所述电子设备开机或重启时，所述时序控制单元20控制所述电子设备的时序，并在需要为所述内存模组90供电的时刻输出一高电平的使能信号，所述使能信号经所述缓冲器U1输出给所述电压调节器62，并经所述缓冲器U2输出给所述电压调节器64。所述电压调节器62接收到高电平的使能信号后，开始给插接至所述第一组内存插槽82、84内的内存模组90供电。所述电压调节器64接收到高电平的使能信号后，开始给插接至所述第二组内存插槽86、88内的内存模组90供电。所述内存模组90上电后，所述PCH芯片32侦测所述内存模组90的工作状态。当侦测到插接至所述第一组内存插槽82、84内的内存模组90有一个坏掉时，所述PCH芯片32通过GPIO总线输出一高电平信号给所述NMOS场效应管Q1的栅极，所述NMOS场效应管Q1导通，从而将所述缓冲器U1输出使能信号的电位拉低，所述电压调节器62接收到低电平的使能信号后，停止给插接至所述第一组内存插槽82、84内的内存模组90供电。即当插接至一组内存插槽中的一个内存模组90坏掉时，插接至该组内存插槽中的两个内存模组90将同时断电。此时，所述电压调节器64继续为插接至所述第二组内存插槽86，88内的内存模组90供电，以维持所述电子设备的正常开机或重启。并且，当所述PCH芯片32侦测到有内存模组90坏掉时，会将侦测到的信息发送给BIOS 36，以通过BIOS 36将坏掉的内存模组90信息显示给用户，进而方便用户在适当的时候将坏掉的内存模组90更换。
在本实施方式中，所述缓冲器U1、U2用于使所述时序控制单元20输出的使能信号能更加稳定地输出给所述电压调节器62、64。在其他实施方式中，所述缓冲器U1、U2可省略。所述PCH芯片32可由南桥芯片替代。所述插槽单元80包括的内存插槽的组数可根据实际情况进行相应调整，此时所述供电单元60包括的电压调节器的数目应随内存插槽的组数的变化而变化。
上述内存供电系统通过所述PCH芯片32来侦测内存模组90的工作状态，并通过所述控制单元50根据所述PCH芯片32侦测到的信息来控制两电压调节器62、64分别给插接至所述第一组内存插槽82、84及所述第二组内存插槽86、88内的内存模组90供电。因为插接至所述第一组内存插槽82、84内的内存模组90与插接至所述第二组内存插槽86、88内的内存模组90是分开供电的，从而使得有一内存模组90坏掉时，所述电子设备仍能正常工作。

Claims (8)

1.一种内存供电系统，包括一时序控制单元、一状态侦测单元、一控制单元、一第一电压调节器、一第二电压调节器、一第一组内存插槽及一第二组内存插槽，所述控制单元与所述时序控制单元、所述状态侦测单元及所述第一及第二电压调节器相连，所述状态侦测单元与所述第一组及第二组内存插槽相连，所述第一电压调节器与所述第一组内存插槽相连，所述第二电压调节器与所述第二组内存插槽相连，所述时序控制单元用于在需要为插接至所述第一组及第二组内存插槽内的内存模组供电的时刻输出一使能信号，所述使能信号经给所述控制单元输出给所述第一及第二电压调节器，所述第一及第二电压调节器接收到所述使能信号后分别给插接至所述第一组及第二组内存插槽内的内存模组供电，所述状态侦测单元用于侦测所述内存模组的工作状态，当侦测到插接至所述第一组内存插槽内的一内存模组坏掉时，所述状态侦测单元发送一信号给所述控制单元，所述控制单元接收到所述信号后，控制所述第一电压调节器停止给插接至所述第一组内存插槽内的内存模组供电。
2.如权利要求1所述的内存供电系统，其特征在于：所述控制单元包括一第一电子开关、一第二电子开关、一第一电阻及一第二电阻，所述第一及第二电子开关的第一端均通过一GPIO总线与所述状态侦测单元相连，所述第一电子开关的第二端通过所述第一电阻与一电源相连，并与所述时序控制单元相连，且与所述第一电压调节器相连，所述第二电子开关的第二端通过所述第二电阻与所述电源相连，并与所述时序控制单元相连，且与所述第二电压调节器相连，所述第一及第二电子开关的第三端均接地。
3.如权利要求2所述的内存供电系统，其特征在于：所述控制单元还包括一第一缓冲器及一第二缓冲器，所述第一及第二缓冲器的输入端均与所述时序控制单元相连，所述第一缓冲器的输出端与第一电子开关的第二端相连，所述第二缓冲器的输出端与所述第二电子开关的第二端相连。
4.如权利要求2所述的内存供电系统，其特征在于：所述状态侦测单元包括一PCH芯片，所述PCH芯片用于侦测所述内存模组的工作状态，当所述PCH芯片侦测到插接至所述第一组内存插槽内的一内存模组坏掉时，通过所述GPIO总线发送一信号给所述第一电子开关的第一端，以开启所述第一电子开关，所述第一电子的第二端输出一低电平信号给所述第一电压调节器，所述第一电压调节器接收到所述低电平信号后停止给插接至所述第一组内存插槽内的内存模组供电。
5.如权利要求4所述的内存供电系统，其特征在于：所述第一及第二电子开关均为NMOS场效应管，所述第一及第二电子开关的第一、第二及第三端分别对NMOS场效应管的栅极、漏极及源极。
6.如权利要求4所述的内存供电系统，其特征在于：所述状态侦测单元还包括一BIOS，所述BIOS与所述PCH芯片相连，当所述PCH芯片侦测到插接至所述第一组内存插槽内的一内存模组坏掉时，所述PCH芯片将侦测到的信息发送给BIOS，以通过BIOS将坏掉的内存模组信息显示给用户，以便用户在适当的时候将坏掉的内存模组更换。
7.如权利要求1所述的内存供电系统，其特征在于：所述时序控制单元为一CPLD。
8.如权利要求1所述的内存供电系统，其特征在于：所述第一组及第二组内存插槽均包括两内存插槽，且所述内存插槽均为DIMM内存插槽。
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