TW201329976A - 半導體裝置 - Google Patents

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Abstract

本發明之目的在於提供一種半導體裝置，其在對複數記憶體模組解除低消耗電力模式時可緩和突入電流的產生。根據控制信號控制低消耗電力模式的設定與解除之複數個記憶體模組(MDLij)的全部或一部分歸屬於記憶體區塊(BLK0~BLKm)，該控制信號以並聯方式輸入歸屬於相同記憶體區塊之複數個記憶體模組並於模組內路徑傳播，其一部分記憶體模組以從該模組內路徑向後段之模組外路徑(EXR_0~EXR_m)輸出該控制信號的方式，構成控制信號的傳播路徑。此時，該一部分記憶體模組，係具有比與其在同一記憶體區塊內之其他記憶體模組更大之記憶容量的記憶體模組。

Description

半導體裝置
本發明係關於一種形成有具備低消耗電力模式之複數個記憶體模組的半導體裝置，且係關於一種與例如中央處理裝置或加速器一同形成複數個記憶體模組的系統晶片的微電腦所應用的有效技術。
當解除半導體裝置所設定之低消耗電力模式時，對電源供給已經停止之電路的電源供給開始，而且，動作已經停止之電路的動作再度開始，電路產生突入電流，接地電位非所期望地上升。此會成為電子遷移所導致之故障的發生原因，並會成為起因於邏輯閾值電位之變動的錯誤動作的原因。特別是，當半導體裝置所搭載之記憶體模組的記憶容量增大時，若複數記憶體模組的低消耗電力狀態解除，會產生更大的突入電流。關於用以緩和解除低消耗電力模式時之突入電流的產生的技術，例如以下專利文獻所示。
專利文獻1揭示以傳播電力開啟控制信號的信號線(bonding wire；接合引線)將複數半導體晶片菊鍊連接，並將複數半導體晶片的電力開啟動作時序錯開，藉此避免電力開啟時的電流集中。
專利文獻2揭示一種設有分別受到電源控制同時分別執行命令的複數電路區塊的半導體積體電路裝置，其將一電路區塊的電源活化時序設定在其他電路區塊的命令執行期間，藉此避免複數電路區塊的電源活化時序重 疊所導致之電流集中。
關於低消耗電力模式，專利文獻3揭示一種一邊保持SRAM的記憶體陣列所記憶之記憶資訊一邊遮斷對其他周邊電路的電源供給的回復待機模式，其將記憶體陣列的接地電位提升到0.3V左右以減少漏電流。
[習知技術文獻] [專利文獻]
[專利文獻1]日本特開2007-164822號公報
[專利文獻2]日本特開2008-91030號公報
[專利文獻3]日本特開2007-173385號公報
本發明人針對降低形成有具備低消耗電力模式之複數個記憶體模組的半導體裝置在解除低消耗電力模式時的突入電流此點進行檢討。藉此，如系統晶片的微電腦的半導體裝置與處理器核心或多數加速器等構件一起，對該等構件各別分配之多數記憶體模組被當作啟動晶片。被當作啟動晶片之多數記憶體模組分散於晶片整體，記憶容量大小也各不相同。對該等記憶容量各不相同的多數個記憶體模組錯開低消耗電力模式的解除時序的技術，如專利文獻1，在菊鍊連接所致之單純串聯地產生解除時序的情況下解除用控制信號的牽引回繞變得太長，會導致晶片占有面積無端擴大，且動作完成也需要較多無謂之時間。將專利文獻2的電源活化時序錯開之想法基本上也是根據與專利文獻1同樣之思考方式。
本發明人針對使對記憶容量各不相同之多數個記憶體模組控制低消耗電力模式的設定與解除的控制信號的傳達在記憶體模組的區塊單位進行，藉此使配線的牽引回繞變短，進而達到縮短模式遷移時間之目的此點，以及使該控制信號的配置作為半導體裝置的配置配線設計的一環而較易施行 此點進行檢討，發現任何專利文獻均未考慮到這些問題點。特別是當記憶體模組包含SRAM，作為低消耗電力模式，具備保持SRAM的記憶資訊並處於低消耗電力狀態之回復待機模式時，若應用專利文獻3所記載之技術，在回復待機模式解除時記憶體陣列全體會流過大量之突入電流。在具備回復待機模式之形成有複數個SRAM記憶體模組的微電腦所代表之系統單晶片的半導體裝置中當低消耗電力模式解除時減少突入電流是必須的，然而不僅如此，從高積體化的觀點來看，其構造的小型化、動作的高速化，甚至設計容易化的觀點的必要性，本發明人亦有所見地。
本發明之目的在於提供一種半導體裝置，其在對複數記憶體模組解除低消耗電力模式時可緩和突入電流之發生。
本發明之另一目的在於提供一種半導體裝置，其有助於為了對複數記憶體模組解除低消耗電力模式時緩和突入電流之發生的構造小型化、解除動作高速化以及其構造設計容易化。
本發明之其他目的與新穎特徵可從本說明書的記述以及所附圖式得知。
針對本案所揭示發明之中的代表性發明的概略內容簡單說明如下。
亦即，根據控制信號控制低消耗電力模式的設定與解除的複數個記憶體模組的全部或一部分歸屬於記憶體區塊，使該控制信號以並聯方式輸入相同記憶體區塊所屬之複數個記憶體模組並在模組內路徑傳播，以其一部分記憶體模組從該模組內路徑向後段的模組外路徑輸出該控制信號的方式，構成控制信號的傳播路徑。此時，該一部分記憶體模組，係具有比與其在同一記憶體區塊內之其他記憶體模組更大記憶容量的記憶體模組。
根據上述，比起在記憶體模組單位以串聯方式傳播控制信號的構造而 言，更可實現路徑的縮短、路徑占有面積的減少以及傳播時間的縮短等目的。將該控制信號傳達到後段之模組外路徑的該一部分記憶體模組具有比在該記憶體區塊內之其他記憶體模組更大的記憶容量，換言之，由於該一部分記憶體模組並非係在該記憶體區塊內記憶容量最小的記憶體區塊，故可防止當後段之記憶體模組解除低消耗電力狀態時，前段多數記憶體模組尚在低消耗電力狀態的解除動作中，進而阻止大量突入電流的產生。應選擇哪個記憶體模組作為該一部分記憶體模組可以其記憶容量或是其相關資料作為指標決定之。
針對本案所揭示發明之中的代表性發明所得到之功效簡單說明如下。亦即，對複數記憶體模組解除低消耗電力模式時可緩和突入電流的發生。另外，亦有助於為了對複數記憶體模組解除低消耗電力模式時緩和突入電流發生之構造小型化、解除動作高速化以及構造設計容易化。
1‧‧‧半導體裝置(微電腦)
MDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmr、MDLn0~MDLn1(MDLij)‧‧‧SRAM模組
RSI‧‧‧回復待機信號的輸入節點
RSO‧‧‧回復待機信號的輸出節點
GRPi‧‧‧記憶體群組
BLK0‧‧‧記憶體區塊
RS_0‧‧‧回復待機信號
EXR_0‧‧‧模組外路徑
BLK1‧‧‧記憶體區塊
RS_1‧‧‧回復待機信號
EXR_1‧‧‧模組外路徑
BLK2‧‧‧記憶體區塊
RS_2‧‧‧回復待機信號
EXR_2‧‧‧模組外路徑
BLKm‧‧‧記憶體區塊
RS_m‧‧‧回復待機信號
EXR_m‧‧‧模組外路徑
BLK3‧‧‧記憶體區塊
BLKn‧‧‧記憶體區塊
RS_3‧‧‧回復待機信號
EXR_3‧‧‧模組外路徑
RS_4‧‧‧回復待機信號
EXR_4‧‧‧模組外路徑
RS_5‧‧‧回復待機信號
EXR_5‧‧‧模組外路徑
RS_n‧‧‧回復待機信號
EXR_n‧‧‧模組外路徑
RS_i‧‧‧回復待機信號
RS_j‧‧‧回復待機信號
INRij‧‧‧模組內路徑
CMP‧‧‧檢測電路
NOR‧‧‧非或閘
10‧‧‧記憶體陣列部
20‧‧‧記憶體單元接地開關部
30‧‧‧字元驅動部
40‧‧‧行部
50‧‧‧控制部
100‧‧‧靜態型的記憶體單元
101‧‧‧選擇MOS電晶體
102‧‧‧選擇MOS電晶體
103‧‧‧MOS電晶體
104‧‧‧MOS電晶體
105‧‧‧MOS電晶體
106‧‧‧MOS電晶體
200‧‧‧記憶體單元接地開關電路
ARVSS‧‧‧基準節點
201‧‧‧開關MOS電晶體
202‧‧‧二極體MOS電晶體
205‧‧‧反向器
206‧‧‧反向器
300‧‧‧列解碼器
301‧‧‧字元驅動器
302‧‧‧MOS電晶體
303‧‧‧MOS電晶體
304‧‧‧下拉MOS電晶體
305‧‧‧反向器
306‧‧‧反向器
307‧‧‧電源開關MOS電晶體
312‧‧‧電源開關MOS電晶體
313‧‧‧電源開關MOS電晶體
400‧‧‧行開關電路
401‧‧‧反向器
402‧‧‧反向器
403‧‧‧反向器
404‧‧‧反向器
410‧‧‧感測放大器
411‧‧‧寫入放大器
412‧‧‧輸出電路
413‧‧‧輸入電路
414‧‧‧電源開關MOS電晶體
415‧‧‧上拉MOS電晶體
416‧‧‧時鐘反向器
417‧‧‧反向器
420‧‧‧電源開關MOS電晶體
421‧‧‧電源開關MOS電晶體
422‧‧‧電路元件
430~437‧‧‧反向器
501‧‧‧電源開關MOS電晶體
502‧‧‧電源開關MOS電晶體
503‧‧‧反向器
504‧‧‧反向器
505‧‧‧反向器
510~512‧‧‧反向器
LP、LP1、LP2、LP3‧‧‧配線
2‧‧‧中央處理裝置(CPU)
GRP0、GRP1、GRP2、GRP3‧‧‧記憶體群組
3、4‧‧‧邏輯電路區塊IPMDL
5‧‧‧外部介面電路(I/O)
RS#0、RS#1‧‧‧回復待機信號
SLP#0、SLP#1‧‧‧電源遮斷信號
STB#1‧‧‧待機信號
STB#2‧‧‧待機信號
VDD‧‧‧電源端子
VSS‧‧‧接地電壓
DRV‧‧‧驅動電路
Vref‧‧‧參照電位
LCRS‧‧‧控制信號
LCVSS
LCRSN‧‧‧控制信號
BT[0]~BT[n]‧‧‧互補位元線
BB[0]~BB[n]‧‧‧互補位元線
WL[0]~WL[m]‧‧‧字元線
TGT‧‧‧CMOS轉換閘極
TGB‧‧‧CMOS轉換閘極
Y[0]~Y[i]‧‧‧行選擇信號
CT‧‧‧互補共用資料線
CB‧‧‧互補共用資料線
SAE‧‧‧感測放大器活化控制信號
SAEN‧‧‧信號路徑
DIN
DOUT
AMG‧‧‧分界區域
LGCm‧‧‧邏輯電路模組
ST‧‧‧待機模式信號
圖1主要係表示相對於記憶體模組的回復待機信號的傳播路徑的半導體裝置的區塊圖。
圖2係在回復待機信號的模組內路徑INRij中，使用構成模組內路徑之配線的配線電阻、該配線所寄生之寄生電容以及該配線所插設之驅動電路的動作延遲，作為決定其傳播時間的延遲要素的態樣的說明圖。
圖3係使用檢測出到所設定之回復待機模式根據回復待機信號的否定變化而被解除為止的動作時間的檢測電路CMP所致之該檢測動作時間作為決定模組內路徑INRij的傳播時間的延遲要素的態樣的說明圖。
圖4係例示圖3的電路構造所致之回復待機的設定與解除的動作時序的時序圖。
圖5係表示可阻止在記憶體區塊間突入電流峰值重疊之事態的動作時序圖。
圖6係表示在與字元線交叉之方向上使模組內路徑INRij延伸之記憶體 模組的具體實施例的電路圖。
圖7係表示在與位元線交叉之方向上使模組內路徑INRij延伸之記憶體模組的具體實施例的電路圖。
圖8係表示在行電路的排列方向上使模組內路徑INRij延伸之記憶體模組的具體實施例的電路圖。
圖9係表示行部的具體實施例的電路圖。
圖10係表示使用多數反向器所致之反轉動作延遲而在控制部中形成模組內路徑INRij的具體實施例的電路圖。
圖11係例示在採用圖10所示之模組內路徑INRij的構造的情況下的模組外路徑的區塊圖。
圖12係表示在行部沿著行開關電路的排列配置多數反向器以構成模組內路徑INRij的實施例的電路圖。
圖13係例示形成模組內路徑INRij之配線圖案的配置的平面配置圖。
圖14係表示將傳播回復待機信號之記憶體區塊的串聯系列設成2個系統的記憶體群組的實施例的區塊圖。
圖15係表示半導體裝置之一例亦即微電腦的具體實施例的區塊圖。
圖16係例示圖15的微電腦的動作時序的時序圖。
1.實施態樣的概要 首先，概略說明本案所揭示之發明的代表性實施態樣。在針對代表性實施態樣的概略說明中附上括號參照的圖式中的參照符號僅為例示其所附之構成要件的概念所包含者而已。
〔1〕<組內記憶容量較大之記憶體模組的模式控制信號的傳播路徑>本發明之代表性實施態樣的半導體裝置(1)，在半導體基板上具備利用控制信號(RS_0~RS_m)控制低消耗電力模式的設定與解除的複數個記憶體模組(MDLij)。該複數個記憶體模組的全部或一部分歸屬於記憶體區塊(BLK0~BLKm)，在歸屬於相同記憶體區塊的複數個記憶體模組中該控制信號以並聯方式從前段的模組外路徑(EXR_0、...)輸入並在模組內路徑 (INRij)傳播，其一部分記憶體模組自該模組內路徑對後段之模組外路徑(EXR_1、...)輸出該控制信號。該一部分記憶體模組，係具有比與其在同一記憶體區塊內的其他記憶體模組更大之記憶容量的記憶體模組。
根據上述，由於對包含複數記憶體模組之記憶體區塊以並聯方式供給控制信號，並將傳播到其一部分記憶體模組的控制信號傳達至後段，故比起在記憶體模組單位將控制信號以串聯方式傳播的構造而言，更可實現縮短路徑、減少路徑占有面積以及縮短傳播時間等目的。當記憶體模組脫離低消耗電力狀態並進入可運作狀態時該記憶體模組所流過之電流具有其記憶容量越大則電流也越大的正相關。這是因為記憶容量越大記憶體模組整體的電路規模也越大的關係。因此，將該控制信號傳達至後段之模組外路徑的該一部分記憶體模組具有比該記憶體區塊內的其他記憶體模組更大的記憶容量，換言之，由於該一部分記憶體模組並非是在該記憶體區塊內記憶容量最小的記憶體區塊，故可防止當後段之記憶體模組解除低消耗電力狀態時，前段多數記憶體模組尚在低消耗電力狀態的解除動作中，並阻止較大之突入電流的產生。應選擇哪些記憶體模組作為該一部分記憶體模組可以其記憶容量或其相關資料作為指標決定之，用來決定該控制信號的傳達路徑的配置配線或記憶體區塊所包含之記憶體模組的選定等考量點，有助於其構造設計的簡易化。
〔2〕<相關於記憶容量的該延遲傳播的時間>在前項〔1〕之半導體裝置中，該記憶體模組以其記憶容量越大該模組內路徑的傳播時間越長的方式設定。
藉此，便可於模組內路徑的傳播時間明確地反映出低消耗電力模式解除時記憶體模組所流過之電流量與其記憶容量的相關關係。
〔3〕<配線電阻、寄生電容、閘極延遲>在前項〔2〕之半導體裝置中，決定該模組內路徑之傳播時間的延遲要素包含構成該模組內路徑之配線的配線電阻、寄生於該配線中的寄生電容以及插設於該配線之驅動電 路的動作延遲。
藉此，便可根據配線之延遲分量以及驅動電路之驅動特性統計模組內路徑的傳播時間。
〔4〕<低消耗電力模式的解除檢出電路的檢出動作時間>在前項〔2〕之半導體裝置中，決定該模組內路徑的傳播時間的延遲要素包含檢測出到所設定之低消耗電力模式根據控制信號的變化而解除為止的動作時間的檢出電路(CMP、NOR)的該檢出動作時間。
藉此，便可根據檢出電路的動作邏輯地控制模組內路徑的傳播時間。
〔5〕<將控制信號向下一段輸出的是記憶容量最大的記憶體模組>在前項〔2〕之半導體裝置中，該一部分記憶體模組，係其所屬之記憶體區塊中記憶容量最大的記憶體模組。
藉此，當指示解除後段記憶體區塊中之記憶體模組的低消耗電力狀態時，前段記憶體區塊中之記憶體模組幾乎均已達至低消耗電力狀態解除此等狀態，如是便可確實地防止記憶體區塊間突入電流尖峰重疊之事態。
〔6〕<控制信號的延遲傳播路徑>在前項〔2〕之半導體裝置中，該模組內路徑，當比起在記憶體陣列中之字元線的並聯配置條數而言位元線的並聯配置位元數較多時會在與位元線交叉的方向上延伸，相反情況時會在與字元線交叉的方向上延伸。
藉此，便可有效地活用配線的延遲分量以構成該模組內路徑。
〔7〕<字元線非選擇MOS電晶體的閘極控制信號>在前項〔3〕之半導體裝置中，該記憶體模組包含：在選擇端子連接字元線的記憶體單元陣列；根據位址信號產生字元線選擇信號的位址解碼器；根據該位址解碼 器所產生的解碼信號將字元線選擇性地驅動至選擇位準的字元驅動器；以及藉由進入啟動狀態而使字元線的電位為非選擇位準的複數之第1MOS電晶體(304)。此時，該控制信號，根據第1狀態遮斷對該位址解碼器以及該字元驅動器的電源電壓的供給並使該複數之第1MOS電晶體啟動運作以設定低消耗電力模式，並根據其第2狀態解除該低消耗電力模式。該模組內路徑，與該複數之第1MOS電晶體的閘極電極依序連接並在與該字元線延伸方向交叉的方向上延伸且從其一方向另一方傳播該控制信號。
藉此，便可將第1MOS電晶體的閘極寄生電容活用於模組內路徑的延遲分量。
〔8〕<靜態記憶體單元之記憶保持電流流過之MOS電晶體的閘極控制信號>在前項〔3〕之半導體裝置中，該記憶體模組包含：資料輸入輸出端子與互補位元線連接的靜態型記憶體單元陣列；使資料保持用電流於該記憶體單元流動的複數之第2MOS電晶體(201)；以及與該第2MOS電晶體並聯配置的二極體連接型態的第3MOS電晶體(202)。此時，該控制信號，根據第1狀態使該複數之第2MOS電晶體關閉運作以設定低消耗電力模式，並根據其第2狀態解除該低消耗電力模式。該模組內路徑，與該複數之第2MOS電晶體的閘極電極依序連接並在與該互補位元線延伸方向交叉的方向上延伸且從其一方向另一方傳播該控制信號。
藉此，便可將第2MOS電晶體的閘極寄生電容活用於模組內路徑的延遲分量。
〔9〕<將感測放大器電源開關維持在關閉之MOS電晶體的閘極控制>在前項〔3〕之半導體裝置中，該記憶體模組包含：資料輸入輸出端子與互補位元線連接的靜態型記憶體單元陣列；將該互補位元線的電位差檢測出並增幅的感測放大器；用以使活化控制信號於閘極電極接收並於該感測放大器使動作電流流動的第4MOS電晶體(414)；以及藉由選擇性進入啟動狀態而將該活化控制信號的信號路徑(SAEN)選擇性地強制設於非活 化位準的第5MOS電晶體(415)。此時，該控制信號，根據第1狀態使複數之該第5MOS電晶體啟動運作以設定低消耗電力模式，並根據其第2狀態解除該低消耗電力模式。該模組內配線，與該複數之第5MOS電晶體的閘極電極依序連接並在與該互補位元線延伸方向交叉的方向上延伸且從其一方向另一方傳播該控制信號。
藉此，便可將第5MOS電晶體的閘極寄生電容活用於模組內路徑的延遲分量。
〔10〕<待機模式、電源遮斷模式>在前項〔1〕之半導體裝置中，該低消耗電力模式，係一邊維持記憶體單元的記憶資訊一邊遮斷對一部分內部電路的電源電壓供給的待機模式，或是不維持記憶體單元的記憶資訊並遮斷對內部電路的電源電壓供給的電源遮斷模式。
因此，對待機模式或電源遮斷模式之任一低消耗電力模式均可緩和突入電流的產生。
〔11〕<CPU與其記憶體空間所配置之記憶體模組>前項〔1〕之半導體裝置更包含執行命令的中央處理裝置。該記憶體模組配置於該中央處理裝置(2)的記憶體空間，該中央處理裝置對該記憶體模組輸出該控制信號。
藉此，便可在中央處理裝置使用之記憶體模組的低消耗電力模式因應中央處理裝置的命令執行狀態而解除時緩和突入電流的產生。
〔12〕<加速器與其記憶體空間所配置之記憶體模組>前項〔1〕之半導體裝置更包含執行命令的中央處理裝置以及根據該中央處理裝置之指示進行資料處理的加速器(3、4)。該記憶體模組配置在該加速器的局部記憶體空間。根據該中央處理裝置的指示該加速器對該局部記憶體空間的記憶體模組輸出該控制信號。
藉此，便可在使加速器使用之記憶體模組的低消耗電力模式因應加速器之資料處理狀態而解除時緩和突入電流的產生。
〔13〕<對應前項〔1〕限定第1至第3記憶體模組的記憶體單元數>本發明之另一實施態樣的半導體裝置(1)具備包含記憶體單元以矩陣方式配置的記憶體單元陣列與對記憶體單元進行資料讀取以及資料寫入的周邊電路的第1、第2、第3記憶體模組，且具有比起對該記憶體單元讀取或寫入的通常動作模式而言該各記憶體模組的消耗電力更低的待機模式。該半導體裝置包含：以控制該通常模式與該待機模式之控制信號對該第1與第2記憶體模組並聯傳達的方式連接的第1控制信號線；以及透過該第1記憶體模組對該第3記憶體模組傳達該控制信號的第2控制信號線。該第1記憶體模組係比起該第2記憶體模組而言記憶體單元數更多的記憶體模組。
藉此，由於2個記憶體模組之中記憶體單元數較多的記憶體模組與下一段的第3記憶體模組連接，故與前項〔1〕同樣地，比起在記憶體模組單位使控制信號以串聯的方式傳播的構造而言，更可實現縮短路徑、減少路徑占有面積以及縮短傳播時間之目的。而且，更可防止當後段之記憶體模組解除低消耗電力狀態時，前段多數記憶體模組尚在解除低消耗電力狀態之動作中的情況，並阻止大量之突入電流的產生。
〔14〕<第4記憶體模組>在前項〔13〕之半導體裝置中，更包含與該第2控制信號線連接，透過該第1記憶體模組接收該控制信號之傳達的第4記憶體模組。
因此，第4記憶體模組的消耗電力狀態的解除時序，與相對於第1以及第2記憶體模組的第3記憶體模組的消耗電力狀態的解除時序的關係相同。
〔15〕<記憶體模組內之周邊電路的電源控制電晶體>在前項〔14〕 之半導體裝置中，於該第1控制信號線與該第2控制信號線之間，連接著與控制該第1記憶體模組之周邊電路之電源的電晶體連接的配線。
藉此，便可藉由控制該電源之電晶體的寄生分量延遲從第1控制信號線到第2控制信號線的信號傳播。
〔16〕<記憶體模組內之記憶體單元的電源控制電晶體>在前項〔14〕之半導體裝置中，於該第1控制信號線與該第2控制信號線之間，連接著與控制該第1記憶體模組的記憶體單元的電源的電晶體連接的第1配線。
藉此，便可藉由控制該記憶體單元之電源的電晶體的寄生分量延遲從第1控制信號線到第2控制信號線的信號傳播。
〔17〕<沿著記憶體陣列的第1配線>在前項〔16〕之半導體裝置中，該第1配線係沿著該第1記憶體模組的記憶體單元陣列設置。
藉此，便較易使第1配線獲得對應記憶體陣列之電路規模亦即記憶體單元數量的延遲。
〔18〕<對應前項〔1〕限定第1至第3記憶體模組的記憶體單元數>本發明之另一實施態樣的半導體裝置(1)具備包含記憶體單元以矩陣方式配置的記憶體單元陣列與對記憶體單元進行資料讀取以及資料寫入的周邊電路的複數記憶體模組，且具有比起對該記憶體單元讀取或寫入的通常動作模式而言該記憶體模組的消耗電力更低的待機模式。該半導體裝置包含：該複數記憶體模組具備第1記憶體模組、第2記憶體模組以及第3記憶體模組，以控制該通常模式與該待機模式的控制信號對該第1與第2記憶體模組分別傳達的方式連接的第1控制信號線；透過該第1控制信號線以及該第1記憶體模組對該第3記憶體模組傳達該控制信號的第2控制信號線；沿著該第1記憶體模組的記憶體單元陣列延伸，與該第1記憶體模 組的第1電晶體連接，於該第1與第2控制信號線之間連接的第1配線部；以及沿著該第2記憶體模組的記憶體單元陣列延伸，與該第2記憶體模組的第2電晶體連接的第2配線部。沿著該第1配線部排列的該第1記憶體模組的記憶體單元陣列的記憶體單元數比沿著該第2配線部排列的該第2記憶體模組的記憶體單元陣列的記憶體單元數更多。
藉此，由於使2個記憶體模組之中沿著配線部的記憶體單元數較多的記憶體模組與下一段的第3記憶體模組連接，故與前項〔1〕相同，比起在記憶體模組單位將控制信號以串聯方式傳播的構造而言，更可實現縮短路徑、減少路徑的占有面積以及縮短傳播時間之目的。而且，更可防止當後段的記憶體模組解除低消耗電力狀態時，前段多數記憶體模組尚在解除低消耗電力狀態之動作中的情況，並阻止大量突入電流的產生。
〔19〕<記憶體模組內之周邊電路的電源控制電晶體>在前項〔18〕之半導體裝置中，該第1電晶體包含控制該周邊電路之電源的電晶體。
藉此，便可藉由控制該電源之電晶體的寄生分量延遲從第1控制信號線到第2控制信號線的信號傳播。
〔20〕<記憶體模組內之記憶體單元的電源控制電晶體>在前項〔19〕之半導體裝置中，該第2電晶體包含控制該記憶體模組之記憶體單元的電源的電晶體。
藉此，便可藉由控制該記憶體單元之電源的電晶體的寄生分量延遲從第1控制信號線到第2控制信號線的信號傳播。
2．實施態樣的詳細內容 針對實施態樣更進一步詳細敘述。
≪實施態樣1≫圖1係例示實施態樣1之半導體裝置。同圖所示之半導體裝置，係藉由例如CMOS積體電路製造技術在如單結晶矽之1片半導 體基板上形成。在此，例示出半導體裝置1所搭載之構成一個記憶體群組GRPi的複數個SRAM模組MDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmr。SRAM模組MDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmr所圖示之尺寸的差異，係為了以示意方式例示出其記憶容量大小的差異。
在此，記憶容量的大小與記憶體單元的數量成比例，例如由記憶體單元的行數與列數的乘積的大小決定之。在每1行之記憶體單元數量相等的記憶體之間行數越多記憶容量越大，在每1列之記憶體單元數量相等的記憶體之間列數越多記憶容量越大。若每1個記憶體單元陣列或記憶體矩陣的記憶容量相同的話，則記憶體單元陣列或記憶體矩陣數量越多記憶容量越大。
SRAM模組MDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmr，雖無特別限制，惟係被當作分配於圖示省略之CPU或加速器等構件的工作區域以及程式區域、周邊電路的工作區域以及控制登錄器、還有周邊電路的控制登錄器等構件的記憶體區域，構成其之存取路徑的匯流排或存取主體等構件的圖示省略之。在以下的說明中該等MDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmr所示之SRAM模組的各個或全部簡單總稱為SRAM模組MDLij。
各個SRAM模組MDLij具備靜態型記憶體單元以矩陣方式配置的記憶體單元陣列以及用來對記憶體單元執行資料讀取以及資料寫入等動作的周邊電路，低消耗電力模式之一，例如有回復待機模式。回復待機模式，雖無特別限制，惟係指一邊保持記憶體單元的記憶資訊一邊遮斷周邊電路的電源電壓的低消耗電力模式。
另外，若以其他敘述方式，則為如下所述。
將對執行記憶體單元的讀取或寫入之動作當作通常動作模式。
在無讀取或寫入動作，僅保持記憶體單元的資料的狀態下，由於在周邊電路中並無讀取或寫入的動作，故可抑制消耗電力。此時，比起通常動作模式而言記憶體模組的消耗電力更低。
將此狀態當作回復待機模式、待機模式或是低消耗電力模式。
再者，一邊保持記憶體單元的資料一邊降低對記憶體單元所賦予之電壓(降低電源側的電壓或是提高接地側的電壓)，有時亦會在上述的回復待機模式、待機模式或是低消耗電力模式進行。
各個SRAM模組MDLij具有：作為控制回復待機模式的設定與解除的控制信號的回復待機信號的輸入節點RSI；以及使從輸入節點RSI輸入之回復待機信號在內部傳播並往外部輸出的輸出節點RSO。輸入節點RSI以及輸出節點RSO係半導體晶片上之配線的特定節點或介層孔等節點的導電部分，並未形成可與其他部分區別的特定電極墊或凸塊。
記憶體群組GRPi所包含之SRAM模組MDL00~MDL0p歸屬於記憶體區塊BLK0，回復待機信號RS_0透過模組外路徑EXR_0以並聯方式供給到各個輸入節點RSI。
模組外路徑，係與記憶體模組連接之路徑，亦係用於記憶體模組間之連接的配線。例如，在圖1中，將SRAM模組MDL01之RSO與MDL10、MDL11之RSI連接的配線即為模組外路徑。通常使用金屬配線。
另外，在實際的半導體裝置(半導體晶片)中，模組外路徑與後述之模組內路徑亦均以金屬配線設置。
因此，記憶體模組的分界多不明確，模組外路徑與模組內路徑係以連續方式連接。
因此，亦可將記憶體模組附近(例如離開記憶體單元陣列一定之距離處)視為模組內路徑，其以外(例如離開記憶體單元陣列一定距離以上)視為記憶體外路徑。
記憶體區塊BLK0在歸屬於該區塊之SRAM模組MDL00~MDL0p的輸入節點RSI均共同連接於模組外路徑EXR_0此物理意義上形成一個階層，例如以共有模組外路徑EXR_0此特點而在晶片上的配置形成區塊，或者，有時也會加入希望回復待機的設定與解除同步執行等態樣而選擇同一階層所包含之SRAM模組。記憶體群組GRPi所包含之SRAM模組MDL10~MDL1q歸屬於記憶體區塊BLK1，回復待機信號RS_1透過模組外路徑EXR_1以並聯方式供給到各個輸入節點RSI。記憶體群組GRPi所包含之SRAM模組MDLm0~MDLmr歸屬於記憶體區塊BLKm，回復待機信號RS_m透過模組外路徑EXR_m以並聯方式供給到各個輸入節點RSI。記憶體區塊BLK1、BLKm的階層意義與記憶體區塊BLK0相同。
傳達回復待機信號RS_0的模組外路徑EXR_0相對於記憶體群組GRPi的全部SRAM模組MDLij與控制回復待機模式的設定與解除的電路連接。傳達回復待機信號RS_1的模組外路徑EXR_1的基端與前段記憶體區塊BLK0所包含的一個SRAM模組MDL01的輸出端子RSO結合，該SRAM模組MDL01具有在記憶體區塊BLK0之中最大的記憶容量。傳達回復待機信號RS_2的模組外路徑EXR_2的基端與前段記憶體區塊BLK1所包含的一個SRAM模組MDL10的輸出端子RSO結合，該SRAM模組MDL10具有記憶體區塊BLK1之中最大的記憶容量。傳達回復待機信號RS_m的模組外路徑EXR_m的基端與在圖式省略之前段記憶體區塊之中具有最大記憶容量的一個SRAM模組的輸出端子RSO結合。
在此，從回復待機信號輸入SRAM模組MDLij的輸入節點RSI到從輸出節點RSO輸出的傳播時間與該SRAM模組MDLij的記憶容量相關，傳播延遲時間係隨著記憶容量越大而變得越長。簡要而言，該傳播時間，係 從根據回復待機信號指示回復待機狀態解除到進入可動作狀態為止的時間或是與該時間具備相關關係的時間(例如進入可動作狀態之前的時間亦即突入電流迎會峰值之後的時間)，這是因為若記憶容量較大則記憶體陣列以及周邊電路的規模也較大，故到其進入可動作狀態為止且到內部電源節點或信號節點穩定化為止需要較多的時間。
在此，如前所述的，若記憶體模組的記憶容量較大則隨之在記憶體單元陣列中的記憶體單元的行數或列數也跟著變大。例如若假設回復待機信號的傳播方向沿著記憶體單元的行方向，即使是相同記憶容量，行方向的記憶體單元數越少(亦即列方向的記憶體單元數越多)配線路徑長越短，越短則必須以獲得較多之MOS電晶體的閘極容量所致之寄生電容延遲分量或反向器等的邏輯閘所致之動作延遲的方式，獲得延遲時間。另外，若假設回復待機信號的傳播方向沿著記憶體單元的列方向，即使是相同記憶容量，列方向的記憶體單元數越少(亦即行方向的記憶體單元數越多)配線路徑長越短，越短則必須以獲得較多之MOS電晶體的閘極容量所致之寄生電容延遲分量或反向器等的邏輯閘所致之動作延遲的方式，獲得延遲時間。
在從輸入節點RSI到輸出節點RSO的回復待機信號的模組內路徑INRij中，決定其傳播時間的延遲要素，如圖2之例所示的，係採用構成模組內路徑INRij之配線LP的配線電阻、寄生於該配線LP的寄生電容以及該配線LP所插設之驅動電路DRV的動作延遲。可根據配線LP的延遲分量以及驅動電路DRV的驅動特性計算模組內路徑INRij的傳播時間。另外，關於從輸入節點RSI到輸出節點RSO的回復待機信號的模組內路徑的寄生電容等的更具體構造，於另一實施態樣詳述之。
另外，模組內路徑，由於設置於每一記憶體模組，故如後述之圖6所示的，例如，係沿著記憶體模組內的記憶體單元陣列部、字元線驅動部或行部設置。
在圖3所示之另一實施例中，決定模組內路徑INRij的傳播時間的延遲要素，係採用可檢測出到所設定之回復待機模式根據回復待機信號的否定變化而解除為止的動作時間的檢測電路CMP的該檢測動作時間。例如，當預定為在設定為回復待機模式時使記憶體陣列的基準節點ARVSS的電壓提高到比接地電壓VSS更高數百毫伏左右的高位準以抑制記憶體單元的記憶節點所流過之電流進而降低記憶體陣列的漏電流的構造於SRAM模組有所採用之情況時，檢測電路CMP會判斷基準節點ARVSS的電壓是否比參照電位Vref更低，當對輸入節點RSI所供給之回復待機信號為低位準而被否定進而解除回復待機模式時，基準節點ARVSS的電壓比參照電位Vref更低之狀態被非或閘NOR檢測出，藉此將輸出節點RSO所輸出之回復待機信號否定為低位準。
圖4係例示圖3之電路構造所致之回復待機的設定與解除的動作時序。於時刻t0輸入節點RSI變化為高位準以對SRAM模組MDLij設定回復待機狀態。於時刻t1輸入節點RSI變化為低位準以對SRAM模組MDLij指示回復待機狀態的解除，藉此對記憶體陣列的基準節點ARVSS供給接地電壓使其比參照電壓Vref更低，以將輸出節點RSO否定為低位準，並對後段傳播回復待機解除的指示。圖4的時間Td，係到輸入節點RSI對SRAM模組MDLij所賦與之回復待機解除的指示從輸出節點RSO向後段輸出為止的傳播延遲時間。
根據圖3以及圖4，便可藉由檢測電路CMP的動作邏輯地控制模組內路徑INRij的傳播時間。
如上所述的，由於在記憶體區塊(BLK0、BLK1、...)單位對複數SRAM模組(MDL00~MDL0p、MDL10~MDL1q、...)以並聯方式供給回復待機信號(RS_0、RS_1、...)，並將對其一部分SRAM模組(MDL01、MDL10、...)所傳播的回復待機信號傳達至後段(EXR_1、EXR2、...)，故比起在SRAM模組單位以串聯方式傳播回復待機信號的構造而言，更可實現縮短模組外路徑(EXR_1、EXR_2、...)、減少路徑(EXR_1、EXR _2、...)的占有面積以及縮短傳播時間等目的。
當SRAM模組從低消耗電力狀態抽離而進入可動作狀態時若其記憶容量越大則該SRAM模組所流過之電流也越大，二者之間存在這樣的相關關係。這是因為若記憶容量越大則SRAM模組全體的電路規模也越大的關係。因此，將該回復待機信號傳達至後段之模組外路徑的該一部分SRAM模組並非係在該記憶體區塊內記憶容量最小的記憶體區塊，故可防止在後段之SRAM模組解除低消耗電力狀態時，前段多數SRAM模組尚在低消耗電力狀態之解除動作中，並阻止大量突入電流的產生。特別是，該一部分SRAM模組，係其所屬之記憶體區塊中記憶容量最大的SRAM模組，藉此當指示後段記憶體區塊之SRAM模組解除回復待機狀態時，便可使前段記憶體區塊之SRAM模組幾乎均已達成回復待機狀態解除之狀態，進而確實地阻止在記憶體區塊間突入電流峰值重疊之事態。例如圖5所例示的，當於時刻t0回復待機信號RS_0被否定時，在記憶體區塊BLK0內記憶容量最大之SRAM模組MDL01的節點ARVSS的電壓降低等因素所導致之突入電流的峰值在時刻t1發生，當於之後的時刻t2回復待機信號RS_1被否定時，在記憶體區塊BLK1內記憶容量最大的SRAM模組MDL10的節點ARVSS的電壓降低等因素所導致之突入電流的峰值在時刻t3發生。由於在記憶體區塊BLK0所發生之突入電流的峰值於時刻t1為最終時刻，且於此之後回復待機信號RS_1才被否定，故在記憶體區塊BLK0所發生之突入電流峰值與在相隣之記憶體區塊BLK1所發生之突入電流峰值不會重疊。同樣地，由於在記憶體區塊BLK1所發生之突入電流的峰值於時刻t3為最終時刻，且於此之後回復待機信號RS_2才被否定，故在記憶體區塊BLK1所發生之突入電流峰值與在相隣之記憶體區塊BLK2所發生之突入電流峰值不會重疊。
應選擇哪個SRAM模組作為對後段供給回復待機信號的一部分SRAM模組便可以其記憶容量或其相關資料作為指標而決定之，就用來決定該回復待機信號的傳達路徑(模組外路徑)的配置配線或記憶體區塊所包含之SRAM模組的選定等考量點而言，有助於其設計之簡易化。簡而言之，針 對從哪個SRAM模組將回復待機信號供給至後段之記憶體區塊、對應於此如何配置模組外路徑等問題，便可應用使用配置配線工具的自動設計。
另外，若以不同的看法，例如在圖1中，亦可看作第1記憶體模組MDL01、第2記憶體模組MDL00、第3記憶體模組MDL10。
控制通常模式與待機模式的控制信號於作為第1控制信號線之EXR_0(RS_0)與第1記憶體模組MDL01以及第2記憶體模組MDL00連接。
控制信號平行賦予第1記憶體模組MDL01與第2記憶體模組MDL00。
第3記憶體模組MDL10，透過比第2記憶體模組MDL00記憶體單元數更多的第1記憶體模組MDL01以及第2控制信號線亦即EXR_1(RS_1)，接收到控制信號。
第3記憶體模組MDL10，比起經由第2記憶體模組MDL00接收控制信號而言，經由第1記憶體模組MDL01接收控制信號更可使突入電流的峰值錯開。
這是因為，第1記憶體模組的記憶體單元數比第2記憶體模組的記憶體單元數更多，進而使經由第1記憶體模組的控制信號的延遲比經由第2記憶體模組的控制信號的延遲更大的關係。
另外，第2控制信號線亦即EXR_1(RS_1)亦可與其他記憶體模組(例如第4記憶體模組MDL11)連接。
《實施態樣2》圖6係表示在與字元線交叉之方向上使模組內路徑INRij延伸的SRAM模組的具體實施例。同圖所示之SRAM模組MDLij，具有代表性例示之記憶體陣列部10、記憶體單元接地開關部20、字元驅動部30、行部40以及控制部50。
在記憶體陣列部10中靜態型記憶體單元100以矩陣方式配置。記憶體單元100具有由p通道型MOS電晶體103、105與n通道型MOS電晶體104、106所構成的CMOS靜態鎖存器，其記憶節點與隔著n通道型選擇MOS電晶體101、102對應之互補位元線BT〔0〕、BB〔0〕、...、BT〔n〕、BB〔n〕連接。選擇MOS電晶體101、102的閘極電極與對應之字元線WL〔0〕、...、WL〔m〕連接。
構成靜態鎖存器之MOS電晶體103、105的源極電極與電源端子VDD結合，MOS電晶體104、106的源極電極與基準節點ARVSS結合。基準節點ARVSS，雖無特別限制，惟係於每一記憶體單元列個別化。
記憶體單元接地開關部20，於每一記憶體單元列設有記憶體單元接地開關電路200。記憶體單元接地開關電路200具備：使對應之基準節點ARVSS選擇性地與接地電壓VSS連接的n通道型開關MOS電晶體201；以及與該開關MOS電晶體201以並聯方式配置的二極體連接型態(本身的閘極電極與汲極電極結合)的n通道型二極體MOS電晶體202。開關MOS電晶體201由控制信號LCRSN控制開關。於開關MOS電晶體201的啟動狀態中基準節點ARVSS被當作接地電壓VSS，於開關MOS電晶體201的關閉狀態中基準節點ARVSS被當作相對於接地電壓VSS高出MOS電晶體202的閾值電壓份量的高位準。此乃係為了於回復待機狀態保持記憶體單元100的記憶資訊而使流經記憶節點之電流(漏電流)較少的關係。
字元驅動部30於每一字元線WL〔0〕、...、WL〔m〕設有列解碼器300以及字元驅動器301。列解碼器300根據其解碼邏輯將列位址信號解碼並產生字元線選擇信號。字元驅動器301為了使字元線選擇信號輸入並驅動對應之字元線WL〔0〕、...、WL〔m〕而設有由p通道型MOS電晶體302以及n通道型MOS電晶體303所構成之CMOS驅動器，再者，更設有：於回復待機狀態使對應之字元線WL〔0〕、...、WL〔m〕固定於記憶體單元的非選擇位準亦即接地電壓VSS的n通道型下拉MOS電晶體304；以及 同樣於回復待機狀態使CMOS驅動器的MOS電晶體302的電源電壓VDD的供給停止的p通道型電源開關MOS電晶體307。MOS電晶體304、307由控制信號LCRS控制開關。另外，對在字元驅動器電路30中的列解碼器300等的其他電路，透過代表性例示之n通道型電源開關MOS電晶體312、313供給接地電壓VSS。電源開關MOS電晶體312、313由控制信號LCRSN控制開關。
行部40設有於每一互補位元線BT〔0〕、BB〔0〕、...、BT〔n〕、BB〔n〕配置之行開關電路400以及圖示省略之行解碼器等構件。行解碼器將行位址信號解碼以產生互補位元線選擇信號，並將互補位元線選擇信號供給至對應之行開關電路400。行部40的詳細構造以另一實施態樣說明之。
控制電路50，雖未特地圖示，惟具備使讀寫信號或輸出允許信號等的存取控制信號輸入以產生記憶體動作之時序信號的時序控制電路，以及位址信號(列位址信號、行位址信號)的位址緩衝器等構件，對該等電路透過代表性例示之n通道型電源開關MOS電晶體501、502供給接地電壓VSS。電源開關MOS電晶體501、502由控制信號LCRSN控制開關。
控制電路50從輸入節點RSI輸入回復待機信號RS_i，將其以反向器504反轉而產生該控制信號LCRSN，然後，再將其以反向器503反轉而產生該控制信號LCRS。可傳達控制信號LCRS之信號配線朝與字元線WL〔0〕、...、WL〔m〕交叉之方向，亦即往互補位元線延伸方向延伸，其前端部以串聯方式與2段反向器305、306連接，反向器305的輸出與輸出節點RSO連接。當輸出節點RSO與後段之SRAM模組連接時，從輸出節點RSO輸出回復待機信號RS_j。
在圖6之例中，可傳達回復待機信號RS_i之模組內路徑INRij如圖所示的大部分朝與字元線交叉之方向延伸，根據其配線電阻、反向器503~506的反轉動作延遲以及MOS電晶體304、307的閘極寄生電容等，決定所輸入之回復待機信號RS_i的變化直到反映回復待機信號RS_j的變化為止 的延遲時間。藉此，便可將多數MOS電晶體304、307的閘極寄生電容活用於模組內路徑INRij的延遲分量。因此，便無須為了確保所需要之延遲時間而設置多數反向器以增加閘延遲時間，進而使模組內路徑INRij的配線長度無端增長。假如，為了增加閘延遲時間而配置多數閘極，可能會因為該閘極動作而產生無法忽視之漏電流，或增加無用之漏電流。如是，於回復待機狀態提高節點ARVSS的電位以減少記憶體單元的漏電流便失去意義了。
另外，在圖6中，係將LCRS當作控制信號進行說明，惟亦可將其視為與控制周邊電路之電源的電晶體307連接並傳達控制信號的配線。
此時，亦可視為該配線係設置在第1控制信號線EXR_0(RS_0)與第2控制信號線EXR_1(RS_1)之間。
另外，亦可包含如圖2之反向器構造，而將其視為配線部。
在此，LCRS配線(配線部)係沿著記憶體單元陣列部的位元線延伸方向設置。
因此，當記憶體陣列的行數增加時，配線(配線部)的長度也伸長。
另外，在圖6中，係將LCRSN當作控制信號進行說明，惟亦可將其視為與記憶體單元接地開關電路(包含電晶體，且控制記憶體單元之電源電壓的電路)連接而可傳達控制信號的配線。
此時，亦可視為該配線係設置在第1控制信號線EXR_0(RS_0)與第2控制信號線EXR_1(RS_1)之間。
另外，亦可包含如圖2之反向器構造，而將其視為配線部。
在此，LCRSN配線(配線部)係沿著記憶體單元陣列部之字元線延伸的方向設置。
因此，當記憶體陣列的列數增加時，配線(配線部)的長度也伸長。
《實施態樣3》圖7表示在與位元線交叉之方向上使模組內路徑INRij延伸的SRAM模組的具體實施例。在圖7中，採用使沿著記憶體單元接地開關部20所配置之MOS電晶體201的排列的字元線WL〔0〕~WL〔m〕的延伸方向，亦即與位元線BT〔0〕、BB〔0〕~BT〔n〕、BB〔n〕交叉之方向傳播的控制信號LCRSN，透過反向器205、206、401的串聯電路引導至輸出節點RSO的構造此點與圖6相異。
可傳達回復待機信號RS_i的模組內路徑INRij如圖所示大部分在與位元線交叉之方向上延伸，根據其配線電阻、反向器504、205、206、401的反轉動作延遲以及MOS電晶體201的閘極寄生電容等，決定所輸入之回復待機信號RS_i的變化直到反映回復待機信號RS_j的變化為止的延遲時間。
藉此，便可將多數MOS電晶體201的閘極寄生電容活用於模組內路徑INRij的延遲分量。因此，與圖6的情況相同，其亦無須為了確保所需要之延遲時間而設置多數反向器以增加閘延遲時間，進而導致模組內路徑INRij的配線長度無端增長。
另外，在圖7中，係將LCRS當作控制信號進行說明，惟亦可將其視為與控制周邊電路之電源的電晶體307連接並可傳達控制信號的配線。
此時，亦可視為該配線係設置在第1控制信號線EXR_0(RS_0)與第2控制信號線EXR_1(RS_1)之間。
另外，亦可包含如圖2的反向器構造，而將其視為配線部。
另外，在圖7中，係將LCRSN當作控制信號進行說明，惟亦可將其視為與記憶體單元接地開關電路(包含電晶體，且控制記憶體單元之電源電壓的電路)連接而可傳達控制信號的配線。
此時，亦可視為該配線係設置在第1控制信號線EXR_0(RS_0)與第2控制信號線EXR_1(RS_1)之間。
另外，亦可包含如圖2的反向器構造，而將其視為配線部。
在此，LCRSN配線(配線部)係沿著記憶體單元陣列部之字元線延伸的方向設置。
因此，當記憶體陣列的列數增加時，配線(配線部)的長度也會伸長。茲就例如圖1中的第1記憶體模組MDL01與第2記憶體模組MDL00進行檢討。
由圖1可知，就記憶體陣列的列數而言第1記憶體模組MDL01比第2記憶體模組MDL00更多。
在圖1中，第3記憶體模組MDL10經由第1記憶體模組MDL01以及第2控制信號線EXR_1(RS_1)接收控制信號。
因此，第3記憶體模組MDL10，比起經由第2記憶體模組MDL00接收控制信號而言，經由第1記憶體模組MDL01接收控制信號更可使突入電流的峰值錯開。
在以下的實施態樣中，亦可說是同樣的情況。
《實施態樣4》圖8係表示使模組內路徑INRij在行電路之排列方向 上延伸的SRAM模組的具體實施例。在圖8中，採用將在行部40之行開關電路400的排列方向上所傳播的控制信號LCRSN透過反向器402~403的串聯電路引導至輸出節點RSO的構造此點與圖6相異。
圖9表示行部40的具體實施例。互補位元線BT〔0〕、BB〔0〕~BT〔n〕、BB〔n〕透過對應之行開關電路400與互補共用資料線CT、CB連接。行開關電路400將對應之行選擇信號Y〔0〕、...、Y〔n〕輸入，若輸入之行選擇信號Y〔i〕的值係選擇位準則使CMOS轉換閘極TGT、TGB啟動運作並使對應之互補位元線BT〔i〕、BB〔i〕與互補共用資料線CT、CB導通。
互補共用資料線CT、CB與寫入放大器411以及感測放大器410連接。寫入放大器411根據供給至輸入電路413之寫入資料的邏輯值將互補共用資料線CT、CB驅動至互補位準，並將行開關電路400所選擇之互補位元線BT〔i〕、BB〔i〕驅動至互補位準。於互補位元線BT〔i〕、BB〔i〕所讀取到的讀取信號經由行開關電路400電路被感測放大器410檢測到，將其增幅，並傳送到輸出電路412。輸出電路412將對應感測放大器410所輸入之信號位準的邏輯值的讀取資料輸出到DOUT。
感測放大器410透過n通道型電源開關MOS電晶體414與接地電壓VSS連接。SAE係控制部50所賦予的感測放大器活化控制信號，透過時鐘反向器416與反向器417的串聯電路與電源開關MOS電晶體414的閘極電極連接。於時鐘反向器416的輸出信號路徑SAEN配置p通道型上拉MOS電晶體415，由控制信號LCRSN控制開關。在行部40中控制信號被供給到與接地電壓VSS連接的n通道型電源開關MOS電晶體420、421的閘極電極，使時鐘反向器416或其他電路元件422的動作選擇性的停止。若在回復待機狀態中使控制信號LCRSN為高位準，則時鐘反向器416為高輸出阻抗狀態，上拉MOS電晶體415進入啟動狀態，感測放大器410的電源開關MOS電晶體414維持穩定的關閉狀態。
可傳達回復待機信號RS_i之模組內路徑INRij如圖所示的大部分沿著行開關電路400的排列延伸，根據其配線電阻、反向器504、402~404的反轉動作延遲以及MOS電晶體420、421、414的閘極寄生電容等，決定所輸入之回復待機信號RS_i的變化直到反映回復待機信號RS_j的變化為止的延遲時間。
藉此，便可將多數MOS電晶體420、421、414的閘極寄生電容活用於模組內路徑INRij的延遲分量。因此，與圖6的情況同樣地，便無須為了確保所需要之延遲時間而設置多數反向器以增加閘延遲時間，進而導致模組內路徑INRij的配線長度無端增長。
≪實施態樣5≫圖10係表示使用較多之反向器所致之反轉動作延遲而在控制部50中形成模組內路徑INRij的具體實施例。在圖10中採用於控制部50內部透過多段串聯之反向器504、510~512等構件將控制信號LCRSN引導至輸出節點RSO的構造此點與圖6相異。
可傳達回復待機信號RS_i的模組內路徑INRij如圖所示的形成於控制部50的內部，主要根據反向器504、510~512的反轉動作延遲，決定所輸入之回復待機信號RS_i的變化直到反映回復待機信號RS_j的變化為止的延遲時間。
藉此，雖多段串聯之反向器504、510~512有其必要，無法活用MOS電晶體的閘極寄生電容等，且其所導致之晶片占有面積變大，然而卻可使模組內路徑INRij的牽繞縮短。
當採用圖10所示之模組內路徑INRij的構造時，模組外路徑EXR_1、EXR_2係與圖1相異而如圖11所示的。
當如圖10所說明的藉由反向器的反轉動作延遲確保必要之傳播延遲時間時，傳播回復待機信號之模組內路徑INRij並不限定形成於控制部50內， 亦可如圖12所例示之在其以外的處所，例如於行部40沿著行開關電路400的排列配置多數反向器430~437以構成模組內路徑INRij。
圖13係例示構成模組內路徑INRij的配線圖案的配置。並非模組內路徑INRij無論在何種態樣之下均必須通過模組之中，亦可一部分於SRAM模組的附近通過其外側。例如，如圖13所例示的，係假設邏輯電路模組LGCm配置於SRAM模組MDLij附近的情況。在圖13中GT為閘極配線，DF為擴散區域。SRAM模組MDLij以及邏輯電路模組LGCij其電晶體密度較高，SRAM模組MDLij與邏輯電路模組LGCij的分界其電晶體密度較低。AMG係指其分界區域。構成SRAM模組MDLij的模組內路徑INRij的配線，係由鋁等之金屬配線所形成，當如前所述的在字元線延伸方向上或在位元線延伸方向上形成時，只要在該SRAM模組MDLij的區域內形成以作為配線LP1即可。另一方面，當如圖10或圖12所說明的主要係利用閘延遲時，對於形成該配線之位置而言自由度變得更高，利用分界區域AMG的配線LP2或邏輯電路模組LGCij之上的配線LP3也變為可能。特別是，當將邏輯電路模組LGCij內的元件轉用作為用於獲得該等閘延遲之反向器等元件時，會採用該配線LP2、LP3的一部分當作模組內路徑INRij的配線。
圖14係表示將傳播回復待機信號之記憶體區塊的串聯系列設為2個系統的記憶體群組的實施例。亦即，模組外路徑EXR_0分岐，一方與記憶體區塊BLK0、BLK2、BLKm的系列連接，另一方與記憶體區塊BLK1、BLK3、BLKn的系列連接。若使待機狀態解除時所發生之峰值電流細細分散有其必要的話，亦可使回復待機信號的傳播路徑更進一步於途中分岐。再者，亦可在記憶體區塊系列之途中將記憶容量較大的記憶體模組單獨配置。
≪實施態樣6≫圖15係表示作為半導體裝置之一例的微電腦1。同圖所示之微電腦1，係對例如單結晶矽之1片半導體基板實施習知的CMOS積體電路製造技術所形成的。
微電腦1具備執行命令的中央處理裝置(CPU)2，CPU2與被用來當作CPU2的工作區域或程式區域的記憶體群組GRP0、GRP1連接。記憶體群組GRP0、GRP1所包含之SRAM模組映對於CPU2的位址空間。另外CPU2更與由CPU2的周邊電路或加速器等的邏輯電路模組所構成之邏輯電路區塊IPMDL3、4連接。邏輯電路區塊3、4可當作例如影像處理系的資料處理模組、通信處理系的資料處理模組或聲音處理系的資料處理模組等。邏輯電路區塊3、4，雖無特別限制，惟亦可與將各自之局部位址空間用於工作區域等的記憶體群組GRP2、GRP3連接。記憶體群組GRP2、GRP3所包含之SRAM模組係配置於各邏輯電路區塊3、4的位址空間此點自不待言，惟在特定的動作模式中CPU2亦可直接存取。CPU2、IPMDL3、4透過內部匯流排與外部介面電路(I/O)5連接。
記憶體群組GRP0~GRP3如根據圖1等所說明的，分別係由具備設有SRAM模組之記憶體區塊所構成的。記憶體群組GRP0~GRP3雖被圖示為與CPU2以及邏輯電路區塊IPMDL3、4完全分離而獨立，惟此係圖示上之問題，實際上，記憶體群組GRP0~GRP3所包含之SRAM模組與CPU2以及邏輯電路區塊IPMDL3、4密接配置而構成登錄器、FIFO緩衝以及工作記憶體等構件。
CPU2對記憶體群組GRP0輸出回復待機信號RS#0，並對記憶體群組GRP1輸出電源遮斷信號SLP#0。相對於記憶體群組GRP1而言電源遮斷信號SLP#0係用來置換回復待機信號的信號，此時只要形成各個SRAM模組根據電源遮斷信號SLP#0接收到進入電源遮斷模式的指示時將全部的電路的電源遮斷的構造即可，在該模式中可保持記憶體陣列的靜態記憶體單元的記憶資訊的構造並無其必要。
邏輯電路區塊3對記憶體群組GRP2輸出回復待機信號RS#1，邏輯電路區塊4對記憶體群組GRP3輸出電源遮斷信號SLP#1。相對於記憶體群組GRP3而言電源遮斷信號SLP#0係用來置換回復待機信號的信號，此 時只要形成各個SRAM模組根據電源遮斷信號SLP#1接收到進入電源遮斷模式的指示時將全部的電路的電源遮斷的構造即可，在該模式中可保持記憶體陣列的靜態記憶體單元的記憶資訊的構造並無其必要此點與上述相同。
邏輯電路區塊3根據CPU2所輸出之待機信號STB#1被活化為高位準此點將回復待機信號RS#1活化為高位準。同樣地，邏輯電路區塊4根據CPU2所輸出之待機信號STB#2被活化為高位準此點將電源遮斷信號SLP#1活化為高位準。
CPU2在例如從微電腦1的外部所供給之待機模式信號ST受到活化時，對其作出回應分岐進入中斷處理而執行待機命令，將回復待機信號RS#0、RS#1以及電源遮斷信號SLP#0、SLP#1活化，使微電腦1整體進入低消耗電力狀態。另外，當CPU2根據執行該動作之程式執行特定的待機命令時，可將在記憶體群組GRP0~GRP3之內該命令的運算元所指定之記憶體群組控制成回復待機狀態或電源遮斷狀態。或者，邏輯電路區塊3、4亦可在回應CPU2之指令並進行資料處理時將記憶體群組GRP2(GRP3)的回復待機狀態(電源遮斷狀態)解除，當所指示之資料處理完成時進行設定記憶體群組GRP2(GRP3)之回復待機狀態(電源遮斷狀態)的控制。
圖16係例示出圖15之微電腦的動作時序。其可因應CPU2、邏輯電路區塊3、4之回復待機或電源遮斷的指示狀態，以極精細之方式控制微電腦1的低消耗電力狀態。
針對在微電腦1的配置配線設計中，將SRAM模組包含於哪個記憶體區塊，另外，將記憶體區塊包含於哪個記憶體群組，然後各記憶體區塊內的記憶體模組連接路徑，以及記憶體區塊間的連接路徑等，作出決定。其順序，概略如以下所述。(1)以使複數SRAM模組所構成之記憶體群組的總記憶體容量在某一定數值以下的方式，將物理配置接近之複數SRAM模組編組，以決定出記憶體群組。(2)從各記憶體群組之中，選出記憶體容 量較大之記憶體模組。(3)將各記憶體群組之中所選出之記憶體模組的輸入節點RSI與輸出節點RSO以依序串聯的方式鏈式連接。
以上係就本發明人之發明根據實施態樣作具體說明，惟本發明並非以此為限，可在不超出其發明要旨之範圍內作出各種改變，自不待言。
上述實施態樣，係針對使用何者當作將前段輸入之模組待機信號透過模組內路徑傳達至後段的SRAM模組此點，根據其記憶容量等例示說明各種態樣，惟並非以此為限。在此，將其態樣整理並例示如下。
第1態樣，係著眼於記憶體模組例如SRAM模組的最小記憶容量之觀點。亦即，從模組內路徑對後段之模組外路徑輸出作為控制信號的模組待機信號的一部分記憶體模組，係具有比與其在相同記憶體區塊內具有最小記憶容量之記憶體模組更大之記憶容量的記憶體模組。
第2態樣係著眼於模組內路徑與記憶體單元數的關係之觀點。亦即，從模組內路徑對後段之模組外路徑輸出作為控制信號的模組待機信號的一部分記憶體模組，係沿著該模組內路徑所配置之記憶體單元的數量與比其更少之其他記憶體模組一同歸屬於相同記憶體區塊者。其係假設不宜僅以表面上的記憶容量作決定的情況者，當在例如沿著字元線的延伸方向所配置之記憶體單元的數量比沿著位元線的延伸方向所配置之記憶體單元的數量多很多(記憶體單元陣列為極端長方形狀)等情況下，即使是相同記憶容量沿著該字元線方向配置模組內路徑者可實現對應作為控制信號的模組待機信號所致之往字元線方向的低消耗電力模式的較遲解除速度的模組待機信號往後段的傳達。
第3態樣，係著眼於記憶體區塊內任意2個之第1記憶體模組與第2記憶體模組的記憶容量的關係之觀點。亦即，即使無法掌握記憶體區塊內全部記憶體模組的記憶容量，只要著眼於任意2個記憶體模組，並將其中記憶容量較大之記憶體模組當作從模組內路徑向模組外路徑輸出模組待機 信號的記憶體模組即可。
第4態樣，係著眼於記憶體區塊內任意2個之第1記憶體模組以及第2記憶體模組的模組內路徑與記憶體單元數的關係之觀點。亦即，將第2以及第3觀點複合之觀點。簡言之，即使無法掌握記憶體區塊內全部記憶體模組的記憶容量，只要著眼於任意2個記憶體模組即可，其中，從模組內路徑對後段之模組外路徑輸出模組待機信號的記憶體模組，係與其在相同記憶體區塊內沿著該模組內路徑所配置之記憶體單元數較多之記憶體模組。
另外，記憶體模組並不限於SRAM模組。亦可為DRAM模組，或快閃記憶體模組等。亦可為記憶體區塊所包含之記憶體模組係SRAM模組與快閃記憶體模組此等記憶形態相異者。
在上述說明中從輸出節點對後段輸出低消耗電力控制信號之記憶體模組係包含其在內之記憶體區塊中最大的記憶體區塊，惟本發明並非以此為限。例如，即使記憶體區塊間電流峰值於一定程度重疊也不會造成問題時，或使用較大之記憶體模組所致之延遲會造成問題時，亦可不選擇記憶體區塊中記憶體容量最大之記憶體模組，而選擇比其更小的在記憶體區塊內記憶容量平均值左右的記憶體模組。至少，只要選擇最小記憶容量之記憶體模組以外的記憶體模組即可。
關於選擇性指標，以記憶體模組的記憶容量作為指標，係因為記憶容量越大，低消耗電力狀態解除時記憶體陣列所流過之電流也越大，對應於此突入電流峰值也會有越大之傾向。在模組內路徑INRij中低消耗電力模式控制信號的傳播延遲時間設定成具有其記憶容量越大時間越長之傾向。這是因為突入電流峰值越大，離開峰值較易阻止突入電流峰值重疊之狀態。如前所述的，若記憶體陣列的規模沿著字元線方向的尺寸較大則使模組內路徑INRij往字元線方向延伸為較佳之策略，若記憶體陣列的規模沿著位元線方向的尺寸較大則使模組內路徑INRij往位元線方向延伸為較佳之策 略。除了在模組內路徑INRij中低消耗電力模式控制信號的傳播延遲時間設定為其記憶容量越大時間越長之傾向此等前提之外，當必須假設其係彼此動作速度相異之記憶體模組時，亦可不以記憶容量，而係直接掌握模組內路徑INRij的傳播延遲時間，來決定低消耗電力模式信號的串聯傳達路徑。
記憶體模組的記憶容量的大小，除了以記憶體單元總數、構成記憶體單元陣列之記憶體單元每1行之記憶體單元數、構成記憶體單元陣列之記憶體單元行數、構成記憶體單元陣列之記憶體單元每1列之記憶體單元數、記憶體單元列數等來限定之外，亦可以記憶體模組晶片占有面積、記憶體模組矩形縱邊或横邊之長等來限定。
另外，亦可就上述各實施態樣適當組合而採用之。
本發明之半導體裝置除了微電腦之外，更可廣泛應用於具備SRAM模組等之記憶體模組的各種資料處理裝置、記憶體裝置等之半導體裝置。
1‧‧‧半導體裝置(微電腦)
MDL00~MDL0p、MDL10~MDL1q、MDLm0~MDLmr‧‧‧SRAM模組
RSI‧‧‧回復待機信號的輸入節點
RSO‧‧‧回復待機信號的輸出節點
GRPi‧‧‧記憶體群組
BLK0‧‧‧記憶體區塊
RS_0‧‧‧回復待機信號
EXR_0‧‧‧模組外路徑
BLK1‧‧‧記憶體區塊
RS_1‧‧‧回復待機信號
EXR_1‧‧‧模組外路徑
RS_2‧‧‧回復待機信號
EXR_2‧‧‧模組外路徑
BLKm‧‧‧記憶體區塊
RS_m‧‧‧回復待機信號
EXR_m‧‧‧模組外路徑
VDD‧‧‧電源端子
VSS‧‧‧接地電壓

Claims (20)

  1. 一種半導體裝置，其在半導體基板上具備根據控制信號控制低消耗電力模式的設定與解除的複數個記憶體模組，其特徵為：該複數個記憶體模組的全部或一部分歸屬於記憶體區塊，該控制信號以並聯方式從前段之模組外路徑輸入歸屬於相同記憶體區塊之複數個記憶體模組並在模組內路徑傳播，其一部分記憶體模組從該模組內路徑對後段之模組外路徑輸出該控制信號，該一部分記憶體模組，係具有比與其在同一記憶體區塊內之其他記憶體模組更大之記憶容量的記憶體模組。
  2. 如申請專利範圍第1項之半導體裝置，其中，該記憶體模組設定成其記憶容量越大該模組內路徑的傳播時間就越長。
  3. 如申請專利範圍第2項之半導體裝置，其中，決定該模組內路徑之傳播時間的延遲要素包含：構成該模組內路徑之配線的配線電阻、寄生於該配線之寄生電容以及插設於該配線之驅動電路的動作延遲。
  4. 如申請專利範圍第2項之半導體裝置，其中，決定該模組內路徑之傳播時間的延遲要素包含：檢測出直到所設定之低消耗電力模式因為控制信號的變化而被解除為止的動作時間的檢測電路所花費的該檢測動作時間。
  5. 如申請專利範圍第2項之半導體裝置，其中，該一部分記憶體模組係其所屬之記憶體區塊中記憶容量最大的記憶體模組。
  6. 如申請專利範圍第2項之半導體裝置，其中，該模組內路徑，當比起在記憶體陣列中之字元線的並聯配置條數而言 位元線的並聯配置位元數更多時係在與位元線交叉之方向上延伸，當相反情況時係在與字元線交叉之方向上延伸。
  7. 如申請專利範圍第3項之半導體裝置，其中，該記憶體模組包含：於選擇端子連接字元線之記憶體單元的陣列；根據位址信號產生字元線選擇信號的位址解碼器；根據該位址解碼器所產生之解碼信號將字元線選擇性地驅動至選擇位準的字元驅動器；以及藉由進入啟動狀態使字元線的電位成為非選擇位準的複數第1MOS電晶體；該控制信號，根據第1狀態將該位址解碼器以及該字元驅動器之電源電壓的供給遮斷且使該複數第1MOS電晶體啟動運作以設定成低消耗電力模式，並根據第2狀態解除該低消耗電力模式；該模組內路徑，與該複數第1MOS電晶體的閘極電極依序連接並在與該字元線之延伸方向交叉的方向上延伸且從其之一方向另一方傳播該控制信號。
  8. 如申請專利範圍第3項之半導體裝置，其中，該記憶體模組包含：資料輸入輸出端子與互補位元線連接之靜態型記憶體單元的陣列；於該記憶體單元流過資料保持用電流的複數第2MOS電晶體；以及與該第2MOS電晶體並聯配置的二極體連接型態的第3MOS電晶體；該控制信號，根據第1狀態使該複數第2MOS電晶體關閉運作以設定成低消耗電力模式，並根據第2狀態解除該低消耗電力模式；該模組內路徑，與該複數第2MOS電晶體的閘極電極依序連接並在與該互補位元線之延伸方向交叉的方向上延伸且從其一方向另一方傳播該控制信號。
  9. 如申請專利範圍第3項之半導體裝置，其中，該記憶體模組包含：資料輸入輸出端子與互補位元線連接之靜態型記憶體單元的陣列；檢測出該互補位元線的電位差並將其增幅的感測放大器；在閘極電極接收活化控制信號並使動作電流流過該感測放大器的第 4MOS電晶體；以及藉由選擇性地進入啟動狀態而將該活化控制信號的信號路徑選擇性地強制設於非活化位準的第5MOS電晶體；該控制信號，根據第1狀態使複數該第5MOS電晶體啟動運作以設定成低消耗電力模式，並根據第2狀態解除該低消耗電力模式；該模組內配線，與該複數第5MOS電晶體的閘極電極依序連接並在與該互補位元線之延伸方向交叉的方向上延伸且從其一方向另一方傳播該控制信號。
  10. 如申請專利範圍第1項之半導體裝置，其中，該低消耗電力模式，係一邊維持記憶體單元的記憶資訊一邊將一部分內部電路之電源電壓的供給遮斷的待機模式，或係不維持記憶體單元的記憶資訊並將內部電路之電源電壓的供給遮斷的電源遮斷模式。
  11. 如申請專利範圍第1項之半導體裝置，其中，更包含執行命令的中央處理裝置，該記憶體模組配置於該中央處理裝置的記憶體空間，該中央處理裝置對該記憶體模組輸出該控制信號。
  12. 如申請專利範圍第1項之半導體裝置，其中，更包含執行命令之中央處理裝置以及根據該中央處理裝置之指示進行資料處理的加速器，該記憶體模組配置於該加速器的局部記憶體空間，根據該中央處理裝置之指示該加速器對該局部記憶體空間的記憶體模組輸出該控制信號。
  13. 一種半導體裝置，其具備包含記憶體單元以矩陣方式配置之記憶體單元陣列與對記憶體單元執行資料讀取以及資料寫入的周邊電路的第1、第2、第3記憶體模組，且具有比起對該記憶體單元之讀取或是寫入的通常動作模式而言該各記憶體模組的消耗電力更低的待機模式，其特徵為包含：第1控制信號線，其以控制該通常模式與該待機模式之控制信號對該第1與第2記憶體模組平行傳達的方式連接；以及第2控制信號線，其透過該第1記憶體模組對該第3記憶體模組傳達 該控制信號；該第1記憶體模組係比起該第2記憶體模組而言記憶體單元數更多的記憶體模組。
  14. 如申請專利範圍第13項之半導體裝置，其中，更包含第4記憶體模組，其與該第2控制信號線連接，透過該第1記憶體模組接收該控制信號之傳達。
  15. 如申請專利範圍第14項之半導體裝置，其中，在該第1控制信號線與該第2控制信號線之間，連接著與控制該第1記憶體模組之周邊電路之電源的電晶體連接的配線。
  16. 如申請專利範圍第14項之半導體裝置，其中，在該第1控制信號線與該第2控制信號線之間，連接著與控制該第1記憶體模組之記憶體單元之電源的電晶體連接的第1配線。
  17. 如申請專利範圍第16項之半導體裝置，其中，該第1配線沿著該第1記憶體模組的記憶體單元陣列設置。
  18. 一種半導體裝置，其具備包含記憶體單元以矩陣方式配置之記憶體單元陣列與對記憶體單元執行資料讀取以及資料寫入之周邊電路的複數記憶體模組，且具有比起對該記憶體單元之讀取或是寫入的通常動作模式而言該記憶體模組之消耗電力更低的待機模式，其特徵為：該複數記憶體模組包含第1記憶體模組、第2記憶體模組以及第3記憶體模組；該半導體裝置包含：第1控制信號線，其以控制該通常模式與該待機模式之控制信號對該第1與第2記憶體模組分別傳達的方式連接；第2控制信號線，其透過該第1控制信號線以及該第1記憶體模組對該第3記憶體模組傳達該控制信號； 第1配線部，其沿著該第1記憶體模組的記憶體單元陣列延伸，與該第1記憶體模組的第1電晶體連接，而在該第1與第2控制配線之間連接；以及第2配線部，其沿著該第2記憶體模組的記憶體單元陣列延伸，與該第2記憶體模組的第2電晶體連接；沿著該第1配線部排列之該第1記憶體模組的記憶體單元陣列的記憶體單元數比沿著該第2配線部排列之該第2記憶體模組的記憶體單元陣列的記憶體單元數更多。
  19. 如申請專利範圍第18項之半導體裝置，其中，該第1電晶體包含控制該周邊電路之電源的電晶體。
  20. 如申請專利範圍第19項之半導體裝置，其中，該第2電晶體包含控制該記憶體模組之記憶體單元之電源的電晶體。
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