KR20220031510A - 임계 신호망들을 위한 매립형 금속 기법 - Google Patents
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Abstract
본 명세서에 기술된 다양한 구현예들은 전면 전력 네트워크 및 배면 전력 네트워크를 갖는 디바이스에 관한 것이다. 전면 전력 네트워크는 로직 회로부에 커플링된 전면 공급 레일들을 포함할 수 있고, 또한 배면 전력 네트워크는 매립형 공급 레일들을 포함할 수 있다. 또한, 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일은 로직 회로부에 적어도 하나의 임계 신호망을 제공하기 위한 배면 신호 경로로서 사용될 수 있다.
Description
본 섹션은 본 명세서에 기술된 다양한 기술들을 이해하는 것과 관련된 정보를 제공하고자 한다. 본 섹션의 명칭이 의미하는 바와 같이, 이는 그것이 종래 기술임을 의미하는 것이 결코 아닌 관련 기술에 대한 논의이다. 대체적으로, 관련 기술은 종래 기술로 간주될 수 있거나 간주되지 않을 수 있다. 따라서, 이러한 섹션에서의 임의의 언급은 이러한 관점에서 읽혀야 하고, 종래 기술에 대한 어떠한 인정도 아닌 것으로 이해되어야 한다.
일부 메모리 아키텍처 설계들에서, 종래의 전력 레일들은 메모리에 매립될 수 있는데, 여기서 금속 전력 라인들은 기판에 매립될 수 있고, 이들 라인들은 배면 회로부(backside circuitry)로부터의 전압 분배를 위한 전력 레일들로서 사용될 수 있다. 그러나, 이들 종래의 메모리 설계들에서, 메모리 셀들은 전형적으로 메모리 셀들을 포함하는 전면 회로부(frontside circuitry)로의 전압 분배를 위해 전면 전력 레일들을 사용한다. 불행하게도, 종래의 메모리 설계들은, 메모리 셀들에 대한 전면 전력 레일들의 사용이 제조 시에 면적 페널티(area penalty)를 겪는다는 점에서 비효율적이다. 따라서, 현대의 메모리 아키텍처의 면적 효율성을 개선하기 위해 종래의 메모리 설계들을 개선할 필요가 있다.
다양한 기법들의 구현예들이 첨부 도면들을 참조하여 본 명세서에 기술되어 있다. 그러나, 첨부 도면들은 본 명세서에 기술된 다양한 구현예들만을 예시하고 본 명세서에 기술된 다양한 기법들의 실시예들을 제한하고자 하는 것이 아님을 이해해야 한다.
도 1은 본 명세서에 기술된 다양한 구현예들에 따른 매립형 전력 레일(buried power rail, BPR) 아키텍처의 개략도를 예시한다.
도 2는 본 명세서에 기술된 다양한 구현예들에 따른 매립형 임계 신호 라인을 갖는 셀 아키텍처의 개략도를 예시한다.
도 3은 본 명세서에 기술된 다양한 구현예들에 따른 매립형 금속에서의 게이트로의 신호 라우팅의 개략도를 예시한다.
도 4는 본 명세서에 기술된 다양한 구현예들에 따른 전면 에지 셀로의 가요성 비트라인(flexible bitline, FBL)에 대한 전이의 개략도를 예시한다.
도 5는 본 명세서에 기술된 다양한 구현예들에 따른 전면 에지 셀로의 글로벌 비트라인(global bitline, GBL)에 대한 전이의 개략도를 예시한다.
도 6은 본 명세서에 기술된 구현예들에 따른 매립형 전력 레일(BPR) 아키텍처를 제공하기 위한 방법의 도면을 예시한다.
도 1은 본 명세서에 기술된 다양한 구현예들에 따른 매립형 전력 레일(buried power rail, BPR) 아키텍처의 개략도를 예시한다.
도 2는 본 명세서에 기술된 다양한 구현예들에 따른 매립형 임계 신호 라인을 갖는 셀 아키텍처의 개략도를 예시한다.
도 3은 본 명세서에 기술된 다양한 구현예들에 따른 매립형 금속에서의 게이트로의 신호 라우팅의 개략도를 예시한다.
도 4는 본 명세서에 기술된 다양한 구현예들에 따른 전면 에지 셀로의 가요성 비트라인(flexible bitline, FBL)에 대한 전이의 개략도를 예시한다.
도 5는 본 명세서에 기술된 다양한 구현예들에 따른 전면 에지 셀로의 글로벌 비트라인(global bitline, GBL)에 대한 전이의 개략도를 예시한다.
도 6은 본 명세서에 기술된 구현예들에 따른 매립형 전력 레일(BPR) 아키텍처를 제공하기 위한 방법의 도면을 예시한다.
본 명세서에 기술된 다양한 구현예들은 메모리 응용물들에서 전력 및 임계 신호망(critical signal net)들의 배면 전달 및 분배를 위한 매립형 전력 공급 레일들을 갖는 셀 아키텍처에 관한 것이다. 본 명세서에 기술된 다양한 스킴들 및 기법들은 다양한 로직 응용물들에 대한 전면 전력 분배 및 배면 전력 분배로 동작하는 전력 분배 아키텍처에 대해 제공될 수 있다. 일부 경우들에서, 본 명세서에 기술된 다양한 전력 분배 스킴들 및 기법들은 코어 전압(VDD), 접지(VSS), 및 임계 신호망들을 메모리 회로부에 공급하는 전면 전력 레일들 및 매립형 배면 전력 레일들을 제공할 수 있다. 따라서, 일부 구현예들에서, 본 명세서에 기술된 다양한 전력 분배 스킴들 및 기법들은, 로직 회로부에 커플링된 전면 공급 레일들을 갖는 전면 전력 네트워크 및 매립형 공급 레일들을 갖는 배면 전력 네트워크를 갖는 로직 디바이스를 제공할 수 있고, 여기서 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일은 로직 회로부에 임계 신호망을 제공하기 위한 배면 신호 경로로서 구성된다. 또한, 일부 구현예들에서, 본 명세서에 기술된 다양한 전력 분배 스킴들 및 기법들은 로직 회로부에 커플링된 전면 공급 레일들, 배면 공급 레일들, 및 적어도 하나의 배면 공급 레일을 로직 회로부에 커플링하여 그에 의해 로직 회로부에 임계 신호망을 제공하는 매립형 전이 비아들을 갖는 셀 아키텍처를 제공할 수 있다. 다양한 다른 특징들, 거동들 및 특성들과 함께 이들 태양들이 본 명세서에서 더 상세히 설명된다.
일부 구현예들에서, 본 명세서에 기술된 다양한 배면 전력 분배 스킴들 및 기법들은 정적 랜덤 액세스 메모리(static random access memory, SRAM)를 포함한 랜덤 액세스 메모리(RAM) 응용물들에 대해 제공될 수 있다. 따라서, 본 명세서에 기술된 다양한 구현예들은 SRAM 응용물들에서 임계 신호들에 대해 매립형 금속을 이용하는 신규한 셀 아키텍처에 대해 제공될 수 있다. SRAM 기술에 대한 배면 전력 도메인들과 관련하여, 금속배선(metallization)이 전면(예컨대, 디바이스 위)에 그리고 또한 배면(예컨대, 디바이스 아래)에 매립형 전력 레일들로서 제공될 수 있다. 로직 도메인에서, 매립형 전력 레일들은 코어 어레이 내의 메모리 컴포넌트들에 전력을 공급하는 데 사용되어, 전력 도메인들이 면적 페널티를 회피하기 위해 사용되게 할 수 있다. 본 명세서에 기술된 다양한 구현예들은 또한, 예컨대 전이 비아들을 갖는 배면-대-전면 전이 셀(backside-to-frontside transition cell)들의 다양한 사용을 포함하는, 메모리 응용물들에 대한 전체 전력 도메인 스킴에 대해 제공될 수 있다. 다양한 다른 특징들 및 특성들과 함께 이들 태양들이 본 명세서에서 더 상세히 설명된다.
다양한 전력 분배 스킴들 및 그에 관련된 기법들과 연관된 전력 분배 네트워크를 갖는 셀 아키텍처의 다양한 구현예들이 도 1 내지 도 6을 참조하여 본 명세서에서 더 상세히 설명될 것이다.
도 1은 본 명세서에 기술된 다양한 구현예들에 따른 매립형 전력 레일(BPR) 아키텍처(104)의 도면(100)을 예시한다.
다양한 구현예들에서, BPR 아키텍처(104)는 물리적 회로 설계 및 관련 구조들에 대해 제공되는 부품들의 조립체(assemblage) 또는 조합으로서 함께 배열되고 커플링되는 다양한 집적 회로(integrated circuit, IC) 컴포넌트들을 갖는 시스템 또는 디바이스로서 구현될 수 있다. 일부 경우들에서, BPR 아키텍처(104)를 통합 시스템 또는 디바이스로서 설계하고, 제공하고 구축하는 방법은 본 명세서에 기술된 다양한 IC 회로 컴포넌트들의 사용을 수반하여, 그에 의해 그와 연관된 다양한 배면 전력 분배 스킴들 및 기법들을 구현할 수 있다. BPR 아키텍처(104)는 단일 칩 상의 컴퓨팅 회로부 및 관련 컴포넌트들과 통합될 수 있고, BPR 아키텍처(104)는 또한 자동차, 전자, 모바일, 서버 및 사물 인터넷(Internet-of-things, IoT) 응용물들을 위한 일부 임베디드 시스템들에 구현될 수 있다.
도 1에 도시된 바와 같이, BPR 아키텍처(104)는 다양한 컴포넌트들 및/또는 로직 회로들에 커플링된 전면 전력 공급 레일들을 갖는 전면 전력 네트워크(frontside power network, FSPN)(108)를 포함할 수 있다. 일부 경우들에서, 전면 전력 공급 레일들은 헤더 로직 및 제어 로직과 함께 컬럼(column)들 및 로우(row)들로 배열된 비트셀들의 어레이와 연관된 로직 회로부에 커플링될 수 있다. 또한, 전면 전력 네트워크(FSPN)(108)는 전면 층간 비아(frontside inter-layer via, FSV)들과 함께 다수(N개)의 전면 금속 층들(예컨대, FM0, FM1, FM2,..., FMN)을 포함할 수 있다.
BPR 아키텍처(104)는 메모리 컴포넌트들, 로직 및/또는 예를 들어 비트셀들의 어레이, 컬럼 멀티플렉서 회로부(COLMUX), 감지 증폭기 회로부(SA), 파워게이트 입력/출력(PG I/O) 회로부, 및 파워게이트 제어부(PG_CNTL)와 같은 회로부에 대한 전력 분배를 제공하는 배면 전력 네트워크(backside power network, BSPN)(118)를 포함할 수 있다. 배면 전력 네트워크(BSPN)(118)는 전면에 배치된 제어 로직을 위한 하나 이상의 전압 도메인들에서 전력을 제공하도록 구성될 수 있다. 전력 분배 네트워크는 코어 전압들, 주변 전압들 및/또는 접지를 공급하도록 구성될 수 있다.
일부 구현예들에서, 배면 전력 네트워크(BSPN)(118)는 배면 금속 층들(예컨대, BM0)을 포함할 수 있다. 예를 들어, 배면 전력 네트워크(BSPN)(118)는 배면 전력 레일들을 갖는 배면 전력 네트워크를 포함할 수 있다. 일부 경우들에서, 하나 이상의 배면 전력 레일들은, 예컨대 전면에 배치된 로직을 포함하는, 임계 신호망을 메모리 회로부에 공급하는 데 사용될 수 있다. 배면 전력 네트워크(BSPN)(118)는 또한, 배면 층간 비아(BSV)들과 함께 배면 금속 층들(예컨대, BM0, BM1, BM2,..., BMN)을 가질 수 있다. 배면 전력 네트워크(BSPN)(118)는 배면 전력 접속 범프(backside power connection bump, BSB)들을 포함할 수 있다.
BPR 아키텍처(104)는 매립형 배면 전력 네트워크(BSPN)를 전면 전력 네트워크(FSPN)에 커플링하기 위해 사용되는 매립형 전이 비아(buried transition via, BTV)들을 갖는 전면-대-배면 전이부(114)를 포함할 수 있다. 매립형 전이 비아(BTV)들(124)은 배면 전력 네트워크(BSPN)(118) 대 전면 전력 네트워크(FSPN)(108) 사이의 전력 전이를 제공하도록 구성될 수 있다. 따라서, 일부 구현예들에서, BPR 아키텍처(104)는 배면 전력 네트워크의 배면 전력 레일들을 전면 전력 네트워크의 전면 전력 레일들로 전이시켜, 그에 의해 배면 전력 네트워크(BSPN)로부터 메모리 회로부에 전력 탭들을 제공하게 하도록 구성될 수 있다. 일부 경우들에서, 매립형 전이 비아들은, 예컨대 전면에 배치된 로직을 포함하는, 임계 신호망을 하나 이상의 배면 전력 레일들로부터 메모리 회로부로 전이시키는 데 사용될 수 있다. 전면-대-배면 전이부(114)는 배면 전력 네트워크(BSPN)(118)와 전면 전력 네트워크(FSPN)(108) 사이의 커플링 전이를 제공하는 매립형 전이 비아들(124)을 갖는 배면-대-전면 전이 셀들을 가질 수 있는 매립형 전이 아키텍처로 지칭될 수 있다.
일부 구현예들에서, 배면 전력 레일(BPR) 아키텍처(104)는, 배면 전력 레일들에 대한 배면 전력 네트워크에서 배면 매립형 금속을 사용하고 또한 전면 전력 레일들에 대한 전면 전력 네트워크의 전면 금속을 사용하는 전력 분배 네트워크 아키텍처로서 동작하도록 구성될 수 있다. 전면 전력 네트워크(FSPN)는 전면 금속을 이용하고, 배면 전력 네트워크(BSPN)는 전면 전력 네트워크(FSPN)의 전면 금속 아래에 배치된 배면 매립형 금속을 이용한다. 또한, 전이 아키텍처는 배면 전력 네트워크(BSPN)의 배면 매립형 금속과 전면 전력 네트워크(FSPN)의 전면 금속 사이에 배치된 매립형 전이 비아들을 지칭할 수 있다.
다양한 구현예들에서, 매립형 전력 레일(BPR) 아키텍처(104)는, 예컨대 정적 RAM(SRAM)을 포함하는 랜덤 액세스 메모리(RAM)와 같은 일부 메모리 응용물들에서 임계 신호망들에 대한 매립형 금속을 제공하는 신규한 셀 아키텍처를 지칭할 수 있다. 예를 들어, 신규한 셀 아키텍처는 메모리 회로부(예컨대, SRAM)를 위한 배면 전력 분배를 제공하도록 구성되고, 여기서 금속배선이 메모리 회로부 위의 전면에 제공되고, 또한 메모리 회로부 아래의 배면에 매립형 전력 레일들로서 제공된다. 신규한 셀 아키텍처는 또한, 전면에 배치된 메모리 회로부로의 전력 및 임계 신호망들의 배면 분배를 허용하는 배면-대-전면 전이 셀들에 대한 매립형 금속배선을 이용한다. 메모리에 대한 배면 전력 레일들은 기판 및 관련 산화물 층들에 매립될 수 있고, 이들 매립형 금속 라인들은 전력을 분배하기 위한 전력 레일들 및/또는 임계 신호들을 송신하기 위한 신호 라인들로서 이용될 수 있다. 이들 태양들 및 다양한 다른 특징들, 거동들 및 특성들이 도 2 내지 도 6을 참조하여 본 명세서에 설명되어 있다.
도 2는 본 명세서에 기술된 구현예들에 따른 매립형 임계 신호망들을 갖는 셀 아키텍처(204)의 도면(200)을 예시한다. 일부 경우들에서, 임계 신호망은 배면으로부터 전면으로 제공되는, 예컨대 글로벌 타이밍 펄스(global timing pulse, GTP) 또는 유사물과 같은 다양한 임계 타이밍 신호들을 지칭할 수 있다.
다양한 구현예들에서, 셀 아키텍처(204)는 물리적 회로 설계 및 관련 구조들에 대해 제공되는 부품들의 조립체 또는 조합으로서 함께 배열되고 커플링되는 다양한 집적 회로(IC) 컴포넌트들을 갖는 시스템 또는 디바이스로서 구현될 수 있다. 일부 경우들에서, 셀 아키텍처(204)를 통합 시스템 또는 디바이스로서 설계하고, 제공하고 구축하는 방법은 본 명세서에 기술된 다양한 IC 회로 컴포넌트들의 사용을 수반하여, 그에 의해 그와 연관된 다양한 배면 전력 분배 기법들을 구현할 수 있다. 또한, 셀 아키텍처(204)는 단일 칩 상의 컴퓨팅 회로부 및 관련 컴포넌트들과 통합될 수 있고, 셀 아키텍처(204)는 자동차, 전자, 모바일, 서버 및 사물 인터넷(IoT) 응용물들을 위한 다양한 임베디드 시스템들에 구현될 수 있다.
도 2에 도시된 바와 같이, 셀 아키텍처(204)는 전면 전력 레일들을 갖는 전면 전력 네트워크(FSPN) 및 배면 전력 레일들을 갖는 배면 전력 네트워크(BSPN)를 갖는 전력 분배 네트워크(power distribution network, PDN) 아키텍처를 포함할 수 있다. 일부 경우들에서, 전면 전력 레일들은 전면 금속(frontside metal, FSM)으로 형성될 수 있고, 또한 전면 전력 레일들은 코어 전압(VDD)을 공급할 수 있다. 일부 경우들에서, 배면 전력 레일들은 매립형 배면 금속(backside metal, BSM)들로 형성될 수 있고, 배면 전력 레일들은 접지(VSS)에 커플링될 수 있다. 또한, 일부 경우들에서, 배면 전력 레일들은 배면 임계 신호(BCS)를 위한 임계 신호 경로를 제공할 수 있고, 여기서 임계 신호는, 예컨대 글로벌 타이밍 펄스(GTP)와 같은 임계 타이밍 신호를 지칭할 수 있다. 추가로, 일부 경우들에서, 전면 전력 레일들은 전면 임계 신호(FCS)를 위한 다른 임계 신호 경로를 제공할 수 있고, 여기서 임계 신호는, 예컨대 반전된 글로벌 타이밍 펄스(inverted global timing pulse, NGTP)와 같은 다른 임계 타이밍 신호를 지칭할 수 있다.
전력 분배 아키텍처는 배면 전력 네트워크의 배면 전력 레일들로부터 전면 전력 네트워크의 전면 전력 레일들로의 커플링 전이를 제공하는 매립형 전이 비아(BTV)들을 포함할 수 있다. 일부 구현예들에서, 매립형 전이 비아(BTV)들은 배면 전력 레일들의 배면 금속들(BM0)을 전면 전력 레일들의 전면 금속들(M0)에 커플링시킴으로써 전력 탭들 및/또는 임계 신호 탭들을 제공할 수 있다. 이와 같이, 셀 아키텍처(204)는 배면 전력 레일들과 전면 전력 레일들 사이의 다양한 커플링 전이들(즉, 전력 전달 전이들 및/또는 임계 신호 전이들)로서 BTV들을 제공하여, 그에 의해 전력 탭들 및/또는 임계 신호 탭들을 배면으로부터 전면에 제공하도록 구성될 수 있다.
다양한 구현예들에서, 전면 전력 네트워크는 전면 전력 레일들 및/또는 전면 신호 라인들에 대해 전면 금속(FS/M0)을 사용하도록 구성될 수 있다. 또한, 배면 전력 네트워크는 전면 전력 네트워크의 전면 금속 아래에 배치되는, 배면 전력 레일들 및/또는 배면 신호 라인들에 대해 배면 매립형 금속(BS/BM0)을 사용하도록 구성될 수 있다. 일부 경우들에서, 배면 전력 레일 아키텍처는 전면 금속(FS/M0)과 배면 매립형 금속(BS/BM0) 사이에 배치되는, 매립형 전이 비아들(BTV)을 사용하는 전력 분배 네트워크 아키텍처로서 동작하도록 구성될 수 있다.
일부 구현예들에서, 셀 아키텍처(204)는 신호 라우팅을 위한 다양한 다른 전면 신호 라인들(예컨대, 폴리 게이트 라인들)을 포함할 수 있고, 셀 아키텍처(204)는 배면 전력 네트워크에서 폴리 게이트 라인들을 매립형 공급 레일들(BS/BM0)에 커플링하는 매립형 전이 비아들(BTV)을 포함할 수 있다. 또한, 폴리 게이트 라인들은 전면 비아들(V0)을 거쳐 전면 금속(FSM)에 커플링될 수 있고, 배면 임계 신호(BCS)를 위한 배면 금속(BSM)은 매립형 전이 비아들(BTV)을 이용하여 전면 금속(FS/M0)에 커플링될 수 있다. 이들 태양들 및 다양한 다른 특징들, 거동들 및 특성들이 도 3을 참조하여 본 명세서에 설명되어 있다.
도 3은 본 명세서에 기술된 다양한 구현예들에 따른 매립형 금속에서의 게이트로의 신호 라우팅을 위한 셀 아키텍처(304)의 도면(300)을 예시한다.
도 3에 도시된 바와 같이, 셀 아키텍처(304)는, 예컨대 직렬로 함께 커플링되는 인버터 드라이버(314) 및 로직 게이트(324)(예컨대, NAND 게이트)와 같은, 다양한 컴포넌트들 및/또는 회로들을 포함할 수 있다. 일부 경우들에서, 인버터 드라이버(314)는 입력으로서 ngtp 신호를 수신하고 이어서 gtp 신호를 로직 게이트(324)에 제공할 수 있고, 또한, 로직 게이트(324)는 인버터 드라이버(314)로부터 gtp 신호를 수신하고 이어서 로우 clk 신호를 출력으로서 제공할 수 있다. 이러한 로직 구성은 또한, 전면 금속(FSM) 및 배면 금속(BSM)을 갖는 전력 공급 레일 아키텍처로 도시되어 있다. 인버터 드라이버(314)는 도 2에 도시된 셀 아키텍처(204)와 유사하게 구현된다.
일부 구현예들에서, 셀 아키텍처(304)는 로직 회로부(예컨대, 314, 324)에 커플링된 전면 공급 레일들로 형성된 전면 금속 라인들(FSM)을 갖는 전면 전력 네트워크를 가질 수 있다. 셀 아키텍처(304)는 매립형 공급 레일들로 형성된 배면 금속 라인들(BSM)을 갖는 배면 전력 네트워크를 포함할 수 있다. 도 3에 도시된 바와 같이, 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일(BSM GTP BCS)은 로직 회로부(314, 324) 사이에 배면 임계 신호망(BCS)을 제공하기 위한 배면 신호 경로로서 사용될 수 있다. 다양한 경우들에서, 셀 아키텍처는 표준 셀 아키텍처 또는 맞춤형 셀 아키텍처를 지칭할 수 있다. 또한, 전면 전력 네트워크는 코어 전압(VDD) 또는 접지(VSS)를 제공하도록 구성가능한 전면 금속 층들(예컨대, FSM(VDD))을 갖고, 배면 전력 네트워크는 임계 신호망(GTP BCS)에 대한 배면 신호 경로를 제공하도록 그리고 코어 전압(VDD) 또는 접지(VSS)를 제공하도록 구성가능한 매립형 금속 층들(예컨대, BSM(VSS))을 갖는다.
셀 아키텍처(304)는 적어도 하나의 매립형 공급 레일(BSM GTP BCS)을 전면 금속들(FS/M0)에 커플링시키는 데 사용되는 매립형 전이 비아들(BTV)을 포함할 수 있고, 여기서 매립형 전이 비아들(BTV)은 적어도 하나의 매립형 공급 레일(BSM GTP BCS)을 로직 회로부(314, 324)에 커플링하여, 그에 의해 배면 신호 경로를 전면 금속들(FS/M0)에 커플링시킴으로써 배면 임계 신호망(BCS)을 로직 회로부(314, 324)에 제공한다. 예를 들어, 인버터 드라이버(314)는 배면 금속(BS/BM0) 위에 형성되고 매립형 전이 비아들(BTV)을 거쳐 그에 커플링되는 매립형 공급 레일(BSM GTP BCS)을 갖고, 또한 매립형 공급 레일(BSM GTP BCS)은 BTV를 거쳐 폴리 게이트 라인으로 그리고 비아(V0)를 거쳐 gtp 라인으로 로직 게이트(324)를 향해 연장되고 그에 커플링된다. 또한, 인버터 드라이버(314) 및 로직 게이트(324)는 접지(VSS)에 커플링되는 배면 금속 라인(BSM)을 공유한다.
전면 공급 레일들은 전면 금속(FSM)으로 형성될 수 있고, 또한 매립형 공급원이 배면 매립형 금속(BSM)으로 형성될 수 있다. GTP 신호에 대한 배면 신호 경로는 임계 신호망(BSM GTP BCS)에 대한 매립형 신호 경로를 제공하는 배면 매립형 금속(BSM)으로 형성될 수 있다. 임계 신호망(BSM GTP BCS)은, 예컨대 글로벌 타이밍 펄스(GTP)와 같은 타이밍 임계적인 내부 클록 신호를 지칭할 수 있다. 도 3에 도시된 바와 같이, GTP 신호는, 인버터 드라이버(314)로부터 배면 임계 신호망(BSM GTP BCS)에 대한 배면 매립형 금속(BSM)을 거쳐 로직 게이트(324)에 제공된다. 일부 구현예들에서, 임계 신호망(GTP)은 배면에 제공되고 제1 임계 신호망을 지칭하고, 전면 공급 레일들 중 적어도 하나의 전면 공급 레일은 제1 임계 신호망(GTP)에 상보적인 제2 임계 신호망(NGTP)에 대한 전면 신호 경로로서 사용될 수 있고, 여기서 제2 임계 신호망은 GTP 신호에 상보적인 반전된 글로벌 타이밍 신호(NGTP)를 지칭한다.
도 4는 본 명세서에 기술된 다양한 구현예들에 따른 전면 에지 셀로의 가요성 비트라인(FBL)의 전이를 위한 셀 아키텍처(404)의 도면(400)을 예시한다. 일부 구현예들에서, 셀 아키텍처(404)는 배면 금속(BSM)에서의 글로벌 비트라인(GBL)과 가요성 비트라인(FBL)을 전이시키도록 구성될 수 있다.
도 4에 도시된 바와 같이, 셀 아키텍처(404)는 다수의 코어 어레이들(408A, 408B), 전이 셀들(418), 풀 패스게이트 멀티플렉서(full passgate multiplexer)(428), 및 컬럼 멀티플렉서(438)를 갖는 메모리 회로부를 지칭할 수 있다. 코어 어레이들(408A, 408B)은, 예컨대 상부 128개의 로우들을 갖는 상부 또는 상단 코어 어레이(408A)를 포함할 수 있고, 코어 어레이들(408A, 408B)은, 예컨대 하부 128개의 로우들을 갖는 하부 또는 하단 코어 어레이(408B)를 포함할 수 있다. 코어 어레이들(408A, 408B)은 다수의 전면 금속 층들(FS/M2, FS/M4)에 형성된 가요성 비트라인(FBL)과 함께 커플링될 수 있고, 여기서 가요성 비트라인(FBL)의 일부분이 배면 금속(BM0)으로 형성될 수 있다. 풀 패스게이트 멀티플렉서(428)는 상부(또는 상단) 컬럼 멀티플렉서(cmux) 제어 신호(424A)를 수신할 수 있고, 컬럼 멀티플렉서(438)는 하부(또는 하단) 컬럼 멀티플렉서(cmux) 제어 신호(424B)를 수신할 수 있다.
예를 들어, 상부 코어 어레이(408A)로부터, 비트라인의 상부 부분(bl_top)이 전면 금속(M2) 내에 형성될 수 있고, 이어서 비트라인의 상부 부분(bl_top)은 전이 셀(218) 내의 매립형 전이 비아(BTV)를 거쳐, 배면 금속(BM0) 내에 형성되는 비트라인의 배면 부분(bl_top)으로 전이할 수 있다. 또한, 비트라인의 배면 부분(bl_top)은 이어서 전면 금속(M2)으로 다시 전이하고 컬럼 멀티플렉서(㎠)에 커플링할 수 있고, 이는 워드라인 데이터(wld) 및/또는 소스 데이터(sd) 출력 신호를 출력으로서 제공한다.
또한, 이러한 경우에, 하부 코어 어레이(408B)로부터, 비트라인의 하부 부분(bl_bot)이 전면 금속(M2)에 형성될 수 있고, 이어서 비트라인의 하부 부분(bl_bot)이 컬럼 멀티플렉서(cm1)에 커플링될 수 있다. 이어서, 비트라인의 하부 부분(bl_bot)은 매립형 전이 비아(BTV)를 거쳐 다른 전면 금속(M4) 내에 형성되는 비트라인의 다른 부분(bl_bot)으로 전이할 수 있다. 비트라인의 하부 부분(bl_bot)은 이어서 전면 금속(M2)으로 다시 전이하고 컬럼 멀티플렉서(㎠)에 커플링할 수 있고, 이는 워드라인 데이터(wld) 및/또는 소스 데이터(sd) 출력 신호를 출력으로서 제공한다.
일부 구현예들에서, 셀 아키텍처(404)는 상부 비트라인의 일부분(bl_top)에 대한 매립형 공급 레일(BM0)로서 가요성 비트라인(FBL)을 사용할 수 있고, 가요성 비트라인(FBL)은 (예컨대, 상부 코어 어레이(408A)로부터 컬럼 멀티플렉서(㎠)로 데이터를 전달하도록) 로직 회로부에 임계 신호망을 제공하기 위한 배면 신호 경로로서 사용될 수 있다. 또한, 일부 경우들에서, 매립형 전이 비아들(BTV)은 (예컨대, BM0를 통한) 배면 전력 레일들과 전면 금속(예컨대, FS/M2) 사이에서 가요성 비트라인(FBL)을 전이시키는 데 사용될 수 있다.
도 5는 본 명세서에 기술된 다양한 구현예들에 따른 전면 에지 셀로의 가요성 비트라인(FBL)의 전이를 위한 셀 아키텍처(504)의 도면(500)을 예시한다. 일부 구현예들에서, 셀 아키텍처(504)는 배면 글로벌 비트라인(GBL)을 (코어를 통해) 전면 워드라인(WL)으로 전이시키도록 구성될 수 있고, 이는 이어서 전면에서 주변부로 이어질 수 있다.
도 5에 도시된 바와 같이, 셀 아키텍처(504)는, 예컨대 글로벌 워드라인(GWL)과 같은, 임계 신호를 위해 매립형 공급 레일들 내로 형성된 배면 금속 라인들(BSM)을 포함할 수 있다. 예를 들어, 제1 글로벌 워드라인(gwl[0])은 배면 금속(BM0)에서 제1 GWL 신호를 제공할 수 있고, 제1 글로벌 워드라인(gwl[0])은 매립형 전이 비아(BTV)를 거쳐 전면 금속(FS/M0)으로 전이할 수 있다. 일부 경우들에서, 제1 글로벌 워드라인(gwl[0])은 이어서 전면 전이 비아(FTV)를 거쳐 다른 전면 금속(FS/M1)으로 추가로 전이할 수 있다. 또한, 제2 글로벌 워드라인(gwl[1])은 배면 금속(BM0)에서 제2 GWL 신호를 제공할 수 있고, 제2 글로벌 워드라인(gwl[1])은 매립형 전이 비아(BTV)를 거쳐 전면 금속(FS/M0)으로 전이할 수 있다. 일부 경우들에서, 제2 글로벌 워드라인(gwl[1])은 이어서 전면 전이 비아(FTV)를 거쳐 다른 전면 금속(FS/M1)으로 추가로 전이할 수 있다.
또한, 제3 글로벌 워드라인(gwl[2])은 배면 금속(BM0)에서 제3 GWL 신호를 제공할 수 있고, 제3 글로벌 워드라인(gwl[2])은 매립형 전이 비아(BTV)를 거쳐 전면 금속(FS/M0)으로 전이할 수 있다. 일부 경우들에서, 제3 글로벌 워드라인(gwl[2])은 이어서 전면 전이 비아(FTV)를 거쳐 다른 전면 금속(FS/M1)으로 추가로 전이할 수 있다. 또한, 제4 글로벌 워드라인(gwl[3])은 배면 금속(BM0)에서 제4 GWL 신호를 제공할 수 있고, 제4 글로벌 워드라인(gwl[3])은 매립형 전이 비아(BTV)를 거쳐 전면 금속(FS/M0)으로 전이할 수 있다. 일부 경우들에서, 제4 글로벌 워드라인(gwl[3])은 이어서 전면 전이 비아(FTV)를 거쳐 다른 전면 금속(FS/M1)으로 추가로 전이할 수 있다.
일부 구현예들에서, 셀 아키텍처(504)는 글로벌 워드라인(GWL)을 매립형 공급 레일(BM0)로서 사용할 수 있고, 또한 글로벌 워드라인(GWL)은 임계 신호망을 로직 회로부에 제공하기 위한 배면 신호 경로로서 사용될 수 있다. 일부 경우들에서, 매립형 전이 비아들(BTV)은 배면 전력 레일들(BM0)과 전면 금속들(M0, M1) 사이에서 글로벌 워드라인(GWL)을 전이시키는 데 사용될 수 있다.
도 6은 본 명세서에 기술된 구현예들에 따른 매립형 전력 레일(BPR) 아키텍처를 제공하기 위한 방법(600)의 프로세스 흐름도를 예시한다.
방법(600)이 특정 순서의 동작 실행을 나타내더라도, 일부 경우들에서, 동작들의 다양한 특정 부분들이 상이한 순서로 그리고 상이한 시스템들 상에서 실행될 수 있다는 것이 이해되어야 한다. 다른 경우들에서, 추가 동작들 및/또는 단계들이 방법(600)에 추가되고/되거나 그로부터 생략될 수 있다. 또한, 방법(600)은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 하드웨어로 구현되는 경우, 방법(600)은 도 1 내지 도 5를 참조하여 본 명세서에 기술된 바와 같이, 다양한 컴포넌트들 및/또는 회로부로 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 방법(600)은 본 명세서에 기술된 바와 같이, 다양한 배면 전력 분배 스킴들 및 기법들을 제공하기 위해 구성된 프로그램 및/또는 소프트웨어 명령 프로세스로서 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 방법(600)을 구현하는 것과 관련된 다양한 명령어들이 메모리 및/또는 데이터베이스에 저장될 수 있다. 예를 들어, 프로세서 및 메모리를 갖는 다양한 유형들의 컴퓨팅 디바이스들은 방법(600)을 수행하도록 구성될 수 있다.
다양한 구현예들에서, 방법(600)은 본 명세서에 기술된 다양한 IC 회로 컴포넌트들의 사용을 수반하여, 그와 연관된 배면 전력 분배 스킴들 및 기법들을 구현할 수 있는 통합 시스템, 디바이스 및/또는 회로로서 배면 전력 레일 아키텍처를 설계하고, 제공하고, 구축하고, 제조하고/하거나 제작하는 방법을 지칭할 수 있다. 일부 구현예들에서, 배면 전력 레일 아키텍처는 단일 칩 상의 컴퓨팅 회로부 및 다른 관련 회로부들과 통합될 수 있고, 배면 전력 분배 회로부는 원격 센서 노드들을 포함한, 자동차, 전자, 모바일, 서버 및 사물 인터넷(IoT) 응용물들을 위한 다양한 임베디드 시스템들에 구현될 수 있다.
블록(610)에서, 방법(600)은 로직에 커플링된 전면 전력 레일들을 갖는 전면 전력 네트워크를 제공할 수 있고, 블록(620)에서, 방법(600)은 매립형 공급 레일들을 갖는 배면 전력 네트워크를 제공할 수 있다. 다양한 구현예들에서, 방법(600)은, 예컨대 전면 전력 네트워크 및 배면 전력 네트워크를 포함하는 다수의 전력 분배 네트워크들을 갖는 로직 기반 디바이스를 제조하는 데 사용될 수 있고, 디바이스는 표준 셀 아키텍처 또는 맞춤형 셀 아키텍처와 같은 셀 아키텍처를 가질 수 있다. 또한, 전면 공급 레일들은 전면 금속으로 형성될 수 있고, 매립형 공급 레일들은 배면 매립형 금속으로 형성될 수 있다. 일부 구현예들에서, 전면 전력 네트워크는 코어 전압(VDD) 및/또는 접지(VSS)를 제공하도록 구성될 수 있고, 배면 전력 네트워크는 임계 신호망에 대한 배면 신호 경로를 제공하도록 그리고 코어 전압(VDD) 및/또는 접지(VSS)를 제공하도록 구성될 수 있다.
블록(630)에서, 방법(600)은 적어도 하나의 배면 공급 레일을 로직에 커플링하여, 그에 의해 로직에 임계 신호망을 제공하는 매립형 전이 비아들을 제공할 수 있다. 일부 구현예들에서, 적어도 하나의 매립형 공급 레일은 로직에 임계 신호망을 제공하기 위한 배면 신호 경로를 제공할 수 있다. 또한, 일부 구현예들에서, 배면 신호 경로는 임계 신호망에 대한 매립형 신호 경로를 제공하는 배면 매립형 금속으로 형성될 수 있고, 임계 신호망은 타이밍 임계적인 내부 클록 신호를 지칭한다. 일부 경우들에서, 내부 클록 신호는, 예컨대 임계 신호망을 수신하도록 그리고 로우 클록 신호를 제공하도록 구성되는 로직 게이트와 같은, 로직에 제공되는 글로벌 타이밍 펄스(GTP)를 지칭한다. 또한, 신호 라우팅에는, 로직 게이트에 임계 신호망을 제공하기 위한 배면 신호 경로로서, 로직 게이트에 대한 적어도 하나의 매립형 공급 레일이 제공될 수 있다.
일부 구현예들에서, 임계 신호망은 제1 임계 신호망을 지칭할 수 있고, 전면 공급 레일들 중 적어도 하나의 전면 공급 레일은 제1 임계 신호망에 상보적인 제2 임계 신호망에 대한 전면 신호 경로로서 사용된다. 제2 임계 신호망은, 예컨대 GTP에 상보적인 반전된 글로벌 타이밍 신호(NGTP)와 같은 다른 글로벌 타이밍 신호를 지칭할 수 있다.
일부 구현예들에서, 셀 아키텍처는 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일로서 사용되는 가요성 비트라인(FBL)을 가질 수 있고, 가요성 비트라인(FBL)은 임계 신호망을 로직 회로부에 제공하기 위한 배면 신호 경로로서 사용될 수 있다. 셀 아키텍처는 배면 전력 네트워크와 전면 금속들 사이에서 가요성 비트라인(FBL)을 전이시키는 매립형 전이 비아들을 포함할 수 있다.
일부 구현예들에서, 셀 아키텍처는 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일로서 사용되는 글로벌 워드라인(GWL)을 포함할 수 있고, 글로벌 워드라인(GWL)은 임계 신호망을 로직 회로부에 제공하기 위한 배면 신호 경로로서 사용될 수 있다. 또한, 셀 아키텍처는 배면 전력 네트워크와 전면 금속들 사이에서 글로벌 워드라인(GWL)을 전이시키는 매립형 전이 비아들을 가질 수 있다.
청구범위의 주제가 본 명세서에 제공된 구현예들 및 예시들로 제한되는 것이 아니라, 청구범위에 따른 상이한 구현예들의 요소들의 조합들 및 구현예들의 부분들을 포함하는 이들 구현예들의 수정된 형태들을 포함하는 것으로 의도되어야 한다. 임의의 그러한 구현예의 개발에 있어서, 임의의 공학 또는 설계 프로젝트에서와 같이, 구현예마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제약들의 준수와 같은, 개발자의 특정 목표를 달성하기 위해 많은 구현-특정 결정들이 이루어져야 한다는 것이 이해되어야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고, 본 발명의 이익을 갖는 당업자들을 위한 설계, 제작, 및 제조의 일상적인 업무일 것임이 이해되어야 한다.
디바이스의 다양한 구현예들이 본 명세서에 기술되어 있다. 디바이스는 로직 회로부에 커플링된 전면 공급 레일들을 갖는 전면 전력 네트워크를 포함할 수 있고, 디바이스는 매립형 공급 레일들을 갖는 배면 전력 네트워크를 포함할 수 있다. 일부 경우들에서, 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일은 로직 회로부에 임계 신호망을 제공하기 위한 배면 신호 경로로서 사용될 수 있다.
셀 아키텍처의 다양한 구현예들이 본 명세서에 기술되어 있다. 셀 아키텍처는 로직 회로부에 커플링된 전면 공급 레일들을 포함할 수 있고, 또한 셀 아키텍처는 배면 공급 레일들을 포함할 수 있다. 셀 아키텍처는 로직 회로부에 적어도 하나의 배면 공급 레일을 커플링하여, 그에 의해 로직 회로부에 임계 신호망을 제공하는 매립형 전이 비아들을 포함할 수 있다.
방법의 다양한 구현예들이 본 명세서에 기술되어 있다. 본 방법은 로직에 커플링된 전면 전력 레일들을 갖는 전면 전력 네트워크를 제공하거나 제조할 수 있고, 본 방법은 매립형 공급 레일들을 갖는 배면 전력 네트워크를 제공하거나 제조할 수 있다. 본 방법은 로직에 적어도 하나의 배면 공급 레일을 커플링하여, 그에 의해 로직에 임계 신호망을 제공하는 매립형 전이 비아들을 제공하거나 제조할 수 있고, 여기서 적어도 하나의 매립형 공급 레일은 임계 신호망을 로직에 제공하기 위한 배면 신호 경로를 제공할 수 있다.
다양한 구현예들에 대한 참조가 상세히 이루어져 있고, 이들의 예들은 첨부 도면들에 예시되어 있다. 하기의 상세한 설명에서, 본 명세서에 제공된 개시내용의 완전한 이해를 제공하기 위해 다수의 특정 상세사항들이 기재되어 있다. 그러나, 본 명세서에 제공된 개시내용은 이들 특정 상세사항들 없이 실시될 수 있다. 일부 다른 경우들에서, 잘 알려진 방법들, 절차들, 컴포넌트들, 회로들 및 네트워크들은 실시예들의 상세사항들을 불필요하게 모호하게 하지 않도록 하기 위해 상세히 기술되어 있지 않다.
다양한 요소들을 기술하기 위해 용어들 제1, 제2 등이 본 명세서에서 사용될 수 있지만, 이들 요소들은 이들 용어들에 의해 제한되지 않아야 한다는 것이 또한 이해되어야 한다. 이들 용어들은 단지 하나의 요소를 다른 요소와 구별하는 데에만 사용된다. 예를 들어, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게 제2 요소는 제1 요소로 지칭될 수 있다. 제1 요소 및 제2 요소는 각각, 둘 모두가 요소들이지만, 그들은 동일한 요소로 간주되지 않는다.
본 명세서에 제공된 개시내용의 설명에 사용되는 용어는 특정 구현예들을 설명하기 위한 것이며, 본 명세서에 제공되는 개시내용을 제한하도록 의도되지 않는다. 본 명세서 및 첨부된 청구범위에서 제공되는 본 개시내용의 설명에 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은 문맥상 명백히 달리 나타내지 않는 한, 복수의 형태들도 또한 포함하도록 의도된다. 본 명세서에 사용되는 바와 같이, 용어 "및/또는"은 연관된 열거된 항목들 중 하나 이상의 항목 중 임의의 것 및 이의 모든 가능한 조합들을 지칭하며 이를 포괄한다. 본 명세서에서 사용될 때, 용어 "포함하다(includes)", "포함하는(including)", "포함하다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 특징부, 정수, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 특징부, 정수, 단계, 동작, 요소, 컴포넌트 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
본 명세서에 사용되는 바와 같이, 용어 "~인 경우"는 문맥에 따라 "~할 때" 또는 "~시에" 또는 "결정하는 것에 응답하여" 또는 "검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 유사하게, 구절 "~라고 결정되는 경우" 또는 "[언급된 조건 또는 이벤트가] 검출되는 경우"는, 문맥에 따라 "~라고 결정할 시" 또는 "~라고 결정하는 것에 응답하여" 또는 "[언급된 조건 또는 이벤트]를 검출할 시" 또는 "[언급된 조건 또는 이벤트]를 검출하는 것에 응답하여"를 의미하는 것으로 해석될 수 있다. 용어들 "위로" 및 "아래로"; "상부" 및 "하부"; "상방으로" 및 "하방으로"; "아래" 및 "위"; 및 주어진 지점 또는 요소 위의 또는 아래의 상대적 포지션들을 나타내는 다른 유사한 용어들이 본 명세서에 기술된 다양한 기술들의 일부 구현예들과 관련하여 사용될 수 있다.
전술한 내용은 본 명세서에 기술된 다양한 기법들의 구현예들을 지칭하지만, 다양한 다른 그리고 추가의 구현예들이 본 명세서의 개시내용에 따라 고안될 수 있으며, 이는 하기의 청구범위에 의해 결정될 수 있다.
본 주제는 다양한 구조적 특징부들 및/또는 방법론적 동작들에 특정되는 언어로 기술되어 있지만, 첨부된 청구범위에 정의된 주제는 전술된 특정 특징부들 또는 동작들로 반드시 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 전술된 특정 특징부들 및 동작들은 청구범위를 구현하는 예시적인 형태들로서 개시되어 있다.
Claims (20)
- 디바이스로서,
로직 회로부에 커플링된 전면 공급 레일들을 갖는 전면 전력 네트워크; 및
매립형 공급 레일들을 갖는 배면 전력 네트워크를 포함하고,
상기 매립형 공급 레일들 중 적어도 하나의 매립형 공급 레일은 상기 로직 회로부에 임계 신호망(critical signal net)을 제공하기 위한 배면 신호 경로로서 사용되는, 디바이스. - 제1항에 있어서, 상기 디바이스는 표준 셀 아키텍처 또는 맞춤형 셀 아키텍처를 포함하는 셀 아키텍처를 갖는, 디바이스.
- 제1항에 있어서,
상기 적어도 하나의 매립형 공급 레일을 전면 금속들에 커플링하는 매립형 전이 비아(buried transition via)들을 추가로 포함하고,
상기 매립형 전이 비아들은 상기 적어도 하나의 매립형 공급 레일을 상기 로직 회로부에 커플링하여, 그에 의해 상기 배면 신호 경로를 상기 전면 금속들에 커플링시킴으로써 상기 로직 회로부에 상기 임계 신호망을 제공하는, 디바이스. - 제1항에 있어서,
상기 전면 공급 레일들은 전면 금속으로 형성되고,
상기 매립형 공급 레일들은 배면 매립형 금속으로 형성되는, 디바이스. - 제4항에 있어서,
상기 배면 신호 경로는 상기 임계 신호망에 대한 매립형 신호 경로를 제공하는 배면 매립형 금속으로 형성되고,
상기 임계 신호망은 타이밍 임계적인 내부 클록 신호를 지칭하는, 디바이스. - 제5항에 있어서, 상기 내부 클록 신호는 상기 로직 회로부에 제공되는 글로벌 타이밍 펄스(global timing pulse, GTP)를 지칭하는, 디바이스.
- 제1항에 있어서,
상기 로직 회로부는 상기 임계 신호망을 수신하도록 그리고 로우 클록 신호(row clock signal)를 제공하도록 구성되는 로직 게이트를 지칭하고,
신호 라우팅에는, 상기 로직 게이트에 상기 임계 신호망을 제공하기 위한 상기 배면 신호 경로로서, 상기 로직 게이트에 대한 상기 적어도 하나의 매립형 공급 레일이 제공되는, 디바이스. - 제1항에 있어서,
상기 임계 신호망은 제1 임계 신호망을 지칭하고,
상기 전면 공급 레일들 중 적어도 하나의 전면 공급 레일은 상기 제1 임계 신호망에 상보적인 제2 임계 신호망에 대한 전면 신호 경로로서 사용되고,
상기 제2 임계 신호망은 반전된 글로벌 타이밍 신호(inverted global timing signal, NGTP)를 지칭하는, 디바이스. - 제1항에 있어서,
상기 셀 아키텍처는 상기 매립형 공급 레일들 중 상기 적어도 하나의 매립형 공급 레일로서 사용되는 가요성 비트라인(flexible bitline, FBL)을 포함하고,
상기 가요성 비트라인(FBL)은 상기 임계 신호망을 상기 로직 회로부에 제공하기 위한 상기 배면 신호 경로로서 사용되는, 디바이스. - 제9항에 있어서,
상기 배면 전력 네트워크와 전면 금속들 사이에서 상기 가요성 비트라인(FBL)을 전이시키는 매립형 전이 비아들을 추가로 포함하는, 디바이스. - 제1항에 있어서,
상기 셀 아키텍처는 상기 매립형 공급 레일들 중 상기 적어도 하나의 매립형 공급 레일로서 사용되는 글로벌 워드라인(global wordline, GWL)을 포함하고,
상기 글로벌 워드라인(GWL)은 상기 임계 신호망을 상기 로직 회로부에 제공하기 위한 상기 배면 신호 경로로서 사용되는, 디바이스. - 제11항에 있어서,
상기 배면 전력 네트워크와 상기 전면 금속들 사이에서 상기 글로벌 워드라인(GWL)을 전이시키는 매립형 전이 비아들을 추가로 포함하는, 디바이스. - 제1항에 있어서,
상기 전면 전력 네트워크는 코어 전압(VDD) 또는 접지(VSS)를 제공하도록 구성가능한 전면 금속 층들을 갖고,
상기 배면 전력 네트워크는 상기 임계 신호망에 대한 상기 배면 신호 경로를 제공하도록 그리고 코어 전압(VDD) 또는 접지(VSS)를 제공하도록 구성가능한 매립형 금속 층들을 갖는, 디바이스. - 셀 아키텍처로서,
로직 회로부에 커플링된 전면 공급 레일들;
배면 공급 레일들; 및
상기 로직 회로부에 적어도 하나의 배면 공급 레일을 커플링하여, 그에 의해 상기 로직 회로부에 임계 신호망을 제공하는 매립형 전이 비아들을 포함하는, 셀 아키텍처. - 제14항에 있어서,
상기 전면 공급 레일들은 전면 금속으로 형성되고,
상기 배면 공급 레일들은 배면 매립형 금속으로 형성되고,
상기 매립형 전이 비아들은 상기 적어도 하나의 매립형 공급 레일을 상기 전면 금속에 커플링하여, 그에 의해 상기 로직 회로부에 상기 임계 신호망을 제공하도록 구성되는, 셀 아키텍처. - 제14항에 있어서,
상기 셀 아키텍처는 상기 매립형 공급 레일들 중 상기 적어도 하나의 매립형 공급 레일로서 사용되는 가요성 비트라인(FBL)을 포함하고,
상기 가요성 비트라인(FBL)은 상기 임계 신호망을 상기 로직 회로부에 제공하기 위한 상기 배면 신호 경로로서 사용되는, 셀 아키텍처. - 제16항에 있어서,
상기 매립형 전이 비아들은 상기 배면 전력 네트워크와 상기 전면 금속들 사이에서 상기 가요성 비트라인(FBL)을 전이시키는 데 사용되는, 셀 아키텍처. - 제14항에 있어서,
상기 셀 아키텍처는 상기 매립형 공급 레일들 중 상기 적어도 하나의 매립형 공급 레일로서 사용되는 글로벌 워드라인(GWL)을 포함하고,
상기 글로벌 워드라인(GWL)은 상기 임계 신호망을 상기 로직 회로부에 제공하기 위한 상기 배면 신호 경로로서 사용되는, 셀 아키텍처. - 제18항에 있어서,
상기 매립형 전이 비아들은 상기 배면 전력 네트워크와 상기 전면 금속들 사이에서 상기 글로벌 워드라인(GWL)을 전이시키는 데 사용되는, 셀 아키텍처. - 방법으로서,
로직에 커플링된 전면 전력 레일들을 갖는 전면 전력 네트워크를 제공하는 단계;
매립형 공급 레일들을 갖는 배면 전력 네트워크를 제공하는 단계; 및
상기 로직에 적어도 하나의 배면 공급 레일을 커플링하여, 그에 의해 상기 로직에 임계 신호망을 제공하는 매립형 전이 비아들을 제공하는 단계를 포함하고,
상기 적어도 하나의 매립형 공급 레일은 상기 로직에 상기 임계 신호망을 제공하기 위한 배면 신호 경로를 제공하는, 방법.
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