CN1414561A - 输出电路 - Google Patents

Abstract

在输出电源电压的电压变更的情况下，也按最佳驱动能力驱动输出节点。输出电路(4)根据输出电源电压(VDDQ)使用该负电压或变更晶体管大小，调整该输出晶体管的驱动能力。尤其，通过扩大P沟道MOS晶体管的驱动力，在输出电源电压降低的情况下，也可抑制该驱动力降低并高速生成输出信号。

Description

输出电路

技术领域

本发明涉及输出电路，尤其涉及在低电源电压下也可高速输出信号的输出电路结构。

背景技术

图24是表示现有的输出电路的最终输出级的结构的一例。图24中，输出电路包含连接在电源节点和输出节点ON之间并且在其栅上接收内部信号INP的P沟道MOS晶体管(绝缘栅型场效应晶体管)PQ和连接在输出节点ON和接地点之间并且在其栅上接收内部信号INN的N沟道MOS晶体管NQ。向输出节点ON输出输出信号DQ。

内部信号INP和INN是由未示出的输出驱动控制电路生成的相同逻辑电平的信号。

内部信号INP和INN都为H电平时，MOS晶体管NQ为接通状态，MOS晶体管PQ为断开状态，输出节点ON放电到接地电压电平。

另一方面，内部信号INP和INN都为L电平时，MOS晶体管PQ为接通状态，MOS晶体管NQ为断开状态。该状态中，输出节点ON通过MOS晶体管PQ充电到输出电源电压VDDQ电平，输出信号DQ变为H电平。

内部信号INP为L电平而内部信号INP为L电平时，MOS晶体管PQ和NQ都为断开状态，输出节点为高阻抗状态。

输出电路中，由分别具有比较大的驱动力的P沟道MOS晶体管PQ和N沟道MOS晶体管NQ构成驱动输出节点ON的输出驱动器段。通过这些MOS晶体管PQ和NQ高速驱动连接外部装置等的输出节点ON的大负载，高速传递输出信号DQ。

内部信号INP，H电平是与输出电源电压VDDQ相同的电压电平，其L电平是接地电压电平。P沟道MOS晶体管PQ的电流驱动能力由其栅—源区之间的电压Vgs决定。因此，输出电源电压VDDQ例如为2.5V，比较高时，P沟道MOS晶体管PQ的栅—源区之间的电压Vgs约为2.5V，可高速充电输出节点ON。

但是，为降低整个系统的功耗并高速传送信号，在输出电源电压VDDQ低至例如1.8V时，该P沟道MOS晶体管PQ导通时的栅—源区之间电压Vgs为1.8V，电源电压VDDQ与2.5V时相比降低其电流驱动能力。尤其，在规格值中，对这种输出电源电压VDDQ确定许可值，该输出电源电压VDDQ的许可范围例如为1.95V到1.65V。因此，输出电源电压VDDQ降低到该下限许可值1.65V时，P沟道MOS晶体管PQ的电流驱动能力被再次降低，存在不能高速驱动输出节点ON、不能高速传递输出信号DQ的问题。

输出电源电压VDDQ低电压化时，为增大P沟道MOS晶体管PQ的电流驱动能力，考虑增大其尺寸(沟道宽度W和沟道长度L的比)。但是，由于和前一代的互换性和接口(interface)不同等，作为使用半导体存储装置的系统的电源电压，有时电源电压比较高。这样系统中，采用输出晶体管的大小增大的半导体存储装置的情况下，输出节点的驱动力过大，产生链接等，不能高速输出数据。

考虑减小该P沟道MOS晶体管的阈值电压的绝对值，在这种减小阈值电压的绝对值的情况下，断开时的泄漏电流(子阈值电流)增大，增大待机状态时的消耗电流。

N沟道MOS晶体管NQ中，其导通时栅—源区之间电压Vgs同样降低。因此，该N沟道MOS晶体管NQ的栅上施加的内部信号INN的H电平若为输出电源电压VDDQ电平，同样该N沟道MOS晶体管NQ的电流驱动能力也降低，不能高速对输出节点放电。

这种输出电源电压低电压化在半导体存储装置中很明显，在低电源电压中输出电路的动作速度降低的情况下，半导体存储装置的动作速度根据输出电路的动作速度规律加速，不能高速动作该半导体存储装置，不能构建在低电源电压下进行高速处理的系统。

发明内容

本发明的目的是提供即便在低电源电压下都可高速输出信号的输出电路。

本发明的另一目的是提供在低电源电压下都可高速动作的适合于半导体存储装置的数据输出电路。

根据本发明的第一方面的输出电路包括连接在输出节点和供给输出电源电压的电源节点之间，并根据内部信号选择地导通的第一导电型的第一输出晶体管；和连接在该电源节点和该输出节点之间，根据内部信号同相导通第一晶体管的第二导电型的第二晶体管。

根据本发明的第二方面的输出电路包括连接在输出电源节点和输出节点之间的第一导电型的第一输出晶体管、连接在输出电源节点和输出节点之间的第一导电型的第二晶体管、根据内部信号选择地将第一晶体管驱动为导通状态的第一驱动电路以及根据动作模式指示信号选择地激活，在激活时根据内部信号选择地将第二晶体管驱动到导通状态的第二驱动电路。该第二驱动电路包含根据动作模式指示信号生成输出电源节点的电压电平的第一控制信号的第一栅电路、根据动作模式指示信号生成外部电源电压电平的第二控制信号的第二栅电路、根据内部信号将第二晶体管的删电极驱动为输出电源节点的电压电平的第三晶体管、根据第一控制信号选择地导通，导通时将第二晶体管的栅电极驱动为输出电源节点的输出电源电压电平的第四晶体管、在第二晶体管的栅电极和输出电源电压以及提供极性不同的参考电压的参考节点之间彼此串联连接的第五和第六晶体管。该第五晶体管在其栅上接收第二控制信号，第六晶体管连接在第五交通岗和参考节点之间并在其栅电极上接收内部信号。

根据本发明第三方面的输出电路具有根据特定电源电压电平的动作模式，可固定地设定其驱动能力，在设定的驱动能力下，根据内部信号将输出节点驱动为输出电源节点的电压电平的第一输出级。

根据本发明第四方面的输出电路具有根据内部信号生成在负电压和输出电源电压之间变化的信号的输出驱动电路；和根据该输出驱动电路的输出信号将输出节点驱动为输出电源电压电平的第一晶体管。

根据本发明第五方面的输出电路在可变更数据的位宽度的结构中，将未使用的数据输出电路的输出电源节点耦合于传递和上述输出电源线不同的电压的电源线。

驱动输出节点的部分中，并排配置彼此导电型不同的晶体管。由此，与并排配置同一导电型的晶体管的情况相比，可用和另一驱动能力相同的占有面积增大一方的驱动能力，可抑制面积增大，可增加输出节点的驱动能力。

尤其，通过在阱区形成该输出晶体管，可并排配置导电型不同的晶体管，通过将该晶体管的衬底区域偏置到输出电源电压电平，可在输出节点驱动时利用寄生双极晶体管，可更高速地驱动输出节点。

通过并排配置输出晶体管并选择地根据动作模式指示信号激活一方的晶体管，可根据动作模式调整输出节点的驱动能力。此时，驱动输出晶体管的一列上连接的晶体管之一上将动作模式指示信号的电压电平变更为外部电源电压电平来提供，可更高速地驱动该输出用晶体管，通过该串联晶体管可缓和输出晶体管驱动用的晶体管的漏电场，防止产生热载流子。

通过调整根据电源电压电平驱动为输出节点的电源电压电平的第一输出级的驱动能力可对应电源电压电平调整输出节点驱动速度，即便在低电源电压中也可高速驱动输出节点。

通过扩大驱动该输出晶体管的信号振幅，即便在低电源电压下也可增大导通时的栅—源区之间的电压，对应地可增大驱动能力，可高速驱动输出节点。

在输出数据的位宽度可变更的结构中，通过将未使用的数据输出电路的电源节点的电位固定在与数据输出电源电压不同的电压，可稳定未使用的数据输出电路的电源节点的电压，防止未使用的数据输出电路的电源噪声对其他电路的动作产生坏影响。

附图的简要说明：

图1是简要表示根据本发明的半导体存储装置的整体结构的图；

图2是简要表示根据本发明的实施例1的输出电路的结构的图；

图3是简要表示图2所示的上拉用电平变换电路的结构的图；

图4是表示图2所示的下拉用电平变换电路的结构一例的图；

图5是简要表示根据本发明的实施例2的输出电路的结构的图；

图6是表示图5所示输出电路的动作的信号波形图；

图7是简要表示根据本发明的实施例3的输出电路的结构的图；

图8是表示图7所示输出电路的动作的信号波形图；

图9是简要表示根据本发明的实施例3的变形例的图；

图10是简要表示根据本发明的实施例4的输出电路的结构的图；

图11A是简要表示根据本发明的实施例5的输出电路的结构的图，图11B是表示图11A所示输出电路的动作的信号波形图；

图12是简要表示根据本发明的实施例6的输出控制电路的结构的图；

图13是简要表示根据本发明的实施例6的输出电路的结构的图；

图14是简要表示根据本发明的实施例7的变形例的图；

图15是简要表示根据本发明的实施例8的输出电路的结构的图；

图16是简要表示图15所示的上拉用N沟道MOS晶体管的截面结构的图；

图17是简要表示根据本发明的实施例9的输出电路的结构的图；

图18是简要表示根据本发明的实施例10的输出电路的结构的图；

图19是简要表示根据本发明的实施例11的输出电路的结构的图；

图20是简要表示根据本发明的实施例12的输出电路的结构的图；

图21是简要表示根据本发明的实施例13的半导体存储装置的电源和输出缓冲电路的配置的图；

图22是具体表示本发明的实施例13的输出电路的电源结构的图；

图23是简要表示根据本发明的实施例14的输出电路的主要构成的图；

图24是表示已有的输出缓冲电路结构的一例的图。

发明的具体实施方式

整体结构

图1是简要表示具有根据本发明的输出电路的整个半导体存储装置的结构的图。图1中，半导体存储装置1包括根据外部电源电压EXVDD和VSS生成包含内部电源电压的各种内部电压的内部电源电路2、从内部电源电路2接收各种电压(内部电源电压和内部电压)进行存储器单元的选择和数据的写入/读出的存储器电路3以及向外部输出从存储器电路3读出的数据的输出电路4。

存储器电路3包含存储信息的多个存储器单元、选择存储器单元的存储器选择电路、对选择存储器单元进行数据的写入/读出的内部写入/读出电路和控制这些电路的动作的周边控制电路。

输出电路4在激活时输出数据位DQ<n：0>。向输出电路4提供与外部电源电压VDD和VSS不同的输出电源电压VDDQ和VSSQ。该输出电路4中由于处理从存储器单元3读出的数据，包含使用来自内部电源电路2的内部电压的电路。输出电路4中，通过使用专用的输出电源电压VDDQ和VSSQ，在数据输出时，向输出电路4稳定替提供电源电压，并且防止数据输出时电压电压的变动对内部电路的动作产生坏影响。

本说明中，利用下面详细说明负电压的利用和/或晶体管大小变更等的结构，在增大输出电路4的驱动力，降低输出电源电压VDDQ的电压电平时，可高速生成输出数据DQ<n：0>。

实施例1

图2是简要表示根据本发明的实施例1的输出电路4的结构的图。图2中，输出电路4包括接收从存储器电路3读出的内部读出数据RD和来自存储器电路3中包含的输出控制电路的输出许可信号OEM的NAND电路10、接收内部读出数据RD和输出许可信号OEM的栅电路11、将NAND电路10的输出信号变换为在输出电源电压VDDQ和负电压VBB0之间变化的信号的电平变换电路12、将栅电路11的输出信号变换为在外部电源电压EXVDD和接地电压VSS之间变化的信号的电平变换电路13、接收电平变换电路13的输出信号的反相器14以及根据电平变换电路12和反相器14的输出信号生成输出数据DQ的输出缓冲电路15。

该图2中，输出电路4中，表示出输出1位的数据DQ的部分的结构。对应对应输出数据位配置该图2所示的结构。

NAND电路10将来自图1所示的内部电源电路2的周边电源电压VDDP接收为一个动作电源电压，内部读出数据RD和输出许可信号OEM都为H电平时，输出L电平的信号。该NAND电路10在内部读出数据RD和输出许可信号OEM之一为L电平时，输出周边电源电压VDDP电平的H电平的信号。

栅电路11将周边电源电压VDDP接收为一个动作电源电压，在内部读出数据RD为L电平并且输出许可信号OEM为H电平时，输出L电平的信号。该栅电路11在输出许可信号OEM为L电平时或内部读出数据RD为H电平时，输出周边电源电压VDDP电平的H电平的信号。

电平变换电路12将周边电源电压VDDP和接地电压VSS以及输出电源电压VDDQ和负电压VBB0接收为动作电源电压，将来自NAND电路10的振幅VDDP的信号变换为振幅VDDQ-|VBB0|的信号。

电平变换电路13接收外部电源电压EXVDD和接地电压VSS，将来自栅电路11的振幅VDDP电平的信号变换为振幅EXVDD的信号。

反相器14将外部电源电压EXVDD和接地电压VSS接收为动作电源电压，反转电平变换电路13的输出信号。

输出缓冲电路15包括在电平变换电路12的输出信号为L电平时导通并将输出电源节点15a上的输出电源电压VDDQ传递到输出节点15b的P沟道MOS晶体管PQ和在反相器14的输出信号为H电平时导通并将输出节点15b驱动为输出接地电压VSSQ电平的N沟道MOS晶体管NQ。通过电平变换电路12生成负电压VBB0电平的L电平信号，通过提供给输出缓冲电路15中包含的P沟道MOS晶体管PQ的栅，可将P沟道MOS晶体管PQ导通时的栅—源区之间电压Vgs设为VBB0-VDDQ，与原来的提供接地电压的L电平的信号的情况相比，可仅增大负电压VBB0。由此，可增大P沟道MOS晶体管PQ的电流驱动能力。从而，输出电源电压VDDQ的规格值仅为例如1.8V的情况下，即便输出电源电压VDDQ降低到例如下限许可值的1.65V时，可具有充分大的驱动能力，可向输出节点15b提供电流。

作为该负电压VBB0的电压电平，例如该P沟道MOS晶体管PQ在输出电源电压VDDQ为2.5V时可提供充分的电流驱动能力的情况下，该输出电源电压VDDQ降低到1.8V的情况下，可设定到补偿该降低部分0.7V的电压电平。该电压电平根据MOS晶体管的漏电流的饱和区域的乘方特性求出。

另一方面，N沟道MOS晶体管NQ在导通时在其栅上接收外部电源电压EXVDD。该外部电源电压EXVDD在输出电源电压VDDQ为例如1.8V的情况下，为比其高的电源电压电平，可增大N沟道MOS晶体管NQ导通时的栅一源区之间电压，可高速对输出节点15b放电。

因此，如图2所示，电平变换电路12中，作为L电平的信号，通过生成负电压VBB0电平的信号，在输出缓冲电路15中，可增大用于上拉输出节点15b的P沟道MOS晶体管PQ的电流驱动能力，即便输出电源电压VDDQ降低时也可高速驱动输出节点15b。

图3是表示图2所示的电平变换电路12的结构的一例的图。图3中，电平变换电路12包含将图2所示的NAND电路10的输出信号SINA变换为输出电源电压VDDQ电平的振幅信号的第一电平变换器20和将第一电平变换器20的输出信号变换为振幅VDDQ-VBB0的信号的第二电平变换器21。

第一电平变换器20包含交叉耦合的P沟道MOS晶体管20a和20b、在内部节点20f和接地节点之间连接并且其栅上接收输出信号SINA的N沟道MOS晶体管20c和连接在内部节点20g和接地节点之间并且其栅上经反相器20e接收信号SINA的NAND电路20d。反相器20e的动作电源电压是周边电源电压VDDP。

P沟道MOS晶体管20a连接在输出电源节点和内部节点20f之间并且其栅连接于内部节点20g。P沟道MOS晶体管20b连接在输出电源节点和内部节点20e之间并且其栅连接于内部节点20f。

在该第一电平变换器20中，信号SINA为H电平时，N沟道MOS晶体管20c为接通状态，P沟道MOS晶体管20b为断开状态。该状态中，内部节点20f经N沟道MOS晶体管20c驱动为接地电压电平，P沟道MOS晶体管20b为接通状态，内部节点20g电压电平为输出电源电压VDDQ电平。另一方面，该内部节点20g为H电平时，P沟道MOS晶体管20a为断开状态，最终内部节点20f为接地电压VSS电平，内部节点20g为输出电源电压VDDQ电平。

另一方面，信号SINA为L电平时，N沟道MOS晶体管20c为断开状态，P沟道MOS晶体管20b为接通状态。该状态中，内部节点20g经MOS晶体管20d驱动为接地电压VSS电平，内部节点20f由P沟道MOS晶体管20a充电，为输出电源电压VDDQ电平。内部节点20f为输出电源电压VDDQ电平，MOS晶体管20b为断开状态。

因此，通过该第一电平变换器20周边电源电压VDDP的信号SINA变换为输出电源电压VDDQ电平的信号。该电平变换电路20仅进行信号振幅变换，不反转输入信号的逻辑电平。

第二电平变换器21包含交叉耦合的N沟道MOS晶体管21a和21b、在内部节点21f和输出电源节点之间连接并且其栅上耦合第一电平变换器20的内部节点20g的P沟道MOS晶体管21c和连接在内部节点21g和输出电源节点之间并且其栅上连接第一电平变换器20的内部节点20f的P沟道MOS晶体管21d。

MOS晶体管21a连接在负电压节点21h和内部节点21f之间并且其栅连接于内部节点21g。MOS晶体管21b连接在负电压节点21h和内部节点21g之间并且其栅连接于内部节点21f。负电压节点21h上提供负电压VBB0。

第一电平变换器20的内部节点20f和20g分别为输出电源电压VDDQ和接地电压VSS电平状态。该状态中，第二电平变换器21中，MOS晶体管21c为接通状态，MOS晶体管21d为断开状态，内部节点21f通过MOS晶体管21c充电到输出电源电压VDDQ电平。随着该内部节点21f的电压上升，MOS晶体管21b为接通状态，内部节点21g驱动到负电压VBB0电平。内部节点21g驱动到负电压VBB0电平时，MOS晶体管21a为断开状态。因此该状态中，从内部节点21g输出负电压VBB0电平的信号，提供给输出缓冲电路15的P沟道MOS晶体管PQ的栅。

接着，第一电平变换器20中，考虑内部节点20f为接地电压VSS电平，内部节点20e为输出电源电压VDDQ电平的状态。该状态中，MOS晶体管21c为断开状态，MOS晶体管21d为接通状态，内部节点21g经MOS晶体管21d驱动为输出电源电压VDDQ电平。随着内部节点21g的电压上升，MOS晶体管21a为接通状态，内部节点21f驱动到负电压VBB0电平。内部节点21f驱动到负电压VBB0电平时，MOS晶体管21b为断开状态。因此，从该第二电平变换器12的内部节点21g输出输出电源电压VDDQ电平的信号。该第二电平变换器21中，仅变换第一电平变换器20的输出信号的振幅，其输入信号和输出信号的逻辑电平相同。

因此，该图3所示的电平变换电路12的结构中，图2所示的NAND电路10的输出信号SINA为接地电压VSS电平时，生成负电压VBB0电平的信号并提供给输出缓冲电路5的MOS晶体管PQ的栅。另一方面，NAND电路10的输出信号SINA为周边电源电压VDDP电平时，内部节点20g为输出电源电压VDDQ电平，相应地第二电平变换器21的内部节点21g的电压电平为输出电源电压VDDQ电平。因此，该电平变换电路12维持图2所示NAND电路10的输出信号SINA的逻辑电平，将其L电平从接地电压变换为负电压L电平并且将其H电平变换为输出电源电压VDDQ电平。

图4是表示图2所示的电平变换电路13的结构的一例的图。图4中，电平变换电路13包含交叉耦合的P沟道MOS晶体管13a和13b、在内部节点13f和接地节点之间连接并在其栅上接收图2所示的栅电路11的输出信号SINB的N沟道MOS晶体管13c、连接在内部节点13g和接地节点之间并且其栅上经反相器13e接收信号SINB的N沟道MOS晶体管13d。反相器13e将周边电源电压VDDP作为一个动作电源电压。

MOS晶体管13a连接在外部电源节点和内部节点13f之间并且其栅连接内部节点13g。MOS晶体管13b连接在外部电源节点和内部节点13g之间并且其栅连接内部节点13f。内部节点13g的输出信号经反相器14提供给输出缓冲电路的N沟道MOS晶体管NQ的栅。

该电平变换电路13的电平变换动作与图3所示的第一电平变换器20的动作相同。即，图2所示的栅电路11的输出信号SINB为周边电源电压VDDP电平时，MOS晶体管13c为接通状态，MOS晶体管13d为断开状态，内部节点13g由MOS晶体管13b充电成为外部电源电压EXVDD电平。另一方面，信号SINB为接地电压VSS电平时，MOS晶体管13c为断开状态，MOS晶体管13d为接通状态，内部节点13g由MOS晶体管13d放电成为接地电压VSS电平。该内部节点13g的信号由反相器14反转，提供给包含在输出缓冲电路5中包含的N沟道MOS晶体管NQ的栅。

该图4所示的电平变换电路将周边电源电压VDDP电平的振幅的信号SINB维持逻辑电平变换为外部电源电压EXVDD电平的振幅的信号。通过外部电源电压EXVDD驱动N沟道MOS晶体管NQ，外部电源电压EXVDD比输出电源电压VDDQ高，例如为2.5V的情况下，可高速将输出节点驱动为接地电压电平。该外部电源电压EXVDD可以和输出电源电压VDDQ为相同的电压电平。该输出电源电压VDDQ用于输出节点上拉用，外部电源电压EXVDD用于下拉输出节点用，从而该输出电路4是多位的，对多个输出节点充放电时，抑制该输出电源电压VDDQ的变动，将应驱动到H电平的输出信号位稳定高速准确地驱动H电平。

负电压VBB0由图1所示的内部电源电路2包含的负电压发生电路生成。作为该负电压发生电路可使用利用电容充电动作从例如外部电源电压EXVDD生成负电压的泵(pump)电路。该负电压VBB0的电压电平根据输出节点上拉用P沟道MOS晶体管PQ要求的驱动能力可设定到适当的电压电平。

以上根据本发明的实施例1，代替接地电压电平的信号向输出电路的输出节点上拉用的MOS晶体管的栅提供负电压电平的信号，即便在输出电源电压VDDQ低电压化时，可使该输出缓冲电路的输出上拉用的P沟道MOS晶体管导通时的栅—源区之间电压非常大，即便低电源电压中，可高速驱动输出节点。尤其，在半导体存储装置中，实现在低电源电压下也可高速输出数据的输出电路。

实施例2

图5是简要表示根据本发明的实施例2的输出电路的结构的图。图5中，驱动输出缓冲电路15的下拉用N沟道MOS晶体管NQ的电路部分与图2所示结构相同，对应的部分加上相同参考序号，其详细说明从略。

该图5所示的输出电路4中，为使输出缓冲电路15中包含的上拉用P沟道MOS晶体管PQ的栅驱动为负电压电平，利用电容的充电泵动作(电容耦合)。

即，图5中，输出电路4包括将NAND电路10的输出信号的振幅变换为输出电源电压VDDQ电平的电平变换电路30、反转该电平变换电路30的输出信号的反相器31、反相器31的输出信号为L电平时导通，导通时将内部节点NA驱动为输出电源电压VDDQ电平的P沟道MOS晶体管32。

电平变换电路30具有和图3所示的第一电平变换器20相同的结构。

输出电路4还包含将NAND电路10的输出信号延迟规定时间的延迟电路33、响应延迟电路33的输出信号的下降沿去除内部节点NA的电荷的电容元件34、接收延迟电路33的输出信号和NAND电路10的输出信号的栅电路35和栅电路35的输出信号为L电平时导通，导通时将内部节点NA放电到接地电压电平的P沟道MOS晶体管36。这些延迟电路33和栅电路35的动作电源电压可以是周边电源电压电平，也可以是外部电源电压EXVDD，或是输出电源电压VDDQ。

栅电路35在延迟电路33的输出信号为L电平时或NAND电路10的输出信号为H电平时输出H电平的信号。

图6是表示图5所示的输出电路4的输出数据DQ的上拉时的动作的信号波形图。下面参考图6说明该图5所示的输出电路4的输出节点上拉时的动作。

待机状态中，输出许可信号OEM为L电平，NAND电路10的输出信号为周边电源电压VDDP电平的H电平，栅电路35输出动作电源电压电平的H电平的信号。因此，MOS晶体管36为断开状态。

另一方面，电平变换电路30输出输出电源电压VDDQ电平的H电平的信号，相应地反相器31输出L电平的信号，因此P沟道MOS晶体管32为接通状态，节点NA耦合于输出电源节点，节点NA预充电到输出电源电压VDDQ电平。

数据读出时，输出许可信号OEM为H电平，从存储器电路3读出的内部读出数据RD上升到H电平时，NAND电路10的输出信号为L电平。延迟电路33的输出信号在此时为H电平，因此栅电路35的输出信号为L电平，MOS晶体管36为接通状态，节点NA向接地电压方向放电。该节点NA的电压电平降低到最低|Vthp|的电压电平。这里，Vthp是MOS晶体管36的阈值电压。

另一方面，电平变换电路30的输出信号为L电平，反相器31的输出信号为输出电源电压VDDQ电平的H电平，MOS晶体管32为断开状态。因此，对应该节点NA的电压降低，输出缓冲电路5的上拉用P沟道MOS晶体管PQ为接通状态，输出节点的电压电平上升。但是，该状态中，节点NA的电压电平为|Vthp|的电平，MOS晶体管PQ的栅-源区之间电压为|Vthp|-VDDQ的电压电平，MOS晶体管PQ为较弱的接通状态，用比较小的电流驱动充电输出节点15b。

该延迟电路33具有的延迟时间经过后，延迟电路33的输出信号为L电平，栅电路35的输出信号为H电平，MOS晶体管36为断开状态。此时，NA节点由于MOS晶体管32和36都为断开状态而处于浮动状态，电容元件34对应该延迟电路33的输出信号的电压电平的降低，从节点NA去除电荷，将该电压电平降低到负电压VBB电平。该节点NA驱动到负电压VBB电平时，输出缓冲电路5的上拉用P沟道MOS晶体管PQ的功率驱动能力增大，更高速驱动输出节点15b，可高速地使输出数据DQ上升到H电平。在节点NA降低到负电压VBB电平时，MOS晶体管36的栅电压是H电平，比节点NA的电压电平高得多，确实维持断开状态。

数据读出动作结束时，输出许可信号OEM下降到L电平，NAND电路10的输出信号变为H电平，反相器31的输出信号变为L电平。相应地，MOS晶体管32为接通状态，节点NA驱动为输出电源电压电平。此时，，NAND电路10的输出信号上升到H电平时，与延迟电路33的输出信号的逻辑电平无关，栅电路35的输出信号变为H电平，MOS晶体管36维持在断开状态。

延迟电路33的输出信号上升到H电平时，已经由MOS晶体管32将内部节点NA预充电到输出电源电压VDDQ电平，该电容元件34的充电泵动作进行，内部节点NA也维持输出电源电压VDDQ电平。

因此，如图5所示，利用电容元件34的预充电动作(电容耦合)将内部节点NA驱动到接地电压电平(正确地说是MOS晶体管36的阈值电压的绝对值的电压电平)后，根据延迟电路33的输出信号通过电容元件34去除内部节点NA的电荷，可高速将内部节点NA驱动到负电压电平。

该负电压VBB的电压电平由电容元件34的电容值、内部节点NA的寄生电容的电容值和延迟电路33的输出信号的振幅决定。

该图5所示的输出电路的结构的情况下，上拉用的P沟道MOS晶体管PQ按2级驱动其栅电压，因此不会有急剧大的电流流过输出节点，不产生链接问题，可高速稳定地将输出数据驱动到输出电源电压VDDQ电平。

不使用负电压发生电路，仅利用电容元件34的充电泵作用，不需要负电压发生电路，电路占据面积和消耗电流降低。

该输出电路的输出节点驱动为L电平时，NAND电路10的输出信号为H电平，与待机状态相同，内部节点NA保持在输出电源电压VDDQ电平。

如上那样，根据本发明的实施例2，利用电容元件的充电泵动作将输出节点上拉用的P沟道MOS晶体管的栅驱动到负电压电平，不需要负电压发生电路，降低该负电压发生电路的消耗电流和电路占据面积。

在图5所示的输出电路结构中，电容元件34在MOS晶体管36变成断开状态后仅要求进行电荷去除，根据栅电路35的输出信号的反转信号，该电容元件34可进行电荷去除动作。

实施例3

图7是简要表示根据本发明的实施例3的输出电路的结构的图。图7的输出电路4中，驱动输出缓冲电路5包含的N沟道MOS晶体管NQ的电路部分的结构与图2所示的输出电路的结构相同，对应的部分加上相同参考序号，其详细说明从略。

该图7所示的输出电路4中，输出缓冲电路5的上拉用P沟道MOS晶体管PQ的栅和NAND电路10的输出之间设置电容元件41。为实现该电容元件41的充电泵动作，输出电路4还包括将NAND电路10的输出信号的振幅变换为输出电源电压VDDQ电平的振幅的电平变换电路40、接收该电平变换电路40的输出信号的反相器42、反相器42的输出信号为L电平时导通，导通时将内部节点NB充电为输出电源电压VDDQ电平的P沟道MOS晶体管43。

输出缓冲电路5中，与上拉用的P沟道MOS晶体管PQ并列设置电压保持用的P沟道MOS晶体管PT。向该P沟道MOS晶体管PT的栅提供电平变换电路40的输出信号。

电平变换电路40具有和图3所示的第一电平变换器20相同的结构，维持NAND电路10的输出信号的逻辑电平，将该H电平从周边电源电压VDDP电平驱动为输出电源电压VDDQ电平。

图8是表示图7所示的输出电路4的输出节点上拉时的动作的信号波形图。下面参考图8说明该图7所示的输出电路4的输出电路的动作。

待机状态中，输出许可信号OEM为L电平，NAND电路10的输出信号为H电平，相应地，反相器42的输出信号为L电平。因此，内部节点NB通过MOS晶体管43预充电到输出电源电压VDDQ电平并保持。因此，维持MOS晶体管PQ为断开的状态。电平变换电路40的输出信号是输出电源电压VDDQ电平，输出缓冲电路5中，P沟道MOS晶体管PT也维持断开状态。

NAND电路11的输出信号为H电平，反相器14的输出信号为L电平，MOS晶体管NQ也维持断开状态。下面说明中，为说明数据输出节点上拉的动作，省略说明该下拉用MOS晶体管NQ的动作。

数据输出时，输出许可信号OEM为H电平，接着来自存储器电路3的内部读出数据RD变为周边电源电压VDDP电平的H电平。该内部读出数据RD上升到H电平(周边电源电压VDDP电平)时，NAND电路10的输出信号为L电平，相应地，电平变换电路40的输出信号也为接地电压电平。反相器42的输出信号上升到输出电源电压VDDQ电平，P沟道MOS晶体管43为断开状态，停止向内部节点NB预充电动作。此时，内部节点NB为浮动状态，根据电平变换电路40的输出信号的下降，通过电容元件41的电荷去除动作，内部节点NB的电压电平降低到负电压VBB电平。该内部节点NB的电压电平的降低量由电容元件41的电容值和内部节点NB的寄生电容的电容值以及输出电源电压VDD的电压电平决定。该电容元件41的电容值在内部节点NB的寄生电容的电容值非常大时，即便内部节点NB被预充电到输出电源电压VDDQ电平，实际上，可将内部节点NB驱动到负电压VBB电平。MOS晶体管43的栅和源电压是相同电压电平，节点NB驱动到负电压电平也确实维持断开状态。

该内部节点NB被驱动到负电压VBB电平时，输出缓冲电路5中，P沟道MOS晶体管PQ具有大驱动力，可高速驱动输出节点15b。另一方面，P沟道MOS晶体管PT在其栅上从电平变换电路40接收接地电压的信号，输出电源电压VDDQ比较低，因此以比较弱的驱动力可向输出节点15b提供电流。

该MOS晶体管PT的驱动力由于下面的理由设计得比较弱，。即，内部节点NB由于MOS晶体管43为断开状态而成为浮动状态。因此，通过电容元件41的电荷去除动作，其电压电平降低，也可通过噪声或泄漏电流等使其电压电平上升，P沟道MOS晶体管PQ的驱动力降低，可能不能确实将来自输出节点15b的输出数据位DQ保持在输出电源电压VDDQ电平。因而该状态中，将MOS晶体管PT维持接通状态，将输出节点15b保持在输出电源电压VDDQ电平。该MOS晶体管PT为保持输出节点ON的电压电平而设计，不要求大的驱动能力，因此向其栅提供接地电压电平的信号。

数据读出动作结束时，输出许可信号OEM下降到L电平，NAND电路10的输出信号变为H电平，电平变换电路40的输出信号也变为输出电源电压VDDQ电平。相应地，MOS晶体管43响应来自反相器42的L电平的信号为接通状态，内部节点NB再次预充电到输出电源电压VDDQ电平。该电平变换电路40的输出信号的上升沿中，即便通过电容元件41进行充电泵动作，节点NB也通过MOS晶体管43耦合于输出电源节点，其电压电平为输出电源电压VDDQ电平。

图7所示的输出电路结构中，MOS晶体管43变为断开状态后，确实通过电容元件41开始电荷去除，因此在该电容元件41的前级可配置延迟电路。

图7所示的输出电路结构中，向电容元件41提供电平变换电路40的输出信号进行电荷去除动作。但是，使用例如MOS电容器以小的占据面积使电容元件41的电容值比内部节点NB的寄生电容的电容值大很多的情况下，将NAND电路10的输出信号提供给电容元件41，可根据该NAND电路10的输出信号从内部节点NB进行电荷去除动作。

变更例

图9是表示根据本发明的实施例3的变更例的结构的图。该图9中所示的输出电路的结构与图5所示的输出电路的结构的不同之处如下。即，输出缓冲电路15中，与P沟道MOS晶体管PQ并列设置在栅上接收电平变换电路30的输出信号的P沟道MOS晶体管PT。

向该P沟道MOS晶体管PT的栅提供的信号的振幅是输出电源电压VDDQ电平，在MOS晶体管PT导通时，在其栅上提供接地电压电平的信号。因此，与前面的图7所示的输出电路同样，内部节点NA为负电压电平处于浮动状态，其电压电平不稳定时，也可将输出节点15b确实保持在输出电源电压VDDQ电平。

由此，即便输出电源电压VDDQ为低电压时，通过MOS晶体管PQ使其栅电压为负电压，可高速上拉输出节点15b并且通过MOS晶体管PT将该上拉的输出数据位DQ确实保持在输出电源电压VDDQ电平。

如上那样，根据该发明的实施例3，作为输出缓冲电路的上拉用的晶体管，设计将其栅电压驱动为负电压电平的第一上拉用晶体管和将其栅电压驱动为接地电压电平的第二上拉用晶体管，因此通过第一上拉用晶体管可高速地上拉输出节点，通过另外设计的第二晶体管可确实将该上拉的输出节点保持在输出电源电压电平，可高速确实生成输出数据位。

实施例4

图10是简要表示根据本发明的实施例4的输出电路的结构的图。图10中，输出缓冲电路15中，在输出电源节点和输出节点15b之间并列链接用于上拉输出节点的P沟道MOS晶体管PQ和PT。

该输出缓冲电路15中包含的MOS晶体管PQ和NQ由输出驱动电路50驱动。该输出驱动电路50根据内部读出数据RD和输出许可信号OEM驱动这些MOS晶体管PQ和NQ。输出驱动电路50的结构与前面实施例1到3所示的输出电路的驱动部结构相同，向MOS晶体管PQ的栅提供的信号将L电平驱动为负电压电平，将H电平驱动为输出电源电压VDDQ电平。向N沟道MOS晶体管NQ的栅提供的信号将其H电平驱动为外部电源电压EXVDD电平，将其L电平驱动为接地电压电平。

对于电压保持用的MOS晶体管PT，设计保持晶体管驱动电路52。保持晶体管驱动电路52包含：接收输出许可信号OEM和内部读出数据RD的NAND电路52a、在NAND电路52a的输出信号为L电平时激活，激活时按规定周期进行振动动作的振荡电路52b、将NAND电路52a的输出信号的振幅变换为输出电源电压VDDQ电平的电平变换电路52d、反转电平变换电路52d的输出信号的反相器52e、反相器52e的输出信号为L电平时导通，将MOS晶体管PT的栅充电到输出电源电压VDDQ电平的P沟道MOS晶体管52f、根据振荡电路52b的输出信号进行充电泵动作，将MOS晶体管PT的栅电位驱动为负电压电平的电容元件52c和在电平变换电路52d的输出信号为L电平时导通，导通时对MOS晶体管PT的栅放电的箝位用P沟道MOS晶体管52g。

NAND电路52a将周边电源电压VDDP接收为一个动作电源电压。电平变换电路52d将该NAND电路52a的H电平的信号变换为输出电源电压VDDQ电平的信号。反相器52e将输出电源电压VDDQ接收为一个动作电源电压。

振荡电路52b的动作电源电压可以是周边电源电压VDDP、外部电源电压EXVDD和输出电源电压VDDQ之一。接着说明该图10所示的输出电路的动作。

输出驱动电路50的动作与前面的实施例1到3所示的输出电路的动作相同，MOS晶体管PQ导通时其栅被驱动为负电压电平。

待机状态中，NAND电路52a的输出信号为H电平，振荡电路52b停止振动动作。作为该NAND电路52a的输出信号为H电平时停止振动动作的振荡电路52b的结构，考虑下面的结构。即，将在第一输入上接收该NAND电路52a的输出信号的NOR电路和偶数级的反相器按环状连接。

电平变换电路52d在待机状态时，输出H电平信号，MOS晶体管52g为断开状态，MOS晶体管52f为接通状态，MOS晶体管PT将其栅保持在输出电源电压VDDQ电平，维持断开状态。

数据读出动作开始，NAND电路52a的输出信号为L电平时，电平变换电路52d的输出信号为L电平，MOS晶体管52g的栅驱动为接地电压电平。反相器52e的输出信号为输出电源电压VDDQ电平，MOS晶体管52f为断开状态。因此，该MOS晶体管PT的栅通过MOS晶体管52g放电到电压Vthp电平。这里，电压Vthp表示MOS晶体管52g的阈值电压的绝对值。接着，振动电路52b进行振动动作，通过电容元件52c降低MOS晶体管PT的栅电压电平。该MOS晶体管PT的栅电压降低到负电压电平时，MOS晶体管52g的栅和源都为接地电压电平，维持断开状态。

另一方面，振荡电路52b的输出信号上升到H电平时，通过电容元件52c的电荷注入动作，MOS晶体管PT的栅电压电平上升。该MOS晶体管PT的栅电压上升时，MOS晶体管52g导通，将该MOS晶体管PT的栅电压电平箝位到电压Vthp。因此，例如将振动电路52b的动作电源电压设为VDD，其输出信号的振幅为VDD时，该MOS晶体管PT的栅电压在电压Vthp和电压Vthp-VDD之间变化。

因此，该输出驱动电路50中，MOS晶体管PQ的栅上提供负电压的节点是浮动状态，其电压电平不稳定的情况下，MOS晶体管PT的栅电位按规定周期驱动为负电压电平，确实为接通状态，将输出节点15b保持在输出电源电压VDD电平。

由于该电压保持用的MOS晶体管PT的栅电压间歇地按振荡电路52b的振荡周期驱动为负电压电平，输出节点15b上拉时，辅助MOS晶体管PQ的上拉动作，可高速上拉输出节点15b。仅间歇地辅助上拉动作，可防止不必要地高速驱动输出节点15b，防止输出节点15b中产生链接。

该振荡电路52b仅要求将MOS晶体管PT的栅电压驱动为负电压电平，电容元件52c和振荡电路52b的占据面积减小，可降低消耗电流。

MOS晶体管52f仅要求导通时将MOS晶体管PT的栅保持在输出电源电压VDDQ电平，其大小可非常小。

振荡电路52b中，结构可以是电压保持用的MOS晶体管PT的栅为浮动状态后，为进行振荡动作，将NAND电路52a的输出信号通过延迟电路生成振荡动作激活信号，进行振荡电路52b的振荡动作。

如上那样，根据本发明的实施例4，用充电泵电路将输出节点的电压保持用的晶体管的栅保持在负电压电平，间歇地进行输出节点的电压保持动作，在MOS晶体管的栅节点为浮动状态时，可确实将输出节点上拉到输出电源电压电平并保持。该输出驱动电路在将输出上拉用的MOS晶体管PQ的栅驱动为负电压电平的情况下，通过间歇地将该保持用的MOS晶体管PT驱动为接通状态，可更高速地在输出节点不生成链接地将输出节点上拉到输出电源电压电平。

实施例5

图11A是表示根据本发明的实施例5的输出电路的主要构成的图。图11A中，表示驱动输出缓冲电路15中包含的上拉用P沟道MOS晶体管PQ的部分的结构。驱动该输出缓冲电路15中包含的上拉用N沟道MOS晶体管的部分与前面的实施例1到4都一样，由栅电路11、电平变换电路13和反相器14构成。

图11A中，输出电路包含：接收内部读出数据信号RD和输出许可信号OEM的AND电路54、将来自AND电路54的振幅VDDP的信号变换为振幅VDDQ的信号的电平变换电路55、将电平变换电路55的输出信号延迟规定时间T的延迟电路56、接收延迟电路56的输出信号和电平变换电路55的输出信号的NAND电路57、电平变换电路55的输出信号为L电平时导通，导通时内部节点NC充电到输出电源电压VDDQ电平的P沟道MOS晶体管58和在内部节点NC和接地节点之间串联连接的N沟道MOS晶体管59和60。

向MOS晶体管59的栅提供NAND电路57的输出信号、向MOS晶体管60的栅提供电平变换电路55的输出信号。该MOS晶体管59在向内部节点NC提供输出电源电压VDDQ时，与单独设计MOS晶体管60的情况相比，设计来使MOS晶体管60的漏电场缓和，防止生成热载流子而恶化元件特性。但是，该输出电源电压VDDQ的电压电平降低，MOS晶体管60中，不可能产生高漏电场的情况下，可省略MOS晶体管59。

输出电路还包括：将NAND电路57的输出信号的L电平变换为负电压VBB0电平的电平变换电路61、接收电平变换电路61的输出信号的反相器62、在反相器62的输出信号为H电平时导通，将内部节点NC驱动为负电压VBB0电平的N沟道MOS晶体管63。该内部节点NC连接输出缓冲电路15中包含的上拉用P沟道MOS晶体管PQ的栅。电平变换电路61和反相器62将输出电源电压VDDQ接收为一个动作电源电压。电平变换电路61的结构与图3所示的第二电平变换电路21结构相同。

图11B是表示图11A所示的输出电路的H电平数据输出时的动作的信号波形图。下面参考图11B说明图11A所示的输出电路的H数据输出时的动作。

待机状态时，AND电路54的输出信号由于输出许可信号OEM为L电平而为L电平，相应地，电平变换电路55的输出信号也为L电平。该状态中，MOS晶体管60是断开状态，MOS晶体管58是接通状态，内部节点NC充电到输出电源电压VDDQ电平，输出缓冲电路15的上拉用的P沟道MOS晶体管PQ维持断开状态。

NAND电路57的输出信号为H电平，反相器62的输出信号为负电压VBB0电平的L电平，MOS晶体管63维持断开状态。

输出许可信号OEM和内部读出数据RD都为H电平时，AND电路54的输出信号为周边电源电压VDDP电平的H电平，相应地，电平变换电路55的输出信号为输出电源电压VDDQ电平。对应地，P沟道MOS晶体管58为断开状态，另一方面，N沟道MOS晶体管60为接通状态。待机状态中，电平变换电路55的输出信号为L电平，因此该电平变换电路55的输出信号即便上升到输出电源电压VDDQ电平，延迟电路56的输出信号经过时间T后上升到输出电源电压VDDQ电平。因此，该延迟电路56具有的延迟时间T期间，NAND电路57的输出信号为H电平，相应地，MOS晶体管59为接通状态。

经过延迟电路56具有的延迟时间T后，NAND电路57的输出信号为L电平，MOS晶体管59为断开状态。因此，该延迟电路56具有的延迟时间T期间，内部节点NC通过MOS晶体管59和60驱动为接地电压电平VSS(VSSQ)电平。该节点NC的电压电平降低时，输出缓冲电路15中，MOS晶体管PQ为接通状态，输出节点15b被上拉。

NAND电路57的输出信号为H电平期间，电平变换电路61的输出信号也为H电平，通过反相器62，MOS晶体管63维持断开状态。

NAND电路57的输出信号为L电平时，相应地，电平变换电路61的输出信号也为L电平，通过反相器62，MOS晶体管63为接通状态，内部节点NC被驱动为负电压VBB0电平。由此，输出缓冲电路15中包含的上拉用的P沟道MOS晶体管PQ为深接通状态，可高速向输出节点15b供给电流，可高速将输出节点15b上拉到输出电源电压VDDQ电平。

输出许可信号OEM为L电平时，AND电路54的输出信号为L电平，电平变换电路55的输出信号再次为L电平。MOS晶体管59为接通状态，MOS晶体管60根据电平变换电路55的输出信号为断开状态，反相器62的输出信号为L电平，MOS晶体管63为断开状态，因此内部节点NC再次通过MOS晶体管58被充电到输出电源电压VDDQ电平。

如该图11A所示的输出电路所示，内部节点NC一旦驱动为接地电压电平，之后，通过将内部节点NC驱动为负电压电平，与按一级将该内部节点NC从输出电源电压VDDQ电平驱动为负电压VBB0的情况相比，可减少负电压发生电路吸收的电荷量，相应地，可降低负电压发生电路的消耗电流。

上拉用的P沟道MOS晶体管PQ按2级驱动，其导通时，首先在栅—源区之间电压为输出电源电压VDDQ电平时，对输出节点15b充电，接着，栅—源区之间电压Vgs设定到VDDQ-VBB0，以大电流驱动力对输出节点15b高速充电。由此，在输出节点15b中不产生链接，可高速驱动输出电源电压VDDQ电平输出节点15b。

如上那样，根据本发明的实施例5，使用来自负电压发生电路的负电压，将输出缓冲电路的上拉用晶体管的栅电位在导通时一旦驱动到接地电压电平后，驱动为负电压电平，仅要求负电压发生电路将接地电压电平的节点驱动为负电压电平，可降低其消耗电流。

实施例6

半导体存储装置中，有时其接口不同。例如，作为输出电源电压VDDQ，使用1.8V系接口的情况下，有时使用LVTTL接口。使用该LVTTL接口时，输出电源电压VDDQ为2.5V(2.5到3.5V)以上，与1.8V接口系相比，其输出电源电压VDD的电压电平高。此时，不需要输出缓冲电路中上拉用的P沟道MOS晶体管的栅驱动为负电压电平。因此，对应该输出电源电压VDDQ的电压电平，可将输出缓冲电路的上拉晶体管的栅电压的L电平设定到负电压或接地电压电平之一。

图12是简要表示根据本发明的实施例6的负电压发生部的结构的图。图12中，负电压发生部包括对应使用的输出电源电压VDDQ的电压电平选择地设定电压电平的垫70、在垫70和接地节点之间连接的链接元件71、将垫70的电压接受为输入信号的反相器72、反相器72的输出信号为L电平时导通，将反相器72的输入保持在外部电源电压EXVDD电平的P沟道MOS晶体管73、接收反相器72的输出信号的反相器74、对反相器74的输出信号进行电平变换的电平变换电路75、根据电平变换电路75的输出信号MLV选择地将负电压传递线77连接接地节点的N沟道MOS晶体管76、根据电平变换电路75的输出信号选择地激活，激活时在负电压传递线77上生成负电压VBB0的负电压发生电路78、根据复位信号ZRST选择地导通，在导通时将反相器72的输入充电到外部电源电压EXVDD电平的P沟道MOS晶体管79。该负电压传递线77上的负电压VBB0和前面的实施例1和5所示的输出电路的负电压节点耦合。

电平变换电路75将负电压发生电路的输出节点的电压接收为其低电平动作电源电压。

链接元件71例如是熔丝元件，使用激光等的能量线可熔断，根据该半导体存储装置的接口为1.8V系接口或输出电源电压VDDQ为2.5V以上的LVTTL接口选择地熔断。

电源接通时或系统复位时，复位信号ZRST在规定期间变为L电平，该垫70通过MOS晶体管79预充电到外部电源电压EXVDD电平。链接元件71为非熔断状态时，MOS晶体管79的充电电压经链接元件71放电，反相器72的输入信号为L电平，反相器72输出H电平的信号，P沟道MOS晶体管73为断开状态，垫70的电压通过链接元件71保持接地电压电平。该状态中，反相器74的输出信号为L电平，电平变换电路75的输出信号MLV也为L电平，MOS晶体管76为断开状态。相应地，负电压传递线77与接地节点隔离。

电平变换电路75的输出信号MLV为L电平时，负电压发生电路78激活，例如通过充电泵动作生成规定电压电平的负电压VBB0并传递到负电压传递线77。该负电压发生电路78生成的负电压VBB0用作电平变换电路75的低电平动作电源电压，电平变换电路75输出的L电平的信号是负电压VBB0电平的信号，MOS晶体管76确实向输出电路4传递负电压发生电路78生成的负电压VBB0。

另一方面，链接元件71熔断时，根据复位信号ZRST垫70规定期间被预充电到电源电压EXVDD电平时，反相器72的输出信号为L电平，MOS晶体管73为接通状态，反相器72的输入信号为L电平，反相器72的输出信号为H电平，MOS晶体管73为断开状态。反相器74的输出信号为H电平，电平变换电路75的输出信号MLV也为外部电源电压EXVDD电平的H电平，MOS晶体管76为接通状态，负电压传递线77耦合于接地节点。

该电平变换电路75的输出信号为H电平时，负电压发生电路78的负电压发生动作停止。在电平变换电路75中，其L电平侧的动作电源电压为负电压传递线77上的电压电平，为接地电压电平，例如即便负电压发生电路78的负电压发生动作停止，电平变换电路75的L电平侧电源电压确实保持在接地电压电平，稳定执行电平变换动作。

作为电平变换电路75的输出信号MLV为H电平时停止负电压发生动作的结构，作为进行充电泵动作的振荡电路，可利用将在第一输入上接受电平变换电路75的输出信号MLV的NOR电路和偶数级的反相器环状连接的结构。NOR电路的第二输入上提供最终级的反相器的输出信号。

负电压发生电路78停止负电压发生动作时，其输出节点根据负电压传递线77的接地电压设定到接地电压。此时，负电压发生电路78在停止负电压发生动作时设定到输出高阻抗状态。即，输出级的输送栅可固定设定到断开状态。

因此，链接元件71熔断状态时，负电压发生电路78停止负电压发生动作，以适合于LVTTL接口的驱动力进行输出数据的上拉。另一方面，链接元件71未熔断时，电平变换电路75的输出信号MLV为L电平，负电压发生电路78动作，负电压传递线77的电压为负电压VBB0电平，在1.8V系接口中，输出电源电压VDDQ低时也可高速生成输出数据。

链接元件的熔断/未熔断和接口的对应关系可和上述关系相反。根据有无粘结到垫，选择地激活负电压发生电路的负电压发生动作。

负电压发生电路78在未激活时使用将接地电压传递到负电压传递线77的结构。

如上所述，根据本发明的实施例6，对应适用的接口的输出电源电压电平调整输出缓冲电路的上拉晶体管的栅电压电平，以对应于使用动作环境的最佳驱动力驱动输出节点，可高速稳定地生成输出数据。

实施例7

图13是简要表示根据本发明的实施例7的输出电路的结构的图。该图13所示的输出电路中，与图5所示的输出电路的不同点如下。即，延迟电路33的前级上设置接收来自图12所示的电平变换电路75的模式选择信号MLV和NAND电路10的输出信号的栅电路80。接收延迟电路33的输出信号的NAND电路10的输出信号的栅电路81以及根据该栅电路81的输出信号将节点NA驱动为接地电压电平的N沟道MOS晶体管82替代图5所示的栅电路35和P沟道MOS晶体管36配置。栅电路81在延迟电路33的输出信号为L电平时或NAND电路10的输出信号为H电平时输出L电平的信号。

MOS晶体管82不对称地形成源区和漏区杂质区域，源区连接接地节点并且漏区连接节点NA。

图13所示的输出电路的其他构成与图5所示的输出电路的结构相同，对应部分附加相同参考序号，其详细说明从略。

栅电路80是OR电路，模式选择信号MLV为H电平时，其输出信号被固定到H电平，相应地延迟电路33的输出信号也固定为H电平。电容元件34由MOS电容器构成的情况下，其栅区—源区都为H电平，不形成沟道区域，不形成MOS电容器。延迟电路33的输出信号固定到H电平，因此不进行对节点NA的电荷去除。

另一方面，栅电路81作为反相器动作，NAND电路10的输出信号为L电平时，输出H电平的信号，MOS晶体管82保持接通状态，将内部节点NA驱动为接地电压电平。此时，电平变换电路30的输出信号为L电平，反相器31的输出信号为H电平，因此MOS晶体管32为断开状态。根据节点NA的电压电平的降低，上拉用的P沟道MOS晶体管PQ为接通状态。该模式选择信号MLV为H电平时，是设定LVTTL模式时，输出电源电压VDDQ为2.5V以上的电压电平，该MOS晶体管PQ的栅电压是接地电压电平，也可具有足够的驱动力，驱动输出节点。

另一方面，模式选择信号MLV为L电平时，栅电路80座位缓冲电路动作，如前面的图5所示，NAND电路10的输出信号为L电平时，响应延迟电路33的输出信号的下降沿通过电容元件34的电容耦合(充电泵动作)将内部节点NA驱动为负电压电平。

节点NA在驱动到负电压电平之前的期间中MOS晶体管82是接通状态，将节点NA驱动为接地电压电平。节点NA驱动为负电压。栅电路81的输出信号是接地电压电平的L电平，MOS晶体管82的源区连接接地节点，其栅和源电压相等，MOS晶体管82维持断开状态。由此，从接地节点向节点NA流过电流，防止负电压电平上升。

因此，对应该接口的电源电压电平，通过选择地停止负电压发生动作可在利用电容元件的电荷注入动作(充电泵动作)时选择地将对应该接口的电压产生激活，将对应输出电源电压的电压电平的驱动力提供给输出缓冲电路的上拉晶体管。

负电压VBB0的电压电平比MOS晶体管82的阈值电压小的情况下，在节点NA上生成负电压，MOS晶体管82的栅区—源区之间电压比其阈值电压小，MOS晶体管82为断开状态，因此此时，尤其不需要固定地形成源和漏区域。

变更例

图14是简要表示根据本发明的实施例7的变更例的结构的图。图14所示的输出电路4与图7所示的输出电路的结构不同之处如下。即，向电容元件41提供接收模式选择信号MLV和电平变换电路40的输出信号的OR电路83的输出信号，或向电压保持用的MOS晶体管PT的栅提供该OR电路83的输出信号。另外，设计接收模式选择信号和反相器42的输出信号的AND电路84和根据该AND电路84的输出信号将内部节点Nb耦合于接地节点的N沟道MOS晶体管86。该MOS晶体管86与节点NB的电压电平无关固定形成源区和漏区，将源区连接在接地电平，将漏区连接在节点NB。

该图14所示的输出电路的其他结构与图7所示的输出电路的结构相同，对对应部分附加相同的参考序号，其说明从略。

该图14所示的输出电路结构中，模式选择信号MLV为H电平时，OR电路83的输出信号固定在H电平，电容元件41由MOS电容器构成的情况下，由于不形成在沟道区域，因此不用作电容。MOS晶体管PT维持断开状态。另一方面，AND电路84的输出信号根据反相器电路42的输出信号变化，MOS晶体管86与MOS晶体管43互补为接通状态。此时，节点NB在接地电压电平与输出电源电压VDDQ之间变化。

另一方面，模式选择信号MLV为L电平时，OR电路83用作缓冲电路，进行和图7所示输出电路相同的电荷去除动作和输出节点的电压保持动作。AND电路84的输出信号固定为L电平，MOS晶体管86的源区连接接地节点，维持断开状态。该MOS晶体管86的漏区域D和源区域S固定，使得内部节点NB驱动为负电压电平时也可将该MOS晶体管86确实维持在断开状态。

电容元件41要求将节点NB从输出电源电压VDDQ驱动到负电压电平，其电容值非常大。通过使用MOS晶体管电容可实现以小的占据面积具有大的电容值的电容元件。

作为MOS晶体管86的结构，例如将衬底区域(后栅)连接内部节点NB，将其阱区用例如偏置到输出电源电压VDDQ的N阱包围，将该MOS晶体管86的形成区域和其他元件分开。内部节点NB降低到负电压电平时，该衬底区域也为负电压电平，源衬底区域之间为逆偏置状态，防止产生泄漏电流。此时，MOS晶体管86的栅电位为接地电压电平时，衬底区域降低到负电压电平，根据后栅偏置效果增大阈值电压，实现更深的断开状态。作为固定该源区域的结构，非对称形成源和漏区域，源区域的例如杂质浓度降低，耗尽层可比漏区域宽。

图13和图14所示输出电路中，替代模式选择信号MLV通过金属掩膜布线对应其接口将接收模式选择信号MLV的栅电压固定到H电平或L电平。

如上所述，根据本发明的实施例7，对应适用的接口的电源电压电平可选择停止负电压发生动作，利用电容元件的电荷注入生成负电压时，也确实不对产生负电压的结构产生坏影响，可停止负电压发生动作。由此，以对应接口的电源电压电平的最佳驱动力生成输出数据。

实施例8

图15是简要表示根据本发明的实施例8的输出电路的结构的图。图15中，输出缓冲电路15中，与输出节点15b上拉用的P沟道MOS晶体管PQ并列配置N沟道MOS晶体管90。该N沟道MOS晶体管90将后栅(衬底区域)和栅设定到相同电压电平。该N沟道MOS晶体管90的栅和后栅(衬底区域)的电压电平相同，使得不影响衬底偏置效果，可高速将该MOS晶体管90驱动到接通状态，可增大MOS晶体管90的电流驱动能力。

为驱动该MOS晶体管90，设置将NAND电路10的输出信号的振幅变换为输出电源电压VDDQ电平的振幅的信号的电平变换电路92和反转该电平变换电路92的输出信号的反相器94。电平变换电路92的输出信号提供给上拉用的P沟道MOS晶体管PQ的栅，反相器94的输出信号提供给N沟道MOS晶体管90的后栅和栅。反相器94将输出电源VDDQ接收为一个动作电源电压。

驱动输出缓冲电路15的上拉用的N沟道MOS晶体管NQ的电路部分与图2所示结构相同，对应部分附加相同参考序号，其说明从略。

输出缓冲电路15的上拉动作时，NAND电路10的输出信号为L电平，另一方面，栅电路11的输出信号为H电平。因此，电平变换电路92的输出信号为L电平，电平变换电路13的输出信号为H电平，MOS晶体管PQ为接通状态，MOS晶体管NQ通过反相器14为断开状态。此时，反相器94的输出信号为输出电源VDDQ电平的H电平，MOS晶体管90为接通状态。因此，输出节点15b由MOS晶体管PQ和90驱动，输出电源电压VDDQ例如在1.8V的电压电平的情况下，通过MOS晶体管90补偿电流驱动力，可高速将输出节点15b驱动到输出电源电压VDDQ电平。

通过将该MOS晶体管90的后栅和栅设定在相同电压电平，如下面说明的那样，如将该后栅固定在接地电压电平的情况相比可增大该MOS晶体管90的电流驱动能力。

图16是简要地表示图15所示的N沟道MOS晶体管90的截面结构图。图16中，MOS晶体管90形成在偏置为输出电压电源VDDQ的N阱101上部所形成的P阱102内。该N阱101形成在偏置为接地电压VSS的P衬底(半导体衬底)100上。

MOS晶体管90包含在P阱102表面上隔开一个间隔形成的N型杂质区域103和104、在这些杂质区域103和104之间的P阱102区域上经未图示的栅绝缘膜形成的栅电极105。P阱102经P型杂质区域106耦合于节点15e，栅电极105连接于节点15e。向该节点15e传递来自反相器94的输出信号。杂质区域103经电源节点15d接收输出电源电压VDDQ。杂质区域104连接输出节点15b。

节点15e的电压为接地电压电平时，P阱经杂质区域106偏置到接地电压电平。此时，输出节点15b通过下拉用的N沟道MOS晶体管(NQ)放电到接地电压电平。P阱102和杂质区域104为相同电压电平，通过该PN结的内置电压，将P阱102和杂质区域104之间的PN结维持非导通状态。

待机状态时，输出节点15b为高阻抗的状态的情形下，通过输出节点15b连接的外部总线的终端电阻设定在总线终端电压电平，该终端电压是比接地电压高的电压电平，待机状态时该杂质区域104和P阱之间的PN结维持非导通状态。

反相器94的输出信号上升到输出电源电压VDDQ电平时，P阱102经杂质区域106充电到输出电源电压VDDQ电平。此时，栅电极105的电压上升到输出电源电压电平，在杂质区域103和104之间形成沟道，经该沟道区域从电源节点15d向输出节点15b提供电流。此时由于P阱102被偏置到输出电源电压VDDQ电平，N阱101、P阱102和杂质区域104形成的寄生电压NPN双极晶体管110为接通状态，从N阱101经杂质区域104将电流I提供给输出节点15b。因此与经该N沟道MOS晶体管90的沟道区域的电流供给同时，通过寄生双极晶体管的电流注入，可高速将输出节点15b的电压电平上升。

此时，由于P阱102偏置到输出电压VDDQ电平，最终成为和杂质区域104相同的电压电平，该MOS晶体管90的后栅和源区的电压电平相同，没有衬底效果，可减小阈值电压，该N沟道MOS晶体管90的驱动能力增大，能够高速升高输出节点15b的电压电平。

该N阱101可对MOS晶体管90专门形成。也可以一起设计在图15所示的反相器94和电平变换电路92包含的N沟道MOS晶体管上，但是需要对各N沟道MOS晶体管设置P阱102。

如上所述，根据本发明的实施例8，输出缓冲电路中与上拉用的P沟道MOS晶体并列设置N沟道MOS晶体管，将该栅和后栅固定在相同电压电平，因此可减小其阈值电压，即便在输出电源电压VDDQ低的情况下也可以以大的电流驱动力高速对输出节点15b充电。

通过将形成该N沟MOS晶体管的后栅的P阱区形成在偏置为输出电源电压电平的N阱内，上拉用的N沟道晶体管导通时，横向寄生双极晶体管导通，从N阱向输出节点提供电流，可高速上升输出信号。

实施例9

图17是简要表示根据本发明的实施例9的输出电路的结构的图。该图17所示的输出电路中，设置接收内部读出数据RD和输出许可信号OEM的AND电路115、变换AND电路115的输出信号的电平的电平变换电路92、根据该电平变换电路92的输出信号驱动输出缓冲电路15内的上拉用的P沟道MOS晶体管PQ的上拉驱动器电路120。

AND电路115将周边电源电压VDDP接收为动作电源电压。电平变换电路92将该AND电路115的振幅VDDP的信号维持在逻辑电平，变换为振幅VDDQ的信号。

上拉驱动器电路120连接在输出电源节点和内部节点G之间，包含其栅上接收电平变换电路92的输出信号的P沟道MOS晶体管120a、串联连接在内部节点G和接地节点之间的N沟道MOS晶体管120b和120c。内部节点G连接输出缓冲电路15的上拉用的P沟道MOS晶体管PQ的栅。

N沟道MOS晶体管120b在其栅上接收外部电源电压EXVDD，N沟道MOS晶体管120c在其栅上接收电平变换电路92的输出信号。

输出电源电压VDDQ通过其输入输出接口存在1.8V或2.5V以上的情况。另一方面，外部电源电压EXVDD为2.5V，不管接口如何都恒定。该N沟道MOS晶体管120b在内部节点G充电到输出电源电压VDDQ电平的情况下提高N沟道MOS晶体管120c的漏电场，设计来防止热载流子的产生。即，通过MOS晶体管120b和120c可对应沟道电阻分割各个接口之间电压，缓和漏电场。

该MOS晶体管120b的栅上提供输出电源电压VDDQ的情况下，1.8V系接口时，N沟道MOS晶体管120b的栅电压降低，电流驱动能力减小，不能高速将内部节点G驱动为接地电压VSSQ电平。因此，将外部电源电压EXVDD提供给MOS晶体管120b的栅，增大其电流驱动能力，将内部节点G高速放电到接地电压VSSQ电平，可高速将上拉用MOS晶体管PQ驱动为接通状态。

输出电源电压VDDQ低的情况下，上拉用的P沟道MOS晶体管PQ的栅被高速放电到接地电压电平，可高速将P沟道MOS晶体管PQ驱动到接通状态，相应地，可高速上拉输出节点15b。

该MOS晶体管120b的栅电压对应接口选择地设定为外部电源电压EXVDD或输出电源电压VDDQ。即，使用模式选择信号MLV(参考实施例6)可设定该MOS晶体管120b的栅电压，通过金属掩膜布线可设定该MOS晶体管120b的栅电压。

通过使用该上拉驱动器电路120在电平变换电路92的输出驱动力小的情况下也可高速将上拉用的P沟道MOS晶体管PQ栅驱动到接地电压电平，可高速将上拉晶体管驱动到接通状态。

如上所述，根据本发明的实施例9，将上拉用电路内的电场缓和用MOS晶体管的栅电压设定到外部电源电压EXVDD，在低电源电压的情况下，可高速将上拉用P沟道MOS晶体管PQ驱动到接通状态，可高速上升输出信号。

实施例9中，驱动下拉用MOS晶体管NQ的电路部分的结构与图2所示的实施例1的结构相同，其他实施例的构成也可使用。

实施例10

图18是简要表示根据本发明实施例10的输出电路结构的图。该图18中，输出缓冲电路15中，设计2个上拉用P沟道MOS晶体管PQ1和PQ2以及2个下拉用N沟道MOS晶体管NQ1和NQ2。该输出缓冲电路15的输出节点驱动能力根据动作模式指示信号SLOW设定。即，例如动作频率高的情况下，或输出负荷低的情况下，MOS晶体管PQ1，PQ2，NQ1，NQ2都动作。另一方面，动作频率低时或输出负荷小，不要求输出节点15b被高速驱动的情况下，利用MOS晶体管PQ1和NQ1。

为设定该输出缓冲电路15的驱动能力，设置接收未示出的模式寄存器电路中存储的动作模式指示信号SLOW的反相器134和136。反相器134将输出电源电压VDDQ接收为一个动作电源电压，反相器136将外部电源电压EXVDD接收为一个动作电源电压。

为驱动上拉用P沟道MOS晶体管PQ1和PQ2，设置上拉用驱动器电路130，为驱动下拉用N沟道MOS晶体管NQ1和NQ2，设置下拉用驱动器电路132。上拉用驱动器电路130包括根据如图17所示的电平变换电路92的输出信号驱动上拉用MOS晶体管PQ1的第一驱动器电路130a和根据动作模式指示信号SLOW选择地激活并且激活时电平变换电路92根据输出信号驱动上拉用P沟道MOS晶体管PQ2的第二驱动器电路130b。

第一驱动器电路130a包括连接在输出电源节点和内部节点GP1之间并且在其栅上接收电平变换电路92的输出信号的P沟道MOS晶体管PT1和串联连接在内部节点GP1和接地节点(VSSQ节点)之间的N沟道MOS晶体管NT1和NT2。N沟道MOS晶体管NT1的栅上与前面的实施例9的MOS晶体管120b一样提供外部电源电压EXVDD。向N沟道MOS晶体管NT2的栅提供图17所示的电平变换电路92的输出信号。MOS晶体管NT1设计来缓和漏电场。

第二驱动器电路130b包括连接在输出电源节点和内部节点GP2之间并且在其栅上接收电平变换电路92的输出信号的P沟道MOS晶体管PT2和连接在内部电源节点和内部节点GP2之间并在其栅上接收反相器134的输出信号的P沟道MOS晶体管PT3以及串联连接在内部节点GP2和接地节点(VSSQ节点)之间的N沟道MOS晶体管NT3和NT4。MOS晶体管NT3的栅上提供反相器136的输出信号，向MOS晶体管NT4的栅提供电平变换电路92的输出信号。

上拉驱动器电路132包括根据图17所示的电平变换电路13的输出信号驱动下拉用MOS晶体管NQ1的第一下拉驱动器132a和根据动作模式指示信号SLOW选择地激活并且激活时根据电平变换电路13的输出信号驱动下拉用MOS晶体管NQ2的第二下拉驱动器132b。

第一下拉驱动器132a包括连接在外部电源节点和内部节点GN1之间并且其栅上接收电平变换电路13的输出信号的P沟道MOS晶体管PT4、串联连接在内部节点GN1和接地节点(VSSQ节点)之间的N沟道MOS晶体管NT5和NT6。向MOS晶体管NT5的栅提供外部电源电压EXVDD，向N沟道MOS晶体管NT6的栅提供电平变换电路13的输出信号。

第二下拉驱动器132b包括串联连接在外部电源节点和内部节点GN2之间的P沟道MOS晶体管PT5和PT6、连接在内部节点GN2和接地节点之间并且其栅上接收电平变换电路13的输出信号的N沟道MOS晶体管NT7以及连接在内部节点GN2和接地节点之间并且其栅上接收动作模式指示信号SLOW的N沟道MOS晶体管NT8。

MOS晶体管PT5在其栅上接收电平变换电路13的输出信号，MOS晶体管PT6在其栅上接收动作模式指示信号SLOW。

动作模式指示信号SLOW为L电平时，反相器133和136的输出信号都为H电平。该状态中，第二驱动器电路130b中MOS晶体管PT3在其栅上接收输出电源电压VDDQ电平的信号，为断开状态。另一方面，MOS晶体管NT3在其栅上接收外部电源电压EXVDD，为接通状态。因此第一和第二驱动器电路130a和130b都根据电平变换电路92的输出信号驱动MOS晶体管PQ1和PQ2。MOS晶体管NT3在其栅上接收外部电源电压EXVDD，和上面的实施例9同样，其接通电阻非常小，可高速将MOS晶体管PQ2的栅驱动为接地电压电平。

下拉驱动器电路132中，MOS晶体管PT6为接通状态，另一方面MOS晶体管NT8为断开状态。因此，第一和第二下拉驱动器132a和132b根据例如图13所示的电平变换电路13的输出信号动作，可驱动MOS晶体管NQ1和NQ2。该动作模式指示信号SLOW为L电平时，根据内部读出数据，输出节点15b通过2个MOS晶体管PQ1和PQ2上拉或根据2个MOS晶体管NQ1和NQ2下拉。

另一方面，动作模式指示信号SLOW设定为H电平时，反相器134和136的输出信号为L电平。第二驱动器电路130b中P沟道MOS晶体管PT3为接通状态，MOS晶体管NT3为断开状态。因此内部节点GP2倍固定到输出电源电压VDDQ电平，输出缓冲电路15的MOS晶体管PQ2固定到断开状态。因此，MOS晶体管PQ1根据第二驱动器电路130a的输出信号驱动，输出节点15b由一个MOS晶体管PQ1上拉。

下拉驱动器电路132中，MOS晶体管PT6为断开状态，MOS晶体管NT8为接通状态，内部节点GN2固定到接地电压电平。因此，MOS晶体管NQ2恒常为断开状态，输出节点15b由MOS晶体管NQ1下拉。

根据该动作模式指示信号SLOW变更输出缓冲电路15的驱动能力的结构中，将输出电源电压VDDQ接收为动作电源电压的的反相器134和将外部电源电压EXVDD接收为动作电源电压的反相器136分别设计，通过向缓和第二驱动器电路130b的MOS晶体管NT4的漏电场的MOS晶体管NT3提供外部电源电压EXVDD电平的动作模式指示信号SLOW将输出电源电压VDDQ降低的情况下，该电场缓和用的MOS晶体管NT3的电导(conductance)非常大，可高速将内部节点GP2驱动为接地电压电平。

向反相器134和136提供的动作模式指示信号SLOW的电压电平为周边电源电压电平时，该反相器134和136的输入逻辑阈值可对应该周边电源电压VDD电平调整。该输入逻辑阈值的调整可通过构成部件的MOS晶体管的大小的调整(比率调整)实现。

该动作模式指示信号SLOW和提供给下拉驱动器电路132的动作模式指示信号共用时，该动作模式指示信号SLOW为外部电源电压EXVDD电平的信号。

反相器134和136可分别具有电平变换功能。这些反相器134和136中，具有周边电源电压电平的动作模式指示信号SLOW的电平变换分别进行。

下拉驱动器电路132中，向P沟道MOS晶体管PT6的栅提供的动作模式指示信号SLOW的H电平设定在外部电源电压EXVDD电平。向N沟道MOS晶体管NT8提供的动作模式指示信号SLOW可以是周边电源电压电平，可以是输出电源电压电平，或是外部电源电压电平。

该动作模式指示信号SLOW如上所述根据模式寄存器命令存储在未示出的寄存器电路中。

如上那样，对应动作模式变更输出节点驱动能力时，分别设计将该动作模式指示信号的H电平设定在输出电源电压和外部电源电压的信号的电路，通过向驱动上拉MOS晶体管的电场缓和用MOS晶体管的栅提供外部电源电压，在输出电源电压变更时，可高速在该高速通过速率时高速地将上拉晶体管驱动为接通状态，高速将输出信号上拉。

实施例11

图19是简要表示根据本发明的实施例11的输出电路的结构的图。图19中，输出缓冲电路15中，为上拉输出节点15b，设计2个P沟道MOS晶体管PQ3和PQ4以及1个N沟道MOS晶体管NQP。为下拉输出节点15b，设计2个N沟道MOS晶体管NQ3和NQ4。上拉侧，设计MOS晶体管PQ3和PQ4以及NQP。输出电源电压VDDQ设定为1.8V的情况下，由于其上拉能力降低，为补偿其能力降低，如实施例8说明的那样，使用N沟道MOS晶体管NQP可增大驱动能力。下拉侧，设计2个N沟道MOS晶体管NQ3和NQ4。输出电源电压VDDQ例如在使用LVTTL接口设定在2.5V的情况下，为高速对该输出节点15b的电压放电，设计2个N沟道MOS晶体管NQ3和NQ4。

但是，该输出电源电压VDDQ为LVTTL电平时，使用这些MOS晶体管PQ3和PQ4以及NQP上拉输出节点时，其驱动能力过大，可能产生链接，可能使输出节点15b的充电速度和放电速度不同。因此，对应该接口调整在输出缓冲电路15中使用的MOS晶体管数。

P沟道MOS晶体管PQ3根据输出驱动电路140的输出信号恒常驱动。该输出驱动电路140根据内部读出数据RD和输出许可信号OEN生成输出控制信号。该输出控制信号为上拉控制而生成输出电源电压VDDQ电平的振幅的信号，另一方面为下拉控制而生成外部电源电压EXVDD电平的信号(产生负电压的电路结构可用在该输出驱动电路140中)。因此，该输出驱动电路140为上拉驱动而使用输出电源电压VDDQ，为进行下拉驱动而使用外部电源电压EXVDD。输出驱动电路140的结构可以是前面的实施例1到10中的任何一个。

为控制P沟道MOS晶体管PQ4，设计接收输出驱动电路140的输出控制信号和模式选择信号MLV的OR电路142。该OR电路142将输出电源电压VDDQ接收为动作电源电平。模式选择信号MLV如前面图12所示对应1.8V接口和LVTTL接口将其电压电平固定地设定。该模式选择信号MLV具有外部电源电压EXVDD电平以上的振幅。外部电源电压EXVDD在输出电源电压VDDQ以上，不需要进行该模式选择信号MLV的电平变换。

为控制N沟道MOS晶体管NQP，设计接收输出驱动电路140的输出控制信号的反相器144和接收反相器144的输出信号和模式选择信号MLV的栅电路146。该栅电路146的输出信号提供给MOS晶体管NQP。该N沟道MOS晶体管NQP如前面的实施例8中参考图15说明的那样在其栅和后栅上接收栅电路146的输出信号。栅电路146在模式选择信号MLV为L电平时作为缓冲电路动作，另一方面，在模式选择信号MLV为H电平时输出L电平的信号。

因此，模式选择信号MLV设为H电平、指定LVTTL接口时，上拉侧，OR电路142的输出信号为H电平，栅电路146的输出信号为L电平，MOS晶体管PQ4和NQP都为断开状态。因此，输出节点15b由P沟道MOS晶体管PQ3驱动。此时，输出电压电平VDDQ例如为2.5V，MOS晶体管PQ3具有非常大的驱动能力，可驱动输出节点15b。

另一方面，模式选择信号MLV设为L电平时，OR电路142作为缓冲电路动作，栅电路146也作为缓冲电路动作。因此，此时，MOS晶体管PQ3、PQ4和NQP根据输出驱动电路140的输出信号动作。输出电压电平VDDQ在该模式选择信号MLV设为L电平时例如是1.8V，通过并列动作这些MOS晶体管PQ3、PQ4和NQP可补偿其输出电源电压降低时驱动能力的下降，可高速上拉输出节点15b。

另一方面，下拉侧，N沟道MOS晶体管NQ3根据输出驱动电路140的输出控制信号动作。另一方面，MOS晶体管NQ4根据该输出驱动电路140的输出控制信号和接收模式选择信号MLV的AND电路148的输出信号动作。该AND电路148接收外部电源电压EXVDD作为动作电源电平。因此，该模式选择信号MLV为H电平时，AND电路148作为缓冲电路动作，并列动作MOS晶体管NQ3和NQ4。从而，该输出节点15b在LVTTL模式时例如由2.5V电平的振幅驱动，可高速对输出节点的H电平电压放电。

另一方面，模式选择信号MLV为L电平时，AND电路148的输出信号为L电平，MOS晶体管NQ4恒常为断开状态。该状态中，输出节点15b由N沟道MOS晶体管NQ3驱动。MOS晶体管NQ3的H电平的信号被提供给栅时，其栅电压为外部电源电压EXVDD电平，用1个MOS晶体管NQ3将1.8V的H电平信号高速驱动为接地电压电平。

因此，模式选择信号MLV为H电平，指定LVTTL模式，输出电压电平VDDQ例如设定在2.5V的情况下，上拉时，使用P沟道MOS晶体管PQ3上拉输出节点15b，另一方面，下拉侧，使用N沟道MOS晶体管NQ3和NQ4下拉该输出节点15b。

另一方面，模式选择信号MLV设为L电平时，上拉侧，使用MOS晶体管PQ3、PQ4和NQP上拉输出节点15b，另一方面，下拉侧，使用MOS晶体管NQ3和NQ4下拉该输出节点15b。

因此，对应输出电源电压VDDQ的接口的规格电压电平调整输出节点15b的上拉和下拉能力，使得对应该输出接口以最佳驱动能力按相同特性进行输出节点的上拉/下拉。

这里，MOS晶体管PQ3、PQ4和NQP按在输出电源电压VDDQ为1.8V时可高速驱动输出节点样子来调整其栅电压和大小，另一方面，MOS晶体管NQ3将外部电源电压EXVDD提供给栅电压时，按可高速驱动输出节点的1.8V的电压的样子调整大小。因此，LVTTL接口中，下拉侧不高速驱动振幅大的信号，而在上拉侧驱动能力过大。这是由于低电源电压中，上拉侧对低电源电压的源区—栅区之间电压影响大，在上拉侧主要采用低电源电压对策。

图19所示的输出电路中，可使用根据下面的图18所示的动作模式指示信号SLOW调整输出节点的驱动能力的结构。此时，通过仅将模式选择信号MLV用作动作模式指示信号SLOW可同样进行通过速率调整。

如上那样，根据本发明的实施例11，可对应接口调整输出节点的驱动能力，可正确地高速地进行输出节点的上拉/下拉。

实施例12

图20是简要表示根据本发明的实施例12的输出电路的结构的图。图20所示结构中，MOS晶体管PQ4和NQP以及NQ4的状态由金属开关电路150、152和154设定。MOS晶体管PQ4的栅由金属开关电路150电耦合于输出电源节点和输出驱动电路140的输出节点140p之一。MOS晶体管NQP的栅通过金属开关电路152电耦合于反相器144的输出和接地节点之一。MOS晶体管NQ4的栅通过金属开关电路154耦合于输出驱动电路140的输出节点140n和接地节点之一。

这些金属开关电路150、152和154在切割步骤等中通过金属掩膜布线设定其连接路径。这些金属开关电路150、152和154代替图19所示的OR电路142、栅电路146和AND电路148使用。

半导体存储装置中，输出数据DQ的位宽度例如为16位×32位。该输出数据位宽度由切割步骤设定。同样，这种主切割结构中设定输出位宽度时，输出数据位宽度为×32位的情况下，输出电源电压VDDQ为3.3V，16位的输出数据位宽度的情况下，输出电源电压VDDQ为1.8V是主流。因此，对应该输出数据位宽度，采用的输出接口是1.8V系接口还是LVTTL接口(VDDQ为2.5V到3.3V)可任意决定。该输出数据位宽度的切换在最终切割步骤中，通过掩膜布线设定使用的输出缓冲电路来进行。该切割步骤中，图20所示的金属开关150、152和154的连接路径也由金属掩膜布线设定。图20中，表示1.8V接口时的金属开关150、152和154的连接路径。

该图20所示的结构的情况下，不需要使用模式选择信号，可减少产生模式选择信号的部分的电路的占据面积和消耗电流。

对于金属开关电路的连接路径，在输出数据位宽度设定的切割步骤中，设定金属开关电路的连接路径，不需要专门用于该路径设定的过程，不增加制造步骤，可向输出缓冲电路提供对应输出电源电压电平的驱动能力。

实施例13

图21是简要表示根据本发明的实施例13的半导体存储装置的电源和输出电路配置的一例的图。图21中，输出输出电路的各输出数据位的输出缓冲电路分割为4个，即输出缓冲电路带170、172、174和176来配置。输出缓冲电路带170包含输出数据位DQ<7：0>的输出缓冲电路，输出缓冲电路带172包含输出数据位DQ<15：8>的输出缓冲电路。输出缓冲电路带174包含输出数据位DQ<23：16>的输出缓冲电路，输出缓冲电路带176包含输出数据位DQ<31：24>的输出缓冲电路。输出缓冲电路带170、172配置在半导体芯片的一侧，输出缓冲电路带174、176配置在半导体芯片160的另一侧。该半导体存储装置的输出数据位宽度为32位结构和16位结构用主/切割步骤切换时，输出缓冲电路带170、172中包含的输出缓冲电路不管其输出数据宽度如何都使用。另一方面，输出缓冲电路带174、176中包含的输出缓冲电路在该输出数据位为×32位宽度时使用，在输出数据位宽度为16位时不使用。

对应输出缓冲电路带170、172配置输出电源垫161和输出接地垫162。向该输出电源垫161提供的输出电源电压VDDQ经输出电源线182传递到输出缓冲电路带170、172。向该输出接地垫162提供的输出接地电压VSSQ经输出电源线182和输出接地线183传递到输出缓冲电路带170、172。输出电源线182和输出接地线183对输出缓冲电路带170、172配置。

另一方面，对输出缓冲电路带174、176设计输出电源垫163和输出接地垫164。输出电源垫163上的输出电源电压VDDQ经输出电源线184传递到输出缓冲电路带176、174。向该输出接地垫164提供的输出接地电压VSSQ经输出接地线185传递到输出缓冲电路带174、176。该输出电源线184和输出接地线185对输出缓冲电路带174、176配置。即，这些输出电源线182和184彼此分离配置，输出接地线185和183也彼此分离配置。

另一方面，在该半导体芯片160上配置电源垫165和接地垫166。该电源垫165上的电源电压EXVDD经外部电源线180传递到该半导体芯片160上。接地垫166上的接地电压VSS也经接地线181传递到半导体芯片160上。这些电源线180和接地线181跨过整个该半导体芯片160，为传递外部电源电压EXVDD和接地电压VSS沿着半导体芯片160周边在整个周边上配置。这些电源线180和接地线181为强化电源通过分支布线相互连接相对配置的电源线/接地线。即，该电源线180和接地线181配置在整个该半导体芯片160上。

该半导体存储装置中，使用×16位结构时，不向对×32位结构配置的垫163和164作粘结，成为浮动状态。因此，该状态中，输出电源线184和输出接地线185为浮动状态，输出缓冲电路带174和176由于输出电源线184和输出接地线185而误动作，对内部电路动作产生坏影响。此时，输出电源线182和输出接地线183和输出电源线184和输出接地线185隔离，难以连接二者。因此，该输出缓冲电路带174和176未使用时，为稳定其电源/接地节点而使用下面的结构。

图22是更具体表示对输出缓冲电路带174和176的电源配置的图。图22中，为简化图示，对数据位DQ<15：0>设计的输出缓冲电路带170和172用1个输出缓冲电路带190表示，对数据位DQ<31：16>的输出缓冲电路带174和176用1个输出缓冲电路带192表示。

输出缓冲电路带190经输出电源线182耦合于输出电源垫161，经输出接地线183耦合于输出接地垫162。该输出缓冲电路带190可用于输出数据位宽度为×16位和×32位结构之一，因此该输出缓冲电路带190恒常耦合于垫161和162。因此对这些垫161和162在数据位宽度为×16位和×32位结构之一中进行粘结，连接于外部管脚端子。

对输出缓冲电路带192设计金属开关194和196。该金属开关194通过掩膜布线决定其连接路径，将输出缓冲电路带192的电源节点连接于输出电源垫163和电源线180之一。金属开关196也同样对应数据数据位宽度将输出缓冲电路带192的接地节点设定到输出接地垫164和接地线181之一。图22中，示出×16位结构的情况下的金属开关194和196的连接路径。数据位为×16位结构的情况下垫163和164保持浮动状态。该状态中，通过金属开关193和196将电源线180和接地线181分别连接于输出缓冲电路带192的电源节点和接地节点。对输出缓冲电路带190的输出电源线182和输出接地线183和输出缓冲电路带192的输出电源线184和输出接地线185隔离而难以相互连接的情况下，通过将输出缓冲电路带192的电源节点和接地节点连接传递该外部电源电压EXVDD和外部接地电压VSS的电源线180和接地线181，可稳定输出缓冲电路带192的电源节点的电压。该×16位结构中，输出缓冲电路带192的动作由未示出的路径禁止，该外部电源电压EXVDD和接地电压VSS不被输出缓冲电路带192消耗，从而不对其他电路产生任何影响。

图21所示的电源垫和接地垫的配置如例示的那样，其他电源垫和接地垫的配置也可使用，输出缓冲电路带的配置是例示出的，也可使用其他配置。

如上那样，根据本发明的实施例13，为未使用的输出缓冲电路带的电源节点和接地节点分别连接外部电源线和外部接地线的结构，可防止未使用状态的输出缓冲电路带的电源节点和接地节点为浮动状态，防止未使用状态的输出缓冲电路带由于噪声等的影响而误动作，防止对其他电路产生坏影响。

实施例14

图23是简要表示根据本发明的实施例14的输出电路的主要结构的图。图23中，表示是输出数据位DQ<31：16>的输出缓冲电路带192的电源配置。图23中，输出电源线184经在模式指示信号MX32为L电平时导通的P沟道MOS晶体管200电耦合于外部电源线180。输出电源线185经接收模式指示信号MX32的反相器201的输出信号为H电平时导通的MOS晶体管202电耦合于接地线181。

该模式指示信号MX32在数据位宽度为32位时设定为H电平，数据位宽度为16位时设定在L电平。因此，输出数据位宽度为16位时，P沟道MOS晶体管200为接通状态，输出电源线184经电源线180耦合电源垫。输出接地线185也在MOS晶体管202位接通状态时把输出接地线185经接地线181耦合接地垫。因此，可防止输出电源线184和输出接地线185的浮动状态。

数据的×32位结构的情况下，MOS晶体管200和202都为断开状态，输出电源线184与电源线180分离，输出接地线185也与接地线181分离。这些状态中，经垫163和164分别提供输出电源电压VDDQ和输出接地电压VSSQ。该模式指示信号MX32通过将例如图12所示的特定的垫电压固定地设定来生成。反相器201将外部电源电压EXVDD作为动作电源电压动作。因此，该外部电源线180和接地线181如图21所示在半导体芯片上延伸配置，因此这些MOS晶体管200和202可分别耦合于外部电源线180和接地线181。该图23所示结构中，在×16位和×32位之间变更数据的输出位宽度。但是，可以是数据的位宽度不在16位和32位，而在其他位宽度之间进行切换的结构。

如上那样，根据本发明的实施例14，经切换晶体管把未使用的输出缓冲电路的电源节点和接地节点分别连接于外部电源节点和接地节点，用简单电路结构可稳定未使用的输出缓冲电路的电源和接地电压。

从上述实施例1到14中，说明了半导体存储装置的输出电路。但是，本发明可采用根据输出接口变更电源电压电平的输出电路。

如上那样，根据本发明，为对应输出电源电压的电压电平调整输出电路的驱动能力的结构，可对应输出电源电压电平以最佳驱动能力驱动输出节点，可稳定确实地高速生成输出信号。

Claims (16)

1.一种输出电路，具有：

连接在输出节点和供给输出电源电压的电源节点之间，并根据内部信号选择地导通的第一导电型的第一输出晶体管；和

连接在上述电源节点和上述输出节点之间，根据上述内部信号与上述第一晶体管同相导通的第二导电型的第二晶体管。

2.根据权利要求1所述的输出电路，上述第二晶体管具有：

在偏置到上述输出电源电压电平的第二导电型的衬底区域上形成的第一导电型的阱区；和

在上述阱区表面上隔开空间形成的第二导电型的第一和第二杂质区域；以及

在上述第一和第二杂质区域之间的阱区上形成的栅电极。

3.一种输出电路，具有连接在输出电源节点和输出节点之间的第一导电型的第一输出晶体管、连接在上述输出电源节点和上述输出节点之间的第一导电型的第二晶体管、根据内部信号选择地将上述第一晶体管驱动为导通状态的第一驱动电路以及根据动作模式指示信号选择地激活，在激活时根据上述内部信号选择地将上述第二晶体管驱动到导通状态的第二驱动电路，上述第二驱动电路包含根据上述动作模式指示信号生成上述输出电源节点的电压电平的第一控制信号的第一栅电路、根据上述动作模式指示信号生成外部电源电压电平的第二控制信号的第二栅电路、根据上述内部信号将上述第二晶体管的栅电极驱动为上述输出电源节点的电压电平的第三晶体管、根据上述第一控制信号选择地导通，导通时将上述第二晶体管的栅电极驱动为上述输出电源节点的输出电源电压电平的第四晶体管、在上述第二晶体管的栅电极和上述输出电源电压以及提供极性不同的参考电压的参考节点之间彼此串联连接的第五和第六晶体管，上述第五晶体管在其栅上接收上述第二控制信号，上述第六晶体管在其栅电极上接收上述内部信号。

4.根据权利要求3的输出电路，还具有连接在上述输出节点和上述参考节点之间的第七晶体管、连接在上述输出节点和上述参考节点之间的第八晶体管和根据上述内部信号选择地将上述第七晶体管驱动为导通状态的第三驱动电路，上述第三驱动电路包含在上述第七晶体管的栅电极和上述参考节点之间串联连接的第九和第十晶体管，上述第九晶体管在其栅电极上接收上述外部电源电压，第十晶体管连接在上述第九晶体管和上述参考节点之间并且在其栅上接收和上述内部信号对应的信号，还具有根据上述内部信号和上述动作模式指示信号选择地将上述第八晶体管驱动为导通状态的第四驱动电路，上述第四驱动电路包含根据上述动作模式指示信号将上述第八晶体管的栅电极驱动为上述外部电源电压电平的第十一晶体管、根据上述内部信号将上述第八晶体管的栅电极驱动为上述参考节点的电压电平的第十二晶体管和根据上述动作模式指示信号将上述第八晶体管的栅电压驱动为上述参考节点的电压电平的第十三晶体管。

5.一种输出电路，具有：

根据特定电源电压电平的动作模式，固定且可选择地设定其驱动能力，在固定地设定的驱动能力下，根据内部信号将输出节点驱动为输出电源节点的电压电平的第一输出级。

6.根据权利要求5所述的输出电路，还备有第二输出级，可根据动作模式固定地且可选择地设定其驱动能力，根据上述内部信号，在该固定设定的驱动能力下，驱动为供给和上述电源电压极性相反的不同的参考电压的参考节点的电压电平。

7.根据权利要求5所述的输出电路，上述第一输出级包括：

根据上述内部信号将上述输出节点驱动为上述电源电压电平的第一导电型的第一晶体管；

根据指定上述动作模式的动作模式指示信号和上述内部信号驱动上述输出节点的第一导电型的第二晶体管；

响应上述动作模式指示信号和上述内部信号的反转信号驱动上述输出节点的第二导电型的第三晶体管。

8.根据权利要求5所述的输出电路，上述第一输出级包括：

根据上述内部信号将上述输出节点驱动为上述电源电压电平的第一导电型的第一晶体管；

根据上述动作模式固定地将其栅电极连接在上述电源节点和上述内部信号传递节点之一的第一导电型的第二晶体管；

根据上述动作模式设定在响应上述内部信号的反转信号的动作状态和恒常非导通状态之一，连接在上述电源节点和上述输出节点之间的第二导电型的第三晶体管。

9.一种输出电路，具有：

根据内部信号生成在负电压和输出电源电压之间变化的信号的输出驱动电路；和

根据上述输出驱动电路的输出信号将输出节点驱动为上述输出电源电压电平的第一晶体管。

10.根据权利要求9的输出电路，上述输出驱动电路包括将上述内部信号变换为在上述输出电源电压和上述负电压之间变化的信号的电平变换电路。

11.根据权利要求9的输出电路，还具有响应上述内部信号将上述输出节点驱动为上述输出电源电压电平的第二晶体管。

12.根据权利要求9的输出电路，上述输出驱动电路具有响应上述内部信号通过电容耦合在上述第一晶体管的栅电极上使电压产生变化的电容元件。

13.根据权利要求9的输出电路，上述输出控制电路具有根据上述内部信号在规定期间将上述第一晶体管的栅电极驱动为供给和上述输出电源电压极性不同的电压的参考节点的电压电平的预驱动电路；

经过上述规定期间后将上述第一晶体管的栅电极驱动为上述负电压电平的驱动器。

14.一种输出电路，可变更输出数据的位宽度，具有：

多个数据驱动电路，对应最大可利用数据输出垫(パツド)配置，将经输出电源线提供给动作时对应的输出电源节点的输出电源电压作为动作电源电压接收下来，根据内部信号驱动对应的垫；

切换电路，根据上述数据的位宽度，将未使用的数据输出电路的输出电源节点耦合于和上述输出电源线不同的电源线。

15.根据权利要求14所述的输出电路，上述切换电路具有对应上述数据输出电路配置，根据对应的数据输出电路的使用/未使用将对应的数据输出电路的输出电源节点固定地耦合于上述输出电源线和与上述输出电源线不同并且传送和上述输出电源电压不同的外部电压的外部电源线之一的开关电路。

16.根据权利要求14所述的输出电路，上述数据输出电路按规定数个单位分割为输出电路群，上述输出电源线对应上述各输出电路群配置，

上述切换电路具有将对应设为上述数据输出电路未使用的输出电路群配置的输出电源线耦合于传递和传递过上述输出电源线的输出电源电压不同的外部电压的节点的开关电路。

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