JP2575091B2 - マイクロプログラムｒｏｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、マイクロプログラム制御方式のディジタル処理装置
に内蔵されるマイクロプログラムROM（リード・オンリ
ー・メモリ）に利用して有効な技術に関するものであ
る。

〔従来の技術〕

コントロールストレージなマイクロコード（マイクロ
命令）を格納するマイクロプログラム制御方式がマイク
ロコンピュータ等のディジタル処理装置に広く用いられ
ている。マイクロコンピュータ等において、マイクロコ
ードは一般にROMの形で、つまりコントロールROM又はマ
イクロプログラムROMとして実現される。このようなマ
イクロプログラム制御方式については、例えば1985年ア
イ・イー・イー・イー（IEEE）のインターナショナル・
ソリッド・ステート・サーキット・カンファレンス（IS
SCC）のダイジェスト・オブ・テクニカル・ペーパー
ズ、12頁〜13頁に記載されている。

〔発明が解決しようとする問題点〕

マイクロプログラム制御方式のマイクロコンピュータ
等が高集積化され、その機能が向上されるに従って、回
路構成が複雑となり、製品検査のための機能チェックや
故障時の診断が困難になりつつある。しかし、製品検査
や故障時の診断を行うことによって信頼性の高いマイク
ロコンピュータ等を提供できるようにするためには、マ
イクロプログラムROM以外の回路のみならず、マイクロ
プログラムROM自体を試験・確認することができるよう
にする必要がある。すなわち、マイクロプログラムROM
の記憶データを試験装置TESTEに出力できるようにする
必要がある。

この発明の目的は、簡単な構成でマイクロプログラム
ROMの試験を行えるようにした半導体記憶装置を提供す
ることにある。

この発明の他の目的は、動作の高速化と信頼性の向上
を図ったマイクロプログラムROM等の半導体記憶装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。すなわ
ち、直並列変換機能を持つスキャンレジスタを、メモリ
アレイをはさんで出力回路の反対側に配置し、このスキ
ャンレジスタとメモリアレイの各データ線の間に、試験
時においてオン状態とされるスイッチ手段を設けるもの
である。

〔作用〕

上記した手段によれば、マイクロプログラムROMの通
常の読み出し動作は、スキャンレジスタを介することな
く行われ、また試験時以外においてスキャンレジスタと
データ線は分離されデータ線の負荷が小さくされるた
め、マイクロプログラムROMの通常の読み出し動作を高
速化できるとともに、出力回路周辺のチップレイアウト
を簡素化し、動作の高速化と信頼性の向上を図ったマイ
クロコンピュータ等を実現することができる。

〔実施例〕

第１図には、この発明が適用されたマイクロプログラ
ムROM（μROM）の一実施例の回路ブロック図が示されて
いる。同図の各回路ブロックを構成する回路素子は、特
に制限されないが、単結晶Ｐ型シリコンのような一個の
半導体基板上において形成される。チャンネル（バック
ゲート）部に矢印が付加されたMOSFETはＰチャンネル型
であり、矢印の付加されないＮチャンネルMOSFETと区別
される。

ＮチャンネルMOSFETは、このような半導体基板の表面
に形成されたソース領域、ドレイン領域及びソース領域
とドレイン領域との間の半導体基板表面に薄い厚さのゲ
ート絶縁膜を介して形成されたポリシリコンからなるよ
うなゲート電極から構成される。ＰチャンネルMOSFET
は、上記半導体基板表面に形成されＮ型ウェル領域に形
成される。これにより、半導体基板は、その上に形成さ
れた複数のＮチャンネルMOSFETの共通の基板ゲートを構
成する。Ｎ型ウェル領域は、その上に形成されたＰチャ
ンネルMOSFETの基板ゲートを構成する。ＰチャンネルMO
SFETの基板ゲートすなわちＮ型ウェル領域は、電源電圧
Vccに結合される。またＮチャンネルMOSFETの基板ゲー
トすなわち半導体基板は、回路の接地電位に結合され
る。

この実施例のマイクロプログラムROMは、マイクロプ
ログラム方式のマイクロコンピュータに内蔵され、その
演算処理を制御するための命令（マイクロプログラム）
を格納するために用いられる。このため、このマイクロ
プログラムROMの読み出し動作は、マイクロプログラム
のワード単位であるｎ＋１ビットを単位として行われ
る。マイクロプログラムROMの読み出しデータは、メモ
リアレイＭ−ARYの一方において各データ線と結合され
るデータバッファDBを介して、順序制御回路SCに伝達さ
れる。メモリアレイＭ−ARYの他方には、マイクロプロ
グラムROMと順序制御回路SCの機能を分離して試験する
ため、データの直並列変換機能を持つスキャンレジスタ
DSRが設けられ、さらにこのスキャンレジスタDSRと各デ
ータ線との間には、試験動作時においてオン状態とされ
る複数のスイッチ手段例えばスイッチMOSFETからなるス
イッチ回路DSWが設けられる。また、試験動作時におい
てマイクロプログラムROMのアドレスを指定するための
アドレス用スキャンレジスタASRと、この試験アドレス
と通常のアドレスとを切り換え，選択するためのアドレ
スマルチプレックサMAXが設けられる。

第１図において、メモリアレイＭ−ARYは、同図の水
平方向に配置されるｍ＋１本のワード線W0〜Wmと、同図
の垂直方向に配置されるｎ＋１本のデータ線D0〜Dn及び
これらのワード線とデータ線の交点に配置される（ｎ＋
１）×（ｍ＋１）個のメモリセルQc1〜Qc9により構成さ
れる。

各メモリセルは、ＮチャンネルMOSFETにより構成さ
れ、そのドレインのコンタクト（データ線とドレイン領
域との接続のためのコンタクトホール）又はドレインで
あるN⁺型半導体領域（拡散層）をユーザの仕様に応じて
オプショナルに作成されるマスクによって選択的に形成
することで、論理“1"又は論理“0"の記憶データを持つ
ようにされる。すなわち、特に制限されないが、メモリ
セルのドレインのコンタクト又は拡散層が形成される場
合、そのメモリセルは所定のしきい値電圧をもってオン
状態となりうる状態とされ、例えば論理“0"の記憶デー
タを持つものとされる。また、メモリセルのドレインの
コンタクト又は拡散層が形成されない場合、そのメモリ
セルのしきい値電圧は実質的に無限大とされ、ワード線
がハイレベルの選択状態とされても、オフ状態のままと
なり、例えば論理“1"の記憶データを持つものとされ
る。

メモリアレイＭ−ARYの同じ行に配置されるメモリセ
ルQc1〜Qc3ないしQc7〜Qc9のゲートは、対応するワード
線W0〜Wmにそれぞれ結合される。また、メモリアレイＭ
−ARYの同じ列に配置されるメモリセルQc1,Qc4,Qc7ない
しQc3,Qc6,Qc9のドレインは、それぞれ対応するデータ
線D0〜Dnに結合される。さらに、メモリアレイＭ−ARY
の全てのメモリセルのソースは共通ソース線CSに結合さ
れ、回路の接地電位に結合される。なお、第１図では便
宜的にすべてのメモリセルのMOSFETがデータ線に接続さ
れた状態（論理“0"の状態）を示している。

メモリアレイＭ−ARYを構成する各ワード線は、アド
レスデコーダDCRによって選択、指定される。アドレス
デコーダDCRは、同一チップ内の図示されない制御ユニ
ットCTLから供給されるタイミング信号φ１の反転信号
▲▼によって動作状態とされ、例えば順序制御回路
SCから供給されるアドレス信号a0〜aiをデコードして、
所定のワード線を選択し、そのレベルを電源電圧Vccの
ようなハイレベルとする。

アドレスデコーダDCRは、ｍ＋１個の単位回路UDCR0〜
UDCRmによって構成される。各単位回路は、第１図の単
位回路UDCR0に例示的に示されるように、回路の電源電
圧Vccと接地電位との間に設けられる直列形態のＰチャ
ンネルMOSFETQ1及びＮチャンネルMOSFETQ5〜Q8と、イン
バータ回路N1及び各ワード線と回路の接地電位との間に
設けられるＮチャンネルMOSFETQ9により構成される。

ＰチャンネルMOSFETQ1及びＮチャンネルMOSFETQ8のゲ
ートには、反転タイミング信号▲▼が供給され、Ｎ
チャンネルMOSFETQ9のゲートには、非反転タイミング信
号φ１が供給される。また、ＮチャンネルMOSFETQ5〜Q7
のゲートには、アドレスマルチプレックサAMXによって
形成される非反転アドレス信号ad0〜adi及び反転アドレ
ス信号▲▼〜▲▼が所定の組み合わせをも
って供給される。すなわち、例えば単位回路UDCR0の場
合、MOSFETQ5〜Q7のゲートには反転アドレス信号▲
▼〜▲▼が供給され、先頭アドレスを指定する
組み合わせとされる。同様に、単位回路UDCRmとMOSFET
には、非反転アドレス信号ad0〜adiが供給され、最終ア
ドレスを指定する組み合わせとされる。

反転タイミング信号▲▼のロウレベルすなわちタ
イミング信号φ１のハイレベルにおいて、Ｐチャンネル
MOSFETQ1がオン状態となり、インバータ回路N1の入力容
量を電源電圧Vccのようなハイレベルにチャージする。
この時、反転タイミング信号▲▼のロウレベルによ
ってＮチャンネルMOSFETQ8がオフ状態となるため、イン
バータ回路N1の入力容量のディスチャージ経路は形成さ
れない。インバータ回路N1の出力信号はロウレベルとな
り、ワード線W0は非選択状態とされる。また、非反転タ
イミング信号φ１のハイレベルによってＮチャンネルMO
SFETQ9がオン状態となり、ワード線W0を確実にロウレベ
ルとする。

一方、反転タイミング信号▲▼がハイレベルすな
わち非反転タイミング信号φ１がロウレベルになると、
ＰチャンネルMOSFETQ1はオフ状態となり、プリチャージ
動作は停止される。また、ＮチャンネルMOSFETQ8がオン
状態となり、アドレス信号が対応する組み合わせでハイ
レベルにされていればMOSFETQ5〜Q7がすべてオン状態と
なり、インバータ回路N1の入力容量は回路の接地電位に
ディスチャージされる。これにより、インバータ回路N1
の出力信号はハイレベルとなり、ワード線W0は選択状態
とされる。この時、ＮチャンネルMOSFETQ9はタイミング
信号φ１のロウレベルによってオフ状態とされる。

以上のことから、アドレスデコーダDCRの各単位回路
は、タイミング信号φ１のハイレベルにおいてプリチャ
ージモードとされ、タイミング信号φ１のロウレベルに
おいて、アドレス信号の組み合わせに対応した単位回路
のインバータ回路N1の入力容量がディスチャージされ、
対応するワード線をハイレベルの選択状態とする。

メモリアレイＭ−ARYを構成するｎ＋１本のデータ線
は、その一方において、データバッファDBのクロックド
インバータ回路CN1〜CN3の入力端子に結合される。これ
らのクロックドインバータ回路の入力端子と電源電圧Vc
cの間には、そのゲートに反転タイミング信号▲▼
を受けるＰチャンネル型のプリチャージMOSFETQ2〜Q4が
設けられる。これらのプリチャージMOSFETは、反転タイ
ミング信号▲▼のロウレベル、すなわちタイミング
信号φ１のハイレベルによってオン状態となり、対応す
るデータ線をほぼ電源電圧Vccにプリチャージする。

データバッファDBは、上記クロックドインバータ回路
CN1〜CN3及びインバータ回路N2〜N4からなるｎ＋１個の
チャージトランスファ型ラッチによって構成される。こ
れらのクロックドインバータ回路CN1〜CN3には、上記タ
イミング信号φ１と交互にハイレベルにされるタイミン
グ信号φ２が供給される。各クロックドインバータ回路
は、タイミング信号φ２のハイレベルによって動作状態
とされ、その時の対応するデータ線のレベルを判定し、
保持する。すなわち、各データ線のレベルは、タイミン
グ信号φ１がハイレベルである期間に電源電圧Vccのよ
うなハイレベルにチャージされる。選択されたワード線
に結合されるメモリセルが論理“0"のデータを記憶する
ようにされていると、そのメモリセルがオン状態となる
ため、データのハイレベルはディスチャージされてロウ
レベルとなる。一方、選択されたワード線に結合される
メモリセルが論理“1"のデータを記憶するようにされて
いると、そのメモリセルはオン状態にならないため、デ
ータ線はそのままハイレベルを維持する。これらのデー
タ線のレベルは、タイミング信号φ２のハイレベルによ
って、対応するデータバッファDBのクロックドインバー
タ回路で判定・保持される。

各クロックドインバータ回路の出力信号は、次段のイ
ンバータ回路N2〜N4に入力され、その入力容量をチャー
ジ又はディスチャージする。これにより、クロックドイ
ンバータ回路CN1〜CN3及びインバータ回路N2〜N4は、タ
イミング信号φ２のハイレベルに従ってデータ線のレベ
ルを取り込むチャージトランスファ型ラッチとして作用
する。

インバータ回路N2〜N4の出力信号は、マイクロプログ
ラムROMの出力信号すなわち命令（マイクロプログラ
ム）データDC0〜DCnとして、同一のチップ内に収用され
る順序制御回路SCに供給される。この順序制御回路SC
は、マイクロプログラムROMから出力される命令に従っ
て動作し、一連の演算処理や、入出力機器を制御するた
めのシーケンス制御を行う。また、必要に応じて次の命
令を読み出すためのアドレスをアドレス信号a0〜aiとし
てアドレスマルチプレックサAMXを介してアドレスデコ
ーダDCRに供給する。

一方、メモリアレイＭ−ARYを構成するｎ＋１本のデ
ータ線は、その他方において、スイッチ回路DSWの対応
するスイッチMOSFETQ10〜Q12からなるスイッチ手段に結
合され、さらにスキャンレジスタDSRの対応するビット
に結合される。

スイッチ回路DSWを構成するスイッチMOSFETQ10〜Q12
は、マイクロプログラムROMの試験動作モードにおいて
ハイレベルとされる内部制御信号tsによって一斉にオン
状態となり、スキャンレジスタDSRの各ビットと対応す
るデータ線とを接続する。

スキャンレジスタDSRは、ｎ＋１ビットのマスタース
レイブ型フリップフロップ回路により構成され、その動
作は、リード・ライト切り換え信号tR/W及び２相のオン
オーバーラップのシフトクロック信号φdc1及びφdc2に
よって制御される。すなわち、リード・ライト切り換え
信号tR/Wは、マイクロプログラムROMから読み出された
データをスキャンレジスタDSRを通して出力端子DSoutに
読み出すか、又は入力端子DSinからスキャンレジスタDS
Rに取り込んだデータをマイクロプログラムROMのデータ
線を通して順序制御回路SCに供給するかの切り換え制御
を行う。マイクロプログラムROMの試験動作モードにお
いて、例えばリード・ライト切り換え信号tR/Wをハイレ
ベルとすることによって、テスト読み出しモードとす
る。このとき、メモリアレイＭ−ARYの選択されたワー
ド線に結合されるｎ＋１ビットのメモリセルから読み出
されたデータを取り込み、シフトクロック信号φdc1及
びφdc2に従って、シリアルデータ出力端子DSoutから外
部の試験装置TESTEに出力する。また、リード・ライト
切り換え信号tR/Wがロウレベルとされる順序制御回路SC
の書き込みモードにおいて、シリアルデータ入力端子DS
inを介して外部の試験装置TESTEから供給されるシリア
ルな試験データを、シフトクロック信号φdc1及びφdc2
に従って取り込み、メモリアレイＭ−ARY内の各データ
線及びデータバッファDBを介して順序制御回路SCに供給
する。

以上のスキャンレジスタDSRの直並列変換作用によっ
て、外部の試験装置TESTEはマイクロプログラムROMの任
意のアドレスの記憶データを、チップ内の他の回路を経
由することなく読み出すことができ、マイクロプログラ
ムROM単体としての正常性を確認することができる。ま
た、スキャンレジスタDSRを介して任意の命令データを
順序制御回路SCに与えることによって、マイクロプログ
ラムROMに関係なく、順序制御回路SCの動作の正常性を
確認することができる。この場合、メモリアレイを構成
するデータ線は、単に命令データを伝達するための信号
線として用いられる。

マイクロプログラムROMの試験読み出し動作モードに
おけるアドレスは、アドレス用スキャンレジスタASRを
介して指定される。アドレス用スキャンレジスタASR
は、マイクロプログラムROMの試験読み出し動作モード
において、アドレス信号シリアル入力端子ADinを介して
外部の試験装置TESTEから供給されるアドレス信号を、
シフトクロック信号φac1及びφac2に従って入力し、ア
ドレスマルチプレックサAMXに供給する。アドレスマル
チプレックサAMXは、試験動作モードにおいてハイレベ
ルとされる内部制御信号tsに従って、上記アドレス用ス
キャンレジスタASR又は順序制御回路SCから供給される
アドレス信号a0〜aiのいずれを選択し、非反転アドレス
信号▲▼〜▲▼及び反転アドレス信号ad0
〜adiを形成して、アドレスデコーダDCRの各単位回路に
供給する。

第２図には、この実施例のマイクロプログラムROMの
一実施例のタイミング図が示されている。この図によ
り、マイクロプログラムROMの通常の読み出し動作の概
要を説明する。

第２図において、タイミング信号φ１及びφ２は、所
定の周期をもって、交互にハイレベルとされる。これら
のタイミング信号φ１及びφ２は、順序制御回路SCを含
め、マイクロコンピュータ全体の動作を制御する基本ク
ロック信号として用いられる。

アドレス信号a0〜aiは、タイミング信号φ１のハイレ
ベルへの立ち上がりに同期して供給され、タイミング信
号φ１のハイレベルの間にアドレスデコーダDCRによる
アドレス信号a0〜aiのデコードが行われる。すなわち、
タイミング信号φ１のハイレベル期間において、アドレ
スデコーダDCRの各単位回路UDCR0〜UDCRmにおいてそれ
ぞれのインバータ回路N1の入力容量のプリチャージが行
われ、MOSFETQ9によって、各ワード線はロウレベルの非
選択状態に固定される。各データ線D0〜Dnは、対応する
プリチャージMOSFETQ2〜Q4を介して電源電圧Vccのよう
なハイレベルにプリチャージされる。この時、クロック
ドインバータ回路CN1〜CNnは非動作状態とされるため、
出力信号DC0〜DCnは、前回の読み出しデータに従ったレ
ベルとされる。

次に、タイミング信号φ１がロウレベルすなわち反転
タイミング信号▲▼がハイレベルとなると、アドレ
スデコーダDCRにおいて、アドレス信号a0〜aiに対応す
る単位回路の出力信号がハイレベルとなり、指定された
ワード線が選択状態とされる。また、プリチャージMOSF
ETQ2〜Q4がすべてオフ状態となり、データ線のプリチャ
ージ動作が停止される。これにより、各データ線のレベ
ルは、選択されたワード線に結合されるｎ＋１ビットの
メモリセルの記憶データに従ったレベルとなる。すなわ
ち、選択されたワード線に結合されるメモリセルが論理
“0"のデータを記憶するようにされ、そのドレインのコ
ンタクト又は拡散層が形成されている場合、メモリセル
を構成するＮチャンネルMOSFETはワード線のハイレベル
によってオン状態となり、対応するデータ線のプリチャ
ージされたハイレベルは回路の接地電位に引き下げられ
る。このため、第２図に実線で示すように、データ線の
レベルはロウレベルに変化する。一方、メモリセルが論
理“1"のデータを記憶するようにされ、そのドレインの
コンタクト又は拡散層が形成されない場合、そのメモリ
セルを介するディスチャージ経路は形成されないため、
対応するデータ線は、第２図に点線で示すように、プリ
チャージによるハイレベルを維持する。

タイミング信号φ１のロウレベルにやや遅れてタイミ
ング信号φ２がハイレベルになると、データバッファDB
のチャージトランスファ型ラッチを構成するクロックド
インバータ回路CN1〜CN3が動作状態とされ、インバータ
回路N2〜N4の入力容量は、対応するデータ線のレベルの
反転レベルにチャージされる。これらのインバータ回路
の入力容量のレベルは、インバータ回路N2〜N4によって
さらに反転され、出力信号すなわち命令データDC0〜DCi
として、順序制御回路SCに出力される。

以上のように、この実施例のマイクロプログラムROM
においては、直並列変換機能を持つスキャンレジスタDS
RはメモリアレイＭ−ARYをはさんでデータバッファDBの
反対側に配置され、その各ビットはマイクロプログラム
ROMの通常の読み出し動作時においてオフ状態とされる
スイッチMOSFETQ10〜Q12を介して、対応するデータ線と
接続される。このため、マイクロプログラムROMの通常
の読み出し動作モードにおいて、データ線に対する負荷
が軽減されるとともに、メモリセルの読み出しデータは
スキャンレジスタDSRを介することなくデータバッファD
Bから順序制御回路SCに伝達される。したがって、マイ
クロプログラムROMの通常の読み出し動作が高速化さ
れ、マイクロプログラムROMを含むマイクロコンピュー
タ等の処理が高速化されるとともに、データバッファDB
周辺のチップレイアウトが簡素化される。

一方、マイクロプログラムROM等の試験動作は、次の
ように行われる。すなわち、内部制御信号tsがハイレベ
ルとされ、テストモードとされると、アドレスマルチプ
レクサAMXは入力端子ADinからアドレス用スキャンレジ
スタASRに取り込まれたアドレスに応じた内部アドレス
信号をアドレスデコーダDCRに供給する。このアドレス
に応じた一つのワード線に結合されるメモリセルのデー
タが各データ線に、通常の読み出しモードと同様にし
て、読み出される。リード・ライト切り換え信号tR/Wの
ハイレベルにより、このデータがスキャンレジスタDSR
に取り込まれる。スキャンレジスタDSRは、このデータ
を順に出力端子DSoutに出力する。

アドレス用スキャンレジスタASRのアドレスを、入力
端子ADinから新たなアドレス信号を供給し又はカウンタ
等を用いることで順次歩進することによって、全ワード
線について同様に試験を行う。

また、テストモードにおいて、リード・ライト切り換
え信号tR/Wをロウレベルとした状態で、入力端子DSisか
らデータをシリアルにスキャンレジスタDSRに取り込
む。全てのワード線は、タイミング信号φ１のハイレベ
ルにより、ロウレベルとされる。リード・ライト切り換
え信号tR/Wのロウレベルにより書き込み動作モードとさ
れたスキャンレジスタDSRは、取り込んだデータを順序
制御回路SCに供給する。

なお、テストモードにおいてリード・ライト切り換え
信号tR/Wをロウレベルとした状態で、入力端子DSinから
スキャンレジスタDSRにシリアルに取り込んだデータ
を、リード・ライト切り換え信号tR/Wをハイレベルに切
り換えることによって、そのまま出力端子DSoutからシ
リアルに出力させることもできる。これにより、スキャ
ンレジスタDSRについて、他の回路を使用することなく
試験を行うことができる。

以上の本実施例に示されるように、この発明をマイク
ロコンピュータ等に用いられるマイクロプログラムROM
等の半導体記憶装置に適用した場合、次のような効果が
得られる。すなわち、 （１）直並列変換機能を持つスキャンレジスタとメモリ
アレイの各データ線との間に、試験モードにおいてオン
状態とされるスイッチ手段を設けることで、通常のマイ
クロプログラムROM読み出し動作は、スキャンレジスタ
を介することなく行われ、また試験時以外においてスキ
ャンレジスタとデータ線が分離されデータ線の負荷が小
さくされるため、通常のマイクロプログラムROM読み出
し動作を高速化することができるという効果が得られ
る。

（２）上記スキャンレジスタを、メモリアレイをはさん
で出力回路の反対側に配置することで、出力回路周辺の
チップレイアウトを簡素化することができるという効果
が得られる。

（３）上記スキャンレジスタにより、マイクロプログラ
ムROM及び同一チップ上に配置される順序制御回路SCの
動作を分離してチェックすることができ、故障発生時の
診断を効率よく、正確に行うことができ、信頼性の高い
高速マイクロプログラムROMひいてはマイクロプログラ
ム方式のマイクロコンピュータ等を実現することができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図のス
イッチ回路DSWを構成する各スイッチMOSFETはＮチャン
ネルMOSFETではなく、ＰチャンネルMOSFETを用いてもよ
いし、ＮチャンネルMOSFET及びＰチャンネルMOSFETが並
列接続されて構成される相補型のスイッチMOSFETであっ
てもよい。また、メモリアレイＭ−ARYを構成するデー
タ線の数を増やし、これを選択するためのＹスイッチ回
路を設けることで、メモリアレイＭ−ARYの縦長の構造
を是正するものであってもよい。出力回路周辺のチップ
レイアウトが混雑することを無視すれば、スキャンレジ
スタDSRを出力回路と同じ側に配置し、スイッチ回路DSW
を介して各データ線に結合してもよい。さらに、メモリ
アレイＭ−ARY,アドレスデコーダDCR及びデータバッフ
ァDB等の具体的な回路構成や、制御信号線の組み合わせ
など種々の実施形態を採りうるものである。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロコンピュ
ータに内蔵されるマイクロプログラムROMに適用した場
合について説明したが、それに限定されるものではな
く、例えばマイクロプログラム方式のプロセッサを有す
る各種のディジタル制御装置に適用できる。本発明は、
マイクロプログラムROMやそのようなマイクロプログラ
ムROMを含む半導体装置又はダイナミック型RAM、スタテ
ィック型RAM、EPROM及びEEPROM等の各種の半導体記憶装
置等に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、直並列変換機能を持つスキャンレジス
タを、メモリアレイをはさんで出力回路の反対側に配置
し、このスキャンレジスタとメモリアレイの各データ線
の間に、試験時においてオン状態とされるスイッチ手段
を設けることで、データ線の負荷を軽減し、またマイク
ロプログラムROMの通常の読み出しデータを、スキャン
レジスタを介することなく出力回路に伝達できるため、
マイクロプログラムROMの通常の読み出し動作を高速化
することができ、信頼性の高い高速マイクロプログラム
ROMひいてはマイクロプログラム方式のマイクロコンピ
ュータ等を実現することができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたマイクロROMの一実施
例を示す回路ブロック図、 第２図は、第１図のマイクロプログラムROMの動作を説
明するためのタイミング図である。 μROM……マイクロプログラムROM、SC……順序制御回
路、TESTE……試験装置。 DSR……スキャンレジスタ、DSW……スイッチ回路、ASR
……アドレス用スキャンレジスタ、AMX……アドレスマ
ルチプレックサ、Ｍ−ARY……メモリアレイ、DCR……ア
ドレスデコーダ、UDCR0〜UDCRm……アドレスデコーダ単
位回路、PC……プリチャージ回路、DB……データバッフ
ァ。 Qc1〜Qc9……メモリセル（ＮチャンネルMOSFET）、Q1〜
Q4……ＰチャンネルMOSFET、Q5〜Q12……ＮチャンネルM
OSFET、CN1〜CN3……クロックドインバータ回路、N1〜N
4……インバータ回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マイクロプログラム方式のデータ処理装置
   に内蔵されたマイクロプログラムROMであって、 複数のワード線と、複数のデータ線と、かかる複数のワ
   ード線と複数のデータ線の交点に設けられ、マイクロプ
   ログラムに対応した記憶情報を固定的に記憶してなる複
   数のメモリセルとから構成されたメモリアレイと、 上記メモリアレイから１つの命令データに対応したメモ
   リセルの選択動作を行うアドレス選択回路と、 上記複数のデータ線の一端側に設けられたデータバッフ
   ァと、 上記データバッファの出力信号を受ける順序制御回路
   と、 上記複数のデータ線の他端側に設けられたテスト用のス
   イッチ回路と、 上記スイッチ回路を介して上記データ線と接続され、外
   部端子との間で直列にデータを入出力させる直並列変換
   機能を持つスキャンレジスタと、 テスト用アドレス信号を発生させるアドレス用スキャン
   レジスタと、 上記アドレス用スキャンレジスタにより形成されたアド
   レス信号と上記順序制御回路により発生されたアドレス
   信号とを選択的に供給するマルチプレクサとを備え、 上記マルチプレクサを制御してアドレス用スキャンレジ
   スタにより発生されたアドレス信号をアドレス選択回路
   に供給して上記メモリアレイの選択動作を行わせ、上記
   スイッチ回路をオン状態にして上記メモリアレイに記憶
   された命令データを上記スキャンレジスタを通して並列
   直列変換して出力させる第１のテストモードと、 上記スキャンレジスタに試験用命令データを直列に入力
   し、上記スイッチ回路をオン状態にして上記スキャンレ
   ジスタに取り込まれた命令データを並列にメモリアレイ
   のデータ線と上記データバッファを介して順序制御回路
   に伝える第２のテストモードとを持つことを特徴とする
   マイクロプログラムROM。