DE19816555A1

DE19816555A1 - Halbleiterspeicherbauelement mit speziell angeordneten Kontaktstellen

Info

Publication number: DE19816555A1
Application number: DE19816555A
Authority: DE
Inventors: Yun-Sang Lee; Jun-Young Jeon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-11-21
Filing date: 1998-04-15
Publication date: 1999-05-27
Also published as: GB2331607A; TW436788B; US6069812A; JPH11177062A; KR100311035B1; GB2331607B; GB9808822D0; KR19990041456A

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauele ment mit rechteckiger Chipfläche und einer Mehrzahl von Kon taktstellen zum Anschluß von Bonddrähten nach dem Oberbegriff des Anspruchs 1.

Mit fortschreitender Technologie beim Entwurf und bei der Herstellung von Halbleiterspeicherbauelementen lassen sich im allgemeinen höhere Integrationsdichten und Betriebsgeschwin digkeiten für das Halbleiterspeicherbauelement erreichen. So wurde in jüngerer Zeit die Integrationsdichte für DRAM, die bis vor einigen Jahren 256 kB betrug, auf 256 MB und 1 GB ge steigert. Da z. B. Multimediasysteme Daten bei höherer Ge schwindigkeit verarbeiten müssen, erfordern sie Vielfachbit-Halb leiterspeicherbauelemente. Vielfachbit-Halbleiterspeicher bauelemente benötigen jedoch mehr Dateneingabe- und Datenaus gabeanschlüsse, d. h. eine höhere Anzahl von Kontaktstellen, was die Chipminiaturisierung beeinflußt. Es besteht daher Be darf, in einem Halbleiterspeicherbauelement mit einer Anzahl von Kontaktstellen letztere effektiv anzuordnen. Seit kurzem werden die Kontaktstellen hauptsächlich im Innern des Chips angeordnet. Ein herkömmliches Verfahren hierzu ist in Fig. 2 veranschaulicht und in der Patentschrift US 5.109.265 mit dem Titel "Semiconductor memory with connection pads disposed in the interior" beschrieben.

Bei dem in Fig. 2 dargestellten, herkömmlichen Halbleiter speicherbauelement sind vier Zellenfeldblöcke 10 jeweils an einer Ecke einer Chipfläche 1 angeordnet. An den Randberei chen der Zellenfeldblöcke 10 stehen sich Decoderblöcke 2 und 3 gegenüber. Zwischen den Decoderblöcken 2 und 3 sind in ei nem freien Flächenbereich 4 Kontaktstellen 5 angeordnet. Der freie Flächenbereich 4 kann für periphere Schaltkreisblöcke verwendet werden.

In der herkömmlichen Struktur von Fig. 2 sind jedoch einige der Kontaktstellen 5 zwischen sich in der Breitenrichtung des Chips gegenüberliegenden Decoderblöcken 2 angeordnet, was die Ausdehnung des Chips in der Breite, d. h. in Richtung seiner geringsten Ausdehnung, erhöht. Daher ist diese geringste Aus dehnung des Chips beim Anordnen der Kontaktstellen eines hochintegrierten Halbleiterspeicherbauelementes entsprechend dieser herkömmlichen Technik für die Chipmontage ungünstig groß. Außerdem sind die Kontaktstellen zwischen den sich ge genüberliegenden Decoderblöcken 2 und 3 in einer Linie ange ordnet, so daß es sehr schwierig ist, die Kontaktstellen in einem Halbleiterspeicherbauelement, das eine hohe Anzahl von Kontaktstellen benötigt, effektiv anzuordnen.

Der Erfindung liegt als technisches Problem die Bereitstel lung eines Halbleiterspeicherbauelementes der eingangs ge nannten Art zugrunde, das einen hohen Integrationsgrad besit zen kann und bei dem eine hohe Anzahl von Anschlußkontakt stellen effektiv angeordnet ist.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1. Bei diesem Halbleiterspeicherbauelement sind die Kontaktstellen zum Teil zwischen sich in der Chiplängsrich tung gegenüberliegenden, ersten Decoderblöcken und im übrigen zwischen den kurzen Seitenkanten der Chipfläche und den kur zen Außenkanten der vorhandenen Speicherzellenfeldblöcke an geordnet, wobei die ersten Decoderblöcke ihrerseits an je weils gegenüberliegenden, kurzen Seitenkanten der Speicher zellenfeldblöcke angeordnet sind. Gleichzeitig sind zweite Decoderblöcke jeweils an den sich gegenüberliegenden, langen Seitenkanten der Speicherzellenfeldblöcke angeordnet, während dort keine Kontaktstellen vorhanden sind, so daß sich die Ausdehnung des Chips in seiner kürzeren Richtung, d. h. seiner Breitenausdehnung, reduzieren läßt, ohne eine Erhöhung der Integrationsdichte zu behindern.

Vorteilhafte Weiterbildungen der Erfindung sind in den Un teransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu terte Ausführungsbeispiel sind in den Zeichnungen darge stellt, in denen zeigen:

Fig. 1 eine Draufsicht auf ein erstes erfindungsgemäßes Halbleiterspeicherbauelement,

Fig. 2 eine Draufsicht auf ein herkömmliches Halbleiterspei cherbauelement und

Fig. 3 eine Draufsicht auf ein zweites erfindungsgemäßes Halbleiterspeicherbauelement.

Das in Fig. 1 dargestellte, erste erfindungsgemäße Halblei terspeicherbauelement besitzt eine rechteckförmige Chipfläche 11 und beinhaltet eine Mehrzahl von Speicherzellenfeldblöcken 12, eine Mehrzahl von ersten Decoderblöcken 14 für jeden der Speicherzellenfeldblöcke 12, eine Mehrzahl von zweiten De coderblöcken 13 für jeden der Speicherzellenfeldblöcke 12, einen peripheren Schaltkreisblock 15 und eine Mehrzahl von ersten, zweiten, dritten und vierten Kontaktstellen 16 bis 19 zum Anschließen von Bonddrähten.

Die ersten Decoderblöcke 14 sind speziell jeweils an sich ge genüberliegenden, kurzen Seitenkanten der Speicherzellenfeld blöcke 12 angeordnet, während die zweiten Decoderblöcke 13 speziell an sich gegenüberliegenden, langen Seitenkanten der Speicherzellenfeldblöcke 12 angeordnet sind. Einige Kontakt stellen, nämlich die zweiten und dritten Kontaktstellen 17 und 18, sind zwischen den sich gegenüberliegenden Decoderblöc ken 14 angeordnet, während die anderen Kontaktstellen, d. h. die ersten und vierten Kontaktstellen 16 und 19, zwischen den kurzen Seitenkanten der Chipfläche 11 und den kurzen Außen kanten der Speicherzellenfeldblöcke 12 angeordnet sind. Der periphere Schaltkreisblock 15 ist zwischen den zweiten Kon taktstellen 17 und den dritten Kontaktstellen 18 angeordnet.

Die Speicherzellenfeldblöcke 12 sind entlang der Randbereiche der Chipfläche 11 angeordnet. Wenn die ersten Decoderblöcke 14 Zeilendecoder zur Ansteuerung von Zeilenleitungen der Speicherzellenfeldblöcke 12 bilden, stellen die zweiten De coderblöcke 13 Spaltendecoder zur Ansteuerung von Spaltenlei tungen der Speicherzellenfeldblöcke 12 dar. Wenn andererseits die ersten Decoderblöcke 14 Spaltendecoder zur Ansteuerung von Spaltenleitungen der Speicherzellenfeldblöcke 12 bilden, stellen die zweiten Decoderblöcke 13 Zeilendecoder zur An steuerung von Zeilenleitungen der Speicherzellenfeldblöcke 12 dar.

Das in Fig. 3 dargestellte, zweite erfindungsgemäße Halblei terspeicherbauelement besitzt eine rechteckförmige Chipfläche 21 und beinhaltet eine Mehrzahl von Speicherzellenfeldblöcken 22, eine Mehrzahl von ersten Decoderblöcken 24 und eine Mehr zahl von zweiten Decoderblöcken 23 für jeden der Speicherzel lenfeldblöcke 22, erste und zweite periphere Schaltkreisblöc ke 25 und 26 sowie eine Mehrzahl von ersten, zweiten, dritten und vierten Kontaktstellen 27, 28, 29, 30 zum Anschließen von Bonddrähten.

Die ersten Decoderblöcke 24 sind jeweils speziell entlang sich gegenüberliegender, kurzer Seitenkanten der Speicherzel lenfeldblöcke 22 angeordnet, während die zweiten Decoderblöc ke 23 speziell jeweils entlang sich gegenüberliegender, lan ger Seitenkanten der Speicherzellenfeldblöcke 22 angeordnet sind. Die ersten und zweiten peripheren Schaltkreisblöcke 25, 26 sind zwischen den sich gegenüberliegenden ersten Decoder blöcken 24 angeordnet. Außerdem sind die zweiten und dritten Kontaktstellen 28, 29 zwischen den ersten und zweiten peri pheren Schaltkreisblöcken 25 und 26 angeordnet, während die ersten und vierten Kontaktstellen 27 und 30 zwischen den kur zen Seitenkanten der Chipfläche 21 und den kurzen Außenkanten der Speicherzellenfeldblöcke 22 angeordnet sind.

Die Speicherzellenfeldblöcke 22 sind entlang der Randbereiche der Chipfläche 21 angeordnet. Wenn die ersten Decoderblöcke 24 Zeilendecoder zur Ansteuerung von Zeilenleitungen der Speicherzellenfeldblöcke 22 bilden, stellen die zweiten De coderblöcke 23 Spaltendecoder zur Ansteuerung von Spaltenlei tungen der Speicherzellenfeldblöcke 22 dar. Wenn andererseits die ersten Decoderblöcke 24 Spaltendecoder zur Ansteuerung von Spaltenleitungen der Speicherzellenfeldblöcke 22 bilden, stellen die zweiten Decoderblöcke 23 Zeilendecoder zur An steuerung von Zeilenleitungen der Speicherzellenfeldblöcke 22 dar.

In den Strukturen der Halbleiterspeicherbauelemente der Fig. 1 und 3 sind folglich an den Stellen, an denen die zweiten Decoderblöcke 13 bzw. 23 plaziert sind, keine Kontaktstellen vorhanden, so daß die Ausdehnung des Chips in seiner kurzen (Breiten-)Richtung verringert wird. Obwohl sich der Integra tionsgrad des Halbleiterspeicherbauelementes erhöhen läßt, wird dadurch die kurze Breitenausdehnung des Chips nicht zu lang, so daß der Chip leicht montiert werden kann. Außerdem werden einige der Kontaktstellen, d. h. die ersten Kontakt stellen 16 bzw. 27 und die vierten Kontaktstellen 19 bzw. 30, zwischen kurzen Seitenkanten der Chipflächen 11 bzw. 21 ei nerseits und kurzen Seitenkanten der Speicherzellenfeldblöcke 12 bzw. 22 andererseits plaziert, so daß mehr Kontaktstellen auf der gesamten Chipfläche angeordnet werden können. Dabei bleibt zwischen den Kontaktstellen ausreichend Zwischenraum, um Schaltkreise um die Kontaktstellen herum leicht anordnen zu können. Zudem wird der Abstand zwischen den peripheren Schaltkreisen reduziert, so daß Signale leicht übertragen werden können.

Die oben beschriebene Struktur des erfindungsgemäßen Halblei terspeicherbauelementes ist somit für Fälle einer Vielzahl von Kontaktstellen bei gleichzeitig hohem Integrationsgrad geeignet.

Claims

1. Halbleiterspeicherbauelement mit rechteckförmiger Chipflä che (11; 21) mit

- einer Mehrzahl von Speicherzellenfeldblöcken (12; 22),
- einer Mehrzahl von ersten und zweiten Decoderblöcken (14, 13; 24, 23) für jeden der Speicherzellenfeldblöcke,
- wenigstens einem peripheren Schaltkreisblock (15; 25, 26) und
- einer Mehrzahl von Kontaktstellen (19 bis 19; 27 bis 30) zum Anschließen von Bonddrähten, wobei
- die ersten Decoderblöcke (14; 24) jeweils an sich gegen überliegenden kurzen Seitenkanten der Speicherzellenfeldblöc ke und die zweiten Decoderblöcke (13; 23) jeweils an sich ge genüberliegenden langen Seitenkanten der Speicherzellenfeld blöcke angeordnet sind,
dadurch gekennzeichnet, daß
- der wenigstens eine periphere Schaltkreisblock (15; 25, 26) und ein Teil (17, 18; 28, 29) der Kontaktstellen zwischen den sich gegenüberliegenden ersten Decoderblöcken (14; 24) und die übrigen Kontaktstellen (16, 19; 27, 30) zwischen den kurzen Seitenkanten der Chipfläche (11; 21) und den kurzen Außenkanten der Speicherzellenfeldblöcke (12; 22) angeordnet sind.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter da durch gekennzeichnet, daß die Mehrzahl von Kontaktstellen aus einer Mehrzahl erster, zweiter, dritter und vierter Kontakt stellen (16, 17, 18, 19) besteht und der wenigstens eine pe riphere Schaltkreisblock (15) zwischen den zweiten Kontakt stellen (17) und den dritten Kontaktstellen (18) angeordnet ist.

3. Halbleiterspeicherbauelement nach Anspruch 1, weiter da durch gekennzeichnet, daß die Mehrzahl von Kontaktstellen aus einer Mehrzahl von ersten, zweiten, dritten und vierten Kon taktstellen (27, 28, 29, 30) besteht und erste und zweite pe riphere Schaltkreisblöcke (25, 26) vorgesehen sind, wobei die ersten und zweiten peripheren Schaltkreisblöcke (25, 26) zwi schen den sich gegenüberliegenden ersten Decoderblöcken (24), die zweiten und dritten Kontaktstellen (28, 29) zwischen den ersten und zweiten peripheren Schaltkreisblöcken und die dritten und vierten Kontaktstellen (27, 30) zwischen den kur zen Seitenkanten der Chipfläche (21) und den kurzen Außenkan ten der Speicherzellenfeldblöcke (22) angeordnet sind.

4. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, daß die Speicherzellen feldblöcke (12; 22) entlang der Randbereiche der Chipfläche (11; 21) angeordnet sind.

5. Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, daß die ersten Decoder blöcke (14; 24) Zeilendecoder und die zweiten Decoderblöcke (13; 23) Spaltendecoder oder umgekehrt die ersten Decoder blöcke Spaltendecoder und die zweiten Decoderblöcke Zeilende coder sind.