JPH04114397A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH04114397A JPH04114397A JP2234787A JP23478790A JPH04114397A JP H04114397 A JPH04114397 A JP H04114397A JP 2234787 A JP2234787 A JP 2234787A JP 23478790 A JP23478790 A JP 23478790A JP H04114397 A JPH04114397 A JP H04114397A
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- Japan
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- signal
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- circuit
- write
- memory
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- Pending
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- 238000010586 diagram Methods 0.000 description 11
- 230000004044 response Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、マイクロプロセッサ
およびその周辺制御ＬＳＩまたはＡＳＩＣ等に内蔵され
るメモリ回路に関する。
およびその周辺制御ＬＳＩまたはＡＳＩＣ等に内蔵され
るメモリ回路に関する。
従来、この種のＬＳＩに内蔵されるメモリとして、同期
式ＣＭＯＳスタティックＲＡＭが多く用いられてきてい
る。これは、ＣＭＯＳメモリセルはノイズマージンが大
きく、他のユニットで多少のノイズが発生したとしても
安定した動作が得られるからである。この種のＲＡＭの
特徴として、読み出し時にＲＡＭセル内のデータ破壊防
止のため、読み出しの前にクロックに同期して一定期間
全てのディジット線をプリチャージしておく必要がある
。
式ＣＭＯＳスタティックＲＡＭが多く用いられてきてい
る。これは、ＣＭＯＳメモリセルはノイズマージンが大
きく、他のユニットで多少のノイズが発生したとしても
安定した動作が得られるからである。この種のＲＡＭの
特徴として、読み出し時にＲＡＭセル内のデータ破壊防
止のため、読み出しの前にクロックに同期して一定期間
全てのディジット線をプリチャージしておく必要がある
。
第５図にこの種のＲＡＭの回路を、第６図にその動作タ
イミングの一例を示す。第６図に示すように、プリチャ
ージクロックＣＬＫＰおよび書き込みクロックＣＬＫＷ
は非重複のクロックであり、プリチャージ信号５０８は
ＣＬＫＰを入力とするバッファー５０５の出力として与
えられる。
イミングの一例を示す。第６図に示すように、プリチャ
ージクロックＣＬＫＰおよび書き込みクロックＣＬＫＷ
は非重複のクロックであり、プリチャージ信号５０８は
ＣＬＫＰを入力とするバッファー５０５の出力として与
えられる。
プリチャージ信号５０８がアクティブ“１″であるＴ４
の期間は、アドレスデコーダ５０１において全てのワー
ド線Ｗがインアクティブ“０”となり、またディジット
線Ｑｊ、Ｑｊがプリチャージ回路５００によって論理レ
ベル″ｌ”にフ）チャージされる。
の期間は、アドレスデコーダ５０１において全てのワー
ド線Ｗがインアクティブ“０”となり、またディジット
線Ｑｊ、Ｑｊがプリチャージ回路５００によって論理レ
ベル″ｌ”にフ）チャージされる。
プリチャージ信号５０８がインアクティブ“０″である
Ｔ５の期間は、プリチャージ回路５００はオフ（ハイイ
ンピーダンス状態）になるとともに、仮にメモリセル（
ｉ、ｊ）５０３を選択するアドレスが与えられていると
すれば、アドレスデコーダ５０１においてワード線Ｗｉ
のみがアクティブ“１”となり、メモリセル（ｉ、ｊ）
５０３のデータがディジット線Ｑｊ、ζ丁に出力される
。
Ｔ５の期間は、プリチャージ回路５００はオフ（ハイイ
ンピーダンス状態）になるとともに、仮にメモリセル（
ｉ、ｊ）５０３を選択するアドレスが与えられていると
すれば、アドレスデコーダ５０１においてワード線Ｗｉ
のみがアクティブ“１”となり、メモリセル（ｉ、ｊ）
５０３のデータがディジット線Ｑｊ、ζ丁に出力される
。
プリチャージ信号５０８が次のアクティブ“ｌ”である
Ｔ６になるまでに書き込み信号５０９が入らない場合は
、ディジット線ＱＪ、σ丁の信号が読み出し書き込み回
路５０４によって出力信号Ｄｊとして読み出される。
Ｔ６になるまでに書き込み信号５０９が入らない場合は
、ディジット線ＱＪ、σ丁の信号が読み出し書き込み回
路５０４によって出力信号Ｄｊとして読み出される。
書き込み信号５０９はゲート５０７の圧力として与えら
れ、書き込みイネーブル信号ＷＥ７がアクティブ０”で
あるＴ７の期間の書き込みクロックＣＬＫＷとなる。書
き込み信号５０９がアクティブ“１”であるＴ８の期間
で、信号Ｄｊに与えられたデータが読み出し書き込み回
路によってディジット線Ｑｊ、互丁に伝達されメモリセ
ルの内容が書き換えられることになる。
れ、書き込みイネーブル信号ＷＥ７がアクティブ０”で
あるＴ７の期間の書き込みクロックＣＬＫＷとなる。書
き込み信号５０９がアクティブ“１”であるＴ８の期間
で、信号Ｄｊに与えられたデータが読み出し書き込み回
路によってディジット線Ｑｊ、互丁に伝達されメモリセ
ルの内容が書き換えられることになる。
この種のメモリ回路を一つの機能ブロックと見なしく以
下、メモリマクロと称す）、ＡＳＩＣに代表されるよう
な種々のＬＳＩに汎用的に搭載されることを前提にする
ならば、メモリマクロは、マクロ外の要因による影響に
対して柔軟であり、またマクロ内の要因によるマクロ外
への影響も最小限であることが望まｈる。マクロ外の要
因としては、例えば、入力信号間のスキュー、セットア
ツプタイム、ホールドタイムなどがあげられ、またマク
ロ内の要因としては、出力信号の遅延、マクロ自身が発
生するノイズや消費電力などがあげられる。
下、メモリマクロと称す）、ＡＳＩＣに代表されるよう
な種々のＬＳＩに汎用的に搭載されることを前提にする
ならば、メモリマクロは、マクロ外の要因による影響に
対して柔軟であり、またマクロ内の要因によるマクロ外
への影響も最小限であることが望まｈる。マクロ外の要
因としては、例えば、入力信号間のスキュー、セットア
ツプタイム、ホールドタイムなどがあげられ、またマク
ロ内の要因としては、出力信号の遅延、マクロ自身が発
生するノイズや消費電力などがあげられる。
上述した従来の内蔵メモリ回路では、プリチャージクロ
ックＣＬＫＰおよび書き込みクロックＣＬＫＷをそれぞ
れ独立にお互いに非重複な２相クロツクとして与えなげ
ればならなかった。つまり、プリチャージ信号５０８の
アクティブ“１”期間Ｔ４の終了時と、書き込み信号５
０９のアクティブ“１”期間Ｔ８の開始時が重なると、
ディジット線Ｑｊ、Ｑｌ上において、プリチャージ回路
５００の出力と書き込み回路５０４からの出力がショー
トしてしまい、電源・ＧＮＤラインの電圧変動や貫通電
流による消費電力の増大を招くことになる。
ックＣＬＫＰおよび書き込みクロックＣＬＫＷをそれぞ
れ独立にお互いに非重複な２相クロツクとして与えなげ
ればならなかった。つまり、プリチャージ信号５０８の
アクティブ“１”期間Ｔ４の終了時と、書き込み信号５
０９のアクティブ“１”期間Ｔ８の開始時が重なると、
ディジット線Ｑｊ、Ｑｌ上において、プリチャージ回路
５００の出力と書き込み回路５０４からの出力がショー
トしてしまい、電源・ＧＮＤラインの電圧変動や貫通電
流による消費電力の増大を招くことになる。
また、書き込み信号５０８のアクティブ“１″期間Ｔ８
の終了時と、プリチャージ信号５０８のアクティブ“ｌ
”期間Ｔ６の開始時が重なると、上述の問題の他にメモ
リセルに対して誤書き込みをする危険があるという重大
な問題が生じる。
の終了時と、プリチャージ信号５０８のアクティブ“ｌ
”期間Ｔ６の開始時が重なると、上述の問題の他にメモ
リセルに対して誤書き込みをする危険があるという重大
な問題が生じる。
従って、このようなメモリ回路をメモリマクロとして種
々のＬＳＩに内蔵させる場合、メモリマクロに与えるプ
リチャージクロックＣＬＫＰと書き込みクロックＣＬＫ
Ｗは、上述のようなプリチャージ信号と書き込み信号の
微妙な関係を意識し、その度問題が起きないように生成
しなければならない。特に複数の機能マクロを自動レイ
アウトによって配置配線を行いＬＳＩを作成する場合な
どは、ＣＬＫＷの信号を生成しているマクロでは正常に
位相関係が保たれていたとしても、メモリマクロに到達
した時の位相関係まで正常になるように管理するのは非
常に困難である。
々のＬＳＩに内蔵させる場合、メモリマクロに与えるプ
リチャージクロックＣＬＫＰと書き込みクロックＣＬＫ
Ｗは、上述のようなプリチャージ信号と書き込み信号の
微妙な関係を意識し、その度問題が起きないように生成
しなければならない。特に複数の機能マクロを自動レイ
アウトによって配置配線を行いＬＳＩを作成する場合な
どは、ＣＬＫＷの信号を生成しているマクロでは正常に
位相関係が保たれていたとしても、メモリマクロに到達
した時の位相関係まで正常になるように管理するのは非
常に困難である。
本発明の目的は、ＣＬＫＰ及びＣＬＫＷの信号の位相関
係の管理が容易なメモリ回路を提供することにある。
係の管理が容易なメモリ回路を提供することにある。
本発明のメモリ回路は、
データを記憶する複数のメモリセルと、前記メモリセル
を選択するアドレスデコーダと、前記メモリセルに接続
されたディジット線と、データの読みだし前に前記ディ
ジット線を第１論理レベルにプリチャージするプリチャ
ージ回路と、前記ディジット線に読み出された論理レベ
ルを判断しデータとして出力しまたはデータをディジッ
ト線を通してメモリセルに書き込む手段と、単相クロッ
クに基づき前記アドレスデコーダ及びプリチャージ回路
を制御するプリチャージ信号及び前記読み出し書き込み
回路を制御し前記プリチャージ信号とは非重複である書
き込み信号とを発生する制御回路とを含むことを特徴と
する。
を選択するアドレスデコーダと、前記メモリセルに接続
されたディジット線と、データの読みだし前に前記ディ
ジット線を第１論理レベルにプリチャージするプリチャ
ージ回路と、前記ディジット線に読み出された論理レベ
ルを判断しデータとして出力しまたはデータをディジッ
ト線を通してメモリセルに書き込む手段と、単相クロッ
クに基づき前記アドレスデコーダ及びプリチャージ回路
を制御するプリチャージ信号及び前記読み出し書き込み
回路を制御し前記プリチャージ信号とは非重複である書
き込み信号とを発生する制御回路とを含むことを特徴と
する。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の第１実施例を示すブロック図、第２図
はその動作タイミングを示す波形図である。クロックＣ
ＬＫはこのメモリマクロが動作する基本タイミング信号
である。また、書き込みイネーブル信＠Ｗ Ｅ−はこの
信号がアクティブ゛Ｏ″の期間書き込みを許可する信号
である。
はその動作タイミングを示す波形図である。クロックＣ
ＬＫはこのメモリマクロが動作する基本タイミング信号
である。また、書き込みイネーブル信＠Ｗ Ｅ−はこの
信号がアクティブ゛Ｏ″の期間書き込みを許可する信号
である。
まずクロックＣＬＫがｔｌで“０”から“１′に変化す
ると、ゲート１０６はクロックＣＬＫの負論理信号“Ｏ
”を受けて直ちに“１”から“０”へと変化する。次に
ゲート１０５はクロックＣＬＫの“１”とゲート１０６
の出力の負論理信号“１”を受けてｔ２で“０”から“
１”へと変化する。ゲー）１０５の出力であるプリチャ
ージ信号１０８が“１”になると、アドレスデコーダ１
０１においては全てのワード線Ｗがインアクティブにな
ると共に、プリチャージ回路１００によって全てのディ
ジット線Ｑ、Ｑが１″にプリチャージされる。
ると、ゲート１０６はクロックＣＬＫの負論理信号“Ｏ
”を受けて直ちに“１”から“０”へと変化する。次に
ゲート１０５はクロックＣＬＫの“１”とゲート１０６
の出力の負論理信号“１”を受けてｔ２で“０”から“
１”へと変化する。ゲー）１０５の出力であるプリチャ
ージ信号１０８が“１”になると、アドレスデコーダ１
０１においては全てのワード線Ｗがインアクティブにな
ると共に、プリチャージ回路１００によって全てのディ
ジット線Ｑ、Ｑが１″にプリチャージされる。
次にクロックＣＬＫがｔ３で“１″から“０″に変化す
ると、続＜ｔ４でプリチャージ信号１０８（ゲート１０
５の出力）が１１１″から“０″へと変化を開始し、ア
ドレスデコーダ１０１においては選択された１本のワー
ド線がアクティブになると同時にプリチャージ回路］０
０はオフし、出力がハイインピーダンス状態となる。仮
にワード線Ｗｉがアクティブになったとすると、ＲＡＭ
セル（ｉ、ｊ）１０３はディジット線Ｑｊ、Ｑｊにデー
タの出力を開始する。一方この時、ゲート１０６はクロ
ックＣＬＫの負論理信号“１”とプリチャージ信号１０
８の負論理信号″１″を受けてｔ５で“０“から１”へ
と変化する。
ると、続＜ｔ４でプリチャージ信号１０８（ゲート１０
５の出力）が１１１″から“０″へと変化を開始し、ア
ドレスデコーダ１０１においては選択された１本のワー
ド線がアクティブになると同時にプリチャージ回路］０
０はオフし、出力がハイインピーダンス状態となる。仮
にワード線Ｗｉがアクティブになったとすると、ＲＡＭ
セル（ｉ、ｊ）１０３はディジット線Ｑｊ、Ｑｊにデー
タの出力を開始する。一方この時、ゲート１０６はクロ
ックＣＬＫの負論理信号“１”とプリチャージ信号１０
８の負論理信号″１″を受けてｔ５で“０“から１”へ
と変化する。
ゲート１０６はプリチャージ信号１０８を直接入力して
いるので、アドレスデコーダ１０１やプリチャージ回路
１００の負荷によるプリチャージ信号１０８のｔ３から
ｔ４までの遅延が確実にゲート１０６の出力に反映され
る。つまりクロックＣＬＫが“１″から“０″に変化し
ても、ゲー）１０６はすぐには変化せず、プリチャージ
信号１０８が“１”から“０”に変化するのを受けて初
めて°′Ｏ″から“１″に変化する。
いるので、アドレスデコーダ１０１やプリチャージ回路
１００の負荷によるプリチャージ信号１０８のｔ３から
ｔ４までの遅延が確実にゲート１０６の出力に反映され
る。つまりクロックＣＬＫが“１″から“０″に変化し
ても、ゲー）１０６はすぐには変化せず、プリチャージ
信号１０８が“１”から“０”に変化するのを受けて初
めて°′Ｏ″から“１″に変化する。
書き込みイネーブル信号ＷＥ゛がインアクティブ“１”
であるならば、ゲート１０６の出力は書き込み信号１０
９には伝達されず、ディジット線ＱＪ。
であるならば、ゲート１０６の出力は書き込み信号１０
９には伝達されず、ディジット線ＱＪ。
４丁上の信号が読み出し書き込み回路１０４によって読
み出され、読み比し動作が完了する。
み出され、読み比し動作が完了する。
書き込みイネーブル信号ＷπがＴＩの期間アクティブＩ
ｆ ＯＩＩであるならば、ゲート１０６の出力は書き込
み信号１０９に伝達され、この時書き込みデータとして
与えられているＤｊ上の信号が読み出し書き込み回路１
０４によってディジット線Ｑｊ、Ｑｊを通して選択され
ているＲＡＭセル（ｉ、Ｄ １０３にＴ２の期間に書き
込まれる。
ｆ ＯＩＩであるならば、ゲート１０６の出力は書き込
み信号１０９に伝達され、この時書き込みデータとして
与えられているＤｊ上の信号が読み出し書き込み回路１
０４によってディジット線Ｑｊ、Ｑｊを通して選択され
ているＲＡＭセル（ｉ、Ｄ １０３にＴ２の期間に書き
込まれる。
書き込み状態からクロックＣＬＫがｔ６でＩＩ Ｏ″か
ら“］″へと変化すると、ゲー）１０６は直ちに“１″
から０“に変化する。この変化を受け°Ｃ書き込み信号
１０９がｔ７でインアクティブ°゛Ｏ”に、またプリチ
ャージ信号１０８が１８でアクティブ“１”になる。通
常プリチャージ信号１０８はアドレスデコーダ、プリチ
ャージ回路による負荷が大きくなるため遅延が大きく、
書き込み信号１０９がｔ７でアクティブ″１″からイン
アクティブに変化する前にプリチャージ信号１０８がア
クティブ“ビになることはない。
ら“］″へと変化すると、ゲー）１０６は直ちに“１″
から０“に変化する。この変化を受け°Ｃ書き込み信号
１０９がｔ７でインアクティブ°゛Ｏ”に、またプリチ
ャージ信号１０８が１８でアクティブ“１”になる。通
常プリチャージ信号１０８はアドレスデコーダ、プリチ
ャージ回路による負荷が大きくなるため遅延が大きく、
書き込み信号１０９がｔ７でアクティブ″１″からイン
アクティブに変化する前にプリチャージ信号１０８がア
クティブ“ビになることはない。
第３図は本発明の第２の実施例を示すブロック図、第４
図はその動作タイミングを示す波形図である。第１の実
施例と違う点は、ゲート３０５が書き込み信号３０９の
配線の末端から戻された信号を接続していることと、ゲ
ート３ｏ６がブリチャージ信号３０５の配線の末端力≧
ら戻された信号を接続していることである。読み出し書
き込み動作については第１の実施例と同様であるので、
ここではプリチャージ信号と書き込み信号の関係を中心
に説明する。
図はその動作タイミングを示す波形図である。第１の実
施例と違う点は、ゲート３０５が書き込み信号３０９の
配線の末端から戻された信号を接続していることと、ゲ
ート３ｏ６がブリチャージ信号３０５の配線の末端力≧
ら戻された信号を接続していることである。読み出し書
き込み動作については第１の実施例と同様であるので、
ここではプリチャージ信号と書き込み信号の関係を中心
に説明する。
書き込みイネーブル信号ＷＥ゛はインアクティブ゛“１
″の時は書き込み信号３０９は“Ｏ″となるので、この
期間ゲート３０５はクロックＣＬ Ｋをそのままプリチ
ャージ信号３０８に伝達するのみである。クロックＣＬ
ＫがｔｌＯで“１”力≧らＯ”へと変化すると、ゲート
３０５を介してフ。
″の時は書き込み信号３０９は“Ｏ″となるので、この
期間ゲート３０５はクロックＣＬ Ｋをそのままプリチ
ャージ信号３０８に伝達するのみである。クロックＣＬ
ＫがｔｌＯで“１”力≧らＯ”へと変化すると、ゲート
３０５を介してフ。
リチャージ信号３０８がｔｌｌでｌ″力）ら“０”へと
変化する。ゲート３０６は配線遅延まで含んだプリチャ
ージ信号３０８を入力して℃するため、プリチャージ信
号３０８が末端にお（・でも完全にインアクティブ“０
″になったのを受けて初めてｔ１２で“０”から“１”
へと変化する。
変化する。ゲート３０６は配線遅延まで含んだプリチャ
ージ信号３０８を入力して℃するため、プリチャージ信
号３０８が末端にお（・でも完全にインアクティブ“０
″になったのを受けて初めてｔ１２で“０”から“１”
へと変化する。
書き込みイネーブル信号ＷＥがＴ３の期間でアクティブ
０″の時は、前述ゲート３０６の出力信号がゲート３０
７を通して書き込み信号３０９に伝達される。
０″の時は、前述ゲート３０６の出力信号がゲート３０
７を通して書き込み信号３０９に伝達される。
次にクロックＣＬＫがｔ１３で“０”から“１″に変化
すると、ゲート３０６は直ちに“ビからパ０”となり、
書き込み信号３０９もｔ１４で１′”から“０”へと変
化する。プリチャージ信号３０８は書き込み信号３０９
が末端においても完全にインアクティブ“０″になった
を受けて初めてｔ１５で“Ｏ″から“１”に変化する。
すると、ゲート３０６は直ちに“ビからパ０”となり、
書き込み信号３０９もｔ１４で１′”から“０”へと変
化する。プリチャージ信号３０８は書き込み信号３０９
が末端においても完全にインアクティブ“０″になった
を受けて初めてｔ１５で“Ｏ″から“１”に変化する。
従ってプリチャージ信号３０８の負荷が比較的軽く遅延
が小さい場合でも、書き込み信号３０９がインアクティ
ブ０″に変化するｔ ］、 ４の前にプリチャージ信号
３０８がアクティブ１″になることはない。
が小さい場合でも、書き込み信号３０９がインアクティ
ブ０″に変化するｔ ］、 ４の前にプリチャージ信号
３０８がアクティブ１″になることはない。
以上説明したように、本発明のメモリマクロは、従来の
内蔵メモリにみられるようにプリチャージ信号と書き込
み信号を別々に入力するのではなく、単相クロックを入
力しているため、メモリマクロとしての仕様が単純にな
り他の種々のマクロとのインタフェースが容易になると
いう効果が得られる。
内蔵メモリにみられるようにプリチャージ信号と書き込
み信号を別々に入力するのではなく、単相クロックを入
力しているため、メモリマクロとしての仕様が単純にな
り他の種々のマクロとのインタフェースが容易になると
いう効果が得られる。
例えば、メモリマクロを含むＡＳＩＣ内のマイクロ群に
おいて、メモリマクロ以外能の全てのマクロが単なる組
合せ回路かまたは単相クロックに基づいて動作する順序
回路で構成されていたとし。
おいて、メモリマクロ以外能の全てのマクロが単なる組
合せ回路かまたは単相クロックに基づいて動作する順序
回路で構成されていたとし。
でも、従来のメモリ回路で必要であったプリチャージ信
号と書き込み信号に相当する非重複２相クロツクを発生
するための回路をわざわざ他のマクロのどれかに組み込
む必要はなく、他のマクロに入力されている単相クロッ
クのうちメモリマクロにとって適当なものをメモリマク
ロに入力すればよい。轟然、マクロ間配線による信号間
の遅延差を気にする必要もなくなる。
号と書き込み信号に相当する非重複２相クロツクを発生
するための回路をわざわざ他のマクロのどれかに組み込
む必要はなく、他のマクロに入力されている単相クロッ
クのうちメモリマクロにとって適当なものをメモリマク
ロに入力すればよい。轟然、マクロ間配線による信号間
の遅延差を気にする必要もなくなる。
また、メモリマクロ内で必要となるプリチャージ信号と
書き込み信号はメモリマクロ内で閉じているため負荷条
件が明らかであり、これら２つの信号が重複しないよう
に単相クロックに基づいて作成することは容易である。
書き込み信号はメモリマクロ内で閉じているため負荷条
件が明らかであり、これら２つの信号が重複しないよう
に単相クロックに基づいて作成することは容易である。
また、実施例に示したような回路を用いれば厳密な遅延
計算をしなくとも自動的に重複のないプリチャージ信号
と書き込み信号を生成することができる。従って、プリ
チャージ信号と書き込み信号の重複によりプリチャージ
回路の出力と書き込み回路の出力がショートして起こる
電源・ＧＮＤラインの変動による誤動作１貫通電流によ
る消費電力の増大、メモリセルへの誤書き込みと言った
、従来の内蔵メモリをメモリマクロとして種々のＬＳＩ
に搭載する場合に生じていた問題点が解決され、特に低
消費電力や高信頼性が要求される分野において非常に有
益なものとなる。
計算をしなくとも自動的に重複のないプリチャージ信号
と書き込み信号を生成することができる。従って、プリ
チャージ信号と書き込み信号の重複によりプリチャージ
回路の出力と書き込み回路の出力がショートして起こる
電源・ＧＮＤラインの変動による誤動作１貫通電流によ
る消費電力の増大、メモリセルへの誤書き込みと言った
、従来の内蔵メモリをメモリマクロとして種々のＬＳＩ
に搭載する場合に生じていた問題点が解決され、特に低
消費電力や高信頼性が要求される分野において非常に有
益なものとなる。
第１図は本発明の第１実施例を示す回路図、第２図は第
１実施例の動作を示すタイミング図、第３図は本発明の
第２実施例を示す回路図、第４図は第２実施例の動作を
示すタイミング図、第５図は従来例を示す回路図、第６
図は従来例の動作を示すタイミング図である。 １００．３００，５００・・・・・・プリチャージ回路
、１０１．３０１，５０１・・・・・・アドレスデコー
ダ、１０２．３０２，５０２． １０３，３０３，５０
３・・・・メモリセル、１０４，３０４，５０４・・・
・・・読み出し書き込み回路、１０５，３０５，５０５
゜１０６．３０６，１０７，３０７，５０７・・・・・
・ゲー）・、１０８，３０８，５０８・・・プリチャー
ジ信号、１０９，３０９，５０９・・・・・書き込み信
号、Ｗ ｉ 、 Ｗ ｉ ＋１・・・・・・ワード線、
Ｑｊ、 酊・＝−・・テ“イジツト線、ＣＬＫ・−・・
クロック、Ｗｌ−・・・・・・書き込みイネーブル信号
、Ｄｊ・・・・・・データ入出力信号、ＣＬ Ｋ Ｐ・
・・・・・プリチャージクロック、ＣＬＫＷ・・・・・
書き込みクロック。 代理人 弁理士 内 原 晋 ギ つ 乙− 図 ゼ ＋ 図 千 図
１実施例の動作を示すタイミング図、第３図は本発明の
第２実施例を示す回路図、第４図は第２実施例の動作を
示すタイミング図、第５図は従来例を示す回路図、第６
図は従来例の動作を示すタイミング図である。 １００．３００，５００・・・・・・プリチャージ回路
、１０１．３０１，５０１・・・・・・アドレスデコー
ダ、１０２．３０２，５０２． １０３，３０３，５０
３・・・・メモリセル、１０４，３０４，５０４・・・
・・・読み出し書き込み回路、１０５，３０５，５０５
゜１０６．３０６，１０７，３０７，５０７・・・・・
・ゲー）・、１０８，３０８，５０８・・・プリチャー
ジ信号、１０９，３０９，５０９・・・・・書き込み信
号、Ｗ ｉ 、 Ｗ ｉ ＋１・・・・・・ワード線、
Ｑｊ、 酊・＝−・・テ“イジツト線、ＣＬＫ・−・・
クロック、Ｗｌ−・・・・・・書き込みイネーブル信号
、Ｄｊ・・・・・・データ入出力信号、ＣＬ Ｋ Ｐ・
・・・・・プリチャージクロック、ＣＬＫＷ・・・・・
書き込みクロック。 代理人 弁理士 内 原 晋 ギ つ 乙− 図 ゼ ＋ 図 千 図
Claims (1)
- データを記憶する複数のメモリセルと、前記メモリセル
を選択するアドレスデコーダと、前記メモリセルに接続
されたディジット線と、データの読みだし前に前記ディ
ジット線を第１論理レベルにプリチャージするプリチャ
ージ回路と、前記ディジット線に読み出された論理レベ
ルを判断しデータとして出力しまたはデータをディジッ
ト線を通してメモリセルに書き込む手段と、単相クロッ
クに基づき前記アドレスデコーダ及びプリチャージ回路
を制御するプリチャージ信号及び前記読み出し書き込み
回路を制御し前記プリチャージ信号とは非重複である書
き込み信号とを発生する制御回路とを含むことを特徴と
するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234787A JPH04114397A (ja) | 1990-09-05 | 1990-09-05 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234787A JPH04114397A (ja) | 1990-09-05 | 1990-09-05 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114397A true JPH04114397A (ja) | 1992-04-15 |
Family
ID=16976375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234787A Pending JPH04114397A (ja) | 1990-09-05 | 1990-09-05 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114397A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467709B1 (ko) * | 2002-05-29 | 2005-01-24 | (주)아이피에스 | 단일 위상 클럭을 이용한 힙펌프 회로 및 고전압 발생기 |
-
1990
- 1990-09-05 JP JP2234787A patent/JPH04114397A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467709B1 (ko) * | 2002-05-29 | 2005-01-24 | (주)아이피에스 | 단일 위상 클럭을 이용한 힙펌프 회로 및 고전압 발생기 |
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