JP2000243092A - Ｃａｍセル回路 - Google Patents
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Abstract
(57)【要約】
【課題】 部品点数を削減して回路の専有面積を減らす
ことにより、動作速度の高速化を図ること。 【解決手段】 ラッチ回路はビット線ＢＬ、ＢＬ´から
入力されるデータを記憶する。２個のＭＯＳトランジス
タの並列接続回路で構成した排他的論理和回路は、前記
ラッチ回路に記憶されているデータと比較データ線Ｃｏ
ｍｐＤ、ＣｏｍｐＤ´から入力される比較データとが一
致するかどうかを検出する。２個のＰＭＯＳトランジス
タの直列接続回路で構成したプリチャージ回路は、排他
的論理和回路の前記検出動作の前に、この回路をプリチ
ャージする。上記構成により、トランジスタの数を１０
にでき、従来より３〜５減らすことができる。これによ
り、部品点数を削減して回路面積を減らすことにより、
動作速度の高速化を図ることができる。
ことにより、動作速度の高速化を図ること。 【解決手段】 ラッチ回路はビット線ＢＬ、ＢＬ´から
入力されるデータを記憶する。２個のＭＯＳトランジス
タの並列接続回路で構成した排他的論理和回路は、前記
ラッチ回路に記憶されているデータと比較データ線Ｃｏ
ｍｐＤ、ＣｏｍｐＤ´から入力される比較データとが一
致するかどうかを検出する。２個のＰＭＯＳトランジス
タの直列接続回路で構成したプリチャージ回路は、排他
的論理和回路の前記検出動作の前に、この回路をプリチ
ャージする。上記構成により、トランジスタの数を１０
にでき、従来より３〜５減らすことができる。これによ
り、部品点数を削減して回路面積を減らすことにより、
動作速度の高速化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、比較データと予め
記憶されているデータとの一致、不一致を検出するＣＡ
Ｍ（Contact Addressable Memory）セル回路に関する。
記憶されているデータとの一致、不一致を検出するＣＡ
Ｍ（Contact Addressable Memory）セル回路に関する。
【０００２】
【従来の技術】従来のＣＡＭセル回路技術で最も近いと
思われるものはISSCC95,TP10.3 Motorola/IBM の発表に
見られるもので、図９に示すような回路構成を有してい
る。
思われるものはISSCC95,TP10.3 Motorola/IBM の発表に
見られるもので、図９に示すような回路構成を有してい
る。
【０００３】この従来のＣＡＭセル回路は、６個のトラ
ンジスタで構成されるラッチ回路１と、２個のトランジ
スタで構成されるインバータ２、６、１個又は２個のト
ランジスタで構成されるトランスファーゲート３、４及
び１個のプルダウントランジスタ５より構成され、これ
ら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、
ビット線ＢＬ´及び比較データ線ＣｏｍｐＤ、Ｃｏｍｐ
Ｄ´に接続されている。
ンジスタで構成されるラッチ回路１と、２個のトランジ
スタで構成されるインバータ２、６、１個又は２個のト
ランジスタで構成されるトランスファーゲート３、４及
び１個のプルダウントランジスタ５より構成され、これ
ら回路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、
ビット線ＢＬ´及び比較データ線ＣｏｍｐＤ、Ｃｏｍｐ
Ｄ´に接続されている。
【０００４】リードライト線Ｒ／Ｗ ＷＬがアクティブ
になり、その時、ビット線ＢＬ、ビット線ＢＬ´から例
えば“０”、“１”がラッチ回路１に入力されると、ラ
ッチ回路１は“０”を保持し、トランスファーゲート３
の制御端子側が“０”、トランスファーゲート４の制御
端子側が“１”となる。
になり、その時、ビット線ＢＬ、ビット線ＢＬ´から例
えば“０”、“１”がラッチ回路１に入力されると、ラ
ッチ回路１は“０”を保持し、トランスファーゲート３
の制御端子側が“０”、トランスファーゲート４の制御
端子側が“１”となる。
【０００５】その後、比較データ線ＣｏｍｐＤ、Ｃｏｍ
ｐＤ´から“０”、“１”が入力されると、比較データ
線ＣｏｍｐＤ´の“１”はインバータ６により反転され
て、“０”となる。この時、トランスファーゲート４の
制御端子側には“１”が印加されているため、このトラ
ンスファーゲート４が導通しており、プルダウントラン
ジスタ５のゲートに“０”が印加される。
ｐＤ´から“０”、“１”が入力されると、比較データ
線ＣｏｍｐＤ´の“１”はインバータ６により反転され
て、“０”となる。この時、トランスファーゲート４の
制御端子側には“１”が印加されているため、このトラ
ンスファーゲート４が導通しており、プルダウントラン
ジスタ５のゲートに“０”が印加される。
【０００６】これにより、プルダウントランジスタ５は
オフとなり、マッチ線Ｍａｔｃｈは“１”となって、比
較データと同一のデータがラッチ回路１に記憶されてい
ることが検出される。
オフとなり、マッチ線Ｍａｔｃｈは“１”となって、比
較データと同一のデータがラッチ回路１に記憶されてい
ることが検出される。
【０００７】
【発明が解決しようとする課題】上記のような従来のＣ
ＡＭセル回路において、ラッチ回路１が６個のトランジ
スタで、インバータ２が２個のトランジスタで、トラン
スファーゲート３、４が１個又は２個のトランジスタで
構成され、更に１個のプルダウン用のトランジスタが必
要であり、合計１３又は１５のトランジスタで構成され
ている。
ＡＭセル回路において、ラッチ回路１が６個のトランジ
スタで、インバータ２が２個のトランジスタで、トラン
スファーゲート３、４が１個又は２個のトランジスタで
構成され、更に１個のプルダウン用のトランジスタが必
要であり、合計１３又は１５のトランジスタで構成され
ている。
【０００８】このため、部品点数が多く、回路面積が大
きくなるという問題があった。この回路面積が大きくな
ると、回路の動作速度が遅くなり、最近のプロセッサ等
の高速化に対応できなくなるという問題があった。
きくなるという問題があった。この回路面積が大きくな
ると、回路の動作速度が遅くなり、最近のプロセッサ等
の高速化に対応できなくなるという問題があった。
【０００９】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、部品点数を削減
して回路面積を減らすことにより、動作速度の高速化を
図ることができるＣＡＭセル回路を提供することであ
る。
るためになされたもので、その目的は、部品点数を削減
して回路面積を減らすことにより、動作速度の高速化を
図ることができるＣＡＭセル回路を提供することであ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、データを記憶する記憶セ
ル回路と、前記記憶セル回路に記憶されているデータと
比較データとが一致するか否かを判定する判定回路と、
前記判定回路の判定結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、前記判定回路とし
て、第１、第２のトランジスタの直列接続回路と第３、
第４のトランジスタの直列接続回路を並列接続して構成
した排他的論理和回路を設け、前記第１乃至第４のトラ
ンジスタとは極性の異なる第５、第６のトランジスタの
直列接続回路で構成したプリチャージ回路を設け、前記
第２、第４のトランジスタの各ゲートに前記記憶セル回
路の記憶データとそれと極性が反対の記憶データを印加
し、前記第５、第６のトランジスタが同時にオンするこ
とにより、前記排他的論理和回路をその判定動作前にプ
リチャージし、その後、前記第１、第３のトランジスタ
の各ゲートに比較データとそれと極性が反対の比較デー
タを印加することにより、前記排他的論理和回路は前記
記憶セル回路に記憶されているデータと比較データとが
一致するか否かを判定し、その判定結果により前記出力
回路を制御して一致又は不一致の信号を前記一致線に出
力することにある。
に、請求項１の発明の特徴は、データを記憶する記憶セ
ル回路と、前記記憶セル回路に記憶されているデータと
比較データとが一致するか否かを判定する判定回路と、
前記判定回路の判定結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、前記判定回路とし
て、第１、第２のトランジスタの直列接続回路と第３、
第４のトランジスタの直列接続回路を並列接続して構成
した排他的論理和回路を設け、前記第１乃至第４のトラ
ンジスタとは極性の異なる第５、第６のトランジスタの
直列接続回路で構成したプリチャージ回路を設け、前記
第２、第４のトランジスタの各ゲートに前記記憶セル回
路の記憶データとそれと極性が反対の記憶データを印加
し、前記第５、第６のトランジスタが同時にオンするこ
とにより、前記排他的論理和回路をその判定動作前にプ
リチャージし、その後、前記第１、第３のトランジスタ
の各ゲートに比較データとそれと極性が反対の比較デー
タを印加することにより、前記排他的論理和回路は前記
記憶セル回路に記憶されているデータと比較データとが
一致するか否かを判定し、その判定結果により前記出力
回路を制御して一致又は不一致の信号を前記一致線に出
力することにある。
【００１１】請求項２の発明の特徴は、データを記憶す
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、第１、第２のトランジスタの直列接続回路と
第３、第４のトランジスタの直列接続回路を並列接続し
て構成した排他的論理和回路を設け、前記第１乃至第４
のトランジスタとは極性の異なる第５、第６のトランジ
スタの直列接続回路と前記第１乃至第４のトランジスタ
とは極性の異なる第７、第８のトランジスタの直列接続
回路を並列接続して構成したプリチャージ回路を設け、
前記第５、第７のトランジスタの各ゲートに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、前記第２、第４のトランジスタの各ゲートに前
記記憶セル回路の記憶データとそれと極性が反対の記憶
データが印加され、前記第５、第６のトランジスタの直
列接続回路又は、前記第７、第８のトランジスタの直列
接続回路のいずれか一方がオンすることにより、前記排
他的論理和回路をその判定動作前にプリチャージし、そ
の後、前記第１、第３のトランジスタの各ゲートに比較
データとそれと極性が反対の比較データを印加すること
により、前記排他的論理和回路は前記記憶セル回路に記
憶されているデータと比較データとが一致するか否かを
判定し、その判定結果により前記出力回路を制御して一
致又は不一致の信号を前記一致線に出力することにあ
る。
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、第１、第２のトランジスタの直列接続回路と
第３、第４のトランジスタの直列接続回路を並列接続し
て構成した排他的論理和回路を設け、前記第１乃至第４
のトランジスタとは極性の異なる第５、第６のトランジ
スタの直列接続回路と前記第１乃至第４のトランジスタ
とは極性の異なる第７、第８のトランジスタの直列接続
回路を並列接続して構成したプリチャージ回路を設け、
前記第５、第７のトランジスタの各ゲートに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、前記第２、第４のトランジスタの各ゲートに前
記記憶セル回路の記憶データとそれと極性が反対の記憶
データが印加され、前記第５、第６のトランジスタの直
列接続回路又は、前記第７、第８のトランジスタの直列
接続回路のいずれか一方がオンすることにより、前記排
他的論理和回路をその判定動作前にプリチャージし、そ
の後、前記第１、第３のトランジスタの各ゲートに比較
データとそれと極性が反対の比較データを印加すること
により、前記排他的論理和回路は前記記憶セル回路に記
憶されているデータと比較データとが一致するか否かを
判定し、その判定結果により前記出力回路を制御して一
致又は不一致の信号を前記一致線に出力することにあ
る。
【００１２】請求項３の発明の特徴は、データを記憶す
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、ドレインを共通に接続した第１、第２のトラ
ンジスタで構成した排他的論理和回路を設け、前記第
１、２のトランジスタとは極性の異なる第４、第５のト
ランジスタを直列接続して構成したプリチャージ回路を
設け、前記第１、第２のトランジスタの各ソースに前記
記憶セル回路の記憶データとそれと極性が反対の記憶デ
ータを印加し、前記第４、第５のトランジスタが同時に
オンすることにより、前記排他的論理和回路をその判定
動作前にプリチャージし、その後、前記第１、第２のト
ランジスタの各ゲートに比較データとそれと極性が反対
の比較データを印加することにより、前記排他的論理和
回路は前記記憶セル回路に記憶されているデータと比較
データとが一致するか否かを判定し、その判定結果によ
り前記出力回路を制御して一致又は不一致の信号を前記
一致線に出力することにある。
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、ドレインを共通に接続した第１、第２のトラ
ンジスタで構成した排他的論理和回路を設け、前記第
１、２のトランジスタとは極性の異なる第４、第５のト
ランジスタを直列接続して構成したプリチャージ回路を
設け、前記第１、第２のトランジスタの各ソースに前記
記憶セル回路の記憶データとそれと極性が反対の記憶デ
ータを印加し、前記第４、第５のトランジスタが同時に
オンすることにより、前記排他的論理和回路をその判定
動作前にプリチャージし、その後、前記第１、第２のト
ランジスタの各ゲートに比較データとそれと極性が反対
の比較データを印加することにより、前記排他的論理和
回路は前記記憶セル回路に記憶されているデータと比較
データとが一致するか否かを判定し、その判定結果によ
り前記出力回路を制御して一致又は不一致の信号を前記
一致線に出力することにある。
【００１３】請求項４の発明の特徴は、データを記憶す
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、ドレインを共通に接続した第１、第２のトラ
ンジスタで構成した排他的論理和回路を設け、前記第
１、第２のトランジスタとは極性の異なる第３、第４の
トランジスタの直列接続回路と前記第１、第２のトラン
ジスタとは極性の異なる第５、第６のトランジスタの直
列接続回路を並列接続して構成したプリチャージ回路を
設け、前記第３、第５のトランジスタの各ゲートに前記
記憶セル回路の記憶データとそれと極性が反対の記憶デ
ータを印加し、前記第１、第２のトランジスタの各ソー
スに前記記憶セル回路の記憶データとそれと極性が反対
の記憶データを印加し、前記第３、第４のトランジスタ
の直列接続回路又は、前記第５、第６のトランジスタの
直列接続回路のいずれか一方がオンすることにより、前
記排他的論理和回路をその判定動作前にプリチャージ
し、その後、前記第１、第２のトランジスタの各ゲート
に比較データとそれと極性が反対の比較データを印加す
ることにより、前記排他的論理和回路は前記記憶セル回
路に記憶されているデータと比較データとが一致するか
否かを判定し、その判定結果により前記出力回路を制御
して一致又は不一致の信号を前記一致線に出力すること
にある。
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、ドレインを共通に接続した第１、第２のトラ
ンジスタで構成した排他的論理和回路を設け、前記第
１、第２のトランジスタとは極性の異なる第３、第４の
トランジスタの直列接続回路と前記第１、第２のトラン
ジスタとは極性の異なる第５、第６のトランジスタの直
列接続回路を並列接続して構成したプリチャージ回路を
設け、前記第３、第５のトランジスタの各ゲートに前記
記憶セル回路の記憶データとそれと極性が反対の記憶デ
ータを印加し、前記第１、第２のトランジスタの各ソー
スに前記記憶セル回路の記憶データとそれと極性が反対
の記憶データを印加し、前記第３、第４のトランジスタ
の直列接続回路又は、前記第５、第６のトランジスタの
直列接続回路のいずれか一方がオンすることにより、前
記排他的論理和回路をその判定動作前にプリチャージ
し、その後、前記第１、第２のトランジスタの各ゲート
に比較データとそれと極性が反対の比較データを印加す
ることにより、前記排他的論理和回路は前記記憶セル回
路に記憶されているデータと比較データとが一致するか
否かを判定し、その判定結果により前記出力回路を制御
して一致又は不一致の信号を前記一致線に出力すること
にある。
【００１４】請求項５の発明の特徴は、データを記憶す
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、第１のトランジスタとこれと極性が反対の第
２のトランジスタの直列接続回路と第３のトランジスタ
とこれと極性が反対の第４のトランジスタの直列接続回
路を並列接続し、且つ前記第２、第３のトランジスタの
ドレインを共通に接続すると共に、前記第１のトランジ
スタのドレインと前記第２のトランジスタのソースを接
続し、前記第３のトランジスタのドレインと前記第４の
トランジスタのソースを接続して構成したスタティク型
の排他的論理和回路を設け、前記第１、第２のトランジ
スタの各ゲートに前記記憶セル回路の記憶データとそれ
と極性が反対の記憶データを印加し、その後、前記第
２、第３のトランジスタの各ソースに比較データとそれ
と極性が反対の比較データを印加することにより、前記
排他的論理和回路は前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定し、その
判定結果により前記出力回路を制御して一致又は不一致
の信号を前記一致線に出力することにある。
る記憶セル回路と、前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定する判定
回路と、前記判定回路の判定結果を一致線に出力する出
力回路とを有するＣＡＭセル回路において、前記判定回
路として、第１のトランジスタとこれと極性が反対の第
２のトランジスタの直列接続回路と第３のトランジスタ
とこれと極性が反対の第４のトランジスタの直列接続回
路を並列接続し、且つ前記第２、第３のトランジスタの
ドレインを共通に接続すると共に、前記第１のトランジ
スタのドレインと前記第２のトランジスタのソースを接
続し、前記第３のトランジスタのドレインと前記第４の
トランジスタのソースを接続して構成したスタティク型
の排他的論理和回路を設け、前記第１、第２のトランジ
スタの各ゲートに前記記憶セル回路の記憶データとそれ
と極性が反対の記憶データを印加し、その後、前記第
２、第３のトランジスタの各ソースに比較データとそれ
と極性が反対の比較データを印加することにより、前記
排他的論理和回路は前記記憶セル回路に記憶されている
データと比較データとが一致するか否かを判定し、その
判定結果により前記出力回路を制御して一致又は不一致
の信号を前記一致線に出力することにある。
【００１５】又、この発明の好ましい一態様において、
前記記憶セル回路にデータを入力する１対のビット線
を、前記排他的論理和回路に比較データを入力する１対
の比較データ線と兼用にする。
前記記憶セル回路にデータを入力する１対のビット線
を、前記排他的論理和回路に比較データを入力する１対
の比較データ線と兼用にする。
【００１６】この発明の好ましい他の一態様において、
前記記憶セル回路はラッチ回路であり、前記出力回路は
前記一致線を基準電位にプルダウンするプルダウントラ
ンジスタで構成される。
前記記憶セル回路はラッチ回路であり、前記出力回路は
前記一致線を基準電位にプルダウンするプルダウントラ
ンジスタで構成される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のＣＡＭセル回路
の第１の実施の形態を示した回路図（請求項１に対応）
である。ＣＡＭセル回路は、ラッチ回路１、プリチャー
ジ回路８、排他的論理和回路９及びプルダウントランジ
スタ５から構成され、これら回路がリードライトＲ／Ｗ
ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ
線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接
続されている。
に基づいて説明する。図１は、本発明のＣＡＭセル回路
の第１の実施の形態を示した回路図（請求項１に対応）
である。ＣＡＭセル回路は、ラッチ回路１、プリチャー
ジ回路８、排他的論理和回路９及びプルダウントランジ
スタ５から構成され、これら回路がリードライトＲ／Ｗ
ＷＬ線、ビット線ＢＬ、ビット線ＢＬ´、比較データ
線ＣｏｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接
続されている。
【００１８】ここで、ラッチ回路１は図９に示した従来
例と同様で６個のＮＭＯＳトランジスタ（以降単にＭＯ
Ｓトランジスタと称する）から構成されている。プリチ
ャージ回路８は２個のＰＭＯＳトランジスタ１５、１６
の直列接続回路から構成され、排他的論理和回路９は直
列接続されたＭＯＳトランジスタ１１、１２の直列接続
回路とＭＯＳトランジスタ１３、１４の直列接続回路を
並列接続して構成されている。
例と同様で６個のＮＭＯＳトランジスタ（以降単にＭＯ
Ｓトランジスタと称する）から構成されている。プリチ
ャージ回路８は２個のＰＭＯＳトランジスタ１５、１６
の直列接続回路から構成され、排他的論理和回路９は直
列接続されたＭＯＳトランジスタ１１、１２の直列接続
回路とＭＯＳトランジスタ１３、１４の直列接続回路を
並列接続して構成されている。
【００１９】次に本実施の形態の動作について説明す
る。ラッチ回路１には例えば“０”が保存されているも
のとする。プリチャージ期間、比較データ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´を“０”、“０”とし、プリチャージ
回路８のＰＭＯＳトランジスタ１５、１６をオンとし
て、排他的論理和回路９のＭＯＳトランジスタ１１、１
３のドレインに“１”を印加して、この回路９をプリチ
ャージする。
る。ラッチ回路１には例えば“０”が保存されているも
のとする。プリチャージ期間、比較データ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´を“０”、“０”とし、プリチャージ
回路８のＰＭＯＳトランジスタ１５、１６をオンとし
て、排他的論理和回路９のＭＯＳトランジスタ１１、１
３のドレインに“１”を印加して、この回路９をプリチ
ャージする。
【００２０】評価期間、比較データ線ＣｏｍｐＤに
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ１１のゲートには“１”が、Ｍ
ＯＳトランジスタ１３のゲートには“０”が印加され
る。
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ１１のゲートには“１”が、Ｍ
ＯＳトランジスタ１３のゲートには“０”が印加され
る。
【００２１】この時、ラッチ回路１には“０”が保存さ
れているため、ＭＯＳトランジスタ１２のゲートには
“１”が印加され、ＭＯＳトランジスタ１４のゲートに
は“０”が印加されている。
れているため、ＭＯＳトランジスタ１２のゲートには
“１”が印加され、ＭＯＳトランジスタ１４のゲートに
は“０”が印加されている。
【００２２】これにより、ＭＯＳトランジスタ１１、１
２がオンとなり、ＭＯＳトランジスタ１３、１４がオフ
となって、プルダウントランジスタ５のゲートに“０”
が印加されるため、プルダウントランジスタ５はオンと
なり、一致線Ｍａｔｃｈが“１”と成って、比較データ
と同一のデータがラッチ回路１に記憶されていることが
検出される。
２がオンとなり、ＭＯＳトランジスタ１３、１４がオフ
となって、プルダウントランジスタ５のゲートに“０”
が印加されるため、プルダウントランジスタ５はオンと
なり、一致線Ｍａｔｃｈが“１”と成って、比較データ
と同一のデータがラッチ回路１に記憶されていることが
検出される。
【００２３】次にラッチ回路１に例えば“１”が保存さ
れているものとする。プリチャージ期間、上記と同様に
排他的論理和回路９がプリチャージされる。評価期間、
比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に
“１”が入力される。これにより、ＭＯＳトランジスタ
１１のゲートには“１”が、ＭＯＳトランジスタ１３の
ゲートには“０”が印加される。
れているものとする。プリチャージ期間、上記と同様に
排他的論理和回路９がプリチャージされる。評価期間、
比較データ線ＣｏｍｐＤに“０”、ＣｏｍｐＤ´に
“１”が入力される。これにより、ＭＯＳトランジスタ
１１のゲートには“１”が、ＭＯＳトランジスタ１３の
ゲートには“０”が印加される。
【００２４】この時、ラッチ回路１には“１”が保存さ
れているため、ＭＯＳトランジスタ１２のゲートには
“０”が印加され、ＭＯＳトランジスタ１４のゲートに
は“１”が印加されている。
れているため、ＭＯＳトランジスタ１２のゲートには
“０”が印加され、ＭＯＳトランジスタ１４のゲートに
は“１”が印加されている。
【００２５】これにより、ＭＯＳトランジスタ１１、１
４がオンとなり、ＭＯＳトランジスタ１２、１３がオフ
となって、プルダウントランジスタ５のゲートに“１”
が印加されるため、プルダウントランジスタ５はオンと
なり、一致線Ｍａｔｃｈが“０”と成って、比較データ
と異なるデータがラッチ回路１に記憶されていること
（不一致）が検出される。
４がオンとなり、ＭＯＳトランジスタ１２、１３がオフ
となって、プルダウントランジスタ５のゲートに“１”
が印加されるため、プルダウントランジスタ５はオンと
なり、一致線Ｍａｔｃｈが“０”と成って、比較データ
と異なるデータがラッチ回路１に記憶されていること
（不一致）が検出される。
【００２６】尚、この評価期間、トランジスタ１６がオ
フになるため、ＭＯＳトランジスタ１１、１３のドレイ
ンはフローティング状態になる。
フになるため、ＭＯＳトランジスタ１１、１３のドレイ
ンはフローティング状態になる。
【００２７】本実施の形態によれば、使用トランジスタ
の数は従来と同様であるが、排他的論理和回路９を構成
するＭＯＳトランジスタ１１、１２及びＭＯＳトランジ
スタ１３、１４を直列接続したため、他のトランジスタ
とコンタクトをとらなくて済み、その分、回路面積を小
さくすることができ、動作の高速化を図ることができ
る。
の数は従来と同様であるが、排他的論理和回路９を構成
するＭＯＳトランジスタ１１、１２及びＭＯＳトランジ
スタ１３、１４を直列接続したため、他のトランジスタ
とコンタクトをとらなくて済み、その分、回路面積を小
さくすることができ、動作の高速化を図ることができ
る。
【００２８】図２は、本発明のＣＡＭセル回路の第２の
実施の形態を示した回路図（請求項２に対応）である。
ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、
排他的論理和回路９及びプルダウントランジスタ５から
構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、
ビット線ＢＬ、ビット線ＢＬ´、比較データ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されてい
る。
実施の形態を示した回路図（請求項２に対応）である。
ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、
排他的論理和回路９及びプルダウントランジスタ５から
構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、
ビット線ＢＬ、ビット線ＢＬ´、比較データ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されてい
る。
【００２９】本例のプリチャージ回路８は、ＰＭＯＳト
ランジスタ１７、１８の直列接続回路と直列接続された
ＰＭＯＳトランジスタ１９、２０の直列接続回路を並列
接続して構成され、プリチャージ期間を過ぎても、排他
的論理和回路９へのプリチャージ電圧を保持することが
できる点が、図１に示した第１の実施の形態と異なると
ころであり、他の構成は第１の実施の形態と同様であ
る。
ランジスタ１７、１８の直列接続回路と直列接続された
ＰＭＯＳトランジスタ１９、２０の直列接続回路を並列
接続して構成され、プリチャージ期間を過ぎても、排他
的論理和回路９へのプリチャージ電圧を保持することが
できる点が、図１に示した第１の実施の形態と異なると
ころであり、他の構成は第１の実施の形態と同様であ
る。
【００３０】次に本実施の形態の動作について説明す
る。ラッチ回路１は“０”を保存しているものとする。
これにより、ＰＭＯＳトランジスタ１７のゲートに
“０”が印加されて、このトランジスタをオンとしてい
る。プリチャージ期間、比較データ線ＣｏｍｐＤ、Ｃｏ
ｍｐＤ´が“０”、“０”となって、プリチャージ回路
８のＰＭＯＳトランジスタ１７、１８をオンとするた
め、排他的論理和回路９のＭＯＳトランジスタ１１、１
３に“１”が印加され、この回路９をプリチャージす
る。
る。ラッチ回路１は“０”を保存しているものとする。
これにより、ＰＭＯＳトランジスタ１７のゲートに
“０”が印加されて、このトランジスタをオンとしてい
る。プリチャージ期間、比較データ線ＣｏｍｐＤ、Ｃｏ
ｍｐＤ´が“０”、“０”となって、プリチャージ回路
８のＰＭＯＳトランジスタ１７、１８をオンとするた
め、排他的論理和回路９のＭＯＳトランジスタ１１、１
３に“１”が印加され、この回路９をプリチャージす
る。
【００３１】評価期間、比較データ線ＣｏｍｐＤに
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ１１のゲートには“１”が、Ｍ
ＯＳトランジスタ１３のゲートには“０”が印加され
る。
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ１１のゲートには“１”が、Ｍ
ＯＳトランジスタ１３のゲートには“０”が印加され
る。
【００３２】この時、ラッチ回路１には“０”が保存さ
れているため、ＭＯＳトランジスタ１２のゲートには
“１”が印加され、ＭＯＳトランジスタ１４のゲートに
は“０”が印加されている。
れているため、ＭＯＳトランジスタ１２のゲートには
“１”が印加され、ＭＯＳトランジスタ１４のゲートに
は“０”が印加されている。
【００３３】これにより、ＭＯＳトランジスタ１１、１
２がオンとなり、ＭＯＳトランジスタ１１、１３のドレ
インは“０”となって、プルダウントランジスタ５のゲ
ートに“０”が印加されるため、プルダウントランジス
タ５はオフとなり、一致線Ｍａｔｃｈが“１”と成っ
て、比較データと同一のデータがラッチ回路１に記憶さ
れていることが検出される。
２がオンとなり、ＭＯＳトランジスタ１１、１３のドレ
インは“０”となって、プルダウントランジスタ５のゲ
ートに“０”が印加されるため、プルダウントランジス
タ５はオフとなり、一致線Ｍａｔｃｈが“１”と成っ
て、比較データと同一のデータがラッチ回路１に記憶さ
れていることが検出される。
【００３４】この評価期間、ＰＭＯＳトランジスタ、１
８、１９に“１”、ＰＭＯＳトランジスタ１７、２０に
“０”が印加され、ＰＭＯＳトランジスタ１８がオフ、
ＰＭＯＳトランジスタ１９がオフになって、プリチャー
ジ回路８から排他的論理和回路９には“１”が印加され
ず、排他的論理和回路９のＭＯＳトランジスタ１１，１
３のドレインは“０”を維持し、排他的論理和回路９は
フローティング状態になることはない。
８、１９に“１”、ＰＭＯＳトランジスタ１７、２０に
“０”が印加され、ＰＭＯＳトランジスタ１８がオフ、
ＰＭＯＳトランジスタ１９がオフになって、プリチャー
ジ回路８から排他的論理和回路９には“１”が印加され
ず、排他的論理和回路９のＭＯＳトランジスタ１１，１
３のドレインは“０”を維持し、排他的論理和回路９は
フローティング状態になることはない。
【００３５】次にラッチ回路１に例えば“１”が保存さ
れているものとする。プリチャージ期間、ＣｏｍｐＤ、
ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ
１９、２０がオンになって、排他的論理和回路９がプリ
チャージされる。
れているものとする。プリチャージ期間、ＣｏｍｐＤ、
ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ
１９、２０がオンになって、排他的論理和回路９がプリ
チャージされる。
【００３６】評価期間、比較データ線ＣｏｍｐＤに
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ１１のゲートには“１”が、Ｍ
ＯＳトランジスタ１３のゲートには“０”が印加され
る。
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ１１のゲートには“１”が、Ｍ
ＯＳトランジスタ１３のゲートには“０”が印加され
る。
【００３７】この時、ラッチ回路１には“１”が保存さ
れているため、ＭＯＳトランジスタ１２のゲートには
“０”が印加され、ＭＯＳトランジスタ１４のゲートに
は“１”が印加されている。
れているため、ＭＯＳトランジスタ１２のゲートには
“０”が印加され、ＭＯＳトランジスタ１４のゲートに
は“１”が印加されている。
【００３８】これにより、ＭＯＳトランジスタ１１、１
４がオンとなり、ＭＯＳトランジスタ１２、１３がオフ
となって、プルダウントランジスタ５のゲートに“１”
が印加されるため、プルダウントランジスタ５はオンと
なり、一致線Ｍａｔｃｈが“０”と成って、比較データ
と異なるデータがラッチ回路１に記憶されていること
（不一致）が検出される。
４がオンとなり、ＭＯＳトランジスタ１２、１３がオフ
となって、プルダウントランジスタ５のゲートに“１”
が印加されるため、プルダウントランジスタ５はオンと
なり、一致線Ｍａｔｃｈが“０”と成って、比較データ
と異なるデータがラッチ回路１に記憶されていること
（不一致）が検出される。
【００３９】尚、この評価期間、ＰＭＯＳトランジスタ
１９、２０がオンになるため、ＭＯＳトランジスタ１
１、１３のドレインは引き続き“１”となり、フローテ
ィング状態にならない。
１９、２０がオンになるため、ＭＯＳトランジスタ１
１、１３のドレインは引き続き“１”となり、フローテ
ィング状態にならない。
【００４０】本実施の形態によれば、前記評価期間中
も、比較データ線ＣｏｍｐＤが“０”となっているた
め、プリチャージ回路８がオンになり、フローティング
状態にはならず、排他的論理和回路９にプリチャージが
継続されて電荷が放電されないため、評価動作を安定化
させることができる。
も、比較データ線ＣｏｍｐＤが“０”となっているた
め、プリチャージ回路８がオンになり、フローティング
状態にはならず、排他的論理和回路９にプリチャージが
継続されて電荷が放電されないため、評価動作を安定化
させることができる。
【００４１】図３は、本発明のＣＡＭセル回路の第３の
実施の形態を示した回路図（請求項３に対応）である。
ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、
排他的論理和回路９及びプルダウントランジスタ５から
構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、
ビット線ＢＬ、ビット線ＢＬ´、比較データ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されてい
る。
実施の形態を示した回路図（請求項３に対応）である。
ＣＡＭセル回路はラッチ回路１、プリチャージ回路８、
排他的論理和回路９及びプルダウントランジスタ５から
構成され、これら回路がリードライトＲ／Ｗ ＷＬ線、
ビット線ＢＬ、ビット線ＢＬ´、比較データ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続されてい
る。
【００４２】本例の排他的論理和回路９はＭＯＳトラン
ジスタ２１、２２の並列回路から成っている点が、図１
に示した第１の実施の形態と異なるところであり、他の
構成は同様である。
ジスタ２１、２２の並列回路から成っている点が、図１
に示した第１の実施の形態と異なるところであり、他の
構成は同様である。
【００４３】次に本実施の形態の動作について説明す
る。ラッチ回路１は“０”を保存しているものとする。
プリチャージ期間、比較データ線ＣｏｍｐＤ、Ｃｏｍｐ
Ｄ´が“０”、“０”となって、プリチャージ回路８の
ＰＭＯＳトランジスタ１７、１８がオンして、排他的論
理和回路９のＭＯＳトランジスタ２１、２２に“１”を
印加して、この回路９をプリチャージする。
る。ラッチ回路１は“０”を保存しているものとする。
プリチャージ期間、比較データ線ＣｏｍｐＤ、Ｃｏｍｐ
Ｄ´が“０”、“０”となって、プリチャージ回路８の
ＰＭＯＳトランジスタ１７、１８がオンして、排他的論
理和回路９のＭＯＳトランジスタ２１、２２に“１”を
印加して、この回路９をプリチャージする。
【００４４】評価期間、比較データ線ＣｏｍｐＤに
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ２１のゲートには“０”が、Ｍ
ＯＳトランジスタ２２のゲートには“１”が印加され
る。
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ２１のゲートには“０”が、Ｍ
ＯＳトランジスタ２２のゲートには“１”が印加され
る。
【００４５】これにより、ＭＯＳトランジスタ２１がオ
フして、ＭＯＳトランジスタ２２がオンし、ＭＯＳトラ
ンジスタ２２のソースに“０”が入力されて、ＭＯＳト
ランジスタ２１、２２のドレインが“０”となる。それ
故、プルダウントランジスタ５のゲートに“０”が印加
されて、プルダウントランジスタ５がオフになり、一致
線Ｍａｔｃｈが“１”と成って、比較データと同一のデ
ータが保存されていることが示される。
フして、ＭＯＳトランジスタ２２がオンし、ＭＯＳトラ
ンジスタ２２のソースに“０”が入力されて、ＭＯＳト
ランジスタ２１、２２のドレインが“０”となる。それ
故、プルダウントランジスタ５のゲートに“０”が印加
されて、プルダウントランジスタ５がオフになり、一致
線Ｍａｔｃｈが“１”と成って、比較データと同一のデ
ータが保存されていることが示される。
【００４６】本実施の形態によれば、排他的論理和回路
９が２個のトランジスタで構成されているため、回路の
構成部品を従来よりも削減でき、回路面積を小さくする
ことができ、動作の高速化を図ることができる。
９が２個のトランジスタで構成されているため、回路の
構成部品を従来よりも削減でき、回路面積を小さくする
ことができ、動作の高速化を図ることができる。
【００４７】図４は、本発明のＣＡＭセル回路の第４の
実施の形態を示した回路図（請求項４に対応）である。
ＣＡＭセル回路は、ラッチ回路１、プリチャージ回路
８、排他的論理和回路９及びプルダウントランジスタ５
から構成され、これら回路がリードライトＲ／Ｗ ＷＬ
線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線Ｃｏ
ｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続され
ている。
実施の形態を示した回路図（請求項４に対応）である。
ＣＡＭセル回路は、ラッチ回路１、プリチャージ回路
８、排他的論理和回路９及びプルダウントランジスタ５
から構成され、これら回路がリードライトＲ／Ｗ ＷＬ
線、ビット線ＢＬ、ビット線ＢＬ´、比較データ線Ｃｏ
ｍｐＤ、ＣｏｍｐＤ´及び一致線Ｍａｔｃｈに接続され
ている。
【００４８】本例のプリチャージ回路８は、直列接続さ
れたＰＭＯＳトランジスタ１７、１８と直列接続された
ＰＭＯＳトランジスタ１９、２０が並列接続されて構成
され、プリチャージ期間を過ぎても、排他的論理和回路
９へのプリチャージ電圧を保持することができる点が、
図１に示した第１の実施の形態と異なるところである。
並びに、排他的論理和回路９は、ＭＯＳトランジスタ２
１、２２の並列回路から成っている点が、図１に示した
第１の実施の形態と異なるところである。
れたＰＭＯＳトランジスタ１７、１８と直列接続された
ＰＭＯＳトランジスタ１９、２０が並列接続されて構成
され、プリチャージ期間を過ぎても、排他的論理和回路
９へのプリチャージ電圧を保持することができる点が、
図１に示した第１の実施の形態と異なるところである。
並びに、排他的論理和回路９は、ＭＯＳトランジスタ２
１、２２の並列回路から成っている点が、図１に示した
第１の実施の形態と異なるところである。
【００４９】次に本実施の形態の動作について説明す
る。ラッチ回路１は“０”を保存しているものとする。
従って、ＰＭＯＳトランジスタ１９のゲートには“０”
が印加されて、このトランジスタ１９がオンとなってい
る。プリチャージ期間、比較データ線ＣｏｍｐＤ、Ｃｏ
ｍｐＤ´が“０”、“０”となるため、プリチャージ回
路８のＰＭＯＳトランジスタ２０をオンとし、ＰＭＯＳ
トランジスタ１９、２０の直列接続回路をオンとして、
排他的論理和回路９のＭＯＳトランジスタ２１、２２に
“１”を印加して、この回路９をプリチャージする。
る。ラッチ回路１は“０”を保存しているものとする。
従って、ＰＭＯＳトランジスタ１９のゲートには“０”
が印加されて、このトランジスタ１９がオンとなってい
る。プリチャージ期間、比較データ線ＣｏｍｐＤ、Ｃｏ
ｍｐＤ´が“０”、“０”となるため、プリチャージ回
路８のＰＭＯＳトランジスタ２０をオンとし、ＰＭＯＳ
トランジスタ１９、２０の直列接続回路をオンとして、
排他的論理和回路９のＭＯＳトランジスタ２１、２２に
“１”を印加して、この回路９をプリチャージする。
【００５０】評価期間、比較データ線ＣｏｍｐＤに
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ２１のゲートには“０”が、Ｍ
ＯＳトランジスタ２２のゲートには“１”が印加され、
ＭＯＳトランジスタ２１がオフして、ＭＯＳトランジス
タ２２がオンする。
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ２１のゲートには“０”が、Ｍ
ＯＳトランジスタ２２のゲートには“１”が印加され、
ＭＯＳトランジスタ２１がオフして、ＭＯＳトランジス
タ２２がオンする。
【００５１】それ故、ＭＯＳトランジスタ２２のソース
に“０”が入力され、ＭＯＳトランジスタ２１、２２の
ドレインが“０”となり、プルダウントランジスタ５の
ゲートに“０”が印加されて、プルダウントランジスタ
５はオフになり、一致線Ｍａｔｃｈが“１”と成って、
比較データと同一のデータが保存されていることが示さ
れる。
に“０”が入力され、ＭＯＳトランジスタ２１、２２の
ドレインが“０”となり、プルダウントランジスタ５の
ゲートに“０”が印加されて、プルダウントランジスタ
５はオフになり、一致線Ｍａｔｃｈが“１”と成って、
比較データと同一のデータが保存されていることが示さ
れる。
【００５２】この評価期間、ＰＭＯＳトランジスタ、１
７、２０に“１”、ＰＭＯＳトランジスタ１８、１９に
“０”が印加され、ＰＭＯＳトランジスタ１７がオフ、
ＰＭＯＳトランジスタ２０がオフになって、プリチャー
ジ回路８から排他的論理和回路９には“１”が印加され
ず、排他的論理和回路９のＭＯＳトランジスタ２１，２
２のドレインは“０”を維持し、排他的論理和回路９は
フローティング状態になることはない。
７、２０に“１”、ＰＭＯＳトランジスタ１８、１９に
“０”が印加され、ＰＭＯＳトランジスタ１７がオフ、
ＰＭＯＳトランジスタ２０がオフになって、プリチャー
ジ回路８から排他的論理和回路９には“１”が印加され
ず、排他的論理和回路９のＭＯＳトランジスタ２１，２
２のドレインは“０”を維持し、排他的論理和回路９は
フローティング状態になることはない。
【００５３】次にラッチ回路１に例えば“１”が保存さ
れているものとする。プリチャージ期間、ＣｏｍｐＤ、
ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ
１７、１８がオンになって、排他的論理和回路９がプリ
チャージされる。
れているものとする。プリチャージ期間、ＣｏｍｐＤ、
ＣｏｍｐＤ´に“０”が入力されるため、トランジスタ
１７、１８がオンになって、排他的論理和回路９がプリ
チャージされる。
【００５４】評価期間、比較データ線ＣｏｍｐＤに
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ２１のゲートには“０”が、Ｍ
ＯＳトランジスタ２２のゲートには“１”が印加され、
ＭＯＳトランジスタ２１はオフ、ＭＯＳトランジスタ２
２はオンになる。
“０”、ＣｏｍｐＤ´に“１”が入力される。これによ
り、ＭＯＳトランジスタ２１のゲートには“０”が、Ｍ
ＯＳトランジスタ２２のゲートには“１”が印加され、
ＭＯＳトランジスタ２１はオフ、ＭＯＳトランジスタ２
２はオンになる。
【００５５】この時、ラッチ回路１には“１”が保存さ
れているため、ＭＯＳトランジスタ２２のソースには
“１”が印加され、ＭＯＳトランジスタ２１、２２のド
レインが“１”になる。
れているため、ＭＯＳトランジスタ２２のソースには
“１”が印加され、ＭＯＳトランジスタ２１、２２のド
レインが“１”になる。
【００５６】これにより、プルダウントランジスタ５の
ゲートに“１”が印加されるため、プルダウントランジ
スタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成っ
て、比較データと異なるデータがラッチ回路１に記憶さ
れていること（不一致）が検出される。
ゲートに“１”が印加されるため、プルダウントランジ
スタ５はオンとなり、一致線Ｍａｔｃｈが“０”と成っ
て、比較データと異なるデータがラッチ回路１に記憶さ
れていること（不一致）が検出される。
【００５７】尚、この評価期間、トランジスタ１７、１
８がオンになるため、ＭＯＳトランジスタ２１、２２の
ドレインは引き続き“１”となり、フローティング状態
にならない。
８がオンになるため、ＭＯＳトランジスタ２１、２２の
ドレインは引き続き“１”となり、フローティング状態
にならない。
【００５８】本実施の形態によれば、排他的論理和回路
９が２個のトランジスタで構成されているため、回路の
構成部品を従来よりも削減でき、回路面積を小さくする
ことができ、動作の高速化を図ることができる。また、
評価期間中も、プリチャージ回路８がオンとなって、フ
ローティング状態にはならず、安定した動作を行うこと
ができる。
９が２個のトランジスタで構成されているため、回路の
構成部品を従来よりも削減でき、回路面積を小さくする
ことができ、動作の高速化を図ることができる。また、
評価期間中も、プリチャージ回路８がオンとなって、フ
ローティング状態にはならず、安定した動作を行うこと
ができる。
【００５９】図５は、図４に示した第４の実施の形態を
一致検出回路に用いた構成例を示した回路図である。図
５（Ａ）に示すように複数のＣＡＭセル回路５１〜ＣＡ
Ｍセル回路５ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬ
と共通の一致線Ｍａｔｃｈ線に接続されている。
一致検出回路に用いた構成例を示した回路図である。図
５（Ａ）に示すように複数のＣＡＭセル回路５１〜ＣＡ
Ｍセル回路５ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬ
と共通の一致線Ｍａｔｃｈ線に接続されている。
【００６０】一致線Ｍａｔｃｈは検出出力回路６０の通
常オン状態のＰＭＯＳトランジスタ２３によりプルアッ
プされている。ＰＭＯＳトランジスタ２４、ＭＯＳトラ
ンジスタ２５はインバータを構成している。
常オン状態のＰＭＯＳトランジスタ２３によりプルアッ
プされている。ＰＭＯＳトランジスタ２４、ＭＯＳトラ
ンジスタ２５はインバータを構成している。
【００６１】ここで、図５（Ｂ）に示すようにＣＡＭセ
ル回路５１〜ＣＡＭセル回路５ｎに記憶されているデー
タの全てが一致した場合は、一致線Ｍａｔｃｈが“１”
で、インバータからは“０”が出力され、比較データと
同一のデータがＣＡＭセル回路５１〜ＣＡＭセル回路５
ｎに記憶されていると検出される。
ル回路５１〜ＣＡＭセル回路５ｎに記憶されているデー
タの全てが一致した場合は、一致線Ｍａｔｃｈが“１”
で、インバータからは“０”が出力され、比較データと
同一のデータがＣＡＭセル回路５１〜ＣＡＭセル回路５
ｎに記憶されていると検出される。
【００６２】しかし、ＣＡＭセル回路５１〜ＣＡＭセル
回路５ｎのいずれか１個以上のデータが比較データと異
なっている場合は、一致線Ｍａｔｃｈが“０”と成り、
インバータからは“１”が出力され、比較データとＣＡ
Ｍセル回路５１〜ＣＡＭセル回路５ｎに記憶されている
データが一致しないと、検出される。
回路５ｎのいずれか１個以上のデータが比較データと異
なっている場合は、一致線Ｍａｔｃｈが“０”と成り、
インバータからは“１”が出力され、比較データとＣＡ
Ｍセル回路５１〜ＣＡＭセル回路５ｎに記憶されている
データが一致しないと、検出される。
【００６３】図６は、本発明のＣＡＭセル回路の第５の
実施の形態を示した回路図（請求項５に対応）である。
ＣＡＭセル回路は、ラッチ回路１、排他的論理和回路９
及びプルダウントランジスタ５から構成され、これら回
路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビッ
ト線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及
び一致線Ｍａｔｃｈに接続されている。本例では排他的
論理和回路９がスタティク型のため、プリチャージ回路
が不要となっている。
実施の形態を示した回路図（請求項５に対応）である。
ＣＡＭセル回路は、ラッチ回路１、排他的論理和回路９
及びプルダウントランジスタ５から構成され、これら回
路がリードライトＲ／Ｗ ＷＬ線、ビット線ＢＬ、ビッ
ト線ＢＬ´、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´及
び一致線Ｍａｔｃｈに接続されている。本例では排他的
論理和回路９がスタティク型のため、プリチャージ回路
が不要となっている。
【００６４】次に本実施の形態の動作について説明す
る。ラッチ回路１は“０”を保存しているものとする。
これにより、ＭＯＳトランジスタ２７とＰＭＯＳトラン
ジスタ２８のゲートには“１”が、ＭＯＳトランジスタ
２９とＰＭＯＳトランジスタ２６のゲートには“０”が
印加される。比較データ線ＣｏｍｐＤに“０”、Ｃｏｍ
ｐＤ´に“１”が入力される。
る。ラッチ回路１は“０”を保存しているものとする。
これにより、ＭＯＳトランジスタ２７とＰＭＯＳトラン
ジスタ２８のゲートには“１”が、ＭＯＳトランジスタ
２９とＰＭＯＳトランジスタ２６のゲートには“０”が
印加される。比較データ線ＣｏｍｐＤに“０”、Ｃｏｍ
ｐＤ´に“１”が入力される。
【００６５】従って、ＭＯＳトランジスタ２９、ＰＭＯ
Ｓトランジスタ２８がオフして、ＰＭＯＳトランジスタ
２６とＭＯＳトランジスタ２７がオンする。ＭＯＳトラ
ンジスタ２７のソースに“０”が入力され、プルダウン
トランジスタ５のゲートに“０”が印加される。
Ｓトランジスタ２８がオフして、ＰＭＯＳトランジスタ
２６とＭＯＳトランジスタ２７がオンする。ＭＯＳトラ
ンジスタ２７のソースに“０”が入力され、プルダウン
トランジスタ５のゲートに“０”が印加される。
【００６６】これにより、プルダウントランジスタ５が
オフになり、一致線Ｍａｔｃｈが“１”と成って、比較
データと同一のデータが保存されていることが示され
る。本実施の形態によれば、プリチャージ回路が無い
分、トランジスタの数（３〜５）を大幅に削減でき、回
路面積を小さくして、動作の高速化を図ることできる。
しかも、排他的論理和回路９がスタティク型のため、安
定な動作を行うことができる。
オフになり、一致線Ｍａｔｃｈが“１”と成って、比較
データと同一のデータが保存されていることが示され
る。本実施の形態によれば、プリチャージ回路が無い
分、トランジスタの数（３〜５）を大幅に削減でき、回
路面積を小さくして、動作の高速化を図ることできる。
しかも、排他的論理和回路９がスタティク型のため、安
定な動作を行うことができる。
【００６７】図７は、本発明のＣＡＭセル回路の第６の
実施の形態を示した回路図（請求項６に対応）である。
本例のＣＡＭセル回路は、第５の実施の形態のそれと同
一であるが、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が
省略され、ビット線ＢＬ、ビット線ＢＬ´が比較データ
線ＣｏｍｐＤ、ＣｏｍｐＤ´を兼用している。
実施の形態を示した回路図（請求項６に対応）である。
本例のＣＡＭセル回路は、第５の実施の形態のそれと同
一であるが、比較データ線ＣｏｍｐＤ、ＣｏｍｐＤ´が
省略され、ビット線ＢＬ、ビット線ＢＬ´が比較データ
線ＣｏｍｐＤ、ＣｏｍｐＤ´を兼用している。
【００６８】従って、本実施の形態では、当初、ビット
線ＢＬ、ビット線ＢＬ´を用いて、ラッチ回路１にデー
タを記憶させ、その後、ビット線ＢＬ、ビット線ＢＬ´
を用いて、比較データを入力することにより、第５の実
施の形態と同一の動作を行うことができ、同様の効果を
得ることができる。特に、本例ではデータ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´を省略することができるため、配線面
積を小さくすることができ、高密度の集積化に有利とな
る。
線ＢＬ、ビット線ＢＬ´を用いて、ラッチ回路１にデー
タを記憶させ、その後、ビット線ＢＬ、ビット線ＢＬ´
を用いて、比較データを入力することにより、第５の実
施の形態と同一の動作を行うことができ、同様の効果を
得ることができる。特に、本例ではデータ線Ｃｏｍｐ
Ｄ、ＣｏｍｐＤ´を省略することができるため、配線面
積を小さくすることができ、高密度の集積化に有利とな
る。
【００６９】図８は、図６に示した第５の実施の形態を
一致検出回路に用いた構成例を示した回路図である。図
８（Ａ）に示すように複数のＣＡＭセル回路８１〜ＣＡ
Ｍセル回路８ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬ
と共通の一致線Ｍａｔｃｈ線に接続される。
一致検出回路に用いた構成例を示した回路図である。図
８（Ａ）に示すように複数のＣＡＭセル回路８１〜ＣＡ
Ｍセル回路８ｎが共通のリード、ライト線Ｒ／Ｗ ＷＬ
と共通の一致線Ｍａｔｃｈ線に接続される。
【００７０】一致線Ｍａｔｃｈは検出出力回路６０の通
常オン状態のＰＭＯＳトランジスタ２３によりプルアッ
プされている。ＰＭＯＳトランジスタ２４、ＭＯＳトラ
ンジスタ２５はインバータを構成している。
常オン状態のＰＭＯＳトランジスタ２３によりプルアッ
プされている。ＰＭＯＳトランジスタ２４、ＭＯＳトラ
ンジスタ２５はインバータを構成している。
【００７１】ここで、図８（Ｂ）に示すように、ＣＡＭ
セル回路８１〜ＣＡＭセル回路８ｎに記憶されているデ
ータの全てが一致した場合は、一致線Ｍａｔｃｈが
“１”で、インバータからは“０”が出力され、比較デ
ータと同一のデータがＣＡＭセル回路８１〜ＣＡＭセル
回路８ｎに記憶されていると検出される。
セル回路８１〜ＣＡＭセル回路８ｎに記憶されているデ
ータの全てが一致した場合は、一致線Ｍａｔｃｈが
“１”で、インバータからは“０”が出力され、比較デ
ータと同一のデータがＣＡＭセル回路８１〜ＣＡＭセル
回路８ｎに記憶されていると検出される。
【００７２】しかし、ＣＡＭセル回路８１〜ＣＡＭセル
回路８ｎのいずれか１個以上のデータが比較データと異
なっている場合は、一致線Ｍａｔｃｈが“０”と成り、
インバータからは“１”が出力され、比較データとＣＡ
Ｍセル回路８１〜ＣＡＭセル回路８ｎに記憶されている
データが一致しないと、検出される。
回路８ｎのいずれか１個以上のデータが比較データと異
なっている場合は、一致線Ｍａｔｃｈが“０”と成り、
インバータからは“１”が出力され、比較データとＣＡ
Ｍセル回路８１〜ＣＡＭセル回路８ｎに記憶されている
データが一致しないと、検出される。
【００７３】
【発明の効果】以上詳細に説明したように、本発明のＣ
ＡＭセル回路によれば、部品点数を削減して回路面積を
減らすことにより、動作速度の高速化を図ることができ
る。
ＡＭセル回路によれば、部品点数を削減して回路面積を
減らすことにより、動作速度の高速化を図ることができ
る。
【００７４】請求項２、４、６の発明によれば、上記効
果の他に安定な動作を得ることができる。
果の他に安定な動作を得ることができる。
【図１】本発明のＣＡＭセル回路の第１の実施の形態を
示した回路図である。
示した回路図である。
【図２】本発明のＣＡＭセル回路の第２の実施の形態を
示した回路図である。
示した回路図である。
【図３】本発明のＣＡＭセル回路の第３の実施の形態を
示した回路図である。
示した回路図である。
【図４】本発明のＣＡＭセル回路の第４の実施の形態を
示した回路図である。
示した回路図である。
【図５】図４に示した第４の実施の形態を一致検出回路
に用いた構成例を示した回路図である。
に用いた構成例を示した回路図である。
【図６】本発明のＣＡＭセル回路の第５の実施の形態を
示した回路図である。
示した回路図である。
【図７】本発明のＣＡＭセル回路の第６の実施の形態を
示した回路図である。
示した回路図である。
【図８】図６に示した第５の実施の形態を一致検出回路
に用いた構成例を示した回路図である。
に用いた構成例を示した回路図である。
【図９】従来のＣＡＭセル回路の構成例を示した回路図
である。
である。
１ ラッチ回路 ５ プルダウントランジスタ ８ プリチャージ回路 ９ 排他的論理和回路 １１〜１４、２１、２２、２５、２７、２９ ＭＯＳト
ランジスタ １５〜２０、２３、２４、２６、２８ ＰＭＯＳトラン
ジスタ ５１〜５ｎ、８１〜８ｎ ＣＡＭセル ６０ 検出出力回路
ランジスタ １５〜２０、２３、２４、２６、２８ ＰＭＯＳトラン
ジスタ ５１〜５ｎ、８１〜８ｎ ＣＡＭセル ６０ 検出出力回路
Claims (5)
- 【請求項１】 データを記憶する記憶セル回路と、前記
記憶セル回路に記憶されているデータと比較データとが
一致するか否かを判定する判定回路と、 前記判定回路の検出結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、 前記判定回路として、第１、第２のトランジスタの直列
接続回路と第３、第４のトランジスタの直列接続回路を
並列接続して構成した排他的論理和回路を設け、 前記
第１乃至第４のトランジスタとは極性の異なる第５、第
６のトランジスタの直列接続回路で構成したプリチャー
ジ回路を設け、 前記第２、第４のトランジスタの各ゲートに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、 前記第５、第６のトランジスタが同時にオンすることに
より、前記排他的論理和回路をその判定動作前にプリチ
ャージし、 その後、前記第１、第３のトランジスタの各ゲートに比
較データとそれと極性が反対の比較データを印加するこ
とにより、前記排他的論理和回路は前記記憶セル回路に
記憶されているデータと比較データとが一致するか否か
を判定し、その判定結果により前記出力回路を制御して
一致又は不一致の信号を前記一致線に出力することを特
徴とするＣＡＭセル回路。 - 【請求項２】 データを記憶する記憶セル回路と、 前記記憶セル回路に記憶されているデータと比較データ
とが一致するか否かを判定する判定回路と、 前記判定回路の判定結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、 前記判定回路として、第１、第２のトランジスタの直列
接続回路と第３、第４のトランジスタの直列接続回路を
並列接続して構成した排他的論理和回路を設け、 前記
第１乃至第４のトランジスタとは極性の異なる第５、第
６のトランジスタの直列接続回路と前記第１乃至第４の
トランジスタとは極性の異なる第７、第８のトランジス
タの直列接続回路を並列接続して構成したプリチャージ
回路を設け、 前記第５、第７のトランジスタの各ゲー
トに前記記憶セル回路の記憶データとそれと極性が反対
の記憶データを印加し、 前記第２、第４のトランジスタの各ゲートに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、 前記第５、第６のトランジスタの直列接続回路又は、前
記第７、第８のトランジスタの直列接続回路のいずれか
一方がオンすることにより、前記排他的論理和回路をそ
の判定動作前にプリチャージし、 その後、前記第１、第３のトランジスタの各ゲートに比
較データとそれと極性が反対の比較データを印加するこ
とにより、前記排他的論理和回路は前記記憶セル回路に
記憶されているデータと比較データとが一致するか否か
を判定し、その判定結果により前記出力回路を制御して
一致又は不一致の信号を前記一致線に出力することを特
徴とするＣＡＭセル回路。 - 【請求項３】 データを記憶する記憶セル回路と、 前記記憶セル回路に記憶されているデータと比較データ
とが一致するか否かを判定する判定回路と、 前記判定回路の判定結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、 前記判定回路として、ドレインを共通に接続した第１、
第２のトランジスタで構成した排他的論理和回路を設
け、 前記第１、２のトランジスタとは極性の異なる第４、第
５のトランジスタを直列接続して構成したプリチャージ
回路を設け、 前記第１、第２のトランジスタの各ソースに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、 前記第４、第５のトランジスタが同時にオンすることに
より、前記排他的論理和回路をその判定動作前にプリチ
ャージし、 その後、前記第１、第２のトランジスタの各ゲートに比
較データとそれと極性が反対の比較データを印加するこ
とにより、前記排他的論理和回路は前記記憶セル回路に
記憶されているデータと比較データとが一致するか否か
を判定し、その判定結果により前記出力回路を制御して
一致又は不一致の信号を前記一致線に出力することを特
徴とするＣＡＭセル回路。 - 【請求項４】 データを記憶する記憶セル回路と、 前記記憶セル回路に記憶されているデータと比較データ
とが一致するか否かを判定する判定回路と、 前記判定回路の判定結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、 前記判定回路として、ドレインを共通に接続した第１、
第２のトランジスタで構成した排他的論理和回路を設
け、 前記第１、第２のトランジスタとは極性の異なる第３、
第４のトランジスタの直列接続回路と前記第１、第２の
トランジスタとは極性の異なる第５、第６のトランジス
タの直列接続回路を並列接続して構成したプリチャージ
回路を設け、 前記第３、第５のトランジスタの各ゲートに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、 前記第１、第２のトランジスタの各ソースに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、 前記第３、第４のトランジスタの直列接続回路又は、前
記第５、第６のトランジスタの直列接続回路のいずれか
一方がオンすることにより、前記排他的論理和回路をそ
の判定動作前にプリチャージし、 その後、前記第１、第２のトランジスタの各ゲートに比
較データとそれと極性が反対の比較データを印加するこ
とにより、前記排他的論理和回路は前記記憶セル回路に
記憶されているデータと比較データとが一致するか否か
を判定し、その判定結果により前記出力回路を制御して
一致又は不一致の信号を前記一致線に出力することを特
徴とするＣＡＭセル回路。 - 【請求項５】 データを記憶する記憶セル回路と、 前記記憶セル回路に記憶されているデータと比較データ
とが一致するか否かを判定する判定回路と、 前記判定回路の判定結果を一致線に出力する出力回路と
を有するＣＡＭセル回路において、 前記判定回路として、第１のトランジスタとこれと極性
が反対の第２のトランジスタの直列接続回路と第３のト
ランジスタとこれと極性が反対の第４のトランジスタの
直列接続回路を並列接続し、且つ前記第２、第３のトラ
ンジスタのドレインを共通に接続すると共に、前記第１
のトランジスタのドレインと前記第２のトランジスタの
ソースを接続し、前記第３のトランジスタのドレインと
前記第４のトランジスタのソースを接続して構成したス
タティク型の排他的論理和回路を設け、 前記第１、第２のトランジスタの各ゲートに前記記憶セ
ル回路の記憶データとそれと極性が反対の記憶データを
印加し、 その後、前記第２、第３のトランジスタの各ソースに比
較データとそれと極性が反対の比較データを印加するこ
とにより、前記排他的論理和回路は前記記憶セル回路に
記憶されているデータと比較データとが一致するか否か
を判定し、その判定結果により前記出力回路を制御して
一致又は不一致の信号を前記一致線に出力することを特
徴とするＣＡＭセル回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04383499A JP3740312B2 (ja) | 1999-02-22 | 1999-02-22 | Ｃａｍセル回路 |
| US09/506,498 US6421264B1 (en) | 1999-02-22 | 2000-02-18 | CAM Cell Circuit having decision circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04383499A JP3740312B2 (ja) | 1999-02-22 | 1999-02-22 | Ｃａｍセル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243092A true JP2000243092A (ja) | 2000-09-08 |
| JP3740312B2 JP3740312B2 (ja) | 2006-02-01 |
Family
ID=12674790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04383499A Expired - Fee Related JP3740312B2 (ja) | 1999-02-22 | 1999-02-22 | Ｃａｍセル回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6421264B1 (ja) |
| JP (1) | JP3740312B2 (ja) |
Families Citing this family (3)
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|---|---|---|---|---|
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| JP4643315B2 (ja) * | 2005-03-11 | 2011-03-02 | 株式会社東芝 | 半導体集積回路装置 |
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|---|---|---|---|---|
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| US5596521A (en) * | 1994-01-06 | 1997-01-21 | Oki Electric Industry Co., Ltd. | Semiconductor memory with built-in cache |
| US5621677A (en) * | 1994-04-29 | 1997-04-15 | Cypress Semiconductor Corp. | Method and apparatus for precharging match output in a cascaded content addressable memory system |
| JPH0945870A (ja) | 1995-05-24 | 1997-02-14 | Kawasaki Steel Corp | 半導体メモリおよび連想メモリのレイアウト構造 |
| US5617348A (en) * | 1995-07-24 | 1997-04-01 | Motorola | Low power data translation circuit and method of operation |
| US5754463A (en) * | 1996-07-15 | 1998-05-19 | Intel Corporation | Multi-ported content addressable memory with precharge "non match" |
| JP2000059203A (ja) | 1998-08-10 | 2000-02-25 | Toshiba Corp | 電流により論理を決定する論理回路 |
-
1999
- 1999-02-22 JP JP04383499A patent/JP3740312B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-18 US US09/506,498 patent/US6421264B1/en not_active Expired - Fee Related
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|---|---|
| US20020039303A1 (en) | 2002-04-04 |
| US6421264B1 (en) | 2002-07-16 |
| JP3740312B2 (ja) | 2006-02-01 |
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