CN111755049B - 存储单元和存储器 - Google Patents

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Abstract

本发明实施例提供一种存储单元和存储器，该存储单元包括存储结构和写入结构，所述写入结构包括第一部件、第二部件和开关电路；所述第一部件与所述存储结构连接，所述第二部件分别与所述存储结构和所述开关电路连接，所述开关电路还与电源连接；所述开关电路用于，在接收到写入端发送的第一信号时导通，使得所述第二部件与所述电源连通，在接收到所述写入端发送的第二信号时，使得所述第二部件与所述电源断开；所述第一部件和所述第二部件用于根据所述写入端发送的信号执行写入操作。用于降低存储单元的能量损耗。

Description

存储单元和存储器
技术领域
本发明实施例涉及随机存取存储器领域，尤其涉及一种存储单元和存储器。
背景技术
终端设备(例如电脑、手机等)中均设置有随机存取存储器(Random AccessMemory，RAM)，RAM包括多个存储单元，其中，一个存储单元包括一个存储结构和至少一个写入结构，所述写入结构用于向存储结构中写入数据信息。
目前，写入结构包括反相器和两个N型金属氧化物半导体，其中，反相器包括一个P型金属氧化物半导体和一个N型金属氧化物半导体。当需要向终端设备中的存储单元中写入数据时，反相器中的P型金属氧化物半导体和N型金属氧化物半导体同时需要消耗终端设备的电能，即，反相器需要消耗终端设备的电能，从而导致终端设备的能量损耗较大。
发明内容
本发明实施例提供一种存储单元和存储器，用于降低存储单元的能量损耗。
第一方面，本发明实施例提供一种存储单元，包括存储结构和写入结构，所述写入结构包括第一部件、第二部件和开关电路；
所述第一部件与所述存储结构连接，所述第二部件分别与所述存储结构和所述开关电路连接，所述开关电路还与电源连接；
所述开关电路用于，在接收到写入端发送的第一信号时导通，使得所述第二部件与所述电源连通，在接收到所述写入端发送的第二信号时，使得所述第二部件与所述电源断开；
所述第一部件和所述第二部件用于根据所述写入端发送的信号执行写入操作；其中，所述写入端发送的信号包括第一信号或第二信号。
在一种可能的实施方式中，所述第一信号为高电压信号，所述电源的电压为低电压。
在另一种可能的实施方式中，所述开关电路为NMOS逻辑电路，其中，所述NMOS逻辑电路包括至少一个NMOS。
在另一种可能的实施方式中，所述第一信号为低电压信号，所述电源的电压为高电压。
在另一种可能的实施方式中，所述开关电路为PMOS逻辑电路，其中，所述PMOS逻辑电路包括至少一个PMOS。
在另一种可能的实施方式中，所述第一部件为晶体管。
在另一种可能的实施方式中，所述第一部件为PMOS，所述第一部件的源极与所述存储结构连接；
或者，
所述第一部件为NMOS，所述第一部件的漏极与所述存储结构连接。
在另一种可能的实施方式中，所述第二部件为晶体管。
在另一种可能的实施方式中，所述第二部件为PMOS，所述第二部件的源极与所述存储结构连接，所述第二部件的漏极与所述开关电路连接；
或者，
所述第二部件为NMOS，所述第二部件的漏极与所述存储结构连接，所述第二部件的源极与所述开关电路连接。
在另一种可能的实施方式中，所述存储结构包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一存储区、以及第二存储区，所述第三晶体管和所述第四晶体管为PMOS，所述第五晶体管和所述第六晶体管为NMOS，其中，
所述第三晶体管的漏极连接高电压源，所述第三晶体管的栅极与所述第一部件连接，所述第三晶体管的源极与所述第一存储区连接；
所述第四晶体管的漏极连接所述高电压源，所述第四晶体管的栅极与所述第二部件连接，所述第四晶体管的源极与所述第二存储区连接；
所述第五晶体管的源极接地，所述第五晶体管的栅极与所述第一部件连接，所述第五晶体管的漏极与所述第一存储区连接；
所述第六晶体管的源极接地，所述第六晶体管的栅极与所述第二部件连接，所述第六晶体管的漏极与所述第二存储区连接。
第二方面，本发明实施例提供一种存储器，包括上述任一项所述的至少一个存储单元。
本发明实施例提供的存储单元和存储器，包括存储结构和写入结构，写入结构包括第一部件、第二部件和开关电路，第一部件与存储结构连接，第二部件分别与存储结构和开关电路连接，开关电路还与电源连接；开关电路用于，在接收到第一信号时导通，使得第二部件与所述电源连通，在接收到第二信号时，使得第二部件与电源断开。在上述存储单元中，使用本发明提供的开关电路即可实现数据的写入，开关电路的结构相较于现有技术中的反相器结构简单，能量损耗较小，进而降低存储单元的能量损耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种随机存取存储器的结构示意图；
图2为本发明实施例提供的存储单元的结构示意图一；
图3为本发明实施例提供的存储单元中存储结构的结构示意图；
图4为本发明实施例提供的存储单元的结构示意图二；
图5为本发明实施例提供的存储单元的结构示意图三。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于对本发明所示技术方案的理解，示例性的给出一种随机存取存储器的结构示意图，请参见图1。
图1为本发明实施例提供的一种随机存取存储器的结构示意图。请参见
图1，随机存取存储器的结构中包括多个存储单元(例如，第一存储单元、第二存储单元等)，其中，每个存储单元分别与随机存取存储器外部的写入端(例如，第一写入端、第二写入端等)和控制端(例如，第一控制端、第二控制端等)连接，例如，第一存储单元分别与第一写入端和第一控制端连接，第二存储单元分别与第二写入端和第一控制端连接。
在实际应用中，存储单元用于存储待写入数据，写入端用于向存储单元发送待写入数据，控制端用于向控制存储单元发送控制信号，控制信号用于控制存储单元是否可以存储待写入数据。
需要说明的是，图1所示的随机存取存储器，只是示意性的说明随机存取存储器和存储单元的关系，而不是对随机存取存储器结构的限定。
下面，通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，下面几个具体实施例可以相互结合，对于相同或相似的内容，在不同的实施例中不再进行重复说明。
图2为本发明实施例提供的存储单元的结构示意图一。请参见图2，存储单元10包括存储结构11和写入结构12，所述写入结构12包括第一部件121、第二部件122和开关电路123；
第一部件121与存储结构11连接，第二部件122分别与存储结构11和开关电路123连接，开关电路123还与电源13连接；
开关电路123用于，在接收到第一信号时导通，使得第二部件122与电源13连通，在开关电路123接收到第二信号时，使得第二部件122与电源13断开；
第一部件121和第二部件122用于根据所述写入端发送的信号执行写入操作，即根据所述写入端发送的信号向存储结构11中写入数据。
可选的，写入端发送的信号可以为第一信号、或者第二信号中的任意一种。
可选的，开关电路为NMOS逻辑电路、或者PMOS逻辑电路中的任意一种。
需要说明的是，写入结构的第一部件121还与控制端、写入端、以及存储结构11连接，第二部件122还与控制端、开关电路123、以及存储结构11连接，开关电路123还与写入端连接。
可选的，控制端用于向第一部件121和第二部件122传输控制信号，控制信号用于控制第一部件121和第二部件122的工作状态(例如，导通或者截止)。
可选的，控制信号为低电平控制信号、或者高电平控制信号。
可选的，写入端用于向第一部件121和开关电路123发送待写入数据，其中，待写入数据可以为“0”、或者“1”。
可选的，写入端发送待写入数据“0”、或者待写入数据“1”是以电信号的形式向第一部件121和开关电路123传输的，因此，待写入数据“0”、或者待写入数据“1”具有一定的电压。例如，待写入数据“1”可以为高电压信号，该高电压信号的电压值可以为大于X伏的任意一个值，待写入数据“0”可以为低电压信号，该低电压信号的电压值可以小于X伏的任意一个值，其中，X可以为2、3、5等。
在实际应用中，当需要向第二存储区写入待写入数据“1”、第一存储区写入数据“0”时，需要使得第二存储区的电压值大于X伏，第一存储区的电压值小于X伏。
可选的，存储结构11包括第一存储区和第二存储区，其中，第一存储区为第二存储区的备份存储区，第一存储区和第二存储区可用于存储相同、或者相反的数据。例如，当第一存储区和第二存储区用于存储相反的数据时，在第二存储区存储待写入数据“0”时，则在第一存储区存储待写入数据“0”的备份数据“1”。
可选的，第一部件121和第二部件122可以为N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)、P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)、或者双极结型晶体管(Bipolar Junction Transistor，BJT)。
可选的，开关电路可以为晶体管(例如BJT)、压变电阻中的任意一个。
可选的，开关电路还可以为由至少一个NMOS组成的NMOS逻辑电路，或者由至少一个PMOS组成的PMOS逻辑电路。
可选的，第一信号和第二信号为相反的信号。例如，当第一信号为高电压信号时，第二信号为低电压信号。例如，当第一信号为低电压信号时，第二信号为高电压信号。
可选的，电源13的电压可以为高电压、或者低电压。
可选的，当开关电路123为NMOS逻辑电路时，第一信号为高电压信号，电源13的电压为低电压。
例如，当开关电路123为NMOS逻辑电路、且电源13可以输出低电压时，若开关电路123接收到第一信号(待写入数据“1”)，则第二部件122与电源13连通，若开关电路123接收到第二信号(待写入数据“0”)，则第二部件122与电源13断开。
可选的，当开关电路123为PMOS逻辑电路时，第一信号为低电压信号，电源13的电压为高电压。
例如，当开关电路123为PMOS逻辑电路、且电源13可以输出高电压时，若开关电路123接收到第一信号(待写入数据“0”)，则第二部件122与电源13连通，若开关电路123接收到第二信号(待写入数据“1”)，则第二部件122与电源13断开。
需要说明的是，本发明实施还提供一种存储器，所述存储器包括至少一个存储单元10。该存储器可以为RAM存储器，也可以为适用于本发明技术的其他类型存储器。
可选的，存储单元10可以包括N个写入结构，其中，N为大于或者等于1的整数，每个写入结构均包括第一部件、第二部件和开关电路。
需要说明的是，当存储单元10包括N个写入结构、且每个写入结构的第一部件121、第二部件122和开关电路123为晶体管时，N个写入结构中共包括3N个晶体管。而在本发明以前，存储单元包括N个写入结构，N个写入结构中共包括4N个晶体管。因此，本申请减少了使用晶体管的个数。
在实际应用中，由于存储单元的面积随着晶体管的个数的增加而增大，因此，减少使用晶体管的个数，可以有效的减小存储单元的面积，进而增大随机存取存储器的存储容量。
例如，在本申请以前，一个随机存取存储器的可以包括9个存储单元，而在本申请之后，由于减小存储单元的面积，一个随机存取存储器可以包括11个存储单元，即增大随机存取存储器的存储容量。
需要说明的是，存储单元的工作过程可参看见图4实施例、或者图5实施例，此处，不再赘述。
本发明实施例提供的存储单元，包括存储结构和写入结构，写入结构包括第一部件、第二部件和开关电路，第一部件与存储结构连接，第二部件分别与存储结构和开关电路连接，开关电路还与电源13连接；开关电路用于，在接收到第一信号时导通，使得第二部件与所述电源13连通，在接收到第二信号时，使得第二部件与电源13断开。在上述存储单元中，使用本发明提供的开关电路即可实现数据的写入，开关电路的结构简单，能量损耗较小，进而降低存储单元的能量损耗。
在上述任意一个实施例的基础上，本发明实施例提供一种存储结构的结构示意图，下面，结合图3，对存储结构的结构示意图进行详细说明。
图3为本发明实施例提供的存储结构的结构示意图。请看见图3，存储结构包括：第三晶体管111、第四晶体管112、第五晶体管113、第六晶体管114、第一存储区115、以及第二存储区116，第三晶体管111和第四晶体管112为PMOS，第五晶体管112和第六晶体管114为NMOS，其中，
第三晶体管111的漏极连接高电压源，第三晶体管111的栅极与第一部件连接，第三晶体管111的源极与第一存储区115连接；
第四晶体管112的漏极连接所述高电压源，第四晶体管112的栅极与所述第二部件122连接，第四晶体管112的源极与所述第二存储区连接；
第五晶体管113的源极接地，第五晶体管113的栅极与第一部件121连接，第五晶体管113的漏极与第一存储区115连接；
第六晶体管114的源极接地，第六晶体管114的栅极与第二部件122连接，第六晶体管114的漏极与第二存储区116连接。
可选的，第二存储区116用于写入待写入数据“1”、或者待写入数据“0”。
可选的，第一存储区115用于写入待写入数据“1”的备份数据“0”、或者待写入数据“0”的备份数据“1”。
需要说明的是，存储结构的工作过程可参见图4实施例、或者图5实施例。
在图3实施例的基础上，下面，以第一部件121、第二部件122和开关电路123为NMOS逻辑电路(包括一个NMOS)为例，结合图4，对存储单元作进一步的详细说明。
图4为本发明实施例提供的存储单元的结构示意图二。请参见图4，存储单元10包括存储结构11和写入结构12，在写入结构12中，电源13的电压为低电压，第一部件121为NMOS，第二部件122为NMOS，开关电路123为NMOS，其中，
NMOS121的栅极和NMOS122的栅极与控制端连接，其中，写入端发送第一信号，第一信号为高电压信号；
NMOS121的漏极与存储结构11连接，NMOS122的漏极与存储结构11，所述NMOS122的源极与开关电路123的漏极连接；
NMOS123的栅极与写入端连接，NMOS123的源极与电源13连接，电源13的电压为低电压。
需要说明的是，在图4中，控制端向NMOS121和NMOS122发送高电平控制信号，使得NMOS121和NMOS122导通；在图4中，控制端向NMOS121和NMOS122发送低电平控制信号，使得NMOS121和NMOS122截止。
下面，结合图4，说明存储单元完成一次数据写入操作的过程。
例如，当需要向存储单元写入待写入数据“1”和备份数据“0”时，存储单元的数据写入操作的过程如下：
控制端向NMOS121和NMOS122发送高电平控制信号，使得NMOS121和NMOS122导通。
写入端向NMOS122和NMOS123发送高电压信号，NMOS121接收到高电压信号后，使得第二存储区116、第三晶体管111的栅极和第五晶体管113的栅极的电压为高电压(该高电压略小于NMOS121接收到的高电压信号的电压)，NMOS123接收到高电压信号后导通，电源13向NMOS122输出低电压，从而使得第一存储区115、第四晶体管112的栅极和第六晶体管114的栅极的电压为低电压(该低电压略小于电源13输出的低电压)。
第三晶体管111的栅极和第五晶体管113的栅极的电压为高电压，第三晶体管111截止，第五晶体管113导通，使得第一存储区115的电压为低电压(该低电压为第五晶体管113的接地点的电压)，则向第一存储区115写入数据“0”。
第四晶体管112的栅极和第六晶体管114的栅极的电压为低电压，第四晶体管112导通，第五晶体管113截止，使得第二存储区116的电压为高电压(该高电压为第四晶体管112连接的高电压源的电压)，则向第二存储区116写入待写入数据“1”。
例如，需要向存储单元写入待写入数据“0”和备份数据“1”时，存储单元的数据写入操作的过程如下：
控制端向NMOS121和NMOS122发送高电平控制信号，使得NMOS121和NMOS122导通。
写入端向NMOS122和NMOS123发送低电压信号，NMOS122接收低电压信号后，使得第二存储区116、第三晶体管111的栅极和第五晶体管113的栅极的电压为低电压(该低电压略大于NMOS121接收到的低电压信号的电压)，NMOS123接收到低电压信号后，NMOS123截止。
第三晶体管111的栅极和第五晶体管113的栅极的电压为低电压，第三晶体管111导通、第五晶体管113截止，使得第一存储区115的电压为高电压(该高电压为第三晶体管111连接的高电压源的电压)，则向第一存储区115写入数据“1”。
由于第一存储区115的电压为高电压，因此第四晶体管112的栅极和第六晶体管114的栅极的电压为高电压，第四晶体管112截止、第六晶体管114导通，使得第二存储区116的电压为低电压(该低电压为第六晶体管114接地点的电压)，则向第二存储区116写入待写入数据“0”。
在一种可能的实施方式中，开关电路123还可以为P型金属-氧化物-半导体PMOS逻辑电路。
可选的，在所述开关电路123为PMOS时，第一信号为低电压信号，电源13的电压为高电压。
可选的，本发明实施例中的开关电路123可以为任意一种可以实现图4实施例中所述开关电路123功能的器件或者电路。
在本发明之前，写入结构包括反相器，所述反相器包括NMOS和PMOS，但是，由于实际设计存储单元中的NMOS和PMOS集中在各自的区域内，因此，需要在NMOS区域和PMOS区域之间布置连接引线，才能使得NMOS和PMOS构成反相器。而在本发明中，根据图3所示的结构图，则无需在NMOS区域和PMOS区域之间布置连接引线，明显降低了存储单元设计的复杂度，而且利于存储单元面积的缩小。
在本发明之前，写入端连接的负载包括PMOS和NMOS(即反相器)，而在本申请中，写入端连接的负载只有NMOS。
进一步的，当同一写入端连接M个存储单元时，假设每个写入端每次只向其连接的一个存储单元写入待写入数据时：
在本发明之前，M个存储单元内部反相器与NMOS之间连接线上传输的待写入数据发生翻转的概率为100％，即，在写入端发生翻转(待写入数据“1”翻转至待写入数据“0”、或者待写入数据“0”翻转至待写入数据“1”)时，存储单元内部反相器与NMOS之间连接线上传输的待写数据均发生相反的变化。其中，发生能量消耗的概率为50％(待写入数据“0”翻转至待写入数据“1”时需要能量损耗)，总的能量消耗概率为1/2。
而在本申请中，M个存储单元内部开关电路与第二部件之间连接线上传输的待写入数据只在本存储单元被操作的情况下发生翻转，其翻转概率为1/M，即同一写入端所连接的M个存储单元只有一个被写入的存储单元发生翻转，其中，发生能量消耗的概率为50％，总的能量消耗概率为1/(2M)。
因此，在本发明之前，完成一次数据写入操作所需要的能量损耗为[C0+M·(C1+C2+C3)]×Vd2/2，其中，M为同一写入端连接的存储单元数量，C0为写入端与负载之间连线的电容值，C1为反相器中NMOS栅极的电容值，C2为反相器中PMOS栅极的电容值，C3为连接线的电容值(反相器与NMOS管之间连接线的电容值)，Vd为高电压源的电压值。而在本申请中，完成一次数据写入操作所需要的能量损耗为(C0+M·C4+C3)×Vd2/2，其中，C4为所述开关电路的电容值，C3为连接线的电容值(开关电路与第二部件之间连接线的电容值)。综上所述，本申请完成一次数据写入操作需要消耗的能量更少。
在图3实施例的基础上，下面，以第一部件121、第二部件122和开关电路123为PMOS逻辑电路(包括一个PMOS)为例，结合图5，对存储单元作进一步的详细说明。
图5为本发明实施例提供的存储单元的结构示意图三。请参见图5，请参见图5，存储单元10包括存储结构11和写入结构12，在写入结构12中，电源13的电压为低电压，第一部件121为PMOS，第二部件122为PMOS，开关电路123为PMOS，其中，
PMOS121的栅极和PMOS122的栅极与控制端连接，其中写入端发送第一信号，第一信号为低电压信号；
PMOS121的源极与存储结构11连接，PMOS122的源极与存储结构11连接，所述PMOS122的漏极与PMOS123的源极连接，
PMOS123的栅极与写入端连接，PMOS123的漏极与电源13连接，电源13的电压为低电压。
可选的，本发明实施例中的开关电路123可以为任意一种可以实现图5实施例中所述开关电路123功能的器件或者电路。
需要说明的是，在图5中，控制端向PMOS121和PMOS122发送低电平控制信号，使得PMOS121和PMOS122导通；在图5中，控制端向NMOS121和NMOS122发送高电平控制信号，使得PMOS121和PMOS122截止。
下面，结合图5，说明存储单元完成一次数据写入操作的工作过程。
例如，需要向存储单元写入待写入数据“1”和备份数据“0”时，存储单元的数据写入操作的过程如下：
控制端向PMOS121和PMOS122发送低电平控制信号，使得PMOS121和PMOS122导通。
写入端向PMOS121和PMOS123发送高电压信号，PMOS121接收到高电压信号后，使得第二存储区116、第三晶体管111的栅极和第五晶体管113的栅极的电压为高电压(该高电压略小于PMOS121接收到的高电压信号的电压)，PMOS123接收到高电压信号后截止。
第三晶体管111的栅极和第五晶体管113的栅极的电压为高电压，第三晶体管111截止、第五晶体管113导通，使得第一存储区115的电压为低电压(该低电压为第五晶体管113接地点的电压)，则向第一存储区115写入数据“0”。
由于第一存储区115的电压为低电压，因此第四晶体管112的栅极和第六晶体管114的栅极的电压为低电压，第四晶体管112导通、第六晶体管114截止，使得第二存储区116的电压为高电压(该高电压为第四晶体管112连接的高电压源的电压)，则向第二存储区116写入待写入数据“1”。
例如，需要向存储单元写入待写入数据“0”和备份数据“1”时，存储单元的数据写入操作的过程如下：
控制端向PMOS121和PMOS122发送低电平控制信号，使得PMOS121和PMOS122导通。
写入端向PMOS121和PMOS123发送低电压信号，PMOS121接收到低电压信号后，使得第二存储区116、第三晶体管111的栅极和第五晶体管113的栅极的电压为低电压(该低电压略大于NMOS121接收到的低电压信号的电压)，PMOS123接收到低电压信号后导通，电源13向PMOS122输出高电压，从而使得第一存储区115、第四晶体管112的栅极和第六晶体管114的栅极的电压为高电压(该高电压略小于电源13输出的高电压)。
第三晶体管111的栅极和第五晶体管113的栅极的电压为低电压，第三晶体管111导通、第五晶体管113截止，使得第一存储区115的电压为高电压(该高电压为第三晶体管111连接的高电压源的电压)，则向第一存储区115写入数据“1”。
由于第一存储区115的电压为高电压，因此第四晶体管112的栅极和第六晶体管114的栅极的电压为高电压，第四晶体管112截止、第六晶体管114导通，使得第二存储区116的电压为低电压(该低电压为第六晶体管114接地点的电压)，则向第二存储区116写入待写入数据“0”。
可选的，当在图5中的开关电路123为NMOS逻辑电路时，第一信号为高电压信号，电源13的电压为低电压。
最后应说明的是：以上各实施例仅用以说明本发明实施例的技术方案，而非对其限制；尽管参照前述各实施例对本发明实施例进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明实施例方案的范围。

Claims (11)

1.一种存储单元，其特征在于，包括存储结构和写入结构，所述写入结构包括第一部件、第二部件和开关电路；
所述第一部件与所述存储结构连接，所述第二部件分别与所述存储结构和所述开关电路连接，所述开关电路还与电源连接；
所述开关电路用于，在接收到写入端发送的第一信号时导通，使得所述第二部件与所述电源连通，在接收到所述写入端发送的第二信号时，使得所述第二部件与所述电源断开；
所述第一部件和所述第二部件用于根据所述写入端发送的信号执行写入操作。
2.根据权利要求1所述的存储单元，其特征在于，所述第一信号为高电压信号，所述电源的电压为低电压。
3.根据权利要求2所述的存储单元，其特征在于，所述开关电路为N型金属-氧化物-半导体NMOS逻辑电路，其中，所述NMOS逻辑电路包括至少一个NMOS。
4.根据权利要求1所述的存储单元，其特征在于，所述第一信号为低电压信号，所述电源的电压为高电压。
5.根据权利要求4所述的存储单元，其特征在于，所述开关电路为P型金属-氧化物-半导体PMOS逻辑电路，其中，所述PMOS逻辑电路包括至少一个PMOS。
6.根据权利要求1-5任一项所述的存储单元，其特征在于，所述第一部件为晶体管。
7.根据权利要求6所述的存储单元，其特征在于，所述第一部件为PMOS，所述第一部件的源极与所述存储结构连接；
或者，
所述第一部件为NMOS，所述第一部件的漏极与所述存储结构连接。
8.根据权利要求1-5任一项所述的存储单元，其特征在于，所述第二部件为晶体管。
9.根据权利要求6所述的存储单元，其特征在于，所述第二部件为PMOS，所述第二部件的源极与所述存储结构连接，所述第二部件的漏极与所述开关电路连接；
或者，
所述第二部件为NMOS，所述第二部件的漏极与所述存储结构连接，所述第二部件的源极与所述开关电路连接。
10.根据权利要求7或9所述存储单元，其特征在于，所述存储结构包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管、第一存储区、以及第二存储区，所述第三晶体管和所述第四晶体管为PMOS，所述第五晶体管和所述第六晶体管为NMOS，其中，
所述第三晶体管的漏极连接高电压源，所述第三晶体管的栅极与所述第一部件连接，所述第三晶体管的源极与所述第一存储区连接；
所述第四晶体管的漏极连接所述高电压源，所述第四晶体管的栅极与所述第二部件连接，所述第四晶体管的源极与所述第二存储区连接；
所述第五晶体管的源极接地，所述第五晶体管的栅极与所述第一部件连接，所述第五晶体管的漏极与所述第一存储区连接；
所述第六晶体管的源极接地，所述第六晶体管的栅极与所述第二部件连接，所述第六晶体管的漏极与所述第二存储区连接。
11.一种存储器，其特征在于，包括权利要求1至10中任一项所述的至少一个存储单元。
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