DE19954845A1 - Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ, Verfahren zum Herstellen derselben sowie nichtflüchtiger ferroelektrischer Speicher unter Verwendung einer solchen - Google Patents

Abstract

Es werden eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ und ein nichtflüchtiger ferroelektrischer Speicher mit derartigen Zellen angegeben, bei denen die Zugriffszahlen auf Hauptzellen und Bezugszellen jeweils gleich sind, um in einer Bitleitung durch die Bezugszellen und die Hauptzellen induzierte Spannungen konstant zu halten, um die Betriebseigenschaften zu verbessern, die Layoutfläche zu minimieren und hohe Integrationsdichte von Bauelementen zu erzielen. DOLLAR A Die Speicherzelle ist mit Folgendem versehen: DOLLAR A - einer Anzahl N von Reihe geschalteten Transistoren; DOLLAR A - einer Bitleitung (B/L), mit der ein Eingangsanschluss eines ersten Transistors und ein Ausgangsanschluss eines N-ten Transistors unter den N Transistoren verbunden sind; DOLLAR A - Wortleitungen (W/L), die jeweils mit Gates der Transistoren mit Ausnahme des N-ten Transistors verbunden sind; DOLLAR A - einer Signalleitung (WEC), die mit dem Gate des N-ten Transistors verbunden ist und so angeschlossen ist, dass an sie nur in einem Schreib- oder in einem Wiedereinspeichermodus ein Aktivierungssignal angelegt wird; und DOLLAR A -ferroelektrischen Kondensatoren, die jeweils sowohl mit den Wortleitungen als auch den Ausgangsanschlüssen der Transistoren verbunden sind.

Description

Die Erfindung betrifft einen Halbleiterspeicher, genauer ge­ sagt eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ, und einen nichtflüchtigen ferroelektrischen Spei­ cher mit einer solchen.

Fig. 1 veranschaulicht ein System eines bekannten DRAM vom NAND-Typ.

Gemäß Fig. 1 ist die DRAM-Zelle vom NAND-Typ mit einer Viel­ zahl von in Reihe geschalteten NMOS-Transistoren T1, T2, T3, . . . versehen, von denen jeder über ein mit einer Wortleitung WL1, WL2, WL3, WL4, . . . verbundenes Gate verfügt. In einer die Wortleitungen schneidenden Richtung ist eine Bitleitung B/L ausgebildet, und es sind ferroelektrische Kondensatoren C1, C2, C3, . . . vorhanden, deren eine Elektrode jeweils mit einem Drainanschluss N1, N2, N3, . . . eines der Transistoren verbunden ist, und deren andere Elektrode mit einer Platten­ leitung P/L verbunden ist, auf der eine konstante Spannung vom Wert 1/2 vorhanden ist. Beim aufeinanderfolgenden Akti­ vieren der Wortleitungen WL1, WL2, WL3, . . . werden die mit ihnen verbundenen NMOS-Transistoren aktiviert, um in den ferroelektrischen Kondensatoren gespeicherte Daten an die Bitleitung zu liefern. Die an die Bitleitung gelieferten Da­ ten werden in einem Leseverstärker (nicht dargestellt) ver­ stärkt und wieder in den ferroelektrischen Kondensator ein­ gespeichert.

Als Speicher der nächsten Generation finden ferroelektrische Speicher Aufmerksamkeit, d. h. FRAMs (Ferroelectric Random Access Memory) mit einer Datenverarbeitungsgeschwindigkeit, die im Wesentlichen der bei einem DRAM (Dynamic Random Ac­ cess Memory) ähnlich ist, der in weitem Umfang als Halblei­ terspeicher verwendet wird und dazu in der Lage ist, Daten selbst dann aufrechtzuerhalten, wenn die Spannung abgeschal­ tet wird. Ein FRAM, d. h. ein Speicher mit einer Struktur, die der eines DRAM ähnlich ist, ist mit einem Kondensator aus einem ferroelektrischen Material versehen, um die hohe Restpolarisation des ferroelektrischen Materials zu nutzen. Die Restpolarisation ermöglicht die Aufbewahrung von Daten selbst nach dem Wegnehmen eines elektrischen Felds.

Fig. 2 zeigt die Charakteristikkurve einer Hystereseschleife eines üblichen ferroelektrischen Materials.

Aus der Fig. 2 ist erkennbar, dass eine durch ein elektri­ sches Feld induzierte Polarisation nicht gelöscht wird, son­ dern dass eine bestimmte Menge derselben (Zustände d und a) selbst dann verbleibt, wenn das elektrische Feld weggenommen wird, und zwar dank des Vorhandenseins der Restpolarisation (oder der spontanen Polarisation). Die Zustände d und a ent­ sprechen bei Anwendung auf Speicher den Zuständen 1 und 0.

Unter Bezugnahme auf die beigefügte Zeichnung 3 wird nun ein bekannter nichtflüchtiger ferroelektrischer Speicher erläu­ tert, wobei diese Figur das System einer Einheitszelle eines solchen Speichers zeigt.

Gemäß Fig. 3 ist das System einer Einheitszelle eines be­ kannten nichtflüchtigen ferroelektrischen Speichers mit ei­ ner in einer Richtung ausgebildeten Bitleitung B/L, einer rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L, einer von der Wortleitung beabstandeten Plattenleitung P/L in derselben Richtung, einem Transistor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bit­ leitung verbunden ist, und einem ferroelektrischen Kondensa­ tor FC1 versehen, dessen erster Anschluss mit dem Drain des Transistors T1 verbunden ist und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.

Eine Schaltung zum Ansteuern des bekannten ferroelektrischen Speichers wird nun unter Bezugnahme auf die Fig. 4a und 4b erläutert, die eine solche Schaltung veranschaulichen.

Die bekannte Schaltung zum Ansteuern eines bekannten ferro­ elektrischen Speichers mit 1T/1C(einem Transistor und einem ferroelektrischen Kondensator)-Struktur ist mit einem Be­ zugsspannungsgenerator 1 zum Erzeugen einer Bezugsspannung, einem Bezugsspannungsstabilisator 2 mit mehreren Transisto­ ren Q1 bis Q4 und einem Kondensator C1 zum Stabilisieren von Bezugsspannungen auf zwei benachbarten Bitleitungen, einem ersten Bezugsspannungsspeicher 3 mit mehreren Transistoren Q6 bis Q7 und Kondensatoren C2 bis C3, die jeweilige logi­ sche Werte 1 und 0 enthalten, wie sie in benachbarten Bit­ leitungen gespeichert sind, einem ersten Ausgleicher 4 mit einem Transistor Q5 zum Ausgleichen zweier benachbarter Bit­ leitungen, einem ersten Hauptzellenarray 5, das mit vonein­ ander verschiedenen Wortleitungen und Plattenleitungen ver­ bunden ist, um Daten zu speichern, einem ersten Leseverstär­ ker 6 mit mehreren Transistoren Q10 bis Q15, einem P-Lese­ verstärker PSA und dergleichen zum Erfassen der Daten in Zellen, die durch die Wortleitung innerhalb der Vielzahl von Zellen im ersten Hauptzellenarray 5 ausgewählt werden, einem zweiten Hauptzellenarray 7, das mit voneinander verschiede­ nen Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern, einem zweiten Bezugsspannungsspeicher 8 mit mehreren Transistoren Q28 bis Q29 und Kondensatoren C9 bis C10, um Bezugsspannungen mit logischen Werten 1 und 0 für benachbarte Bitleitungen zu speichern, und einem zweiten Leseverstärker 9 mit mehreren Transistoren Q16 bis Q25, ei­ nem N-Leseverstärker NSA und dergleichen zum Erfassen und Weiterleiten der Daten im zweiten Hauptzellenarray 7 verse­ hen.

Nun wird anhand der Fig. 5 und 6 ein Daten-Eingabe/Ausgabe-Vor­ gang für den bekannten ferroelektrischen Speicher erläu­ tert, wobei Fig. 5 ein zeitbezogenes Diagramm für den Schreibmodusbetrieb und Fig. 6 ein entsprechendes Diagramm für den Lesemodusbetrieb ist.

Der Schreibmodus wird dann gestartet, wenn ein externes Chipfreigabesignal CSBpad von Hoch auf Niedrig aktiviert wird, und ein Schreibfreigabesignal WEBpad gleichzeitig von Hoch auf Niedrig überführt wird. Wenn Adressendecodierung im Schreibmodus gestartet wird, wird ein an eine einschlägige Wortleitung gelegter Impuls von Niedrig auf Hoch überführt, um eine Zelle auszuwählen. Demgemäß wird während einer Pe­ riode, in der die Wortleitung auf hohem Wert gehalten wird, ein Signal von hohem Wert an eine einschlägige Plattenlei­ tung für eine Periode angelegt, und ein niedriges Signal wird darauf folgend für die andere Periode an sie gelegt. Um den logischen Wert 1 oder 0 in die ausgewählte Zelle einzu­ schreiben, wird an die einschlägige Bitleitung ein hohes oder niedriges Signal angelegt, das mit dem Schreibfreigabe­ signal WEBpad synchronisiert ist. D. h., dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal in einer Periode niedrig ist, in der ein an die Wortleitung angelegtes Signal hoch ist, der logische Wert 1 in den ferroelektrischen Kondensa­ tor eingeschrieben wird. Wenn dagegen an die Bitleitung ein niedriges Signal angelegt wird und das an die Plattenleitung angelegte Signal hoch ist, wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben.

Nun wird der Vorgang zum Lesen des Datenwerts erläutert, der durch den oben genannten Schreibmodusbetrieb in die Zelle eingespeichert wurde.

Wenn das Chipfreigabesignal CSBpad von außen her von Hoch auf Niedrig aktiviert wird, werden alle Bitleitungen auf ei­ ne niedrige Spannung ausgeglichen, bevor die einschlägige Wortleitung ausgewählt wird. D. h., dass gemäß den Fig. 3a und 3b dann, wenn ein hohes Signal an den Ausgleicher 4 an­ gelegt wird und ein hohes Signal an die Transistoren Q18 und Q19 angelegt wird, die Bitleitungen, da sie über den Tran­ sistor Q19 mit Masse verbunden werden, auf die niedrige Spannung Vss ausgeglichen werden. Außerdem sind die Transis­ toren Q5, Q18 und Q19 ausgeschaltet, wodurch die Bitleitun­ gen deaktiviert sind, und es wird eine Adresse decodiert, die bewirkt, dass ein niedriges Signal auf der einschlägigen Wortleitung in ein hohes Signal übergeht, um die einschlägi­ ge Zelle auszuwählen. An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal gelegt, um einen Datenwert zu erkennen, der dem logischen Wert 1 entspricht und in den ferroelektrischen Speicher eingespeichert ist. Wenn der lo­ gische Wert 0 in den ferroelektrischen Speicher eingespei­ chert ist, wird kein Datenwert, der dem logischen Wert 0 entspricht, erkannt. Der nicht erkannte Datenwert und der erkannte Datenwert liefern voneinander verschiedene Werte, entsprechend der oben genannten Hystereseschleife, so dass der Leseverstärker den logischen Wert 1 oder 0 erfasst. Der Fall des erkannten Datenwerts ist der Fall, bei dem der Wert von d auf f in der Hystereseschleife der Fig. 1 wechselt, und der Fall des nicht erkannten Datenwerts ist derjenige, bei dem der Wert von a auf f in der Hystereseschleife der Fig. 1 wechselt. Daher wird dann, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeitperiode verstri­ chen ist, im Fall eines erkannten Datenwerts der logische Wert 1 als verstärkter Wert geliefert, während im Fall eines nicht erkannten Datenwerts der logische Wert 0 geliefert wird. Nachdem der Leseverstärker auf diese Weise einen Da­ tenwert geliefert hat, wird, da der ursprüngliche- Datenwert wieder hergestellt werden sollte, die Plattenleitung von Hoch auf Niedrig in einem Zustand deaktiviert, in dem ein hohes Signal an die einschlägige Wortleitung angelegt wird.

Beim oben genannten bekannten ferroelektrischen Speicher be­ steht das folgende Problem. Eine Bezugszelle wird einige hundert Mal öfter genutzt als eine Hauptzelle, um den Inhalt von Hauptzellen zu lesen, wobei derzeit die ferroelektri­ schen Eigenschaften nicht langzeitstabil sind. Dieser erhöh­ te Betrieb der Bezugszellen bewirkt eine schnelle Beein­ trächtigung derselben, was zu Spannungsinstabilitäten führt, die Betriebseigenschaften des Bauteils beeinträchtigt und zu kurzer Lebensdauer führt.

Der Erfindung liegt die Aufgabe zugrunde, eine nichtflüchti­ ge ferroelektrische Speicherzelle vom NAND-Typ, ein Verfah­ ren zum Herstellen derselben und einen nichtflüchtigen fer­ roelektrischen Speicher unter Verwendung derselben zu schaf­ fen, bei denen die Zugriffszahlen auf Hauptzellen und Be­ zugszellen gleich sind, um durch Bezugszellen und Hauptzel­ len induzierte Bitleitungsspannungen konstant zu halten, die Betriebseigenschaften zu verbessern, die Layoutfläche zu mi­ nimieren und hohe Bauelementdichte bei der Integration zu ermöglichen.

Diese Aufgabe ist hinsichtlich der Speicherzelle durch die Lehren der unabhängigen Ansprüche 1, 2 und 6, hinsichtlich des Herstellverfahrens durch die Lehren der unabhängigen An­ sprüche 9 und 12 sowie hinsichtlich des Speichers durch die Lehre des Anspruchs 18 gelöst.

Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.

Es ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.

Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.

Fig. 1 veranschaulicht ein System eines bekannten DRAM vom NAND-Typ;

Fig. 2 veranschaulicht die Charakteristikkurve der Hystere­ seschleife eines üblichen ferroelektrischen Materials;

Fig. 3 veranschaulicht das System einer Einheitszelle eines bekannten nichtflüchtigen ferroelektrischen Speichers;

Fig. 4a und 4b veranschaulichen eine Schaltung zum Ansteuern des bekannten nichtflüchtigen ferroelektrischen Speichers;

Fig. 5 zeigt ein zeitbezogenes Diagramm für den Schreibmo­ dusbetrieb beim bekannten ferroelektrischen Speicher;

Fig. 6 zeigt ein zeitbezogenes Diagramm für den Lesemodusbe­ trieb beim bekannten ferroelektrischen Speicher;

Fig. 7a veranschaulicht eine Einheitszelle einer nichtflüch­ tigen ferroelektrischen Speicherzelle vom NAND-Typ gemäß einem bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 7b veranschaulicht ein Layout der Einheitszelle in Fig. 7a;

Fig. 7c veranschaulicht einen Schnitt entlang-der Linie I-I' in Fig. 7b,

Fig. 8a-8g sind Schnittbilder zum Veranschaulichen von Schritten eines Herstellverfahrens für eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ gemäß einem ers­ ten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 9a-9f sind Schnittbilder zum Veranschaulichen von Schritten eines Herstellverfahrens für eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 9g zeigt einen der Fig. 9f entsprechenden Schnitt;

Fig. 10 veranschaulicht ein System einer Grundzelle vom Mehrfach-NAND-Typ gemäß einem Ausführungsbeispiel der Erfin­ dung;

Fig. 11 zeigt ein Blockdiagramm zum Erläutern eines Grund­ betriebsmechanismus eines nichtflüchtigen ferroelektrischen Speichers vom NAND-Typ gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 12 zeigt ein zeitbezogenes Diagramm eines Funktionsme­ chanismus entsprechend Fig. 10 für den Lese- und den Schreibmodus;

Fig. 13a und 13b dienen zum Erläutern grundsätzlicher Lese/­ Schreib-Funktionsmechanismen zum Verarbeiten des Werts lo­ gisch 1 in einem ferroelektrischen Kondensator bei der Er­ findung;

Fig. 14a und 14b dienen zum Erläutern grundsätzlicher Lese/Schreib-Funktionsmechanismen zum Verarbeiten des Werts lo­ gisch 0 in einem ferroelektrischen Kondensator bei der Er­ findung;

Fig. 15a veranschaulicht ein System eines nichtflüchtigen ferroelektrischen Speichers gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;

Fig. 15b veranschaulicht ein System eines nichtflüchtigen ferroelektrischen Speichers, wenn das System der Fig. 15a wiederholt vorhanden ist;

Fig. 16 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildar­ stellung des ersten bevorzugten Ausführungsbeispiels der Er­ findung;

Fig. 17 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildar­ stellung des ersten bevorzugten Ausführungsbeispiels der Er­ findung;

Fig. 18 veranschaulicht detailliert das Systems eines in Fig. 17 dargestellten Hilfstreibers;

Fig. 19 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildar­ stellung des ersten bevorzugten Ausführungsbeispiels der Er­ findung;

Fig. 20 veranschaulicht eine Einzelheit des Teils A in Fig. 16;

Fig. 21 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildar­ stellung des ersten bevorzugten Ausführungsbeispiels der Er­ findung;

Fig. 22 veranschaulicht eine Einzelheit der Fig. 21 mit Kon­ zentration auf die Bitleitungssteuerung;

Fig. 23 veranschaulicht ein System eines Zellenarrays zum Erläutern eines nichtflüchtigen ferroelektrischen Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Er­ findung;

Fig. 24 veranschaulicht einen nichtflüchtigen ferroelektri­ schen Speicher gemäß einem zweiten bevorzugten Ausführungs­ beispiel der Erfindung;

Fig. 25 veranschaulicht eine Einzelheit einer Bitleitungs-Vor­ abladeschaltung in einem nichtflüchtigen ferroelektri­ schen Speicher gemäß dem ersten und zweiten bevorzugten Aus­ führungsbeispiel der Erfindung;

Fig. 26 veranschaulicht eine Einzelheit eines Leseverstär­ kers in einem nichtflüchtigen ferroelektrischen Speicher gemäß dem ersten und zweiten bevorzugten Ausführungsbeispiel der Erfindung; und

Fig. 27 dient zum Erläutern eines Falls, bei dem ein am Aus­ gangsanschluss eines Leseverstärkers vorhandenes Register zur Zwischenspeicherung eines gelesenen Datenwerts verwendet wird.

Nun wird unter Bezugnahme auf die Figuren im Einzelnen auf die bevorzugten Ausführungsbeispiele der Erfindung Bezug ge­ nommen.

Gemäß der Fig. 7a ist eine Einheitszelle mit in Reihe ge­ schalteten NMOS-Transistoren T1, T2, . . ., T5 und einer Bit­ leitung B/L versehen, die in derjenigen Richtung ausgebildet sind, in der die Transistoren ausgebildet sind. Die Source des ersten Transistors T1 und der Drain des letzten Transis­ tors T5 sind mit der Bitleitung B/L verbunden. Das Gate je­ des Transistors ist mit einer Wortleitung verbunden, und das Gate des letzten Transistors T5 ist mit einer Signalleitung WEC verbunden. Das Signal WEC wird in einem Lesemodus deak­ tiviert gehalten, und es wird nur im Schreibmodus aktiviert. Ferroelektrische Kondensatoren FC1, FC2, FC3, FC4 sind mit den Wortleitungen verbunden, die mit den Gates und den Drains der Transistoren verbunden sind, jedoch verfügt der Letzte Transistor T5 über keinen ferroelektrischen Kondensa­ tor. Eine Vielzahl von Systemen gemäß Fig. 7a sind vorhan­ den, um ein flüchtiges ferroelektrisches Speicherzellenarray zu bilden. Obwohl die Einheitszelle in Fig. 7a eine solche vom 4-NAND-Typ ist, kann es eine solche vom 2-, 3-, allge­ mein n-NAND-Typ sein. Die Erfindung wird unter Verwendung einer nichtflüchtigen ferroelektrischen Speicherzelle vom 4-NAND-Typ als Beispiel erläutert.

Gemäß der Fig. 7b, die das Layout der Einheitszelle in Fig. 7a zeigt, beinhaltet dieses Layout Wortleitungen WL bis WL4 und eine Elektrode WEC, die mit festen Intervallen in einer Richtung ausgebildet sind, eine erste Kondensatorelektrode (nicht dargestellt), die auf jeder Wortleitung ausgebildet ist, wobei dazwischen ein Barrieremetall angeordnet ist, und eine zweite Kondensatorelektrode 90a bis 90d, über der ers­ ten Kondensatorelektrode, wobei dazwischen ein ferroelektri­ scher Film (nicht dargestellt) eingefügt ist. Außerdem exis­ tieren zu beiden Seiten der Wortleitung Fremdstoffbereiche sowie Kontaktpfropfen 94a bis 94d zum Verbinden der Fremd­ stoffbereiche 87b, 87c, 87d und 87e auf einer Seite der zweiten Kondensatorelektroden 90a bis 90d mit diesen zweiten Kondensatorelektroden, und Bitleitungen 97, die elektrisch mit den Fremdstoffbereichen auf entgegengesetzten Seiten 87a und 87f verbunden sind, die in einer Richtung ausgebildet sind, die die Wortleitungen entlang eines aktiven Bereichs schneiden. Obwohl es in der Zeichnung nicht dargestellt ist, isoliert ein Gateisolierfilm die Wortleitungen gegen das Halbleitersubstrat.

Indessen zeigt Fig. 7c einen Schnitt entlang der Linie I-I' in Fig. 7b, mit einem Halbleitersubstrat 81 von erstem Lei­ tungstyp, einer Anzahl N von Source- und Drainbereichen 87a bis 87f, die mit festen Intervallen in der Oberfläche des Halbleitersubstrats 81 ausgebildet sind, Wortleitungen WL1 bis WL4 und einer Elektrode WED, die auf dem Substrat zwi­ schen dem Source- und Drainbereich ausgebildet sind, ersten Kondensatorelektroden 85a bis 85d für die ferroelektrischen Kondensatoren, die auf den Wortleitungen WL1 bis WL4 ausge­ bildet sind, wobei dazwischen Barrieremetall 84 angeordnet ist, ferroelektrischen Filmen 89 an den Seitenflächen und der Oberseite der ersten Elektroden, zweiten Kondensator­ elektroden 90a bis 90d, die auf den ferroelektrischen Filmen ausgebildet sind, Kontaktpfropfen 94a bis 94d zum Verbinden der Source- und Drainbereiche 87b bis 87e der N Source- und Drainbereiche 87a bis 87f ausschließlich des ersten Bereichs 87a und des N-ten Bereichs 87f mit den zweiten Elektroden 90a bis 90d angrenzend an die Source- und Drainbereiche 87b bis 87e ausschließlich des ersten Bereichs 87a und des N-ten Bereichs 87f, und Bitleitungen 96, die auf dem Substrat ein­ schließlich der Kontaktpfropfen ausgebildet sind, wobei da­ zwischen ein Isolierfilm 85 angeordnet ist, mit elektrischem Anschluss an den ersten Bereich 87a und den N-ten Bereich 87f.

Nun werden Schritte eines Herstellverfahrens für die oben genannte nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ gemäß dem ersten bevorzugten Ausführungsbeispiel unter Bezugnahme auf die Fig. 8a bis 8g erläutert, die Schnittdarstellungen durch eine Speicherzelle sind.

Gemäß Fig. 8a wird ein Halbleitersubstrat vom ersten Lei­ tungstyp in einen aktiven Bereich und einen Feldbereich un­ terteilt, und auf dem aktiven Bereich des Halbleitersub­ strats 81 wird ein Gateisolierfilm 82 hergestellt. Auf die­ sem Gateisolierfilm 82 wird polykristallines Silicium 83 ab­ geschieden, auf dem eine Barrieremetallschicht 84 herge­ stellt wird. Auf dieser Barrieremetallschicht 84 werden an­ schließend Kondensatorelektrodenmaterialien hergestellt. Auf das Kondensatorelektrodenmaterial 85 wird ein Photoresist (nicht dargestellt) aufgetragen, der durch Belichtung und Entwicklung einer Strukturierung unterzogen wird. Der struk­ turierte Photoresist wird beim selektiven Ätzen und Entfer­ nen des Kondensatorelektrodenmaterials 85, des Barriereme­ talls 84, der Polysiliciumschicht 83 und des Gateisolier­ films 82 als Maske verwendet, um, wie es in Fig. 8b darge­ stellt ist, Wortleitungen WL1 bis WL4 und erste Kondensator­ elektroden 85a bis 85d mit festen Intervallen auszubilden. In diesem Fall wird die Elektrode WEC auch dann hergestellt, wenn die Wortleitungen hergestellt werden, wobei diese nicht als Elektrode verwendet wird, obwohl auch das Kondensator­ elektrodenmaterial 85 auf ihr ausgebildet ist. Wie es in der Fig. 8c dargestellt ist, werden die Wortleitungen WL1 bis WL4 und die Elektrode WEC bei der Ionenimplantation und beim Tempern als Masken verwendet, um Fremdstoffbereiche 87a bis 87f von einem zweiten Leitungstyp in den Wortleitungen WL1 bis WL4 und im Substrat 81 zu beiden Seiten der Elektrode WEC auszubilden. Dann wird auf dem Substrat 81 einschließ­ lich der ersten Kondensatorelektroden 85a bis 85d ein Iso­ lierfilm 88 abgeschieden und rückgeätzt, bis die Seiten des Barrieremetalls 84 freigelegt sind. Dann wird, wie es in Fig. 8d dargestellt ist, ein ferroelektrischer Film 89 auf dem Isolierfilm 88 einschließlich der Wortleitungen und der Elektrode WEC hergestellt, und auf dem ferroelektrischen Film 89 wird ein Kondensatorelektrodenmaterial 90 herge­ stellt. Auf dieses wird ein Photoresist 91 aufgetragen, der einer Strukturierung durch Belichten und Entwickeln unterzo­ gen wird. Die strukturierte Photoresistmaske wird zum selek­ tiven Ätzen und Entfernen des Kondensatorelektrodenmaterials 90 und des ferroelektrischen Films 89 verwendet, um, wie es in Fig. 8e dargestellt ist, zweite Kondensatorelektroden 90a bis 90d auszubilden. In diesem Fall werden der ferroelektri­ sche Film und die auf der Elektrode WEC hergestellte obere Kondensatorelektrode entfernt. Wie es in Fig. 8f dargestellt ist, wird auf der gesamten Oberfläche des Substrats 81 ein­ schließlich der oberen Kondensatorelektrode 90a ein Isolier­ film 92 hergestellt. Dieser wird selektiv entfernt, um die Fremdstoffbereiche 87b bis 87e vom zweiten Leitungstyp zwi­ schen den Wortleitungen und einem Teil der zweiten Kondensa­ torelektrode 90 freizulegen, um Kontaktlöcher 93a bis 93d auszubilden. Wie es in Fig. 8g dargestellt ist, wird auf dem Isolierfilm 92 einschließlich der Kontaktlöcher 93a bis 93d ein leitendes Material abgeschieden, das rückgeätzt wird, um Kontaktpfropfen 94 zum elektrischen Verbinden der Material­ schichten 87b bis 87e vom zweiten Leitungstyp mit den oberen Kondensatorelektroden 90a auszubilden. Auf dem Isolierfilm 92 wird erneut einschließlich der Kontaktpfropfen 94 ein Isolierfilm 95 abgeschieden. Kontaktlöcher werden so herge­ stellt, dass die Fremdstoffbereiche 87a und 87f, die auf einer Seite der ersten Wortleitung WL1 und einer Seite der Elektrode WEC ausgebildet sind, freizulegen. Nach dem Auf­ füllen der Kontaktlöcher mit dem leitenden Material 96 und dem Herstellen von Bitleitungen 97, die elektrisch mit dem leitenden Material 96 verbunden werden, ist der Prozess zum Herstellen einer nichtflüchtigen ferroelektrischen Speicher­ zelle vom 4-NAND-Typ gemäß dem Ausführungsbeispiel der Er­ findung abgeschlossen. Da diese Speicherzelle einen ferro­ elektrischen Film aufweist, der sich zu den Seiten hin er­ streckt, einschließlich der Oberseite der ersten Elektrode, ist die Kapazität stark erhöht.

Die Fig. 9a bis 9g veranschaulichen in entsprechender Weise, wie eben beschrieben, Schritte eines Herstellverfahrens zum Herstellen eines zweiten bevorzugten Ausführungsbeispiels der Erfindung. Das Schaltungssystem der nichtflüchtigen fer­ roelektrischen Speicherzelle ist bei diesem Verfahren das­ selbe wie beim ersten Ausführungsbeispiel der Erfindung.

Gemäß der Fig. 9a wird ein Photoresist auf den aktiven Be­ reich des Halbleitersubstrats 100 aufgetragen und einer Strukturierung durch Belichten und Entwickeln unterzogen, um erste Photoresistmuster 101 mit festen Intervallen herzu­ stellen. Diese werden beim Implantieren von N⁺-Ionen in das Halbleitersubstrat 100 als Masken verwendet, und es erfolgt ein Tempern, um, wie es in Fig. 9b dargestellt ist, erste N⁺-Fremdstoffbereiche 102a bis 102d mit festen Intervallen auszubilden, die als erste Kondensatorelektroden zu verwen­ den sind. Dann wird, wie es in Fig. 9c dargestellt ist, auf dem Halbleitersubstrat 100, in dem die ersten N⁺-Fremdstoff­ bereiche 102a bis 102d selektiv ausgebildet sind, ein ferro­ elektrischer Film 103 hergestellt. Auf dem ferroelektrischen Film 103 wird eine Metallschicht 104 hergestellt, die mit einem Photoresist beschichtet wird, der einer Strukturierung unterzogen wird, um auf der Metallschicht 104 über den ers­ ten N⁺-Fremdstoffbereichen 102a bis 102d zweite Photoresist­ muster 105 auszubilden. In diesem Fall kann nach dem Her­ stellen des ferroelektrischen Films 103 ein Prozess zum Her­ stellen einer Diffusionssperre (nicht dargestellt) zusätz­ lich ausgeführt werden, um Diffusion des ferroelektrischen Films 103 in eine später herzustellende zweite Kondensator­ elektrode zu vermeiden. Wie es in Fig. 9d dargestellt ist, wird das zweite Photoresistmuster 105 als Masken beim Ätzen der Metallschicht 104 und des ferroelektrischen Films 103 auf selektive Weise verwendet, um das Substrat 100 freizule­ gen. In diesem Fall werden die zweiten Photoresistmuster 105 so ausgebildet, dass der freigelegte Teil des Substrats 100 auf einer Seite der ersten N⁺-Fremdstoffbereiche 102a bis 102d ausgerichtet ist. Die Metallschicht 104 wird nicht nur für Wortleitungen und zweite Kondensatorelektroden, sondern auch für die Elektrode WEC verwendet. Dann wird, wie es in Fig. 9e dargestellt ist, die Metallschicht als Maske verwen­ det, wenn erneut stark N⁺-Ionen implantiert werden und ein Temperungsvorgang ausgeführt wird, um zweite N⁺-Fremdstoff­ bereiche 106a bis 106f an den Seiten der ersten N⁺-Fremd­ stoffbereiche 102a bis 102d auszubilden. Wie es in Fig. 9f dargestellt ist, wird auf der gesamten Oberfläche des Sub­ strats 100 einschließlich der Metallschicht 104 eine Iso­ lierschicht 107 hergestellt, die selektivem Ätzen unterzogen wird, um Fremdstoffbereiche 106a und 106f an entgegengesetz­ ten Seiten des Substrats 100, unter den zweiten N⁺-Fremd­ stoffbereichen 106a bis 105f, freizulegen, um Bitleitungs­ kontakte 108 auszubilden. Nach dem Herstellen von Bitleitun­ gen 109 auf der Isolierschicht einschließlich der Bitlei­ tungskontakte 108 ist der Prozess zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfin­ dung abgeschlossen. So verwendet das Verfahren zum Herstel­ len einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ gemäß einem zweiten bevorzugten Ausführungsbei­ spiel der Erfindung die im Substrat 100 ausgebildeten ersten N⁺-Fremdstoffbereiche 102a bis 102d und die Wortleitungen als erste und zweite Elektroden für ferroelektrische Konden­ satoren, wodurch eine Vereinfachung des Herstellprozesses ermöglicht ist.

Fig. 9 zeigt einen Schnitt, der der Fig. 9f entspricht.

Fig. 10 zeigt ein System von Basiszellen vom Mehrfach-NAND-Typ gemäß einem Ausführungsbeispiel der Erfindung, mit einer Vielzahl von Wortleitungen WL1, WL2, WL3, WL4, . . ., WL_N und einer Vielzahl von NMOS-Transistoren T1, T2, T3, T4, . . . T_N, wobei die Source des ersten NMOS-Transistors T1 und der Drain des letzten NMOS-Transistors mit Bitleitungen verbun­ den sind.

Gemäß dem Blockdiagramm der Fig. 11 werden im Lesemodus in jedem ferroelektrischen Kondensator gespeicherte Daten ein­ zeln mittels eines Registers 111, das einen Zwischenspeicher bildet, gelesen und eingespeichert. Beim Beenden des Daten­ lesevorgangs aus den Speicherzellen werden die zeitweilig in das Register 111 eingespeicherten Daten erneut in jeweilige ferroelektrische Kondensatoren eingeschrieben, um den Vor­ gang zu beenden. Das Register 111 kann ein Leseverstärker oder ein SRAM sein.

Gemäß dem zeitbezogenen Diagramm der Fig. 12 werden im Lese­ modus durch aufeinanderfolgendes Aktivieren der Wortleitun­ gen WL1 bis WL4 die in jeweiligen ferroelektrischen Konden­ satoren gespeicherten Daten D1 bis D4 aufeinanderfolgend über die Bitleitungen ausgelesen und in das Register, das einen Zwischenspeicher bildet, eingespeichert. Das Signal WEC geht auf den niedrigen Pegel über, um den NMOS-Transis­ tor T5 zu deaktivieren. Dann wird, vorausgesetzt, dass alle in die ferroelektrischen Kondensatoren FC1 bis FC4 einge­ speicherten Daten gelesen sind, das Signal WEC in einem Schreib- oder Wiedereinspeichermodus auf den hohen Pegel überführt, um den NMOS-Transistor T5 zu aktivieren. Nachdem die Wortleitungen WL1 bis WL4 aufeinanderfolgend deaktiviert wurden, wird auch das Signal WEC auf den niedrigen Pegel de­ aktiviert, um das erneute Einschreiben der im Register 111 zwischengespeicherten Daten in die jeweiligen ferroelektri­ schen Kondensatoren abzuschließen.

Anhand der Fig. 13a und 13b werden nun grundsätzliche Lese/­ Schreib-Funktionsmechanismen zum Verarbeiten des logischen Werts 1 in einem ferroelektrischen Kondensator bei der Er­ findung beschrieben.

Gemäß der Fig. 13a wird, nach dem Aktivieren nur der ersten Wortleitung WL1 als erster Vorgang in einem Lesemodus, der erste NMOS-Transistor T1 aktiviert, so dass er einschaltet, während die restlichen Transistoren T2 bis T5 deaktiviert werden, so dass sie ausgeschaltet sind. Demgemäß wird der Datenwert im ferroelektrischen Kondensator FC1, wie in der Wortleitung WL1 induziert, über den Knoten N1 und den NMOS-Tran­ sistor T1 an die Bitleitung B/L geliefert, so dass der mit dieser verbundene Leseverstärker (nicht dargestellt) den Datenwert verstärkt und im Register 111 zwischenspeichert. Wie es in Fig. 13b dargestellt ist, wird in einem Schreib- oder Wiedereinspeichermodus zunächst nur die erste Wortlei­ tung WL1 in umgekehrter Reihenfolge zum Fall beim Lesemodus deaktiviert, um den NMOS-Transistor T1 vom aktivierten in den deaktivierten Zustand zu überführen. So werden im Schreibmodus sowohl aktivierte als auch deaktivierte Perio­ den der Wortleitung verwendet. In der aktivierten Periode kann der logische Wert 0 eingeschrieben werden, und in der deaktivierten Periode kann der logische Wert 1 eingeschrie­ ben werden. D. h., dass, weil sich die Transistoren T2 bis T5 im aktivierten Zustand befinden, obwohl der Transistor T1 ausgeschaltet ist, da die Wortleitung WL1 in der deaktivier­ ten Periode auf den niedrigen Pegel deaktiviert ist, ein ho­ her Datenwert auf der Bitleitung B/L an den Knoten N1 gelie­ fert wird, und der logische Wert 0 in den ferroelektrischen Kondensator FC1 eingeschrieben werden kann, da ein niedriger Datenwert an die Elektrode des ferroelektrischen Kondensa­ tors FC1 auf der Seite der Wortleitung WL1 geliefert wird.

Die Fig. 14a und 14b erläutern Entsprechendes wie die Fig. 13a und 13b für das Einschreiben des logischen Werts 0 statt des logischen Werts 1.

Gemäß der Fig. 14a wird nach dem Aktivieren zunächst nur der ersten Wortleitung WL1 in einem Lesemodus der NMOS-Transis­ tor T1 aktiviert, um einzuschalten, während die restlichen Transistoren T2 bis T5 deaktiviert werden, um ausgeschaltet zu sein. Demgemäß wird der Datenwert im ferroelektrischen Kondensator FC1, wie durch die Wortleitung WL1 induziert, über den Knoten N1 und den NMOS-Transistor T1 an die Bitlei­ tung B/L geliefert, so dass der Leseverstärker (nicht darge­ stellt) den Datenwert verstärkt und in das Register 111 zwi­ scheneinspeichert. Indessen wird, wie es in Fig. 14b darge­ stellt ist, im Schreib- oder Wiedereinspeichermodus zunächst nur die erste Wortleitung WL1 in umgekehrter Reihenfolge zum Lesemodus deaktiviert, so dass der NMOS-Transistor T1 vom aktivierten in den deaktivierten Zustand übergeht. So werden im Schreibmodus sowohl aktivierte als auch deaktivierte Pe­ rioden der Wortleitung verwendet, wobei der logische Wert 0 in der aktivierten Periode geschrieben werden kann und der logische Wert 1 in der deaktivierten Periode geschrieben werden kann. D. h., dass der logische Wert 0 in den ferro­ elektrischen Kondensator FC1 eingeschrieben werden kann, da sich die Wortleitung in der aktivierten Periode auf Hoch be­ findet, um einen hohen Datenwert an die Elektrode des ferro­ elektrischen Kondensators auf der Seite der Wortleitung zu liefern.

Bisher wurden nichtflüchtige ferroelektrische Speicherzellen vom NAND-Typ erläutert, und nachfolgend werden nichtflüchti­ gen ferroelektrischen Speicher mit den vorstehend angegebe­ nen Zellen erläutert.

Gemäß Fig. 15a beinhaltet der nichtflüchtige ferroelektri­ sche Speicher gemäß einem ersten bevorzugten Ausführungsbei­ spiel der Erfindung einen X-Globaldecodierer 151, ein erstes Zellenarray 153 auf einer Seite des X-Globaldecodierers 151, einen ersten Wortleitungstreiber 155, der auf einer Seite des ersten Zellenarrays 153 ausgebildet ist, einen zweiten Wortleitungstreiber 157, der auf einer Seite des ersten Wortleitungstreibers 155 ausgebildet ist, ein zweites Zel­ lenarray 159 auf einer Seite des zweiten Wortleitungstrei­ bers 157, einen ersten X-Lokaldecodierer 161 unter dem ers­ ten Wortleitungstreiber 155, einen zweiten X-Lokaldecodierer 163 unter dem zweiten Wortleitungstreiber 157 und eine erste und zweite Bitleitungssteuerung 165 und 167 unter dem ersten Zellenarray 153 bzw. dem zweiten Zellenarray 159. Sowohl das erste als auch das zweite Zellenarray 153 und 159 beinhalten ein Hauptzellenarray und ein Bezugszellenarray, die jeweils über eine Vielzahl von Einheitszellen verfügen. Die Ein­ heitszelle, die die oben genannte nichtflüchtige ferroelek­ trische Speicherzelle vom NAND-Typ ist, kann vom 4-NAND-Typ oder vom Mehrfach-NAND-Typ sein. Der X-Globaldecodierer 151 steuert eine Anzahl von Globalwortleitungen GWL. Sowohl der erste als auch der zweite X-Lokaldecodierer 161 und 163 lie­ fern Aktivierungssignale LXDEC1 bis LXDEC_N zum fortlaufenden Aktivieren der Wortleitungen der nichtflüchtigen ferroelek­ trischen Speicherzellen vom NAND-Typ sowie ein Signal WEC. Sowohl der erste als auch der zweite Wortleitungstreiber 155 und 157 enthält mehrere Hilfstreiber, von denen jeder mit der globalen Wortleitung verbunden ist. Ein System, wie es in Fig. 15b dargestellt ist, wird dann erhalten, wenn das in Fig. 15a dargestellte System wiederholt angeordnet wird.

Der nichtflüchtige ferroelektrische Speicher gemäß dem ers­ ten bevorzugten Ausführungsbeispiel der Erfindung wird nun anhand der Fig. 16 detaillierter erläutert.

Gemäß der Fig. 16 sind der erste Wortleitungstreiber 155 und der zweite Wortleitungstreiber 157 parallel angeordnet, und das erste Zellenarray 153 und das zweite Zellenarray 159 sind auf entgegengesetzten Seiten des ersten und zweiten Wortleitungstreibers 155 und 157 angeordnet, um ein effekti­ veres Layout zu erzielen. Wie es in der Zeichnung darge­ stellt ist, enthalten der erste und der zweite Wortleitungs­ treiber 155 und 157 eine Anzahl von Hilfstreibern SD. Der X-Globaldecodierer 151 versorgt eine Vielzahl globaler Wort­ leitungen GWL1, GWL2, . . ., GWL_n, die mit ihm jeweils ver­ bunden sind, wobei die Hilfstreiber SD mit ihnen verbunden sind. Wie es in der Zeichnung dargestellt ist, enthält so­ wohl der erste als auch der zweite Wortleitungstreiber 155 und 157 so viele Hilfstreiber, wie globale Wortleitungen vorhanden sind. Außerdem ist mit jeder der globalen Wortlei­ tungen GWL1 bis GWL_N ein Hilfstreiber des ersten Wortlei­ tungstreibers 155 und ein Hilfstreiber des zweiten Wortlei­ tungstreibers 157 gemeinsam verbunden.

Fig. 17 veranschaulicht einen Teil des Systems eines nicht­ flüchtigen ferroelektrischen Speichers gemäß dem ersten be­ vorzugten Ausführungsbeispiel der Erfindung im Detail für die Signale LXDEC1 bis LXDEC4 sowie WEC vom X-Lokaldecodie­ rer zu den Hilfstreibern.

Gemäß Fig. 17 arbeitet der Hilfstreiber auf ein Signal von der globalen Wortleitung GWL hin, wie es vom X-Globaldeco­ dierer (nicht dargestellt) geliefert wird, um Signale vom X-Lokaldecodierer 161 aufeinanderfolgend an die Wortleitungen WL1 bis WL4 zu liefern. Das Signal WEC wird nur im Schreib- oder Wiedereinspeichermodus aktiviert.

Gemäß der Fig. 18 beinhaltet der Hilfstreiber eine erste Steuerung 181a mit vier NMOS-Transistoren T1 bis T4, die mit der globalen Wortleitung GWL, wie mit dem X-Globaldecodierer (nicht dargestellt) in Reihe geschaltet, verbunden sind, und eine zweite Steuerung 181b mit NMOS-Transistoren T5 bis T8 zum Liefern von Signalen LXDEC1 bis LXDEC4 vom X-Lokaldeco­ dierer (nicht dargestellt) aufeinanderfolgend an die Wort­ leitungen WL1 bis WL4, die aufeinanderfolgend durch Drain­ spannungen der Transistoren gesteuert werden. Der X-Lokalde­ codierer liefert das Signal WEC zusammen mit den Signalen LXDEC1 bis LXDEC4. Der Hilfstreiber schaltet die NMOS-Tran­ sistoren T5 bis T8 in der zweiten Steuerung 181b aufeinan­ derfolgend ein, wenn die NMOS-Transistoren T1 bis T4 in der ersten Steuerung 181a aufeinanderfolgend eingeschaltet wer­ den. Demgemäß werden die Signale LXDEC1 bis LXDEC4 vom X-Lo­ kaldecodierer aufeinanderfolgend an die Wortleitungen WL1 bis WL4 geliefert, und schließlich wird das Signal WEC zuge­ führt. Fig. 18 veranschaulicht den Fall, bei dem die Ein­ heitszelle vom 4-NAND-Typ ist, und wenn die Einheitszelle vom n-NAND-Typ ist, liefert der X-Lokaldecodierer Signale LXDEC1 bis LXDEC_N, zusammen mit dem Signal WEC. Außerdem existieren n-NMOS-Transistoren in der ersten Steuerung 181a und der zweiten Steuerung 181b. Wenn die globale Wortleitung GWL aktiviert wird, wird im Hilfstreiber der erste Transis­ tor T1 in der ersten Steuerung 181a eingeschaltet, um den ersten Transistor T5 in der zweiten Steuerung 181b einzu­ schalten. Demgemäß wird das Signal LXDEC1 vom X-Lokaldeco­ dierer an die erste Wortleitung WL1 geliefert, um diese zu aktivieren. In diesem Fall befindet sich der Rest der Tran­ sistoren im deaktivierten Zustand, wird also im ausgeschal­ teten Zustand gehalten. Daher wird, wenn die erste Wortlei­ tung WL1 aktiviert wird, der erste Transistor T1 in der 4-NAND-Zelle eingeschaltet, um den im ferroelektrischen Kon­ densator FC1 gespeicherten Datenwert über den NMOS-Transis­ tor T1 an die Bitleitung zu liefern. So werden die in den ferroelektrischen Kondensatoren FC gespeicherten Daten gele­ sen und in das Register, einen Zwischenspeicher, aufeinan­ derfolgend eingespeichert. Da der Prozess zum Einlesen eines Datenwerts in die NAND-Zelle bereits ebenso wie der Schreib­ prozess beschrieben wurde, wird die Erläuterung zu diesen Prozessen weggelassen.

Fig. 19 veranschaulicht einen Teil eines nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung, wobei Beziehungen zwi­ schen der Einheitszelle, den Bitleitungen und den Wortlei­ tungen detaillierter dargestellt sind.

Gemäß Fig. 19 existiert eine Vielzahl von Bitleitungen . . ., BL_n, BL_n+1, . . . in Spaltenrichtung, jeweils mit Einheits­ zellen . . ., C11, C12, . . ., die mit ihnen verbunden sind. Wie erläutert, kann die Einheitszelle eine 4-NAND-Zelle (Fig. 7a) oder eine Mehrfach-NAND-Zelle (Fig. 9) sein, wobei von den fünf in Reihe geschalteten Transistoren T1 bis T4 die Source des ersten Transistors T1 und der Drain des fünften Transistors T5 mit der Bitleitung verbunden sind, wenn eine 4-NAND-Zelle vorliegt. Im Fall einer Mehrfach-NAND-Zelle sind die Drains des ersten Transistors T1 und des letzten Transistors TN mit der Bitleitung verbunden.

Fig. 20 veranschaulicht einen Teil des Systems eines nicht­ flüchtigen ferroelektrischen Speichers gemäß dem ersten be­ vorzugten Ausführungsbeispiel der Erfindung, wobei Beziehun­ gen zwischen dem Hilfstreiber und dem Zellenarray, das ein Detail entsprechend dem Teil A in Fig. 16 ist, dargestellt sind.

Fig. 20 veranschaulicht einen Fall, bei dem die Einheitszel­ le eine NAND-Zelle ist, wobei eine globale Wortleitung GWL_n in Zeilenrichtung ausgebildet ist und eine Vielzahl von Bit­ leitungen . . ., B/L_n-1, B/L_n in einer die globale Wortlei­ tung schneidenden Richtung ausgebildet sind. Außerdem sind NAND-Zellen . . ., MC_n-1, MC_n mit jeweiligen Bitleitungen verbunden, und der Hilfstreiber SD ist mit der globalen Wortleitung GWL_n verbunden. Wie es in der Zeichnung darge­ stellt ist, wird das Signal WEC, das im Lesemodus deakti­ viert gehalten wird und beim Beginn des Schreibmodus in den aktiven Zustand übergeht, vom X-Lokaldecodierer zusammen mit den Signalen LXDEC1 bis LXDEC4 geliefert.

Fig. 21 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten bevorzugten Ausführungsbeispiel der Erfindung, wobei Einzel­ leiten mit Konzentration auf die erste Bitleitungssteuerung und das erste Zellenarray in Fig. 15a dargestellt sind.

Die erste Bitleitungssteuerung 165 kann einen Leseverstärker in der Bitleitungssteuerung verwenden, oder sie kann mit ei­ nem gesonderten Register zum Zwischenspeichern von aus den Zellen gelesenen Daten versehen sein. Wie es in der Zeich­ nung dargestellt ist, beinhaltet die erste Bitleitungssteue­ rung 165 eine Hauptbitleitungssteuerung 165a und eine Be­ zugsbitleitungssteuerung 165b. Das Zellenarray 153 verfügt über eine Vielzahl globaler Bitleitungen, und jede der glo­ balen Bitleitungen verfügt ihrerseits über eine Anzahl glo­ baler Hauptbitleitungen . . ., BLG_n-1 und BLG_n und ein Paar globaler Bezugsbitleitungen BLRG_1 und BLRG_2. Die globalen Hauptbitleitungen . . ., BLG_n-1 und BLG_n sind mit der Haupt­ bitleitungssteuerung 165a verbunden, und die globalen Be­ zugsbitleitungen BLRG_1 und BLRG_2 sind mit der Bezugsbit­ leitungssteuerung 165b verbunden. Mit jeder globalen Haupt­ bitleitung ist eine nichtflüchtige Speicherzelle MC vom NAND-Typ gemäß der Erfindung verbunden, und auch mit der globalen Bezugsbitleitung BLRG ist eine nichtflüchtige Spei­ cherzelle RC vom NAND-Typ verbunden. Die nicht erläuterte Zahl 155 betrifft einen Wortleitungstreiber mit den Hilfs­ treibern zum Liefern der Signale LXDEC1 bis LXDEC4 vom X-Lo­ kaldecodierer (nicht dargestellt) aufeinanderfolgend auf die Wortleitungen WL1 bis WL4. Die Verbindung zwischen der Bit­ leitung und der Speicherzelle vom NAND-Typ wurde bereits er­ läutert. Die mit der globalen Hauptbitleitung und der globa­ len Bezugsbitleitung verbundenen Speicherzellen MC und RC können vom 4-NAND-Typ oder vom Mehrfach-NAND-Typ sein, und die Bezugsbitleitungssteuerung 165 verwendet zwei globale Bezugsbitleitungen BLRG_1 und BLRG_2.

Fig. 22 veranschaulicht ein Detail zu Fig. 21, mit Konzen­ tration auf die Bitleitungssteuerung.

Hauptleseverstärker . . ., SA_n-1, SA_n sind mit jeweiligen globalen Hauptbitleitungen BLG_n-1, BLG_n verbunden. Eine der zwei globalen Bezugsbitleitungen BLRG_1, BLRG_2 ist mit dem Bezugsleseverstärker RSA verbunden, und die Bezugsspan­ nung CREF vom Bezugsleseverstärker RSA wird gemeinsam an die Hauptleseverstärker . . ., SA_n-1, SA_n geliefert. Zwischen benachbarten globalen Hauptbitleitungen BLG_n-1, BLG_n exis­ tiert eine Bitleitungs-Vorabladeschaltung BPC. Diese BPC ist auch zwischen der letzten globalen Hauptbitleitung BLG_n und der globalen Bezugsbitleitung BLRG_2 vorhanden, die mit dem Bezugsleseverstärker RSA verbunden ist. Die eine globale Be­ zugsbitleitung BLRG_1, die nicht mit dem Bezugsleseverstär­ ker RSA verbunden ist, erhält eine konstante Spannung CVOL. Die BPC lädt benachbarte globale Bitleitungen vorab auf ei­ nen vorgegebenen Pegel, wie dies später im Einzelnen erläu­ tert wird.

Bisher wurden nichtflüchtige ferroelektrische Speicher mit nichtflüchtigen ferroelektrischen Speicherzellen vom NAND-Typ gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung erläutert.

Fig. 23 veranschaulicht ein System eines Zellenarrays zum Erläutern eines nichtflüchtigen ferroelektrischen Speichers gemäß einem zweiten bevorzugten Ausführungsbeispiel der Er­ findung. Obwohl dieses Zellenarray eine Anzahl von Unterzel­ lenarrays enthält, veranschaulicht Fig. 23 nur ein Unterzel­ lenarray. Daher beinhaltet das Zellenarray wiederholt das in Fig. 23 veranschaulichte Unterzellenarray. Im Vergleich mit dem ersten Ausführungsbeispiel der Erfindung, bei dem mehre­ re Einheitszellen vom NAND-Typ direkt mit der globalen Bit­ leitung verbunden sind, ist das zweite Ausführungsbeispiel der Erfindung mit Schalteinheiten zum selektiven Verbinden nur einer der mehreren Einheitszellen vom NAND-Typ mit der globalen Bitleitung versehen. Um dies auszuführen, beinhal­ tet das zweite Ausführungsbeispiel der Erfindung lokale Bit­ leitungen BLL zusammen mit der globalen Bitleitung BLG. D. h., dass die lokale Bitleitung beim zweiten Ausführungs­ beispiel der Erfindung der globalen Bitleitung beim ersten Ausführungsbeispiel der Erfindung entspricht.

Gemäß Fig. 23 beinhaltet das Zellenarray gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung globale Bit­ leitungen . . ., BLG_n-1, BLG_n, die mit festen Intervallen ausgebildet sind, lokale Bitleitungen . . ., BLL_n-1, BLL_n, die entsprechend jeweiligen globalen Bitleitungen in der Richtung ausgebildet sind, in der die globalen Bitleitungen verlaufen, eine Anzahl von Einheitszellen MC vom NAND-Typ, die mit jeder der lokalen Bitleitungen verbunden sind, eine Schalteinheit SW, die mit einem Ende der lokalen Bitleitung . . ., BLL_n-1, BLL_n und einer entsprechenden globalen Bit­ leitung . . ., BLG_n-1, BLG_n verbunden sind. Im Lesemodus wird eine der mehreren Zellen MC, die mit der lokalen Bit­ leitung verbunden sind, ausgewählt, um den Datenwert in der ausgewählten Zelle über die Schalteinheit SW an die globale Bitleitung zu liefern. Der an die globale Bitleitung gelie­ ferte Datenwert wird durch den Leseverstärker in der Bitlei­ tungssteuerung erfasst und verstärkt.

Fig. 24 veranschaulicht ein System eines nichtflüchtigen ferroelektrischen Speichers gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung. Wie es aus der Zeichnung ersichtlich ist, unterscheidet sich das Zellenarray des zweiten Ausführungsbeispiels von dem des ersten Ausführungs­ beispiels.

Gemäß Fig. 24 beinhaltet der nichtflüchtige ferroelektrische Speicher vom NAND-Typ gemäß dem zweiten bevorzugten Ausfüh­ rungsbeispiel der Erfindung einen X-Globaldecodierer (nicht dargestellt), ein Zellenarray 153, eine Bitleitungssteuerung 165 unter dem Zellenarray 153, einen Wortleitungstreiber 155 auf einer Seite des Zellenarrays 153 sowie einen X-Lokalde­ codierer 161 unter dem Wortleitungstreiber 155.

Dieser Speicher gemäß dem zweiten Ausführungsbeispiel wird nun detaillierter erläutert.

Dieser Speicher gemäß dem zweiten bevorzugten Ausführungs­ beispiel der Erfindung beinhaltet eine Anzahl globaler Hauptbitleitungen . . ., BLG_n-1, BLG_n und globale Bezugsbit­ leitungen BLRG_1, BLRG_2, die beide mit der Bitleitungs­ steuerung 165 verbunden sind. Die Bitleitungssteuerung 165 beinhaltet ihrerseits eine Hauptbitleitungssteuerung 165a und eine Bezugsbitleitungssteuerung 165b. Die Hauptbitlei­ tungssteuerung 165a ist mit Leseverstärkern . . ., SA_n-1, SA_n entsprechend jeweiligen globalen Hauptbitleitungen so­ wie BPCs zum Vorabladen benachbarter Bitleitungen versehen. Die Bezugsbitleitungssteuerung 165b verfügt über einen Be­ zugsleseverstärker RSA, der mit der globalen Bezugsbitlei­ tung BLRG_2 der zwei globalen Bezugsbitleitungen verbunden ist. Der Wortleitungstreiber 155 liefert Signale LXDEC1 bis LXDEC4 vom X-Lokaldecodierer 161 auf ein globales Wortlei­ tungssignal GWL vom X-Globaldecodierer (nicht dargestellt) an die Wortleitungen WL1 bis WL4. Wie es in Zusammenhang mit Fig. 23 erörtert wurde, sind die lokalen Bitleitungen . . ., BLL_n-1, BLL_n entsprechend jeweiligen globalen Bitleitungen . . ., BLG_n-1, BLG_n vorhanden. Mit den lokalen Bitleitungen . . ., BLL_n-1, BLL_n sind mehrere Einheitszellen MC verbun­ den, und an einem zugehörigen Ende ist eine Schalteinheit zum elektrischen Umschalten auf die relevante globale Bit­ leitung vorhanden. Wie erläutert, kann von der Anzahl von Unterzellenarrays im Zellenarray zu einem Zeitpunkt nur je­ weils ein Unterzellenarray aktiviert werden. Jedoch können mehrere lokale Bitleitungen in einem aktivierten Unterzel­ lenarray gleichzeitig aktiviert werden. Daher kann für meh­ rere Zellen in Zeilenrichtung gleichzeitig ein Lese- oder Schreibvorgang erfolgen.

Indessen veranschaulicht Fig. 25 eine Einzelheit einer Bit­ leitungs-Vorabladeschaltung in einem nichtflüchtigen ferro­ elektrischen Speicher gemäß dem ersten und zweiten bevorzug­ ten Ausführungsbeispiel der Erfindung.

Gemäß Fig. 25 beinhaltet die Bitleitungs-Vorabladeschaltung mehrere globale Bitleitungen . . ., BLG_n, BLG_n, Bitleitungs­ ausgleichschalter BEQSW, die jeweils zwischen diesen globa­ len Bitleitungen vorhanden sind, und mehrere Bitleitungs-Vor­ abladeschalter BPCSW zum Schalten eines Signals EQLEV von einer Bitleitungsvorabladepegel-Liefereinrichtung (nicht dargestellt) an jeweilige globale Bitleitungen. Die Bitlei­ tungsausgleichsschalter BEQSW oder die Bitleitungsvorablade­ schalter BPCSW enthalten NMOS-Transistoren. Daher ist der Pegel des Signals von der Bitleitungsvorabladepegel-Liefer­ einrichtung (nicht dargestellt) identisch mit der Schwellen­ spannung eines NMOS-Transistors, oder geringfügig höher. Schließlich lädt das Signal BEQLEV von der Bitleitungsvorab­ ladepegel-Liefereinrichtung vorab über den Bitleitungsvorab­ ladeschalter BPCSW die relevante globale Bitleitung auf ei­ nen Pegel. Außerdem wird der Bitleitungsausgleichsschalter BEQSW durch ein Schaltersteuersignal eingeschaltet, um die Pegel zweier benachbarter globaler Bitleitungen auszuglei­ chen.

Fig. 26 veranschaulicht eine Einzelheit eines Leseverstär­ kers, wie er gemeinsam in nichtflüchtigen ferroelektrischen Speichern gemäß dem ersten und zweiten bevorzugten Ausfüh­ rungsbeispiel der Erfindung verwendet wird. Der in Fig. 26 dargestellte Leseverstärker kann als Hauptleseverstärker und auch als Bezugsleseverstärker verwendet werden. Beim in Fig. 15b veranschaulichten System ist das in Fig. 15a dargestell­ te System wiederholt vorhanden, um eine Bitleitungssteuerung zwischen zwei benachbarten Zellenarrays zu erzeugen, so dass der Leseverstärker in der Bitleitungssteuerung Daten sowohl im oberen als auch im unteren Zellenarray lesen kann, um ein wirkungsvolles Layout zu erzielen. In der Zeichnung ist BLGT die globale Hauptbitleitung, die mit dem Zellenarray über dieser BLGT verbunden ist, und WLGB ist die globale Haupt­ leitung, die mit dem Zellenarray unter dieser BLGB verbunden ist. CREF ist die globale Bezugsbitleitung, die mit der Be­ zugszelle über dieser CREF verbunden ist, und CREFB ist die globale Bezugsbitleitung, die mit der Bezugszelle unter die­ ser CREFB verbunden ist.

Gemäß Fig. 26 beinhaltet der Leseverstärker einen ersten NMOS-Transistor MN1 mit einer Source, die mit der BLGT und der BLGB verbunden ist, einen zweiten NMOS-Transistor MN2 mit einer Source, die mit der CREF und der CREFB verbunden ist, und ein Gate, das mit dem Gate des ersten NMOS-Transis­ tors MN1 zusammengeschaltet ist, einen dritten NMOS-Transis­ tor MN3 zum Verstärken des über den ersten NMOS-Transistor MN1 empfangenen Signals BGLT oder BGLB, einen vierten NMOS-Tran­ sistor MN4 zum Verstärken der über den zweiten NMOS-Tran­ sistor MN2 empfangenen Signale CREF und CREFB, einen ersten PMOS-Transistor MP1 und einen zweiten PMOS-Transistor MP2, deren Sources jeweils mit einem Spannungsversorgungsan­ schluss Vcc verbunden sind und deren Drains mit dem Aus­ gangsanschluss des ersten NMOS-Transistors MN1 bzw. dem Aus­ gangsanschluss des zweiten NMOS-Transistors MN2 verbunden sind (der Drain des ersten PMOS-Transistors ist mit dem Gate des zweiten PMOS-Transistors verbunden, und der Drain des zweiten PMOS-Transistors ist mit dem Gate des ersten PMOS-Tran­ sistors verbunden), und einen dritten PMOS-Transistor MP3 zum Ausgleichen des Ausgangsanschlusses des ersten NMOS-Tran­ sistors MN1 und des Ausgangsanschlusses des zweiten NMOS-Transistors MN2 auf ein Leseverstärker-Ausgleichssignal SAEQ hin. Zwischen der Source des ersten NMOS-Transistors MN1 und der BLGT kann ein fünfter NMOS-Transistor MN5 vor­ handen sein, und ein sechster NMOS-Transistor MN6 kann zwi­ schen der Source des ersten NMOS-Transistors MN1 und der BLGB vorhanden sein. Zwischen der Source des zweiten NMOS-Tran­ sistors MN2 und der CREF ist ein siebter NMOS-Transistor MN7 vorhanden, und zwischen der Source des zweiten NMOS-Tran­ sistors MN2 und der CREFB ist ein achter NMOS-Transistor MN8 vorhanden. Es kann ein neunter NMOS-Transistor MN9 vor­ handen sein, um einen Datenbus und einen Ausgangsanschluss des Leseverstärkers auf ein Spaltenauswählsignal COLSEL hin selektiv zu schalten, und es kann ein zehnter NMOS-Transis­ tor MN10 vorhanden sein, um den Datenbus und den Ausgangsan­ schluss des Leseverstärkers zu schalten. Der fünfte NMOS-Tran­ sistor MN5 schaltet zwischen dem Leseverstärker und der BLGT um, und der sechste NMOS-Transistor MN6 schaltet zwi­ schen dem Leseverstärker und der BLGB um. Außerdem schaltet der siebte NMOS-Transistor MN7 zwischen dem Leseverstärker und der CREF um, und der achte NMOS-Transistor MN8 schaltet zwischen dem Leseverstärker und der CREFB um.

Nun wird der Betrieb des oben genannten Leseverstärkers er­ läutert. Dieser Betrieb beruht auf dem Erfassen von Daten, die in einem Zellenarray über dem Leseverstärker gespeichert sind.

Gemäß Fig. 26 sind der sechste und achte NMOS-Transistor MN6 und MN8 gesperrt, vorausgesetzt, dass der fünfte und der siebte NMOS-Transistor MN5 und MN7 auf ein Aktivierungssi­ gnal BSEL zum Aktivieren des fünften NMOS-Transistors MN5 und ein Aktivierungssignal RSEL zum Aktivieren des siebten NMOS-Transistors MN7 aktiviert sind. Im Gegensatz hierzu sind der fünfte und sechste NMOS-Transistor MN5 und MN7 de­ aktiviert, wenn der sechste und achte NMOS-Transistor MN6 und MN8 aktiviert sind. Der Leseverstärker wird in einer An­ fangsverstärkungsperiode auf ein Spaltenauswählsignal COLSEL hin deaktiviert, um einen externen Datenbus vom internen Knoten des Leseverstärkers zu trennen. In diesem Fall wer­ den, um den Leseverstärker zu aktivieren, ein Knoten SN3 und ein Knoten SN4 auf das Leseverstärker-Ausgleichssignal SAEQ hin ausgeglichen. Im Anfangsstadium werden der erste NMOS-Tran­ sistor MN1 und der zweite NMOS-Transistor MN2 deakti­ viert gehalten. Wenn die Knoten SN3 und SN4 ausgeglichen sind, werden Daten im Zellenarray über den fünften NMOS-Tran­ sistor MN5 an die obere globale Bitleitung BLGT und den Knoten SN1 geliefert. Außerdem wird die Bezugsspannung an die CREF gelegt, und von dieser über den siebten NMOS-Tran­ sistor MN7 an den Knoten SN2. Nachdem die Daten im Zellenar­ ray und die Bezugsspannung an den Knoten SN1 bzw. den Knoten SN2 geliefert wurden, wird dafür gesorgt, dass die Bezugs­ spannung am Leseverstärker auf die Massespannung übergeht. Demgemäß induziert die Spannungsdifferenz zwischen dem Kno­ ten SN1 und dem Knoten SN2 eine Spannungsdifferenz zwischen dem Gate des dritten NMOS-Transistors MN3 und dem Gate des vierten NMOS-Transistors, wobei die Ströme zum dritten NMOS-Tran­ sistor MN3 und zum vierten NMOS-Transistor MN4 eine Dif­ ferenz zeigen. In diesem Zustand wird die Verstärkung ge­ startet, um eine verstärkte Spannung zu liefern, die die Spannungsdifferenz zwischen den Knoten SN3 und SN4 ist. Die in SN3 und SN4 induzierten Spannungen werden durch den ers­ ten PMOS-Transistor MP1 bzw. den zweiten PMOS-Transistor MP2 erneut verstärkt. Nachdem die Spannungen im ersten PMOS-Tran­ sistor MP1 und im zweiten PMOS-Transistor MP2 geeignet verstärkt wurden, deaktivieren die Spannungen den fünften und siebten NMOS-Transistor MN5 und MN7, und sie aktivieren den ersten und zweiten NMOS-Transistor MN1 und MN2, um die verstärkten Spannungen an den Knoten SN3 und SN4 auf die Knoten SN1 und SN2 rückzukoppeln, um die Verstärkung zu un­ terstützen. In diesem Fall sind, vorausgesetzt, dass die Rückkopplungsschleife vollständig ist, der neunte und der zehnte NMOS-Transistor MN9 und MN10 aktiviert, um den Daten­ austausch zwischen dem externen Datenbus und dem invertier­ ten Datenbus und dem Leseverstärker zu erleichtern. Außerdem wird der fünfte NMOS-Transistor MN5 erneut aktiviert, um die Knotenspannung SN1 an die BLGT zu liefern, um eine Rückkopp­ lung an das Zellenarray zu erzielen, um die Spannung wieder in dieses einzuspeichern. Beim vorigen Leseverstärker ent­ hält der erste Verstärker 251 den dritten NMOS-Transistor MN3 und den vierten NMOS-Transistor MN4, und der zweite Ver­ stärker 253 enthält den ersten PMOS-Transistor MP1 und den zweiten PMOS-Transistor MP2. Das nicht erläuterte Symbol SEN bezeichnet ein Leseverstärker-Aktivierungssignal, das auf niedrigem Pegel aktiv ist, und SALE ist ein Signal zum Akti­ vieren des ersten und zweiten NMOS-Transistor MN1 und MN2, das auf hohem Pegel aktiv ist.

Indessen veranschaulicht Fig. 27 einen Fall, bei dem ein am Ausgangsanschluss eines Leseverstärkers vorhandenes Register als Zwischenspeicher für Lesedaten verwendet wird.

Gemäß Fig. 27 ist es möglich, ein Register 270 mit einem SRAM am Ausgangsanschluss des mit dem Datenbus verbundenen Leseverstärkers bereitzustellen, um eine Zwischenspeicherung der Daten auszuführen, die aus den nichtflüchtigen Speicher­ zellen vom NAND-Typ ausgelesen wurden. Daher wird ein im Re­ gister gespeicherter Datenwert im Schreib- oder Wiederein­ speichermodus erneut in die nichtflüchtige Speicherzelle eingespeichert. Das Register muss jedoch nicht, wie es in Fig. 26 dargestellt ist, vorhanden sein, sondern der Lese­ verstärker kann als Datenspeicher verwendet werden.

Die nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ und der nichtflüchtige ferroelektrische Speicher mit derselben zeigen die folgenden Vorteile:

• - Erstens wird, da immer dann, wenn einmal auf die Bezugs­ zelle zugegriffen wird, auch einmal auf die Hauptzelle zuge­ griffen, wodurch die Zugriffszahlen für die Bezugszelle und die Hauptzelle gleich sind. Daher kann durch die Erfindung, abweichend vom Stand der Technik, bei der auf die Bezugszel­ le übermäßig im Vergleich zur Hauptzelle zugegriffen wird, die Lebensdauer verlängert werden, da die durch die Bezugs­ zelle und die Hauptzelle induzierten Spannungen gleich blei­ ben können.
• - Zweitens kann wegen der Nutzung der unteren Kondensator­ elektrode als N⁺-Fremdstoffbereiche im Substrat, während Bitleitungskontakte nur zu N⁺-Fremdstoffbereichen an entge­ gengesetzten Seiten des Substrats hergestellt werden, die Anzahl von Bitleitungskontakten im Vergleich zum Stand der Technik verringert werden, bei dem ein Bitleitungskontakt zu jedem Zellentransistor vorhanden ist, was ein Minimieren der Bauelementfläche ermöglicht, wodurch Bauteile mit hoher Pa­ ckungsdichte herstellbar sind.

Claims (32)

1. Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ mit:

• - einer Anzahl N von in Reihe geschalteten Transistoren;
• - einer Bitleitung (B/L), mit der ein Eingangsanschluss ei­ nes ersten Transistors und ein Ausgangsanschluss eines N-ten Transistors unter den N Transistoren verbunden sind;
• - Wortleitungen (W/L), die jeweils mit Gates der Transisto­ ren mit Ausnahme des N-ten Transistors verbunden sind;
• - einer Signalleitung WEC, die mit dem Gate des N-ten Tran­ sistors verbunden ist und so angeschlossen ist, dass an sie nur in einem Schreib- oder in einem Wiedereinspeichermodus ein Aktivierungssignal angelegt wird; und
• - ferroelektrischen Kondensatoren, die jeweils sowohl mit den Wortleitungen als auch den Ausgangsanschlüssen der Tran­ sistoren verbunden sind.

2. Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ mit:

• - einem Halbleitersubstrat (81) von erstem Leitungstyp,
• - der Anzahl N von Source- und Drainbereichen, die mit fes­ ten Intervallen in einer Fläche des Halbleitersubstrats aus­ gebildet sind;
• - Wortleitungen (WL1 bis WL4), die auf dem Substrat zwischen den Source- und Drainbereichen ausgebildet sind;
• - ersten Kondensatorelektroden (85a bis 85d), die auf den Wortleitungen, ausschließlich der N-ten Wortleitung, ausge­ bildet sind, wobei dazwischen Barrieremetalle angeordnet sind;
• - ferroelektrischen Filmen (89), die auf den Seitenflächen und der Oberseite der ersten Kondensatorelektroden ausgebil­ det sind;
• - zweiten Kondensatorelektroden (90a bis 90d), die auf den ferroelektrischen Filmen ausgebildet sind;
• - Kontaktpfropfen (94a bis 94d) zum Verbinden der Source- und Drainbereiche mit den zweiten Kondensatorelektroden be­ nachbart zu den jeweiligen Source- und Drainbereichen, aus­ schließlich des ersten Bereichs und des N-ten Bereichs der N Source- und Drainbereiche; und
• - Bitleitungen, die auf dem Substrat (81) einschließlich der Kontaktpfropfen mit einer dazwischen angeordneten Isolier­ schicht (82) ausgebildet sind, um den ersten Bereich und den N-ten Bereich der N Source- und Drainbereiche elektrisch an­ zuschließen.

3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass die N-te Wortleitung als Elektrode WEC zum Anlegen ei­ nes Aktivierungssignals nur in einem Schreib- oder Wieder­ einspeicherungsmodus verwendet wird.

4. Speicherzelle nach Anspruch 3, dadurch gekennzeichnet, dass die Elektrode WEC für jeweils zwei oder mehr als zwei Wortleitungen vorhanden ist.

5. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, dass die Wortleitungen und die Elektrode WEC durch einen Isolierfilm (82) gegen das Substrat isoliert sind.

6. Nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ mit:

• - einem Halbleitersubstrat (81) von erstem Leitungstyp;
• - N Wortleitungen, die auf dem Substrat ausgebildet sind, wobei dazwischen ein Isolierfilm (82) angeordnet ist;
• - ersten Kondensatorelektroden (85a bis 85d), die im Sub­ strat unter den Randabschnitten der Wortleitungen, aus­ schließlich der N-ten Wortleitung, ausgebildet sind;
• - Source- und Drainbereichen (87a bis 87f), die im Substrat zu beiden Seiten der Wortleitungen so ausgebildet sind, dass sie in Kontakt mit den ersten Kondensatorelektroden stehen;
• - Bitleitungen, die elektrisch mit dem ersten und dem letz­ ten Bereich (87a und 87f) der Source- und Drainbereiche ver­ bunden sind.

7. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, dass die N-te Wortleitung als Elektrode WEC zum Anlegen ei­ nes Aktivierungssignals nur in einem Schreib- oder Wieder­ einspeichermodus verwendet wird.

8. Speicherzelle nach Anspruch 6, dadurch gekennzeichnet, dass die über den ersten Kondensatorelektroden (85a bis 85d) ausgebildeten Wortleitungen auch als zweite Kondensatorelek­ troden (90a bis 90d) verwendet werden.

9. Verfahren zum Herstellen einer nichtflüchtigen ferro­ elektrischen Speicherzelle vom NAND-Typ, mit den folgenden Schritten:

• (1) Herstellen von N Wortleitungen auf einem Halbleitersub­ strat (81) von erstem Leitungstyp mit festen Intervallen;
• (2) Herstellen erster Kondensatorelektroden (85a bis 85d) auf den Wortleitungen ausschließlich der N-ten Wortleitung, wobei dazwischen ein Barrieremetall (84) angeordnet wird;
• (3) Herstellen von Source- und Drainbereichen (87a bis 87f) im Substrat zu beiden Seiten der ersten Kondensatorelektro­ den (85a bis 85d);
• (4) Herstellen eines ferroelektrischen Films (89) auf den Seitenflächen und der Oberseite der ersten Kondensatorelek­ troden;
• (5) Herstellen zweiter Kondensatorelektroden (90a bis 90d) auf dem ferroelektrischen Film (89);
• (6) Herstellen von Kontaktpfropfen (94a bis 94d) zum Verbin­ den der Source- und Drainbereiche mit den zweiten Kondensa­ torelektroden benachbart zu den jeweiligen Source- und Drainbereichen, mit Ausnahme des ersten Bereichs und des N-ten Bereichs der N Source- und Drainbereiche; und
• (7) Herstellen von Bitleitungen auf dem Substrat einschließ­ lich der Kontaktpfropfen, wobei dazwischen eine Isolier­ schicht angeordnet wird, um den ersten Bereich und den N-ten Bereich der N Source- und Drainbereiche elektrisch anzu­ schließen.

10. Verfahren nach Anspruch 9, bei dem die Schritte (1) und (2) die folgenden Schritte beinhalten:
(10-1) Herstellen eines Gateisolierfilms (82) auf einem Halbleitersubstrat (81) vom ersten Leitungstyp;
(10-2) Herstellen einer Wortleitungsmaterialschicht (83) auf dem Gateisolierfilm (82);
(10-3) Herstellen einer Barrieremetallschicht (84) auf der Wortleitungsmaterialschicht (83);
(10-4) Herstellen einer Kondensatorelektrodenmaterialschicht (85) auf der Barrieremetallschicht (84) und
(10-5) selektives Entfernen der Kondensatormaterialschicht (85), der Barrieremetallschicht (84), der Wortleitungsmate­ rialschicht (83) und des Gateisolierfilms (82) zum Herstel­ len von Wortleitungen, die durch den Gateisolierfilm (82) vom Substrat getrennt sind, und ersten Elektroden (85a bis 85d), wobei die Barrieremetallschicht (84) zwischen diesen ersten Elektroden und den Wortleitungen angeordnet ist.

11. Verfahren nach Anspruch 10, gekennzeichnet durch den Schritt des Auffüllens des Raums zwischen jeweils benachbar­ ten Wortleitungen mit Isoliermaterial, bis die Seiten der Barrieremetallschicht (84) nach dem Schritt (10-5) freilie­ gen.

12. Verfahren zum Herstellen einer nichtflüchtigen ferro­ elektrischen Speicherzelle vom NAND-Typ, mit den folgenden Schritten:

• (1) Herstellen erster Kondensatorelektroden (102a bis 102d) in Oberflächen eines Halbleitersubstrats (100) vom ersten Leitungstyp mit festen Intervallen;
• (2) Herstellen von Wortleitungen auf den ersten Elektroden, wobei ein ferroelektrischer Film (103) jeweils so dazwischen angeordnet wird, dass die ersten Elektroden mit Randab­ schnitten der Wortleitungen ausgerichtet sind, und Herstel­ len einer Elektrode WEC auf einer Seite der letzten Wortlei­ tung;
• (3) Verwenden der Wortleitungen und der Elektrode WEC als Masken beim Implantieren von Fremdstoffionen für einen zwei­ ten Leitungstyp, und Ausführen eines Tempervorgangs zum Her­ stellen von Source- und Drainbereichen (106a bis 106f); und (4) Herstellen von Bitleitungen in solcher Weise, dass sie elektrisch mit dem ersten und letzten Bereich (106a und 106f) der Source- und Drainbereiche verbunden sind.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die ersten Kondensatorelektroden (102a bis 102d) durch Implantieren von Fremdstoffionen hergestellt werden.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der Schritt (1) die folgenden Schritte umfasst:
(14-1) Auftragen eines Photoresists (101) auf das Halblei­ tersubstrat (100) vom ersten Leitungstyp;
(14-2) Strukturieren des Photoresists zum Freilegen des Sub­ strats in festen Intervallen;
(14-3) Verwenden des strukturierten Photoresists beim Im­ plantieren von Fremdstoffionen, und Ausführen eines Tempe­ rungsvorgangs zum Herstellen erster Elektroden in Oberflä­ chen des Substrats mit festen Intervallen.

15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass der Schritt (2) die folgenden Schritte umfasst:

• - Herstellen eines ferroelektrischen Films (103) auf dem Substrat, auf dem die ersten Elektroden (102a bis 102d) aus­ gebildet wurden;
• - Herstellen einer Wortleitungsmaterialschicht (104) auf dem ferroelektrischen Film (103);
• - Strukturieren der Wortleitungsmaterialschicht (104) in solcher Weise, dass die ersten Elektroden (102a bis 102d) mit deren Kantenabschnitten ausgerichtet sind, um die Wort­ leitungen und die Elektrode WEC auszubilden.

16. Verfahren nach Anspruch 14, gekennzeichnet durch den Schritt des Herstellens einer Diffusionsbarriere zum Verhin­ dern einer Diffusion des ferroelektrischen Films (103) in das Substrat, bevor der ferroelektrische Film hergestellt wird.

17. Verfahren nach Anspruch 14, gekennzeichnet durch den Schritt einer Diffusionsbarriere zum Verhindern von Diffusi­ on des ferroelektrischen Films (103) in die Wortleitungsma­ terialschicht (104) nach der Herstellung des ferroelektri­ schen Films.

18. Nichtflüchtiger ferroelektrischer Speicher vom NAND-Typ mit:

• - einem X-Globaldecodierer (151) zum Steuern einer Anzahl globaler Wortleitungen;
• - einem Zellenarray (153) mit einer Anzahl nichtflüchtiger ferroelektrischer Speicherzellen vom NAND-Typ, wobei jede Speicherzelle N in Reihe geschaltete Transistoren, eine mit der Source eines ersten Transistors und dem Drain eines N-ten Transistors verbundene Bitleitung, eine mit dem Gate des N-ten Transistors verbundene Signalleitung WEC, Wortleitun­ gen, die jeweils mit dem Gate der Transistoren, mit Ausnahme des N-ten Transistors, und ferroelektrische Kondensatoren aufweist, die zwischen den Drain eines der Transistoren mit Ausnahme des N-ten Transistors einer der Wortleitungen ge­ schaltet sind;
• - einer Bitleitungssteuerung (165), die unter dem Zellenar­ ray angeordnet ist und zur Zwischenspeicherung eines Daten­ werts dient, der aus einer beliebigen aus dem Zellenarray ausgewählten Zelle ausgelesen wurde, und zum Weiterleiten des Datenwerts beim Schreiben und Wiedereinspeichern;
• - einem X-Lokaldecodierer (161) zum Liefern eines Aktivie­ rungssignals zum Aktivieren der Wortleitungen und des Si­ gnals WEC; und
• - einem Wortleitungstreiber (155) zum Anlegen des Wortlei­ tungsaktivierungssignals vom X-Lokaldecodierer aufeinander­ folgend an die Transistoren ausgehend vom ersten Transistor, und zum Anlegen des Signals WEC nur in einem Schreibmodus.

19. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass das Zellenarray Folgendes beinhaltet:

• - eine Anzahl globaler Wortleitungen (GWL_1 bis GWL_n), die in Zeilenrichtung ausgebildet sind;
• - eine Anzahl globaler Hauptleitungen (BLG_1 bis BLG_n) und mindestens ein Paar globaler Bezugsbitleitungen, die in ei­ ner die globalen Wortleitungen schneidenden Richtung ausge­ bildet sind; und
• - nichtflüchtige ferroelektrische Speicherzellen vom NAND-Typ (MC), die mit jeder die globalen Wortleitungen schnei­ denden globalen Bitleitung verbunden sind.

20. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass das Zellenarray Folgendes beinhaltet:

• - eine Anzahl globaler Wortleitungen (GWL_1 bis GWL_n), die in Zeilenrichtung ausgebildet sind;
• - eine Anzahl globaler Bitleitungen (BLG_1 bis BLG_n), die in einer die globalen Wortleitungen schneidenden Richtung ausgebildet sind;
• - lokale Bitleitungen (BLL_1 bis BLL_n), die in der Richtung der globalen Bitleitungen ausgebildet sind und diesen ent­ sprechen;
• - eine Anzahl nichtflüchtiger ferroelektrischer Speicher­ zellen vom NAND-Typ (MC), die parallel mit den lokalen Bit­ leitungen verbunden sind; und
• - Schalteinheiten (SW), die jeweils in einer Endstufe der lokalen Bitleitungen ausgebildet sind, um Daten in der An­ zahl nichtflüchtiger ferroelektrischer Speicherzellen vom NAND-Typ auf die relevanten globalen Bitleitungen zu schal­ ten.

21. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass der Wortleitungstreiber Hilfstreiber enthält, die jeweils mit jeder globalen Wortleitung verbunden sind.

22. Speicher nach Anspruch 21, dadurch gekennzeichnete dass der Hilfstreiber Folgendes beinhaltet:

• - eine erste Steuerung (181a) mit N Transistoren, die in Reihe mit der globalen Wortleitung verbunden sind;
• - eine zweite Steuerung (181b) mit N Transistoren, deren Gates jeweils mit Ausgangsanschlüssen der Transistoren ver­ bunden sind, während Sources mit dem X-Lokaldecodierer (161) verbunden sind, um das Wortleitungsaktivierungssignal se­ quenziell gesteuert durch die erste Steuerung weiterzulei­ ten; und
• - einen Transistor zum Liefern des Signals WEC vom x-Lokal­ decodierer an die Signalleitung WEC nur im Schreib- und Wie­ dereinspeichermodus

23. Speicher nach Anspruch 18, dadurch gekennzeichnete dass die Bitleitungssteuerung folgendes beeinhaltet:

• - eine Bezugsbitleitungssteuerung (165b) mit einem Bezugsle­ severstärker zum Erfassen eines Signals, das über ein Paar globaler Bezugsbitleitungen (BLRG_1, BLRG_2) geliefert wird, um eine Bezugsspannung zu liefern; und
• - eine Hauptbitleitungssteuerung (165a) mit einer Anzahl von Hauptleseverstärkern, die auf einer Seite der Bezugsbitlei­ tungssteuerung ausgebildet sind und jeweils mit den globalen Hauptbitleitungen verbunden sind, um ein über die globale Bitleitung geliefertes Signal zu erfassen, bis die Bezugs­ spannung empfangen wird.

24. Speicher nach Anspruch 23, dadurch gekennzeichnet, dass eine der globalen Bezugsbitleitungen (BLRG_1, BLRG_2) ohne Anschluss an den Bezugsleseverstärker eine konstante Span­ nung angelegt erhält.

25. Speicher nach Anspruch 23, dadurch gekennzeichnet, dass die Bitleitungssteuerung (165a, 165b) ferner eine Vorablade­ schaltung zum Vorabladen einer benachbarten Bitleitung auf denselben Pegel aufweist.

26. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass die Bitleitungssteuerung (165a, 165b) von einem Zellenarray über ihr und einem anderen Zellenarray unter ihr gemeinsam genutzt wird.

27. Speicher nach Anspruch 23, dadurch gekennzeichnet, dass der Leseverstärker Folgendes aufweist:

• - einen ersten NMOS-Transistor (MN1), dessen Source mit der globalen Bitleitung (BLGT) im oberen Zellenarray und der globalen Bitleitung im unteren Zellenarray verbunden ist;
• - einen zweiten NMOS-Transistor (MN2), dessen Source mit der globalen Bezugsbitleitung (CREF) im oberen Zellenarray und der globalen Bezugsbitleitung (CREFB) im unteren Zellenarray verbunden ist, und dessen Gate mit dem Gate des ersten NMOS-Tran­ sistors (MN1) verbunden ist;
• - einen dritten NMOS-Transistor (MN3) zum Verstärken einer über den ersten NMOS-Transistor empfangenen Signalspannung;
• - einen vierten NMOS-Transistor (MN4) zum Verstärken der über den zweiten NMOS-Transistor empfangenen Signalspannung;
• - einen ersten NMOS-Transistor (MPI) und einen zweiten PMOS-Transistor (MP2), deren Sources jeweils mit einem Spannungs­ versorgungsanschluss verbunden sind und deren Drains mit dem Ausgangsanschluss des ersten NMOS-Transistors bzw. dem Aus­ gangsanschluss des zweiten NMOS-Transistors verbunden sind; und
• - einen dritten PMOS-Transistor (MP3) zum Ausgleichen des Ausgangsanschlusses des ersten NMOS-Transistors und des Aus­ gangsanschlusses des zweiten NMOS-Transistors auf ein Lese­ verstärker-Ausgleichssignal hin.

28. Speicher nach Anspruch 27, dadurch gekennzeichnet, dass der Drain des ersten PMOS-Transistors (MP1) mit dem Gate des zweiten PMOS-Transistors (MP2) verbunden ist und der Drain des zweiten PMOS-Transistors mit dem Gate des ersten PMOS-Tran­ sistors verbunden ist.

29. Speicher nach Anspruch 27, dadurch gekennzeichnet, dass der Hauptleseverstärker ferner Folgendes aufweist:

• - einen fünften NMOS-Transistor (MN5), der zwischen der Source des ersten NMOS-Transistors (MN1) und der globalen Bitleitung (BLGT) im oberen Zellenarray vorhanden ist;
• - einen sechsten NMOS-Transistor (MN6) zwischen der Source des ersten NMOS-Transistors und der globalen Bitleitung (BLGB) im unteren Zellenarray;
• - einen siebten NMOS-Transistor (MN7) zwischen der Source des zweiten NMOS-Transistors (MN2) und der globalen Bezugs­ bitleitung (CREF) im oberen Zellenarray; und
• - einen achten NMOS-Transistor (MN8) zwischen der Source des zweiten NMOS-Transistors und der globalen Bezugsbitleitung (CREFB) im unteren Zellenarray.

30. Speicher nach Anspruch 27, dadurch gekennzeichnet, dass der Hauptleseverstärker ferner Folgendes aufweist:

• - einen neunten NMOS-Transistor (MN9) zum selektiven Um­ schalten zwischen einem Datenbus und einem Ausgangsanschluss des Leseverstärkers auf ein Spaltenauswählsignal hin; und
• - einen zehnten NMOS-Transistor (MN10) zum selektiven Um­ schalten zwischen dem Datenbus und dem Ausgangsanschluss des Leseverstärkers.

31. Speicher nach Anspruch 18, dadurch gekennzeichnet, dass der Datenwert in einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ gelesen und im Hauptleseverstär­ ker zwischengespeichert wird.

32. Speicher nach Anspruch 30, dadurch gekennzeichnet, dass zwischen dem Datenbus und dem neunten NMOS-Transistor (MN9) ein Register (270) zum Zwischenspeichern des gelesenen Da­ tenwerts vorhanden ist.