JP2000208726A - Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置 - Google Patents
Ｎａｎｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮発性強誘電体メモリ装置Info
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Abstract
(57)【要約】
【課題】 参照セルの過度の使用を避けて装置の廉価を
防止すること。 【解決手段】 直列に形成されたＮ個のトランジスタ
と；Ｎ個のトランジスタ中最初のトランジスタの入力端
とｎ番目のトランジスタの出力端とが連結されるビット
ラインと；ｎ番目のトランジスタを除いた各トランジス
タのゲートごとに連結されたワードラインと；ｎ番目の
トランジスタのゲートに連結され、書込みまたは再格納
モードでのみ活性化信号が印加されるＷＥＣ信号ライン
と；各ワードラインとそのトランジスタの出力端との間
に形成された強誘電体キャパシタとを含むことを特徴と
する。
防止すること。 【解決手段】 直列に形成されたＮ個のトランジスタ
と；Ｎ個のトランジスタ中最初のトランジスタの入力端
とｎ番目のトランジスタの出力端とが連結されるビット
ラインと；ｎ番目のトランジスタを除いた各トランジス
タのゲートごとに連結されたワードラインと；ｎ番目の
トランジスタのゲートに連結され、書込みまたは再格納
モードでのみ活性化信号が印加されるＷＥＣ信号ライン
と；各ワードラインとそのトランジスタの出力端との間
に形成された強誘電体キャパシタとを含むことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、ＮＡＮＤ型不揮発性強誘電体メモ
リセル及びそれを用いた不揮発性強誘電体メモリ装置に
関する。
関するもので、特に、ＮＡＮＤ型不揮発性強誘電体メモ
リセル及びそれを用いた不揮発性強誘電体メモリ装置に
関する。
【０００２】
【従来の技術】図１は一般的なＮＡＮＤ型ＤＲＡＭセル
の構成図である。図１に示すように、ＮＡＮＤ型ＤＲＡ
Ｍセルは複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ
３，．．．が直列に連結され、各トランジスタのゲート
にはワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４，．．．が１本ずつ連結されている。ワードラインを
横切る方向にビットラインＢ／Ｌが配置され、各トラン
ジスタのドレイン端Ｎ１，Ｎ２，Ｎ３，．．．には強誘
電体キャパシタＣ１，Ｃ２，Ｃ３，．．．の一方の電極
が連結され、それらのキャパシタの他方の電極はプレー
トライン（Ｐ／Ｌ）に連結されている。そして、プレー
トライン（Ｐ／Ｌ）は１／２Ｖｃｃ電圧で固定されてお
り、ワードラインＷＬ１，ＷＬ２，ＷＬ３，．．．を順
次に活性化させるとＮＭＯＳトランジスタが活性化さ
れ、強誘電体キャパシタに格納されていたデータがビッ
トラインに送られる。ビットラインに現れたデータはセ
ンスアンプ（図示しない）で増幅されるとともに、再び
強誘電体キャパシタに再格納される。
の構成図である。図１に示すように、ＮＡＮＤ型ＤＲＡ
Ｍセルは複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ
３，．．．が直列に連結され、各トランジスタのゲート
にはワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４，．．．が１本ずつ連結されている。ワードラインを
横切る方向にビットラインＢ／Ｌが配置され、各トラン
ジスタのドレイン端Ｎ１，Ｎ２，Ｎ３，．．．には強誘
電体キャパシタＣ１，Ｃ２，Ｃ３，．．．の一方の電極
が連結され、それらのキャパシタの他方の電極はプレー
トライン（Ｐ／Ｌ）に連結されている。そして、プレー
トライン（Ｐ／Ｌ）は１／２Ｖｃｃ電圧で固定されてお
り、ワードラインＷＬ１，ＷＬ２，ＷＬ３，．．．を順
次に活性化させるとＮＭＯＳトランジスタが活性化さ
れ、強誘電体キャパシタに格納されていたデータがビッ
トラインに送られる。ビットラインに現れたデータはセ
ンスアンプ（図示しない）で増幅されるとともに、再び
強誘電体キャパシタに再格納される。
【０００３】一般的に不揮発性強誘電体メモリ、つまり
ＦＲＡＭ（Ferroelectric Random Access Memory）はＤ
ＲＡＭ程度のデータ処理速度を有し、電源のオフ時にも
データが保存される特性のため次世代記憶素子として注
目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一構造を
有する記憶素子であって、キャパシタの材料として強誘
電体を使用して強誘電体の特性である高い残留分極を用
いたものである。このような残留分極特性のため電界を
除去してもデータは保存される。
ＦＲＡＭ（Ferroelectric Random Access Memory）はＤ
ＲＡＭ程度のデータ処理速度を有し、電源のオフ時にも
データが保存される特性のため次世代記憶素子として注
目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ同一構造を
有する記憶素子であって、キャパシタの材料として強誘
電体を使用して強誘電体の特性である高い残留分極を用
いたものである。このような残留分極特性のため電界を
除去してもデータは保存される。
【０００４】図２は一般的な強誘電体のヒステリシスル
ープを示す特性図である。図２に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ，ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。
ープを示す特性図である。図２に示すように、電界によ
り誘起された分極が電界を除去しても残留分極（又は自
発分極）の存在によって消滅されず、一定量（ｄ,ａ状
態）を維持していることが分かる。不揮発性強誘電体メ
モリセルは前記ｄ，ａ状態をそれぞれ１，０に対応させ
記憶素子として応用したものである。
【０００５】以下、従来技術による不揮発性強誘電体メ
モリ素子の駆動回路を添付の図面を参照して説明する。
図３は従来の不揮発性強誘電体メモリの単位セルを示し
た。図３に示すように、一方向に形成されたビットライ
ンＢ／Ｌと、ビットラインと交差する方向に形成された
ワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔
をおいてワードラインと同一の方向に形成されたプレー
トライン（Ｐ／Ｌ）と、ゲートがワードラインに連結さ
れ、ソースはビットラインに連結されるトランジスタＴ
１と、第１端子はトランジスタＴ１のドレインに連結さ
れ、第２端子はプレートライン（Ｐ／Ｌ）に連結される
強誘電体キャパシタＦＣ１とを含む。
モリ素子の駆動回路を添付の図面を参照して説明する。
図３は従来の不揮発性強誘電体メモリの単位セルを示し
た。図３に示すように、一方向に形成されたビットライ
ンＢ／Ｌと、ビットラインと交差する方向に形成された
ワードライン（Ｗ／Ｌ）と、ワードラインに一定の間隔
をおいてワードラインと同一の方向に形成されたプレー
トライン（Ｐ／Ｌ）と、ゲートがワードラインに連結さ
れ、ソースはビットラインに連結されるトランジスタＴ
１と、第１端子はトランジスタＴ１のドレインに連結さ
れ、第２端子はプレートライン（Ｐ／Ｌ）に連結される
強誘電体キャパシタＦＣ１とを含む。
【０００６】このような従来の不揮発性強誘電体メモリ
装置による駆動回路を以下に説明する。図４は従来の不
揮発性強誘電体メモリ装置を駆動するための駆動回路で
ある。従来の１Ｔ／１Ｃ（一つのトランジスタと一つの
強誘電体キャパシタ）構造の強誘電体メモリを駆動する
ための駆動回路は、参照電圧を発生する参照電圧発生部
１と、複数個のトランジスタＱ１〜Ｑ４、キャパシタＣ
１などからなり、参照電圧発生部１から出力される参照
電圧を直ちにセンスアンプへ供給できないため、隣接し
た２本のビットラインの参照電圧を安定化させる参照電
圧安定化部２と、複数個のトランジスタＱ６〜Ｑ７、キ
ャパシタＣ２〜Ｃ３などからなって、接続したビットラ
インのそれぞれロジック値「１」と「０」の参照電圧を
格納している第１参照電圧格納部３と、トランジスタＱ
５からなって、隣接した２本のビットラインを等電位化
させる第１等化器４部と、互いに異なるワードライン及
びプレートラインに連結されデータを格納する第１メイ
ンセルアレイ部５と、複数個のトランジスタＱ１０〜Ｑ
１５、Ｐ−センスアンプ（ＰＳＡ）などからなって、第
１メインセルアレイ部５の複数個のセルのうちワードラ
インにより選択されたセルのデータをセンシングする第
１センスアンプ部６と、互いに異なるワードライン及び
プレートラインに連結されデータを格納する第２メイン
セルアレイ部７と、複数個のトランジスタＱ２８〜Ｑ２
９及びキャパシタＣ９〜Ｃ１０などからなって、隣接し
たビットラインのそれぞれロジック値「１」と「０」の
参照電圧を格納している第２参照電圧格納部８と、複数
個のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプ
（ＮＳＡ）などからなって、第２メインセルアレイ部７
のデータをセンシングして出力する第２センスアンプ部
９とを含む。
装置による駆動回路を以下に説明する。図４は従来の不
揮発性強誘電体メモリ装置を駆動するための駆動回路で
ある。従来の１Ｔ／１Ｃ（一つのトランジスタと一つの
強誘電体キャパシタ）構造の強誘電体メモリを駆動する
ための駆動回路は、参照電圧を発生する参照電圧発生部
１と、複数個のトランジスタＱ１〜Ｑ４、キャパシタＣ
１などからなり、参照電圧発生部１から出力される参照
電圧を直ちにセンスアンプへ供給できないため、隣接し
た２本のビットラインの参照電圧を安定化させる参照電
圧安定化部２と、複数個のトランジスタＱ６〜Ｑ７、キ
ャパシタＣ２〜Ｃ３などからなって、接続したビットラ
インのそれぞれロジック値「１」と「０」の参照電圧を
格納している第１参照電圧格納部３と、トランジスタＱ
５からなって、隣接した２本のビットラインを等電位化
させる第１等化器４部と、互いに異なるワードライン及
びプレートラインに連結されデータを格納する第１メイ
ンセルアレイ部５と、複数個のトランジスタＱ１０〜Ｑ
１５、Ｐ−センスアンプ（ＰＳＡ）などからなって、第
１メインセルアレイ部５の複数個のセルのうちワードラ
インにより選択されたセルのデータをセンシングする第
１センスアンプ部６と、互いに異なるワードライン及び
プレートラインに連結されデータを格納する第２メイン
セルアレイ部７と、複数個のトランジスタＱ２８〜Ｑ２
９及びキャパシタＣ９〜Ｃ１０などからなって、隣接し
たビットラインのそれぞれロジック値「１」と「０」の
参照電圧を格納している第２参照電圧格納部８と、複数
個のトランジスタＱ１６〜Ｑ２５、Ｎ−センスアンプ
（ＮＳＡ）などからなって、第２メインセルアレイ部７
のデータをセンシングして出力する第２センスアンプ部
９とを含む。
【０００７】このように構成された従来の不揮発性強誘
電体メモリ素子のデータ入出力動作を説明する。図５は
従来の不揮発性強誘電体メモリ素子の書込みモードの動
作を示すタイミング図であり、図６は読み出しモードの
動作を示すタイミング図である。まず、書込みモードの
場合、外部から印加されるチップインエーブル信号（Ｃ
ＳＢｐａｄ）がハイからローに活性化され、同時に書込
みインエーブル信号（ＷＥＢｐａｄ）をハイからローに
印加すると、書込みモードが始まる。次いで、書込みモ
ードでのアドレスのデコードが始まると、ワードライン
に印加されるパルスは「ロー」から「ハイ」に遷移さ
れ、セルが選択される。
電体メモリ素子のデータ入出力動作を説明する。図５は
従来の不揮発性強誘電体メモリ素子の書込みモードの動
作を示すタイミング図であり、図６は読み出しモードの
動作を示すタイミング図である。まず、書込みモードの
場合、外部から印加されるチップインエーブル信号（Ｃ
ＳＢｐａｄ）がハイからローに活性化され、同時に書込
みインエーブル信号（ＷＥＢｐａｄ）をハイからローに
印加すると、書込みモードが始まる。次いで、書込みモ
ードでのアドレスのデコードが始まると、ワードライン
に印加されるパルスは「ロー」から「ハイ」に遷移さ
れ、セルが選択される。
【０００８】このように、ワードラインが「ハイ」状態
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みインエーブル信号
（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号
を印加する。すなわち、ビットラインに「ハイ」信号を
印加し、ワードラインに印加される信号が「ハイ」状態
である期間でプレートラインに印加される信号が「ロ
ー」であれば、強誘電体キャパシタにはロジック値
「１」が記録される。そして、ビットラインに「ロー」
信号を印加し、プレートラインに印加される信号が「ハ
イ」信号であれば、強誘電体キャパシタにはロジック値
「０」が記録される。
を維持している間にプレートラインには順に所定幅の
「ハイ」信号と所定幅の「ロー」信号が印加される。そ
して、選択されたセルにロジック値「１」又は「０」を
書くために、ビットラインに書込みインエーブル信号
（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号
を印加する。すなわち、ビットラインに「ハイ」信号を
印加し、ワードラインに印加される信号が「ハイ」状態
である期間でプレートラインに印加される信号が「ロ
ー」であれば、強誘電体キャパシタにはロジック値
「１」が記録される。そして、ビットラインに「ロー」
信号を印加し、プレートラインに印加される信号が「ハ
イ」信号であれば、強誘電体キャパシタにはロジック値
「０」が記録される。
【０００９】このような書込みモードの動作によりセル
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップインエーブル信号（ＣＳ
Ｂｐａｄ）が「ハイ」から「ロー」に活性化されると、
ワードラインが選択される以前に全てのビットラインは
等化器信号によって「ロー」電圧に等電位される。すな
わち、図４で等化器部４に「ハイ」信号を印加し、トラ
ンジスタＱ１８，Ｑ１９に「ハイ」信号を印加すると、
ビットラインはトランジスタＱ１９を介して接地される
ので、低電圧（Ｖｓｓ）に等電位される。
に格納されたデータを読み出すための動作は以下の通り
である。まず、外部からチップインエーブル信号（ＣＳ
Ｂｐａｄ）が「ハイ」から「ロー」に活性化されると、
ワードラインが選択される以前に全てのビットラインは
等化器信号によって「ロー」電圧に等電位される。すな
わち、図４で等化器部４に「ハイ」信号を印加し、トラ
ンジスタＱ１８，Ｑ１９に「ハイ」信号を印加すると、
ビットラインはトランジスタＱ１９を介して接地される
ので、低電圧（Ｖｓｓ）に等電位される。
【００１０】そして、トランジスタＱ５，Ｑ１８，Ｑ１
９をオフさせ、各ビットラインを不活性化させた後、ア
ドレスをデコードし、デコードされたアドレスによって
ワードラインの「ロー」信号が「ハイ」信号に遷移され
セルを選択する。選択されたセルのプレートラインに
「ハイ」信号を印加して、強誘電体メモリに格納された
ロジック値「１」に相応するデータを破壊させる。も
し、強誘電体メモリにロジック値「０」が格納されてい
れば、それに相応するデータは破壊されない。
９をオフさせ、各ビットラインを不活性化させた後、ア
ドレスをデコードし、デコードされたアドレスによって
ワードラインの「ロー」信号が「ハイ」信号に遷移され
セルを選択する。選択されたセルのプレートラインに
「ハイ」信号を印加して、強誘電体メモリに格納された
ロジック値「１」に相応するデータを破壊させる。も
し、強誘電体メモリにロジック値「０」が格納されてい
れば、それに相応するデータは破壊されない。
【００１１】このように、破壊されたデータと破壊され
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。したがっ
て、一定の時間が経過した後センスアンプがインエーブ
ルすると、データが破壊された場合は増幅されロジック
値「１」を出力し、データが破壊されてない場合は ロ
ジック値「０」を出力する。このようにセンスアンプか
らデータを出力した後には元のデータに戻らなければな
らないので、ワードラインに「ハイ」信号を印加した状
態でプレートラインを「ハイ」から「ロー」に不活性化
させる。
てないデータは前述したヒステリシスループの原理によ
って異なる値を出力し、センスアンプはロジック値
「１」又は「０」をセンシングする。すなわち、データ
が破壊された場合は、図１のヒシテリシスループのｄか
らｆに変更される場合であり、データが破壊されてない
場合は、ａからｆに変更される場合である。したがっ
て、一定の時間が経過した後センスアンプがインエーブ
ルすると、データが破壊された場合は増幅されロジック
値「１」を出力し、データが破壊されてない場合は ロ
ジック値「０」を出力する。このようにセンスアンプか
らデータを出力した後には元のデータに戻らなければな
らないので、ワードラインに「ハイ」信号を印加した状
態でプレートラインを「ハイ」から「ロー」に不活性化
させる。
【００１２】従来技術においては、参照セルがロー
（行）方向に形成され、すなわち、メインセルのワード
ラインの方向に参照セル用ワードラインが形成され、そ
れぞれの参照セル用のワードラインに複数の参照セルが
接続されていた。したがって、メインセルアレイから一
つのデータをデータを読み出すごとに、参照セルのワー
ドラインに「ハイ」信号が加えられると、そのたびにそ
れに接続された参照セルの全てが動作する。
（行）方向に形成され、すなわち、メインセルのワード
ラインの方向に参照セル用ワードラインが形成され、そ
れぞれの参照セル用のワードラインに複数の参照セルが
接続されていた。したがって、メインセルアレイから一
つのデータをデータを読み出すごとに、参照セルのワー
ドラインに「ハイ」信号が加えられると、そのたびにそ
れに接続された参照セルの全てが動作する。
【００１３】
【発明が解決しようとする課題】しかし、以上のような
従来の不揮発性強誘電体メモリ素子は次のような問題点
があった。強誘電体膜の特性が完璧に確保されてない状
態で一つの参照セルは約数百倍以上も多いメインセルの
読み出し動作で使用されるように構成されているため、
参照セルはメインセルより多く動作しなければならず、
参照セルの劣化が急激に進み、参照電圧は安定しない。
したがって、素子の動作特性を悪化させ、寿命を短縮さ
せる。
従来の不揮発性強誘電体メモリ素子は次のような問題点
があった。強誘電体膜の特性が完璧に確保されてない状
態で一つの参照セルは約数百倍以上も多いメインセルの
読み出し動作で使用されるように構成されているため、
参照セルはメインセルより多く動作しなければならず、
参照セルの劣化が急激に進み、参照電圧は安定しない。
したがって、素子の動作特性を悪化させ、寿命を短縮さ
せる。
【００１４】本発明は上記した従来の課題を解決するた
めに成されたものであって、メインセルと参照セルのア
クセスされる数を同じくすることで、参照セルによるビ
ットライン誘導電圧とメインセルによるビットライン誘
導電圧を一定に維持させ動作の特性を向上させ、レイア
ウトの面積を最小化して高集積化を実現できるようなＮ
ＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた
不揮発性強誘電体メモリ装置を提供することにその目的
がある。
めに成されたものであって、メインセルと参照セルのア
クセスされる数を同じくすることで、参照セルによるビ
ットライン誘導電圧とメインセルによるビットライン誘
導電圧を一定に維持させ動作の特性を向上させ、レイア
ウトの面積を最小化して高集積化を実現できるようなＮ
ＡＮＤ型不揮発性強誘電体メモリセル及びそれを用いた
不揮発性強誘電体メモリ装置を提供することにその目的
がある。
【００１５】
【課題を解決するための手段】上記のような目的を達成
するための本発明のＮＡＮＤ型不揮発性強誘電体メモリ
セルは、直列に形成されたＮ個のトランジスタと；Ｎ個
のトランジスタ中最初のトランジスタの入力端とｎ番目
トランジスタの出力端とが連結されるビットラインと；
ｎ番目のトランジスタを除いた各トランジスタのゲート
ごとに連結されたワードラインと；ｎ番目のトランジス
タのゲートに連結され、書込みまたは再格納モードでの
み活性化信号が印加されるＷＥＣ信号ラインと；そし
て、各ワードラインとそのトランジスタの出力端との間
に形成された強誘電体キャパシタとを含むことを特徴と
する。
するための本発明のＮＡＮＤ型不揮発性強誘電体メモリ
セルは、直列に形成されたＮ個のトランジスタと；Ｎ個
のトランジスタ中最初のトランジスタの入力端とｎ番目
トランジスタの出力端とが連結されるビットラインと；
ｎ番目のトランジスタを除いた各トランジスタのゲート
ごとに連結されたワードラインと；ｎ番目のトランジス
タのゲートに連結され、書込みまたは再格納モードでの
み活性化信号が印加されるＷＥＣ信号ラインと；そし
て、各ワードラインとそのトランジスタの出力端との間
に形成された強誘電体キャパシタとを含むことを特徴と
する。
【００１６】また、ＮＡＮＤ型不揮発性強誘電体メモリ
セルを用いた不揮発性強誘電体メモリ装置は、複数個の
グローバルワードラインを制御するグローバルＸデコー
ダ部と；直列に連結されたＮ個のトランジスタと、トラ
ンジスタ中最初のトランジスタのソース及びＮ番目のト
ランジスタのドレインに連結されたビットラインと、Ｎ
番目のトランジスタのゲートに連結されるＷＥＣ信号ラ
インと、Ｎ番目のトランジスタ以外のトランジスタのゲ
ートに連結されるワードラインと、Ｎ番目のトランジス
タを除いた各トランジスタのドレインとそのワードライ
ンとの間に連結される強誘電体キャパシタとからなる複
数個のＮＡＮＤ型不揮発性強誘電体セルより構成された
セルアレイ部と；セルアレイ部の下部に位置して、セル
アレイ部から選択された任意のセルから読み出ししたデ
ータを一時的に格納した後、書込み及び再格納時に出力
するビットライン制御部と；ワードラインを活性化させ
る活性化信号及びＷＥＣ信号を出力するローカルＸデコ
ーダ部と；そして、ローカルＸデコーダ部から出力され
るワードライン活性化信号を最初のトランジスタから順
次に印加し、書込みモードでのみＷＥＣ信号を印加する
ワードライン駆動部とを含むことを特徴とする。
セルを用いた不揮発性強誘電体メモリ装置は、複数個の
グローバルワードラインを制御するグローバルＸデコー
ダ部と；直列に連結されたＮ個のトランジスタと、トラ
ンジスタ中最初のトランジスタのソース及びＮ番目のト
ランジスタのドレインに連結されたビットラインと、Ｎ
番目のトランジスタのゲートに連結されるＷＥＣ信号ラ
インと、Ｎ番目のトランジスタ以外のトランジスタのゲ
ートに連結されるワードラインと、Ｎ番目のトランジス
タを除いた各トランジスタのドレインとそのワードライ
ンとの間に連結される強誘電体キャパシタとからなる複
数個のＮＡＮＤ型不揮発性強誘電体セルより構成された
セルアレイ部と；セルアレイ部の下部に位置して、セル
アレイ部から選択された任意のセルから読み出ししたデ
ータを一時的に格納した後、書込み及び再格納時に出力
するビットライン制御部と；ワードラインを活性化させ
る活性化信号及びＷＥＣ信号を出力するローカルＸデコ
ーダ部と；そして、ローカルＸデコーダ部から出力され
るワードライン活性化信号を最初のトランジスタから順
次に印加し、書込みモードでのみＷＥＣ信号を印加する
ワードライン駆動部とを含むことを特徴とする。
【００１７】
【発明の実施の形態】以下、添付の図面に示す実施形態
に基づいて本発明のＮＡＮＤ型不揮発性強誘電体メモリ
セル及びそれを用いた不揮発性強誘電体メモリ装置を説
明する。図７は本発明のＮＡＮＤ型不揮発性強誘電体メ
モリセルによる単位セルを示した。図７に示すように、
ＮＭＯＳトランジスタＴ１，Ｔ２，．．．Ｔ５が直列に
連結され、トランジスタが形成された方向に従ってビッ
トラインＢ／Ｌが形成される。そして、トランジスタ中
最初のトランジスタＴ１のソースと最後のトランジスタ
Ｔ５のドレインはビットラインＢ／Ｌに連結される。最
後のトランジスタＴ５以外の各トランジスタのゲートに
はワードラインが連結され、最後のトランジスタＴ５の
ゲートにはＷＥＣ信号ラインが連結される。ＷＥＣ信号
は読み出しモードでは不揮発状態を維持して書込みモー
ドでのみ活性化状態を維持する信号である。各トランジ
スタＴ１，Ｔ２，Ｔ３，Ｔ４のゲートに連結されたワー
ドラインとそれらのトランジスタのドレインとの間には
強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４が
連結され、最後のトランジスタＴ５は強誘電体キャパシ
タを有しない。
に基づいて本発明のＮＡＮＤ型不揮発性強誘電体メモリ
セル及びそれを用いた不揮発性強誘電体メモリ装置を説
明する。図７は本発明のＮＡＮＤ型不揮発性強誘電体メ
モリセルによる単位セルを示した。図７に示すように、
ＮＭＯＳトランジスタＴ１，Ｔ２，．．．Ｔ５が直列に
連結され、トランジスタが形成された方向に従ってビッ
トラインＢ／Ｌが形成される。そして、トランジスタ中
最初のトランジスタＴ１のソースと最後のトランジスタ
Ｔ５のドレインはビットラインＢ／Ｌに連結される。最
後のトランジスタＴ５以外の各トランジスタのゲートに
はワードラインが連結され、最後のトランジスタＴ５の
ゲートにはＷＥＣ信号ラインが連結される。ＷＥＣ信号
は読み出しモードでは不揮発状態を維持して書込みモー
ドでのみ活性化状態を維持する信号である。各トランジ
スタＴ１，Ｔ２，Ｔ３，Ｔ４のゲートに連結されたワー
ドラインとそれらのトランジスタのドレインとの間には
強誘電体キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４が
連結され、最後のトランジスタＴ５は強誘電体キャパシ
タを有しない。
【００１８】ここで、本実施形態は、図７のような構成
が複数個並べられ、不揮発性強誘電体メモリセルアレイ
を構成している。また、図７は単位セルを４−ＮＡＮＤ
型で構成しているが、２−ＮＡＮＤ，３−ＮＡＮＤ，ｎ
−ＮＡＮＤ型で構成することもできる。以下本実施形態
である４−ＮＡＮＤ型不揮発性強誘電体メモリセルを例
として説明する。
が複数個並べられ、不揮発性強誘電体メモリセルアレイ
を構成している。また、図７は単位セルを４−ＮＡＮＤ
型で構成しているが、２−ＮＡＮＤ，３−ＮＡＮＤ，ｎ
−ＮＡＮＤ型で構成することもできる。以下本実施形態
である４−ＮＡＮＤ型不揮発性強誘電体メモリセルを例
として説明する。
【００１９】図８は図７の構成によるレイアウト図であ
って、互いに一定の間隔をおいて一方向にワードライン
ＷＬ１〜ＷＬ４及びＷＥＣ電極が形成され、各ワードラ
イン上にバリアメタル（図示しない）を介してキャパシ
タの第１電極（図示しない）が形成され、キャパシタの
第１電極上に強誘電体膜（図示しない）を介してキャパ
シタ第２電極９０ａ〜９０ｄが形成される。そして、ワ
ードラインの両側に不純物領域７８ａ〜７８ｆが形成さ
れ、キャパシタの第２電極９０ａ〜９０ｄの一側の不純
物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタの
第２電極９０ａ〜９０ｄを電気的に連結するためのプラ
グ９４ａ〜９４ｄが形成され、両外側の不純物領域８７
ａ，８７ｆと電気的に連結され、かつワードラインと交
差する方向にアクティブ領域に沿ってビットライン９７
が形成される。ここで、図示しないが、各ワードライン
と半導体基板の間はゲート絶縁膜により互いに絶縁され
ている。
って、互いに一定の間隔をおいて一方向にワードライン
ＷＬ１〜ＷＬ４及びＷＥＣ電極が形成され、各ワードラ
イン上にバリアメタル（図示しない）を介してキャパシ
タの第１電極（図示しない）が形成され、キャパシタの
第１電極上に強誘電体膜（図示しない）を介してキャパ
シタ第２電極９０ａ〜９０ｄが形成される。そして、ワ
ードラインの両側に不純物領域７８ａ〜７８ｆが形成さ
れ、キャパシタの第２電極９０ａ〜９０ｄの一側の不純
物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタの
第２電極９０ａ〜９０ｄを電気的に連結するためのプラ
グ９４ａ〜９４ｄが形成され、両外側の不純物領域８７
ａ，８７ｆと電気的に連結され、かつワードラインと交
差する方向にアクティブ領域に沿ってビットライン９７
が形成される。ここで、図示しないが、各ワードライン
と半導体基板の間はゲート絶縁膜により互いに絶縁され
ている。
【００２０】一方、図９は図８のＩ−Ｉ線の断面図であ
って、第１導電型の半導体基板８１と、半導体基板８１
の表面内に一定の間隔をおいて形成されるｎ固のソース
及びドレイン領域８７ａ〜８７ｆと、ソース及びドレイ
ン領域の間の基板上に形成されたワードラインＷＬ１〜
ＷＬ４及びＷＥＤ電極と、ワードラインＷＬ１〜ＷＬ４
上にバリアメタル８４を介在して形成された強誘電体キ
ャパシタの第１電極８５ａ〜８５ｄと、第１電極の上部
及び側面に形成された強誘電体膜８９と、強誘電体膜上
に形成された強誘電体キャパシタの第２電極９０ａ〜９
０ｄと、Ｎ個のソース及びドレイン領域８７ａ〜８７ｆ
中の最初の領域８７ａ及び最後のＮ番目の領域８７ｆを
除いた残り領域８７ｂ，８７ｃ，８７ｄ，８７ｅにそれ
ぞれ隣接した第２電極９０ａ〜９０ｄとを電気的に連結
するプラグ９４ａ〜９４ｄと、プラグを含む基板上に絶
縁層９５を間において形成され、最初の領域８７ａ及び
Ｎ番目の領域８７ｆと電気的に連結されるビットライン
９６とを含む。
って、第１導電型の半導体基板８１と、半導体基板８１
の表面内に一定の間隔をおいて形成されるｎ固のソース
及びドレイン領域８７ａ〜８７ｆと、ソース及びドレイ
ン領域の間の基板上に形成されたワードラインＷＬ１〜
ＷＬ４及びＷＥＤ電極と、ワードラインＷＬ１〜ＷＬ４
上にバリアメタル８４を介在して形成された強誘電体キ
ャパシタの第１電極８５ａ〜８５ｄと、第１電極の上部
及び側面に形成された強誘電体膜８９と、強誘電体膜上
に形成された強誘電体キャパシタの第２電極９０ａ〜９
０ｄと、Ｎ個のソース及びドレイン領域８７ａ〜８７ｆ
中の最初の領域８７ａ及び最後のＮ番目の領域８７ｆを
除いた残り領域８７ｂ，８７ｃ，８７ｄ，８７ｅにそれ
ぞれ隣接した第２電極９０ａ〜９０ｄとを電気的に連結
するプラグ９４ａ〜９４ｄと、プラグを含む基板上に絶
縁層９５を間において形成され、最初の領域８７ａ及び
Ｎ番目の領域８７ｆと電気的に連結されるビットライン
９６とを含む。
【００２１】このように構成された本発明のＮＡＮＤ型
不揮発性強誘電体メモリセルの製造方法を添付の図面を
参照して説明する。図１０ａないし図１１ｇは本発明の
ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法によ
る第１実施形態を説明するための工程断面図である。図
１０ａに示すように、第１導電型の半導体基板を活性領
域とフィールド領域とに区画した後、活性領域半導体基
板８１上にゲート絶縁膜８２を形成する。ゲート絶縁膜
８２上にポリシリコン８３を蒸着した後、ポリシリコン
８３上にバリアメタル層８４を形成する。そして、バリ
アメタル層８４上にキャパシタ電極物質８５を順に形成
する。キャパシタ電極物質８５上にフォトレジスト（図
示しない）を塗布した後、露光及び現像工程によりパタ
ーニングする。
不揮発性強誘電体メモリセルの製造方法を添付の図面を
参照して説明する。図１０ａないし図１１ｇは本発明の
ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法によ
る第１実施形態を説明するための工程断面図である。図
１０ａに示すように、第１導電型の半導体基板を活性領
域とフィールド領域とに区画した後、活性領域半導体基
板８１上にゲート絶縁膜８２を形成する。ゲート絶縁膜
８２上にポリシリコン８３を蒸着した後、ポリシリコン
８３上にバリアメタル層８４を形成する。そして、バリ
アメタル層８４上にキャパシタ電極物質８５を順に形成
する。キャパシタ電極物質８５上にフォトレジスト（図
示しない）を塗布した後、露光及び現像工程によりパタ
ーニングする。
【００２２】パターニングされたフォトレジスタをマス
クとして用いたエッチング工程によって、キャパシタ電
極物質８５，バリアメタル８４，そして、ポリシリコン
層８３及びゲート絶縁膜８２を選択的に除去し、図１０
ｂに示すように、互いに一定の間隔を持つワードライン
ＷＬ１〜ＷＬ４及びキャパシタの第１電極８５ａ〜８５
ｄを形成する。このワードラインの形成時にＷＥＣ電極
も形成され、ＷＥＣ電極上にもキャパシタ電極物質８５
が形成されるが、電極としては使用されない。
クとして用いたエッチング工程によって、キャパシタ電
極物質８５，バリアメタル８４，そして、ポリシリコン
層８３及びゲート絶縁膜８２を選択的に除去し、図１０
ｂに示すように、互いに一定の間隔を持つワードライン
ＷＬ１〜ＷＬ４及びキャパシタの第１電極８５ａ〜８５
ｄを形成する。このワードラインの形成時にＷＥＣ電極
も形成され、ＷＥＣ電極上にもキャパシタ電極物質８５
が形成されるが、電極としては使用されない。
【００２３】図１０ｃに示すように、ワードラインＷＬ
１〜ＷＬ４及びＷＥＣ電極をマスクとして用いた不純物
イオン注入及び熱処理によって、ワードラインＷＬ１〜
ＷＬ４及びＷＥＣ電極の両側に第２導電型の不純物領域
８７ａ，８７ｂ，８７ｃ，８７ｄ，８７ｅ，８７ｆを形
成する。その後、キャパシタの第１電極８５ａ〜８５ｄ
を含む基板８１上に絶縁膜８８を蒸着した後、バリアメ
タル８４の側面が露出されるまでエッチバックする。
１〜ＷＬ４及びＷＥＣ電極をマスクとして用いた不純物
イオン注入及び熱処理によって、ワードラインＷＬ１〜
ＷＬ４及びＷＥＣ電極の両側に第２導電型の不純物領域
８７ａ，８７ｂ，８７ｃ，８７ｄ，８７ｅ，８７ｆを形
成する。その後、キャパシタの第１電極８５ａ〜８５ｄ
を含む基板８１上に絶縁膜８８を蒸着した後、バリアメ
タル８４の側面が露出されるまでエッチバックする。
【００２４】次いで、図１０ｄに示すように、ワードラ
イン及びＷＥＣ電極を含む絶縁膜８８上に強誘電体膜８
９を形成した後、強誘電体膜８９上にキャパシタ電極物
質９０を形成する。そして、キャパシタ電極物質９０上
にフォトレジスト９１を塗布した後、露光及び現像工程
によりパターニングする。
イン及びＷＥＣ電極を含む絶縁膜８８上に強誘電体膜８
９を形成した後、強誘電体膜８９上にキャパシタ電極物
質９０を形成する。そして、キャパシタ電極物質９０上
にフォトレジスト９１を塗布した後、露光及び現像工程
によりパターニングする。
【００２５】パターニングされたフォトレジストをマス
クとして用いたエッチング工程によって、キャパシタ電
極物質９０及び強誘電体膜８９を選択的に除去し、図１
１ｅに示すように、キャパシタの第２電極９０ａ，９０
ｂ，９０ｃ，９０ｄを形成する。この際、ＷＥＣ電極上
部に形成された強誘電体膜及びキャパシタ上部電極は除
去する。
クとして用いたエッチング工程によって、キャパシタ電
極物質９０及び強誘電体膜８９を選択的に除去し、図１
１ｅに示すように、キャパシタの第２電極９０ａ，９０
ｂ，９０ｃ，９０ｄを形成する。この際、ＷＥＣ電極上
部に形成された強誘電体膜及びキャパシタ上部電極は除
去する。
【００２６】以後、図１０ｆに示すように、キャパシタ
上部電極９０ａを含む基板８１の全面に絶縁膜９２を蒸
着する。ワードラインとワードラインの間の第２導電型
の不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパ
シタの第２電極９０ａの所定部分が露出されるように、
絶縁膜９２を選択的に除去してコンタクトホール９３ａ
〜９３ｄを形成する。
上部電極９０ａを含む基板８１の全面に絶縁膜９２を蒸
着する。ワードラインとワードラインの間の第２導電型
の不純物領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパ
シタの第２電極９０ａの所定部分が露出されるように、
絶縁膜９２を選択的に除去してコンタクトホール９３ａ
〜９３ｄを形成する。
【００２７】図１１ｇに示すように、コンタクトホール
９３ａ〜９３ｄを含む絶縁膜９２上に導電性物質を蒸着
する。導電性物質をエッチバックして第２導電型不純物
領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタ上部
電極９０ａとを電気的に連結させるプラグ９４を形成す
る。そして、プラグ９４を含む絶縁膜９２上に再び絶縁
膜９５を蒸着する。最初のワードラインＷＬ１の一側と
ＷＥＣ電極の一側に形成された第２導電型不純物領域８
７ａ，８７ｆが露出されるようにコンタクトホールを形
成する。以後、コンタクトホールを導電性物質９６で満
たした後、導電性物質９６と電気的に連結されるビット
ライン９７を形成すると、本発明の４−ＮＡＮＤ型不揮
発性強誘電体メモリセルの製造工程が完了する。
９３ａ〜９３ｄを含む絶縁膜９２上に導電性物質を蒸着
する。導電性物質をエッチバックして第２導電型不純物
領域８７ｂ，８７ｃ，８７ｄ，８７ｅとキャパシタ上部
電極９０ａとを電気的に連結させるプラグ９４を形成す
る。そして、プラグ９４を含む絶縁膜９２上に再び絶縁
膜９５を蒸着する。最初のワードラインＷＬ１の一側と
ＷＥＣ電極の一側に形成された第２導電型不純物領域８
７ａ，８７ｆが露出されるようにコンタクトホールを形
成する。以後、コンタクトホールを導電性物質９６で満
たした後、導電性物質９６と電気的に連結されるビット
ライン９７を形成すると、本発明の４−ＮＡＮＤ型不揮
発性強誘電体メモリセルの製造工程が完了する。
【００２８】このような本発明の第１実施形態を用いた
ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、
強誘電体膜が矩形に形成されたキャパシタの第１電極の
上面と両側面を含む範囲まで延長しているので、その分
キャパシタンスを増加させることができる。
ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、
強誘電体膜が矩形に形成されたキャパシタの第１電極の
上面と両側面を含む範囲まで延長しているので、その分
キャパシタンスを増加させることができる。
【００２９】一方、図１２ａないし１３ｇは本発明の４
−ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法に
よる第２実施形態を説明するための工程断面図である。
この第２実施形態の不揮発性強誘電体メモリセルの製造
方法による回路的構成は第１実施形態の構成と同一であ
る。図１２ａに示すように、活性領域の半導体基板１０
０上にフォトレジストを塗布する。露光及び現像工程で
パターニングして、互いに一定の間隔を持つ第１フォト
レジスト１０１を形成する。
−ＮＡＮＤ型不揮発性強誘電体メモリセルの製造方法に
よる第２実施形態を説明するための工程断面図である。
この第２実施形態の不揮発性強誘電体メモリセルの製造
方法による回路的構成は第１実施形態の構成と同一であ
る。図１２ａに示すように、活性領域の半導体基板１０
０上にフォトレジストを塗布する。露光及び現像工程で
パターニングして、互いに一定の間隔を持つ第１フォト
レジスト１０１を形成する。
【００３０】第１フォトレジストパターン１０１をマス
クとして用いて半導体基板１００内にＮ+ イオン注入を
実施した後、熱処理して図１２ｂに示すように、互いに
一定の間隔を持つ第１Ｎ+ 不純物領域１０２ａ，１０２
ｂ，１０２ｃ，１０２ｄを形成する。この第１Ｎ+ 不純
物領域１０２ａ〜１０２ｄはキャパシタの第１電極とし
て使用する。
クとして用いて半導体基板１００内にＮ+ イオン注入を
実施した後、熱処理して図１２ｂに示すように、互いに
一定の間隔を持つ第１Ｎ+ 不純物領域１０２ａ，１０２
ｂ，１０２ｃ，１０２ｄを形成する。この第１Ｎ+ 不純
物領域１０２ａ〜１０２ｄはキャパシタの第１電極とし
て使用する。
【００３１】以後、図１２ｃに示すように、選択的に第
１Ｎ+ 不純物領域１０２ａ〜１０２ｄが形成された半導
体基板１００上に強誘電体膜１０３を形成する。そし
て、強誘電体膜１０３上にメタル層１０４を形成する。
メタル層１０４上にフォトレジストを塗布した後、パタ
ーニングして第１Ｎ+ 不純物領域１０２ａ〜１０２ｄ上
部のメタル層１０４上に第２フォトレジストパターン１
０５を形成する。このとき、強誘電体膜１０３を形成す
る前に、強誘電体膜が第１Ｎ+ 不純物領域１０２ａ〜１
０２ｄが形成された半導体基板１００に拡散するのを防
止するための拡散防止膜（図示しない）を形成する工程
をさらに行うことができる。また、強誘電体膜１０３を
形成した後、以後に形成されるキャパシタの第２電極に
強誘電体膜１０３が拡散することを防止するための拡散
防止膜（図示しない）を形成する工程をさらに行うこと
もできる。
１Ｎ+ 不純物領域１０２ａ〜１０２ｄが形成された半導
体基板１００上に強誘電体膜１０３を形成する。そし
て、強誘電体膜１０３上にメタル層１０４を形成する。
メタル層１０４上にフォトレジストを塗布した後、パタ
ーニングして第１Ｎ+ 不純物領域１０２ａ〜１０２ｄ上
部のメタル層１０４上に第２フォトレジストパターン１
０５を形成する。このとき、強誘電体膜１０３を形成す
る前に、強誘電体膜が第１Ｎ+ 不純物領域１０２ａ〜１
０２ｄが形成された半導体基板１００に拡散するのを防
止するための拡散防止膜（図示しない）を形成する工程
をさらに行うことができる。また、強誘電体膜１０３を
形成した後、以後に形成されるキャパシタの第２電極に
強誘電体膜１０３が拡散することを防止するための拡散
防止膜（図示しない）を形成する工程をさらに行うこと
もできる。
【００３２】図１２ｄに示すように、第２フォトレジス
トパターン１０５をマスクとして用いたエッチング工程
によりメタル層１０４，強誘電体膜１０３を選択的に除
去して基板１００を露出させる。この際、基板１００の
露出部位が各第１Ｎ+ 不純物領域１０２ａ〜１０２ｄの
一側にアラインされるように第２フォトレジストパター
ン１０５を形成する。そして、メタル層１０４はワード
ライン及びキャパシタの第２電極として使用するだけで
なく、ＷＥＣ電極としても使用する。
トパターン１０５をマスクとして用いたエッチング工程
によりメタル層１０４，強誘電体膜１０３を選択的に除
去して基板１００を露出させる。この際、基板１００の
露出部位が各第１Ｎ+ 不純物領域１０２ａ〜１０２ｄの
一側にアラインされるように第２フォトレジストパター
ン１０５を形成する。そして、メタル層１０４はワード
ライン及びキャパシタの第２電極として使用するだけで
なく、ＷＥＣ電極としても使用する。
【００３３】次いで、図１３ｅに示すように、メタル層
１０４をマスクとして用いて再び高濃度Ｎ+ イオンを注
入した後、熱処理して第１Ｎ+ 不純物領域１０２ａ〜１
０２ｄの一方の側に隣接させて第２Ｎ+不純物領域１０
６ａ〜１０６ｆを形成する。
１０４をマスクとして用いて再び高濃度Ｎ+ イオンを注
入した後、熱処理して第１Ｎ+ 不純物領域１０２ａ〜１
０２ｄの一方の側に隣接させて第２Ｎ+不純物領域１０
６ａ〜１０６ｆを形成する。
【００３４】図１３ｆに示すように、メタル層１０４を
含む基板１００の全面に絶縁層１０７を形成する。第２
Ｎ+ 不純物領域１０６ａ〜１０６ｆの両端に位置した不
純物領域１０６ａ，１０６ｆが露出されるように、絶縁
層１０７を選択的にエッチングしてビットラインコンタ
クト１０８を形成する。以後、ビットラインコンタクト
１０８を含む絶縁層１０７上にビットライン１０９を形
成すると、本発明の第２実施形態によるＮＡＮＤ型不揮
発性強誘電体メモリセルの製造工程が完了する。
含む基板１００の全面に絶縁層１０７を形成する。第２
Ｎ+ 不純物領域１０６ａ〜１０６ｆの両端に位置した不
純物領域１０６ａ，１０６ｆが露出されるように、絶縁
層１０７を選択的にエッチングしてビットラインコンタ
クト１０８を形成する。以後、ビットラインコンタクト
１０８を含む絶縁層１０７上にビットライン１０９を形
成すると、本発明の第２実施形態によるＮＡＮＤ型不揮
発性強誘電体メモリセルの製造工程が完了する。
【００３５】このような本発明の第２実施形態によるＮ
ＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、基
板１００内に形成されたＮ+ 不純物領域１０２ａ〜１０
２ｄとワードラインとをそれぞれ強誘電体キャパシタの
第１，第２電極として使用する。しがたって、工程をよ
り簡略化させることができる。図１３ｇは図１３ｆに対
する等価的な断面構成を示した。
ＡＮＤ型不揮発性強誘電体メモリセルの製造方法は、基
板１００内に形成されたＮ+ 不純物領域１０２ａ〜１０
２ｄとワードラインとをそれぞれ強誘電体キャパシタの
第１，第２電極として使用する。しがたって、工程をよ
り簡略化させることができる。図１３ｇは図１３ｆに対
する等価的な断面構成を示した。
【００３６】一方、図１４は多数のトランジスタからな
るマルチ−ＮＡＮＤ型基本セルの構成を示すものであ
る。マルチ−ＮＡＮＤ型不揮発性強誘電体メモリセル
は、複数本のワードラインＷＬ１，ＷＬ２，ＷＬ３，Ｗ
Ｌ４，．．．ＷＬｎと、各ワードラインにゲートが連結
される複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ
３，Ｔ４，．．．Ｔｎが構成され、最初のＮＭＯＳトラ
ンジスタＴ１のソースと最後のＮＭＯＳトランジスタＴ
ｎのドレインはビットラインに連結されている。
るマルチ−ＮＡＮＤ型基本セルの構成を示すものであ
る。マルチ−ＮＡＮＤ型不揮発性強誘電体メモリセル
は、複数本のワードラインＷＬ１，ＷＬ２，ＷＬ３，Ｗ
Ｌ４，．．．ＷＬｎと、各ワードラインにゲートが連結
される複数個のＮＭＯＳトランジスタＴ１，Ｔ２，Ｔ
３，Ｔ４，．．．Ｔｎが構成され、最初のＮＭＯＳトラ
ンジスタＴ１のソースと最後のＮＭＯＳトランジスタＴ
ｎのドレインはビットラインに連結されている。
【００３７】一方、図１５は本発明による不揮発性強誘
電体メモリセルの基本動作メカニズムを説明するための
ブロックダイアグラムである。図１５に示すように、読
み出しモードでは各強誘電体キャパシタに格納されたデ
ータを一つずつ読み出し、一時的格納場所のレジスタ１
１１にそれぞれ格納する。メモリセルのすべてのデータ
が読み終われると、レジスタ１１１に一時的に保管して
いたデータをそれぞれの強誘電体キャパシタに再び書き
込み、動作を完了する。ここで、レジスタ１１１はセン
スアンプで構成することも、またはＳＲＡＭで構成する
こともできる。
電体メモリセルの基本動作メカニズムを説明するための
ブロックダイアグラムである。図１５に示すように、読
み出しモードでは各強誘電体キャパシタに格納されたデ
ータを一つずつ読み出し、一時的格納場所のレジスタ１
１１にそれぞれ格納する。メモリセルのすべてのデータ
が読み終われると、レジスタ１１１に一時的に保管して
いたデータをそれぞれの強誘電体キャパシタに再び書き
込み、動作を完了する。ここで、レジスタ１１１はセン
スアンプで構成することも、またはＳＲＡＭで構成する
こともできる。
【００３８】図１６は図１５のようなメカニズムで動作
する読み出し及び書込みモードによるタイミング図であ
って、４−ＮＡＮＤ型不揮発性強誘電体メモリセルの動
作タイミング図である。図１６に示すように、読み出し
モードでワードラインのＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４を順に活性化させて、各強誘電体キャパシタに格納さ
れたデータＤ１，Ｄ２，Ｄ３，Ｄ４を順次にビットライ
ンに読み出し、一時的格納場所のレジスタ１１１に格納
する。この際、ＷＥＣ信号をハイレベルにして、ＮＭＯ
ＳトランジスタＴ５を不活性化させる。以後、強誘電体
キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４に格納され
たデータがすべて読み終われると、書込みモード或いは
再格納モードでＷＥＣ信号をハイレベルに遷移して、Ｎ
ＭＯＳトランジスタＴ５を活性化させる。
する読み出し及び書込みモードによるタイミング図であ
って、４−ＮＡＮＤ型不揮発性強誘電体メモリセルの動
作タイミング図である。図１６に示すように、読み出し
モードでワードラインのＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４を順に活性化させて、各強誘電体キャパシタに格納さ
れたデータＤ１，Ｄ２，Ｄ３，Ｄ４を順次にビットライ
ンに読み出し、一時的格納場所のレジスタ１１１に格納
する。この際、ＷＥＣ信号をハイレベルにして、ＮＭＯ
ＳトランジスタＴ５を不活性化させる。以後、強誘電体
キャパシタＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４に格納され
たデータがすべて読み終われると、書込みモード或いは
再格納モードでＷＥＣ信号をハイレベルに遷移して、Ｎ
ＭＯＳトランジスタＴ５を活性化させる。
【００３９】次に、ワードラインＷＬ１，ＷＬ２，ＷＬ
３，ＷＬ４を順に不活性化させた後、ＷＥＣ信号もロー
レベルに不活性化させることで、レジスタ１１１に一時
的に保管しているデータをそれぞれの強誘電体キャパシ
タに再び書き込む動作を完了する。
３，ＷＬ４を順に不活性化させた後、ＷＥＣ信号もロー
レベルに不活性化させることで、レジスタ１１１に一時
的に保管しているデータをそれぞれの強誘電体キャパシ
タに再び書き込む動作を完了する。
【００４０】一方、図１７は本発明による強誘電体キャ
パシタにロジック「１」を処理するための基本読み出し
／書込み動作メカニズムを詳細に説明するための図であ
る。図１７ａに示すように、読み出しモードで最初のワ
ードラインＷＬ１のみをまず活性化すると、最初のＮＭ
ＯＳトランジスタＴ１が活性化されターンオンとなる。
そして、残りのトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５は
不活性化状態となってオフのままである。したがって、
ワードラインＷＬ１に誘起された強誘電体キャパシタＦ
Ｃ１のデータはノードＮ１及びＮＭＯＳトランジスタＴ
１を介してビットラインＢ／Ｌに伝達される。したがっ
て、ビットラインＢ／Ｌと連結されたセンスアンプ（図
示しない）が増幅して一時的格納場所のレジスタ１１１
に格納する。
パシタにロジック「１」を処理するための基本読み出し
／書込み動作メカニズムを詳細に説明するための図であ
る。図１７ａに示すように、読み出しモードで最初のワ
ードラインＷＬ１のみをまず活性化すると、最初のＮＭ
ＯＳトランジスタＴ１が活性化されターンオンとなる。
そして、残りのトランジスタＴ２，Ｔ３，Ｔ４，Ｔ５は
不活性化状態となってオフのままである。したがって、
ワードラインＷＬ１に誘起された強誘電体キャパシタＦ
Ｃ１のデータはノードＮ１及びＮＭＯＳトランジスタＴ
１を介してビットラインＢ／Ｌに伝達される。したがっ
て、ビットラインＢ／Ｌと連結されたセンスアンプ（図
示しない）が増幅して一時的格納場所のレジスタ１１１
に格納する。
【００４１】一方、図１７ｂに示すように、書込みモー
ドまたは再格納モードでは読み出しモードとは逆順で最
初のワードラインＷＬ１のみをまず不活性化させる。し
たがって、ＮＭＯＳトランジスタＴ１は活性化状態から
不活性化状態に変わる。このように、書込みモードでは
ワードラインの活性化及び不活性化区間ともに用いられ
る。そのうち、活性化区間にはロジック「０」が書か
れ、不活性区間にはロジック「１」が書かれる。すなわ
ち、不活性化区間ではワードラインＷＬ１がローに不活
性化され、トランジスタＴ１はオフ状態となるが、残り
のトランジスタＴ２，Ｔ３，Ｔ４、Ｔ５は活性化状態で
あるので、ビットラインＢ／ＬのハイデータはノードＮ
１に伝達され、強誘電体キャパシグタＦＣ１のワードラ
インＷＬ１側電極にはローデータが印加される。したが
って、強誘電体キャパシタＦＣ１にロジック「０」が書
き込まれる。
ドまたは再格納モードでは読み出しモードとは逆順で最
初のワードラインＷＬ１のみをまず不活性化させる。し
たがって、ＮＭＯＳトランジスタＴ１は活性化状態から
不活性化状態に変わる。このように、書込みモードでは
ワードラインの活性化及び不活性化区間ともに用いられ
る。そのうち、活性化区間にはロジック「０」が書か
れ、不活性区間にはロジック「１」が書かれる。すなわ
ち、不活性化区間ではワードラインＷＬ１がローに不活
性化され、トランジスタＴ１はオフ状態となるが、残り
のトランジスタＴ２，Ｔ３，Ｔ４、Ｔ５は活性化状態で
あるので、ビットラインＢ／ＬのハイデータはノードＮ
１に伝達され、強誘電体キャパシグタＦＣ１のワードラ
インＷＬ１側電極にはローデータが印加される。したが
って、強誘電体キャパシタＦＣ１にロジック「０」が書
き込まれる。
【００４２】図１８は本発明による強誘電体キャパシタ
にロジック「０」を処理するための基本読み出し／書込
み動作メカニズムを詳細に説明するための図面である。
まず、図１８ａに示すように、読み出しモードでワード
ラインＷＬ１のみを活性化すると、ＮＭＯＳトランジス
タＴ１は活性化されてオンの状態となり、残りのトラン
ジスタＴ２，Ｔ３，Ｔ４，Ｔ５は不活性化状態でオフで
ある。ワードラインＷＬ１により誘起された強誘電体キ
ャパシタＦＣ１のデータはノードＮ１及びトランジスタ
Ｔ１を介してビットラインＢ／Ｌに伝達されセンスアン
プに増幅される。そして、増幅されたデータは一時的格
納場所のレジスタ１１１に格納される。
にロジック「０」を処理するための基本読み出し／書込
み動作メカニズムを詳細に説明するための図面である。
まず、図１８ａに示すように、読み出しモードでワード
ラインＷＬ１のみを活性化すると、ＮＭＯＳトランジス
タＴ１は活性化されてオンの状態となり、残りのトラン
ジスタＴ２，Ｔ３，Ｔ４，Ｔ５は不活性化状態でオフで
ある。ワードラインＷＬ１により誘起された強誘電体キ
ャパシタＦＣ１のデータはノードＮ１及びトランジスタ
Ｔ１を介してビットラインＢ／Ｌに伝達されセンスアン
プに増幅される。そして、増幅されたデータは一時的格
納場所のレジスタ１１１に格納される。
【００４３】一方、図１８ｂに示すように、書込み或い
は再格納モードでは読み出しとは逆順でワードラインＷ
Ｌ１のみをまず不活性化させる。したがって、ＮＭＯＳ
トランジスタＴ１は活性化状態から不活性化状態に変わ
る。このように、書込みモードではワードラインの活性
化区間及び不活性化区間ともに用いられる。このうち、
活性化区間ではロジック「０」が書かれ、不活性化区間
ではロジック「１」が書かれる。すなわち、活性化区間
ではワードラインがハイであるので、強誘電体キャパシ
タＦＣ１のワードラインＷＬ１側の電極にハイが印加さ
れる。したがって、ビットラインＢ／Ｌにローデータを
印加すると、ＦＣ１にロジック「０」が書かれる。
は再格納モードでは読み出しとは逆順でワードラインＷ
Ｌ１のみをまず不活性化させる。したがって、ＮＭＯＳ
トランジスタＴ１は活性化状態から不活性化状態に変わ
る。このように、書込みモードではワードラインの活性
化区間及び不活性化区間ともに用いられる。このうち、
活性化区間ではロジック「０」が書かれ、不活性化区間
ではロジック「１」が書かれる。すなわち、活性化区間
ではワードラインがハイであるので、強誘電体キャパシ
タＦＣ１のワードラインＷＬ１側の電極にハイが印加さ
れる。したがって、ビットラインＢ／Ｌにローデータを
印加すると、ＦＣ１にロジック「０」が書かれる。
【００４４】以上ではＮＡＮＤ型不揮発性強誘電体メモ
リセルを説明したが、以後は上記のようなＮＡＮＤ型不
揮発性強誘電体メモリセルを用いた不揮発性強誘電体メ
モリ装置を説明する。
リセルを説明したが、以後は上記のようなＮＡＮＤ型不
揮発性強誘電体メモリセルを用いた不揮発性強誘電体メ
モリ装置を説明する。
【００４５】図１９は本発明の第１実施形態による不揮
発性強誘電体メモリ装置の構成図である。なお、本明細
書における方向を示す、上下左右等は図面上のもので単
に説明の便宜のためである。本発明の第１実施形態によ
る不揮発性強誘電体メモリ装置は、グローバルＸデコー
ダ部１５１と、グローバルＸデコーダ部１５１の右側に
形成された第１セルアレイ部１５３と、第１セルアレイ
部１５３の右側に形成された第１ワードライン駆動部１
５５と、第１ワードライン駆動部１５５の右側に形成さ
れた第２ワードライン駆動部１５７と、第２ワードライ
ン駆動部１５７の右側に形成された第２セルアレイ部１
５９と、第１ワードライン駆動部１５５の下に形成され
た第１ローカルＸデコーダ部１６１と、第２ワードライ
ン駆動部１５７の下に形成された第２ローカルＸデコー
ダ部１６３と、第１セルアレイ部１５３及び第２セルア
レイ部１５９それぞれの下に形成された第１，第２ビッ
トライン制御部１６５，１６７とを含む。ここで、第
１，第２セルアレイ部１５３，１５９はそれぞれメイン
セルアレイ部と参照セルアレイ部とより構成され、各セ
ルアレイ部は複数個の単位セルより構成される。
発性強誘電体メモリ装置の構成図である。なお、本明細
書における方向を示す、上下左右等は図面上のもので単
に説明の便宜のためである。本発明の第１実施形態によ
る不揮発性強誘電体メモリ装置は、グローバルＸデコー
ダ部１５１と、グローバルＸデコーダ部１５１の右側に
形成された第１セルアレイ部１５３と、第１セルアレイ
部１５３の右側に形成された第１ワードライン駆動部１
５５と、第１ワードライン駆動部１５５の右側に形成さ
れた第２ワードライン駆動部１５７と、第２ワードライ
ン駆動部１５７の右側に形成された第２セルアレイ部１
５９と、第１ワードライン駆動部１５５の下に形成され
た第１ローカルＸデコーダ部１６１と、第２ワードライ
ン駆動部１５７の下に形成された第２ローカルＸデコー
ダ部１６３と、第１セルアレイ部１５３及び第２セルア
レイ部１５９それぞれの下に形成された第１，第２ビッ
トライン制御部１６５，１６７とを含む。ここで、第
１，第２セルアレイ部１５３，１５９はそれぞれメイン
セルアレイ部と参照セルアレイ部とより構成され、各セ
ルアレイ部は複数個の単位セルより構成される。
【００４６】単位セルは上記したＮＡＮＤ型不揮発性強
誘電体メモリセルであって、４−ＮＡＮＤ型またはマル
チ−ＮＡＮＤ型不揮発性強誘電体メモリセルである。そ
して、グローバルＸデコーダ部１５１は複数のグローバ
ルワードラインＧＷＬを制御する。第１，第２ローカル
Ｘデコーダ部１６１，１６３はＮＡＮＤ型不揮発性強誘
電体メモリセルのそれぞれのワードラインを順次に活性
化させるための活性化信号ＬＸＤＥＣ１〜ＬＸＤＥＣｎ
及びＷＥＣ信号を出力する。第１，第２ワードライン駆
動部１５５，１５７は複数個のサブ駆動部より構成さ
れ、各サブ駆動部はグローバルワードラインごとに連結
される。一方、図１９のような構成を繰り返して実現す
ると、図２０のような構成を有する。
誘電体メモリセルであって、４−ＮＡＮＤ型またはマル
チ−ＮＡＮＤ型不揮発性強誘電体メモリセルである。そ
して、グローバルＸデコーダ部１５１は複数のグローバ
ルワードラインＧＷＬを制御する。第１，第２ローカル
Ｘデコーダ部１６１，１６３はＮＡＮＤ型不揮発性強誘
電体メモリセルのそれぞれのワードラインを順次に活性
化させるための活性化信号ＬＸＤＥＣ１〜ＬＸＤＥＣｎ
及びＷＥＣ信号を出力する。第１，第２ワードライン駆
動部１５５，１５７は複数個のサブ駆動部より構成さ
れ、各サブ駆動部はグローバルワードラインごとに連結
される。一方、図１９のような構成を繰り返して実現す
ると、図２０のような構成を有する。
【００４７】このように構成された本発明の第１実施形
態による不揮発性強誘電体メモリ装置をより詳細に説明
する。図２１は本発明の第１実施形態による不揮発性強
誘電体メモリ装置の部分的詳細図であって、ワードライ
ン駆動部を中心にしてより詳細に図示した。図面に示す
ように、第１ワードライン駆動部１５５と第２ワードラ
イン駆動部１５７が並んでおり、それらの左側側に第１
セルアレイ部１５３が、右側に第２セルアレイ部１５９
がそれぞれ並べられている。これはレイアウトをより効
率よく用いるためである。図のように、第１，第２ワー
ドライン駆動部１５５，１５７は複数個のサブ駆動部Ｓ
Ｄより構成される。
態による不揮発性強誘電体メモリ装置をより詳細に説明
する。図２１は本発明の第１実施形態による不揮発性強
誘電体メモリ装置の部分的詳細図であって、ワードライ
ン駆動部を中心にしてより詳細に図示した。図面に示す
ように、第１ワードライン駆動部１５５と第２ワードラ
イン駆動部１５７が並んでおり、それらの左側側に第１
セルアレイ部１５３が、右側に第２セルアレイ部１５９
がそれぞれ並べられている。これはレイアウトをより効
率よく用いるためである。図のように、第１，第２ワー
ドライン駆動部１５５，１５７は複数個のサブ駆動部Ｓ
Ｄより構成される。
【００４８】図２１に示すように、グローバルＸデコー
ダ部１５１に複数のグローバルワードラインＧＷＬ１，
ＧＷＬ２，．．．ＧＷＬ＿ｎが連結される。そして、そ
れぞれのグローバルワードラインごとにサブ駆動部ＳＤ
が連結される。また、それぞれの第１，第２ワードライ
ン駆動部１５５，１５７はそれぞれグローバルワードラ
インの数だけサブ駆動部を備える。そして、各グローバ
ルワードラインＧＷＬ１〜ＧＷＬｎには第１ワードライ
ン駆動部１５５のサブ駆動部と第２ワードライン駆動部
１５７のサブ駆動部が共通に連結される。
ダ部１５１に複数のグローバルワードラインＧＷＬ１，
ＧＷＬ２，．．．ＧＷＬ＿ｎが連結される。そして、そ
れぞれのグローバルワードラインごとにサブ駆動部ＳＤ
が連結される。また、それぞれの第１，第２ワードライ
ン駆動部１５５，１５７はそれぞれグローバルワードラ
インの数だけサブ駆動部を備える。そして、各グローバ
ルワードラインＧＷＬ１〜ＧＷＬｎには第１ワードライ
ン駆動部１５５のサブ駆動部と第２ワードライン駆動部
１５７のサブ駆動部が共通に連結される。
【００４９】図２２は本発明の第１実施形態による不揮
発性強誘電体メモリ装置の部分的詳細図であって、ロー
カルＸデコーダ部から出力する信号ＬＸＤＥＣ１，ＬＸ
ＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４，ＷＥＣとサブ
駆動部ＳＤとの関係を示す。図２２に示すように、サブ
駆動部はグローバルＸデコーダ部（図示しない）から出
力するグローバルワードラインＧＷＬの信号によって動
作し、ローカルＸディコーダ部１６１から出力する信号
を順次ワードラインＷＬ１〜ＷＬ４に印加する。このと
き、ＷＥＣ信号は書込みモードまたは再格納モードでの
み活性化される。
発性強誘電体メモリ装置の部分的詳細図であって、ロー
カルＸデコーダ部から出力する信号ＬＸＤＥＣ１，ＬＸ
ＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤＥＣ４，ＷＥＣとサブ
駆動部ＳＤとの関係を示す。図２２に示すように、サブ
駆動部はグローバルＸデコーダ部（図示しない）から出
力するグローバルワードラインＧＷＬの信号によって動
作し、ローカルＸディコーダ部１６１から出力する信号
を順次ワードラインＷＬ１〜ＷＬ４に印加する。このと
き、ＷＥＣ信号は書込みモードまたは再格納モードでの
み活性化される。
【００５０】図２３は図２２に示すサブ駆動部の詳細構
成図である。図２３に示すように、グローバルＸデコー
ダ部（図示しない）に連結されたグローバルワードライ
ンＧＷＬに直列に連結された四つのＮＭＯＳトランジス
タＴ１，Ｔ２，Ｔ３，Ｔ４より構成された第１制御部１
８１ａと、第１制御部のそれぞれのトランジスタのドレ
イン電圧によって順次に制御され、ローカルＸデコーダ
部（図示しない）の出力信号ＬＸＤＥＣ１，ＬＸＤＥＣ
２，ＬＸＤＥＣ３，ＬＸＤＥＣ４をワードラインＷＬ１
〜ＷＬ４に順次に印加するＮＭＯＳトランジスタＴ５，
Ｔ６，Ｔ７，Ｔ８より構成された第２制御部１８１ｂと
を含む。ここで、ローカルＸデコーダ部はＬＸＤＥＣ１
〜ＬＸＤＥＣ４信号とともにＷＥＣ信号を出力する。こ
のようなサブ駆動部は第１制御部１８１ａを構成してい
るＮＭＯＳトランジスタＴ１〜Ｔ４が順次にターンオン
となるに従って、第２制御部１８１ｂを構成しているＮ
ＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８が順次にタ
ーンオンとなる。したがって、ローカルＸデコーダ部の
出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４は順次ワードライ
ンＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に印加され、最後に
ＷＥＣ信号が印加される。
成図である。図２３に示すように、グローバルＸデコー
ダ部（図示しない）に連結されたグローバルワードライ
ンＧＷＬに直列に連結された四つのＮＭＯＳトランジス
タＴ１，Ｔ２，Ｔ３，Ｔ４より構成された第１制御部１
８１ａと、第１制御部のそれぞれのトランジスタのドレ
イン電圧によって順次に制御され、ローカルＸデコーダ
部（図示しない）の出力信号ＬＸＤＥＣ１，ＬＸＤＥＣ
２，ＬＸＤＥＣ３，ＬＸＤＥＣ４をワードラインＷＬ１
〜ＷＬ４に順次に印加するＮＭＯＳトランジスタＴ５，
Ｔ６，Ｔ７，Ｔ８より構成された第２制御部１８１ｂと
を含む。ここで、ローカルＸデコーダ部はＬＸＤＥＣ１
〜ＬＸＤＥＣ４信号とともにＷＥＣ信号を出力する。こ
のようなサブ駆動部は第１制御部１８１ａを構成してい
るＮＭＯＳトランジスタＴ１〜Ｔ４が順次にターンオン
となるに従って、第２制御部１８１ｂを構成しているＮ
ＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ８が順次にタ
ーンオンとなる。したがって、ローカルＸデコーダ部の
出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４は順次ワードライ
ンＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に印加され、最後に
ＷＥＣ信号が印加される。
【００５１】図２３は単位セルが４−ＮＡＮＤ型である
場合を示すものであって、もし、ｎ−ＮＡＮＤ型である
場合にはローカルＸデコーダ部はＷＥＣ信号とともにＬ
ＸＤＥＣ１〜ＬＸＤＥＣｎを出力する。そして、第１制
御部１８１ａ及び第２コントロール部１８１ｂを構成す
るＮＭＯＳトランジスタもｎ固構成される。このような
サブ駆動部はグローバルワードラインＧＷＬが活性化さ
れるに従って第１コントロール部１８１ａの最初のトラ
ンジスタＴ１がターンオンとなり、第２制御部１８１ｂ
の最初のトランジスタＴ５をターンオンさせる。したが
って、ローカルＸデコーダ部から出力するＬＸＤＥＣ１
信号が最初のワードラインＷＬ１に印加され最初のワー
ドラインＷＬ１が活性化される。この際、残りのトラン
ジスタは不活性化状態でオフの状態を維持する。したが
って、最初のワードラインＷＬ１が活性化されるに従っ
て、４−ＮＡＮＤセルを構成する最初のトランジスタＴ
１がターンオンとなり、強誘電体キャパシタＦＣ１に格
納されていたデータはＮＭＯＳトランジスタＴ１を介し
てビットラインに伝達される。
場合を示すものであって、もし、ｎ−ＮＡＮＤ型である
場合にはローカルＸデコーダ部はＷＥＣ信号とともにＬ
ＸＤＥＣ１〜ＬＸＤＥＣｎを出力する。そして、第１制
御部１８１ａ及び第２コントロール部１８１ｂを構成す
るＮＭＯＳトランジスタもｎ固構成される。このような
サブ駆動部はグローバルワードラインＧＷＬが活性化さ
れるに従って第１コントロール部１８１ａの最初のトラ
ンジスタＴ１がターンオンとなり、第２制御部１８１ｂ
の最初のトランジスタＴ５をターンオンさせる。したが
って、ローカルＸデコーダ部から出力するＬＸＤＥＣ１
信号が最初のワードラインＷＬ１に印加され最初のワー
ドラインＷＬ１が活性化される。この際、残りのトラン
ジスタは不活性化状態でオフの状態を維持する。したが
って、最初のワードラインＷＬ１が活性化されるに従っ
て、４−ＮＡＮＤセルを構成する最初のトランジスタＴ
１がターンオンとなり、強誘電体キャパシタＦＣ１に格
納されていたデータはＮＭＯＳトランジスタＴ１を介し
てビットラインに伝達される。
【００５２】このように順次に強誘電体キャパシタＦＣ
に格納されていたデータを読み出しして一時格納場所の
レジスタに格納する。ＮＡＮＤセルのデータを読み出し
及び書込みする過程は既に説明しているので、以下省略
する。
に格納されていたデータを読み出しして一時格納場所の
レジスタに格納する。ＮＡＮＤセルのデータを読み出し
及び書込みする過程は既に説明しているので、以下省略
する。
【００５３】一方、図２４は本発明の第１実施形態によ
る不揮発性強誘電体メモリ装置の部分的詳細図であっ
て、単位セルとビットライン及びワードラインとの関係
を示した。図２４に図示のように、カラム方向に複数の
ビットラインＢＬ．．．，＿ｎ，ＢＬ＿ｎ＋１，．．．
が配置され、各ビットラインごとに単位セル．．．，Ｃ
１１，Ｃ１２，．．．が連結される。
る不揮発性強誘電体メモリ装置の部分的詳細図であっ
て、単位セルとビットライン及びワードラインとの関係
を示した。図２４に図示のように、カラム方向に複数の
ビットラインＢＬ．．．，＿ｎ，ＢＬ＿ｎ＋１，．．．
が配置され、各ビットラインごとに単位セル．．．，Ｃ
１１，Ｃ１２，．．．が連結される。
【００５４】単位セルは前述したように、４−ＮＡＮＤ
セル（図７）またはマルチ−ＮＡＮＤセル（図１２）よ
り構成されるが、４−ＮＡＮＤセルを基準とする場合、
直列に連結された五つのトランジスタＴ１，Ｔ２，Ｔ
３，Ｔ４，Ｔ５の最初のトランジスタＴ１のソースと五
番目のトランジスタＴ５のドレインがビットラインに連
結される。もし、マルチ−ＮＡＮＤセルである場合には
最初のトランジスタＴ１のドレインと最後のトランジス
タＴｎのドレインがビットラインに連結される。
セル（図７）またはマルチ−ＮＡＮＤセル（図１２）よ
り構成されるが、４−ＮＡＮＤセルを基準とする場合、
直列に連結された五つのトランジスタＴ１，Ｔ２，Ｔ
３，Ｔ４，Ｔ５の最初のトランジスタＴ１のソースと五
番目のトランジスタＴ５のドレインがビットラインに連
結される。もし、マルチ−ＮＡＮＤセルである場合には
最初のトランジスタＴ１のドレインと最後のトランジス
タＴｎのドレインがビットラインに連結される。
【００５５】図２５は本発明の第１実施形態による不揮
発性強誘電体メモリ装置の部分的詳細図であって、サブ
駆動部とセルアレイ部との関係をより詳細に示す。参考
に、図２５は図２１の「Ａ」部分をより詳細に示してい
る。図２５は単位セルが４−ＮＡＮＤセルより構成され
た場合を示すものであって、ロー方向にグローバルワー
ドラインＧＷＬ＿ｎが配置され、グローバルワードライ
ンを横切る方向に複数のビットライン．．．，Ｂ／Ｌ＿
ｎ−１， Ｂ／Ｌ＿ｎが配置される。そして、各ビット
ラインに相応して４−ＮＡＮＤセル．．．，ＭＣ＿ｎ−
１，ＭＣ＿ｎが連結され、グローバルワードラインＧＷ
Ｌ＿ｎにはサブ駆動部ＳＤが連結される。図面に示すよ
うに、読み出しモードでは不活性化状態を維持して、書
込みモードが始まると活性化状態に変わるＷＥＣ信号
は、ローカルＸデコーダ部からＬＸＤＥＣ１〜ＬＸＤＥ
Ｃ４信号とともに出力する。
発性強誘電体メモリ装置の部分的詳細図であって、サブ
駆動部とセルアレイ部との関係をより詳細に示す。参考
に、図２５は図２１の「Ａ」部分をより詳細に示してい
る。図２５は単位セルが４−ＮＡＮＤセルより構成され
た場合を示すものであって、ロー方向にグローバルワー
ドラインＧＷＬ＿ｎが配置され、グローバルワードライ
ンを横切る方向に複数のビットライン．．．，Ｂ／Ｌ＿
ｎ−１， Ｂ／Ｌ＿ｎが配置される。そして、各ビット
ラインに相応して４−ＮＡＮＤセル．．．，ＭＣ＿ｎ−
１，ＭＣ＿ｎが連結され、グローバルワードラインＧＷ
Ｌ＿ｎにはサブ駆動部ＳＤが連結される。図面に示すよ
うに、読み出しモードでは不活性化状態を維持して、書
込みモードが始まると活性化状態に変わるＷＥＣ信号
は、ローカルＸデコーダ部からＬＸＤＥＣ１〜ＬＸＤＥ
Ｃ４信号とともに出力する。
【００５６】図２６は本発明の第１実施形態による不揮
発性強誘電体メモリ装置の部分的詳細図であって、図１
９の第１ビットライン制御部と第１セルアレイ部を中心
により詳細に示す。まず、第１ビットライン制御部１６
５はセルから読み出ししたデータを一時的に格納する格
納場所としてビットライン制御部内のセンスアンプを用
いたり、別にレジスタを構成することが可能である。図
面に示すように、第１ビットライン制御部１６５はメイ
ンビットラインコントロール部１６５ａと参照制御部１
６５ｂとで構成される。セルアレイ部１５３には複数の
グローバルビットラインが形成され、グローバルビット
ラインは再び複数のメイングローバルビットラインＢ
Ｌ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎと一対の参照グロー
バルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２より構成
される。したがって、メイングローバルビットラインＢ
Ｌ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎはメインビットライ
ン制御部１６５ａと連結され、参照グローバルビットラ
インＢＬＲＧ＿１，ＢＬＲＧ＿２は参照ビットライン制
御部１６５ｂと連結される。
発性強誘電体メモリ装置の部分的詳細図であって、図１
９の第１ビットライン制御部と第１セルアレイ部を中心
により詳細に示す。まず、第１ビットライン制御部１６
５はセルから読み出ししたデータを一時的に格納する格
納場所としてビットライン制御部内のセンスアンプを用
いたり、別にレジスタを構成することが可能である。図
面に示すように、第１ビットライン制御部１６５はメイ
ンビットラインコントロール部１６５ａと参照制御部１
６５ｂとで構成される。セルアレイ部１５３には複数の
グローバルビットラインが形成され、グローバルビット
ラインは再び複数のメイングローバルビットラインＢ
Ｌ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎと一対の参照グロー
バルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２より構成
される。したがって、メイングローバルビットラインＢ
Ｌ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎはメインビットライ
ン制御部１６５ａと連結され、参照グローバルビットラ
インＢＬＲＧ＿１，ＢＬＲＧ＿２は参照ビットライン制
御部１６５ｂと連結される。
【００５７】各メイングローバルビットラインごとに本
発明によるＮＡＮＤ型不揮発性メモリセルＭＣが連結さ
れ、参照グローバルビットラインＢＬＲＧにもＮＡＮＤ
型不揮発性メモリセルＲＣが連結される。未説明符号１
５５はローカルＸデコーダ部（図示しない）から出力す
るＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤ
ＥＣ４信号を順次にワードラインＷＬ１，ＷＬ２，ＷＬ
３．ＷＬ４に印加するサブ駆動部からなるワードライン
駆動部である。
発明によるＮＡＮＤ型不揮発性メモリセルＭＣが連結さ
れ、参照グローバルビットラインＢＬＲＧにもＮＡＮＤ
型不揮発性メモリセルＲＣが連結される。未説明符号１
５５はローカルＸデコーダ部（図示しない）から出力す
るＬＸＤＥＣ１，ＬＸＤＥＣ２，ＬＸＤＥＣ３，ＬＸＤ
ＥＣ４信号を順次にワードラインＷＬ１，ＷＬ２，ＷＬ
３．ＷＬ４に印加するサブ駆動部からなるワードライン
駆動部である。
【００５８】ビットラインとＮＡＮＤ型メモリセルとの
連結関係は既に説明した通りである。メイングローバル
ビットライン及び参照グローバルビットラインに連結さ
れるメモリセルＭＣ、ＲＣは４−ＮＡＮＤまたはマルチ
−ＮＡＮＤにより実現する。また、参照ビットライン制
御部１６５ｂは２本の参照グローバルビットラインＢＬ
ＲＧ＿１，ＢＬＲＧ＿２が接続されている。
連結関係は既に説明した通りである。メイングローバル
ビットライン及び参照グローバルビットラインに連結さ
れるメモリセルＭＣ、ＲＣは４−ＮＡＮＤまたはマルチ
−ＮＡＮＤにより実現する。また、参照ビットライン制
御部１６５ｂは２本の参照グローバルビットラインＢＬ
ＲＧ＿１，ＢＬＲＧ＿２が接続されている。
【００５９】図２７は図２６の構成中ビットライン制御
部を中心により詳しく示すものである。メイングローバ
ルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに
対応してそれぞれメインセンスアンプ．．．，ＳＡ＿ｎ
−１，ＳＡ＿ｎが連結される。２本の参照グローバルビ
ットラインＢＬＲＧ＿１，ＢＬＲＧ＿２中の１本が参照
センスアンプＲＳＡに連結され、参照センスアンプＲＳ
Ａから出力する参照電圧ＣＲＥＦがメインセンスアン
プ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎに共通に印加される
ようになっている。すなわち、参照センスアンプＲＳＡ
はそれに接続された参照ビットラインに現れる信号を増
幅してメイン．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎへ供給し
ている。このとき、互いに隣接したメイングローバルビ
ットラインＢＬ．．．，Ｇ＿ｎ−１とＢＬＧ＿ｎの間に
はビットラインプレチャージ回路部（ＢＰＣ：BitlineP
recharge Circuit ）が配置される。そして、最後のメ
イングローバルビットラインＢＬＧ＿ｎと参照センスア
ンプＲＳＡに連結された参照グローバルビットラインＢ
ＬＲＧ＿２との間にもビットラインプレチャージ回路部
ＢＰＣが配置される。
部を中心により詳しく示すものである。メイングローバ
ルビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに
対応してそれぞれメインセンスアンプ．．．，ＳＡ＿ｎ
−１，ＳＡ＿ｎが連結される。２本の参照グローバルビ
ットラインＢＬＲＧ＿１，ＢＬＲＧ＿２中の１本が参照
センスアンプＲＳＡに連結され、参照センスアンプＲＳ
Ａから出力する参照電圧ＣＲＥＦがメインセンスアン
プ．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎに共通に印加される
ようになっている。すなわち、参照センスアンプＲＳＡ
はそれに接続された参照ビットラインに現れる信号を増
幅してメイン．．．，ＳＡ＿ｎ−１，ＳＡ＿ｎへ供給し
ている。このとき、互いに隣接したメイングローバルビ
ットラインＢＬ．．．，Ｇ＿ｎ−１とＢＬＧ＿ｎの間に
はビットラインプレチャージ回路部（ＢＰＣ：BitlineP
recharge Circuit ）が配置される。そして、最後のメ
イングローバルビットラインＢＬＧ＿ｎと参照センスア
ンプＲＳＡに連結された参照グローバルビットラインＢ
ＬＲＧ＿２との間にもビットラインプレチャージ回路部
ＢＰＣが配置される。
【００６０】参照センスアンプＲＳＡに連結されない一
つの参照グローバルビットラインＢＬＲＧ＿１には一定
の電圧（ＣＶＯＬ）が印加される。ビットラインプレチ
ャージ回路部ＢＰＣは、後で説明するが、隣接したグロ
ーバルビットラインを一定のレベルにプレチャージさせ
る役割をする。
つの参照グローバルビットラインＢＬＲＧ＿１には一定
の電圧（ＣＶＯＬ）が印加される。ビットラインプレチ
ャージ回路部ＢＰＣは、後で説明するが、隣接したグロ
ーバルビットラインを一定のレベルにプレチャージさせ
る役割をする。
【００６１】以上は、本発明の第１実施形態によるＮＡ
ＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強
誘電体メモリ装置を説明した。図２８は、本発明の第２
実施形態による不揮発性強誘電体メモリ装置を説明する
ためのセルアレイ部の構成図である。セルアレイ部は複
数のサブセルアレイ部より構成されるが、図２８は一つ
のサブセルアレイ部のみを示す。したがって、図２８の
ような構成はセルアレイ部内に反復的に構成される。
ＮＤ型不揮発性強誘電体メモリセルを用いた不揮発性強
誘電体メモリ装置を説明した。図２８は、本発明の第２
実施形態による不揮発性強誘電体メモリ装置を説明する
ためのセルアレイ部の構成図である。セルアレイ部は複
数のサブセルアレイ部より構成されるが、図２８は一つ
のサブセルアレイ部のみを示す。したがって、図２８の
ような構成はセルアレイ部内に反復的に構成される。
【００６２】本発明の第１実施形態ではグローバルビッ
トラインに直接複数個のＮＡＮＤ型単位セルが連結され
ている。しかし、本発明の第２実施形態ではスイッチン
グ素子を構成して複数個のＮＡＮＤ型単位セル中一つの
みを選択的にグローバルビットラインと連結する。これ
のために、本発明の第２実施形態ではグローバルビット
ラインＢＬＧとともにローカルビットラインＢＬＬの概
念を導入する。すなわち、本発明の第２実施形態による
ローカルビットラインは本発明の第１実施形態ではグロ
ーバルビットラインに当たる。
トラインに直接複数個のＮＡＮＤ型単位セルが連結され
ている。しかし、本発明の第２実施形態ではスイッチン
グ素子を構成して複数個のＮＡＮＤ型単位セル中一つの
みを選択的にグローバルビットラインと連結する。これ
のために、本発明の第２実施形態ではグローバルビット
ラインＢＬＧとともにローカルビットラインＢＬＬの概
念を導入する。すなわち、本発明の第２実施形態による
ローカルビットラインは本発明の第１実施形態ではグロ
ーバルビットラインに当たる。
【００６３】本発明の第２実施形態によるセルアレイ部
は、図２８に示すにように、互いに一定の間隔をおいて
形成されたグローバルビットラインＢＬ．．．，Ｇ＿ｎ
−１，ＢＬＧ＿ｎと、各グローバルビットラインに相応
して同一の方向に形成されたローカルビットラインＢ
Ｌ．．．，Ｌ＿ｎ−１， ＢＬＬ＿ｎと、各ローカルビ
ットラインに連結された複数個のＮＡＮＤ型単位セルＭ
Ｃと、ローカルビットラインＢＬ．．．，Ｌ＿ｎ−１，
ＢＬＬ＿の先端とそのグローバルビットラインＢ
Ｌ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎの間に形成されたス
イッチング素子ＳＷとを含む。
は、図２８に示すにように、互いに一定の間隔をおいて
形成されたグローバルビットラインＢＬ．．．，Ｇ＿ｎ
−１，ＢＬＧ＿ｎと、各グローバルビットラインに相応
して同一の方向に形成されたローカルビットラインＢ
Ｌ．．．，Ｌ＿ｎ−１， ＢＬＬ＿ｎと、各ローカルビ
ットラインに連結された複数個のＮＡＮＤ型単位セルＭ
Ｃと、ローカルビットラインＢＬ．．．，Ｌ＿ｎ−１，
ＢＬＬ＿の先端とそのグローバルビットラインＢ
Ｌ．．．，Ｇ＿ｎ−１，ＢＬＧ＿ｎの間に形成されたス
イッチング素子ＳＷとを含む。
【００６４】ここで、読み出しモードの場合、ローカル
ビットラインに連結された複数個のセルＭＣの中一つの
セルが選択され、そのセルのデータがスイッチング素子
ＳＷを介してグローバルビットラインに伝達される。グ
ローバルビットラインに伝達されたデータはビットライ
ン制御部のセンスアンプによりセンシング及び増幅す
る。
ビットラインに連結された複数個のセルＭＣの中一つの
セルが選択され、そのセルのデータがスイッチング素子
ＳＷを介してグローバルビットラインに伝達される。グ
ローバルビットラインに伝達されたデータはビットライ
ン制御部のセンスアンプによりセンシング及び増幅す
る。
【００６５】図２９は本発明の第２実施形態によるＮＡ
ＮＤ型不揮発性強誘電体メモリ装置の構成図である。図
面に示すように、本発明の第１実施形態によるＮＡＮＤ
型不揮発性強誘電体メモリ装置とはセルアレイ部の構成
面で違いがある。本発明の第２実施形態による不揮発性
強誘電体のメモリ装置は、図２９に示すように、グロー
バルＸデコーダ部（図示しない）と、セルアレイ部１５
３と、セルアレイ部１５３の下に位置したビットライン
制御部１６５と、セルアレイ部１５３の右側に形成され
たワードライン駆動部１５５と、ワードライン駆動部１
５５の下に位置したローカルＸデコーダ部１６１とを含
む。
ＮＤ型不揮発性強誘電体メモリ装置の構成図である。図
面に示すように、本発明の第１実施形態によるＮＡＮＤ
型不揮発性強誘電体メモリ装置とはセルアレイ部の構成
面で違いがある。本発明の第２実施形態による不揮発性
強誘電体のメモリ装置は、図２９に示すように、グロー
バルＸデコーダ部（図示しない）と、セルアレイ部１５
３と、セルアレイ部１５３の下に位置したビットライン
制御部１６５と、セルアレイ部１５３の右側に形成され
たワードライン駆動部１５５と、ワードライン駆動部１
５５の下に位置したローカルＸデコーダ部１６１とを含
む。
【００６６】以下、このように構成された本発明の第２
実施形態による不揮発性強誘電体メモリ装置をより詳細
に説明する。すなわち、複数のメイングローバルビット
ライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎ及び参照グ
ローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２が形
成され、グローバルビットラインはビットライン制御部
１６５に連結される。ビットライン制御部１６５もまた
メインビットライン制御部１６５ａと参照ビットライン
制御部１６５ｂとで構成される。メインビットライン制
御部１６５ａはそれぞれのメイングローバルビットライ
ンに対応してセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ
＿ｎを備え、隣接したビットライン間のプレチャージの
ためのビットラインプレチャージ制御部ＢＰＣを備え
る。
実施形態による不揮発性強誘電体メモリ装置をより詳細
に説明する。すなわち、複数のメイングローバルビット
ライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎ及び参照グ
ローバルビットラインＢＬＲＧ＿１，ＢＬＲＧ＿２が形
成され、グローバルビットラインはビットライン制御部
１６５に連結される。ビットライン制御部１６５もまた
メインビットライン制御部１６５ａと参照ビットライン
制御部１６５ｂとで構成される。メインビットライン制
御部１６５ａはそれぞれのメイングローバルビットライ
ンに対応してセンスアンプ．．．，ＳＡ＿ｎ−１，ＳＡ
＿ｎを備え、隣接したビットライン間のプレチャージの
ためのビットラインプレチャージ制御部ＢＰＣを備え
る。
【００６７】また、参照ビットライン制御部１６５ｂは
二つの参照グローバルビットライン中一つの参照グロー
バルビットラインＢＬＲＧ＿２に連結される参照センス
アンプＲＳＡを含む。ワードライン駆動部１５５はグロ
ーバルＸデコーダ部（図示しない）から出力するグロー
バルワードラインＧＷＬ信号により、ローカルＸデコー
ダ部１６１の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４をワ
ードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に伝達す
る。
二つの参照グローバルビットライン中一つの参照グロー
バルビットラインＢＬＲＧ＿２に連結される参照センス
アンプＲＳＡを含む。ワードライン駆動部１５５はグロ
ーバルＸデコーダ部（図示しない）から出力するグロー
バルワードラインＧＷＬ信号により、ローカルＸデコー
ダ部１６１の出力信号ＬＸＤＥＣ１〜ＬＸＤＥＣ４をワ
ードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４に伝達す
る。
【００６８】図２８に示すように、各グローバルビット
ラインＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに対応してローカル
ビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎが配置され
る。ローカルビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎ
には複数個の単位セルＭＣが連結され、ローカルビット
ライン．．．，ＢＬＬ＿ｎ−１，ＢＬＬ＿ｎの終端点に
はスイッチング素子ＳＷが構成されそのグローバルビッ
トラインと電気的なスイッチングを担当する。
ラインＢＬＧ＿ｎ−１，ＢＬＧ＿ｎに対応してローカル
ビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎが配置され
る。ローカルビットラインＢＬＬ＿ｎ−１，ＢＬＬ＿ｎ
には複数個の単位セルＭＣが連結され、ローカルビット
ライン．．．，ＢＬＬ＿ｎ−１，ＢＬＬ＿ｎの終端点に
はスイッチング素子ＳＷが構成されそのグローバルビッ
トラインと電気的なスイッチングを担当する。
【００６９】前述したように、セルアレイ部は複数個の
サブセルアレイ部より構成されるが、そのうち二つ以上
が同時に活性化されることはなく、一つのサブセルアレ
イ部のみ活性化される。しかし、活性化された一つのサ
ブセルアレイ部内に構成される複数個のローカルビット
ラインは同時に活性化されることがある。したがって、
ロー方向に複数個のセルを同時に読み出し及び書込みす
ることができる。
サブセルアレイ部より構成されるが、そのうち二つ以上
が同時に活性化されることはなく、一つのサブセルアレ
イ部のみ活性化される。しかし、活性化された一つのサ
ブセルアレイ部内に構成される複数個のローカルビット
ラインは同時に活性化されることがある。したがって、
ロー方向に複数個のセルを同時に読み出し及び書込みす
ることができる。
【００７０】一方、図３０は本発明の第１実施形態及び
第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ
装置のビットラインプレチャージ回路部をより詳しく示
すものである。図３０に示すように、複数のグローバル
ビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎと、
各グローバルビットライン．．．，ＢＬＧ＿ｎ−１，Ｂ
ＬＧ＿ｎの間に構成されたビットライン等化スイッチ部
ＢＥＱＳＷと、ビットラインプレチャージレベル供給部
（図示しない）から出力する信号ＢＥＱＬＥＶをそれぞ
れのグローバルビットライン．．．，ＢＬＧ＿ｎ−１，
ＢＬＧ＿ｎにスイッチングする複数個のビットライン
プレチャージスイッチ部ＢＰＣＳＷとを含む。ここで、
ビットライン等化スイッチ部ＢＥＱＳＷやビットライン
プレチャージスイッチ部ＢＰＣＳＷはＮＭＯＳトランジ
スタを含む。したがって、ビットラインプレチャージレ
ベル供給部（図示しない）から出力する信号のレベル
は、ＮＭＯＳトランジスタのしきい電圧と同一であるか
多少大きい。
第２実施形態によるＮＡＮＤ型不揮発性強誘電体メモリ
装置のビットラインプレチャージ回路部をより詳しく示
すものである。図３０に示すように、複数のグローバル
ビットライン．．．，ＢＬＧ＿ｎ−１，ＢＬＧ＿ｎと、
各グローバルビットライン．．．，ＢＬＧ＿ｎ−１，Ｂ
ＬＧ＿ｎの間に構成されたビットライン等化スイッチ部
ＢＥＱＳＷと、ビットラインプレチャージレベル供給部
（図示しない）から出力する信号ＢＥＱＬＥＶをそれぞ
れのグローバルビットライン．．．，ＢＬＧ＿ｎ−１，
ＢＬＧ＿ｎにスイッチングする複数個のビットライン
プレチャージスイッチ部ＢＰＣＳＷとを含む。ここで、
ビットライン等化スイッチ部ＢＥＱＳＷやビットライン
プレチャージスイッチ部ＢＰＣＳＷはＮＭＯＳトランジ
スタを含む。したがって、ビットラインプレチャージレ
ベル供給部（図示しない）から出力する信号のレベル
は、ＮＭＯＳトランジスタのしきい電圧と同一であるか
多少大きい。
【００７１】結果的にビットラインプレチャージレベル
供給部の出力信号ＢＥＱＬＥＶはビットラインプレチャ
ージスイッチ部ＢＰＣＳＷを介してそのグローバルビッ
トラインのレベルをプレチャージさせる。そして、ビッ
トライン等化スイッチ部ＢＥＱＳＷはスイッチ制御信号
によってターンオンとなり、隣接した二つのグローバル
ビットラインを同一レベルにイクオーライジングさせ
る。
供給部の出力信号ＢＥＱＬＥＶはビットラインプレチャ
ージスイッチ部ＢＰＣＳＷを介してそのグローバルビッ
トラインのレベルをプレチャージさせる。そして、ビッ
トライン等化スイッチ部ＢＥＱＳＷはスイッチ制御信号
によってターンオンとなり、隣接した二つのグローバル
ビットラインを同一レベルにイクオーライジングさせ
る。
【００７２】図３１は本発明の第１実施形態及び第２実
施形態に共通に使用されるセンスアンプをより詳細に示
すものである。図３１に図示のセンスアンプはメインセ
ンスアンプと参照センスアンプとも同一構成で使用され
る。まず、図２０の構成では、図１９の構成を繰り返し
て配置することで、ビットライン制御部が二つのセルア
レイ部の間に配置される。したがって、ビットライン制
御部を構成しているセンスアンプは上側のセルアレイ部
と下側のセルアレイ部のデータをすべてセンシングでき
るように配置することが効率的なレイアウト面で望まし
い。すなわち、上側のセルアレイ部と下側のセルアレイ
部が一つのビットライン制御部を共有するように構成す
る。
施形態に共通に使用されるセンスアンプをより詳細に示
すものである。図３１に図示のセンスアンプはメインセ
ンスアンプと参照センスアンプとも同一構成で使用され
る。まず、図２０の構成では、図１９の構成を繰り返し
て配置することで、ビットライン制御部が二つのセルア
レイ部の間に配置される。したがって、ビットライン制
御部を構成しているセンスアンプは上側のセルアレイ部
と下側のセルアレイ部のデータをすべてセンシングでき
るように配置することが効率的なレイアウト面で望まし
い。すなわち、上側のセルアレイ部と下側のセルアレイ
部が一つのビットライン制御部を共有するように構成す
る。
【００７３】図面でＢＬＧＴは上部のセルアレイ部と連
結されるメイングローバルビットラインであり、ＢＬＧ
Ｂは下部のセルアレイ部と連結されるメイングローバル
ビットラインを示す。そして、ＣＲＥＦは上部の参照セ
ルと連結される参照グローバルビットラインであり、Ｃ
ＲＥＦＢは下部の参照セルと連結される参照グローバル
ビットラインを示す。
結されるメイングローバルビットラインであり、ＢＬＧ
Ｂは下部のセルアレイ部と連結されるメイングローバル
ビットラインを示す。そして、ＣＲＥＦは上部の参照セ
ルと連結される参照グローバルビットラインであり、Ｃ
ＲＥＦＢは下部の参照セルと連結される参照グローバル
ビットラインを示す。
【００７４】その構成を見ると、ソースがＢＬＧＴ及び
ＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１
と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲー
トは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通に
連結された第２ＮＭＯＳトランジスタＭＮ２と、第１Ｎ
ＭＯＳトランジスタＭＮ１を介して入るＢＬＧＴまたは
ＢＬＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ
３と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣ
ＲＥＦ及びＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトラ
ンジスタＭＮ４と、ソースがそれぞれ電源端Ｖｃｃに連
結され、ドレインは第１ＮＭＯＳトランジスタＭＮ１の
出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそ
れぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び
第２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトラン
ジスタのドレインは第２ＰＭＯＳトランジスタのゲート
に連結され、第２ＰＭＯＳトランジスタのドレインは第
１ＰＭＯＳトランジスタのゲートに連結される）と、セ
ンスアンプ等化器信号ＳＡＥＱによって第１ＮＭＯＳト
ランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタ
ＭＮ２の出力端をイクオーライジングさせる第３ＰＭＯ
ＳトランジスタＭＰ３とを含む。
ＢＬＧＢに連結された第１ＮＭＯＳトランジスタＭＮ１
と、ソースがＣＲＥＦ及びＣＲＥＦＢに連結され、ゲー
トは第１ＮＭＯＳトランジスタＭＮ１のゲートに共通に
連結された第２ＮＭＯＳトランジスタＭＮ２と、第１Ｎ
ＭＯＳトランジスタＭＮ１を介して入るＢＬＧＴまたは
ＢＬＧＢ信号を増幅する第３ＮＭＯＳトランジスタＭＮ
３と、第２ＮＭＯＳトランジスタＭＮ２を介して入るＣ
ＲＥＦ及びＣＲＥＦＢ信号を増幅する第４ＮＭＯＳトラ
ンジスタＭＮ４と、ソースがそれぞれ電源端Ｖｃｃに連
結され、ドレインは第１ＮＭＯＳトランジスタＭＮ１の
出力端と第２ＮＭＯＳトランジスタＭＮ２の出力端にそ
れぞれ連結される第１ＰＭＯＳトランジスタＭＰ１及び
第２ＰＭＯＳトランジスタＭＰ２（第１ＰＭＯＳトラン
ジスタのドレインは第２ＰＭＯＳトランジスタのゲート
に連結され、第２ＰＭＯＳトランジスタのドレインは第
１ＰＭＯＳトランジスタのゲートに連結される）と、セ
ンスアンプ等化器信号ＳＡＥＱによって第１ＮＭＯＳト
ランジスタＭＮ１の出力端と第２ＮＭＯＳトランジスタ
ＭＮ２の出力端をイクオーライジングさせる第３ＰＭＯ
ＳトランジスタＭＰ３とを含む。
【００７５】ここで、第１ＮＭＯＳトランジスタＭＮ１
のソースとＢＬＧＴの間に第５ＮＭＯＳトランジスタＭ
Ｎ５が構成され、第１ＮＭＯＳトランジスタＭＮ１のソ
ースとＢＬＧＢの間に第６ＮＭＯＳトランジスタＭＮ６
がさらに構成される。
のソースとＢＬＧＴの間に第５ＮＭＯＳトランジスタＭ
Ｎ５が構成され、第１ＮＭＯＳトランジスタＭＮ１のソ
ースとＢＬＧＢの間に第６ＮＭＯＳトランジスタＭＮ６
がさらに構成される。
【００７６】また、第２ＮＭＯＳトランジスタＭＮ２の
ソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ
７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソー
スとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８
がさらに構成される。 そして、カラム選択信号ＣＯＬ
ＳＥＬによってデータバスとセンスアンプの出力端を選
択的にスイッチングする第９ＮＭＯＳトランジスタＭＮ
９と、データバーバスとセンスアンプの出力端をスイッ
チングする第１０ＮＭＯＳトランジスタＭＮ１０とがさ
らに構成される。
ソースとＣＲＥＦの間に第７ＮＭＯＳトランジスタＭＮ
７が構成され、第２ＮＭＯＳトランジスタＭＮ２のソー
スとＣＲＥＦＢの間に第８ＮＭＯＳトランジスタＭＮ８
がさらに構成される。 そして、カラム選択信号ＣＯＬ
ＳＥＬによってデータバスとセンスアンプの出力端を選
択的にスイッチングする第９ＮＭＯＳトランジスタＭＮ
９と、データバーバスとセンスアンプの出力端をスイッ
チングする第１０ＮＭＯＳトランジスタＭＮ１０とがさ
らに構成される。
【００７７】ここで、第５ＮＭＯＳトランジスタＭＮ５
はセンスアンプとＢＬＧＴ間にスイッチングを担当し、
第６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬ
ＧＢ間のスイッチングを担当する。そして、第７ＮＭＯ
ＳトランジスタＭＮ７はセンスアンプとＣＲＥＦ間にス
イッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８
はセンスアンプとＣＲＥＦＢ間のスイッチングを担当す
る。
はセンスアンプとＢＬＧＴ間にスイッチングを担当し、
第６ＮＭＯＳトランジスタＭＮ６はセンスアンプとＢＬ
ＧＢ間のスイッチングを担当する。そして、第７ＮＭＯ
ＳトランジスタＭＮ７はセンスアンプとＣＲＥＦ間にス
イッチングを担当し、第８ＮＭＯＳトランジスタＭＮ８
はセンスアンプとＣＲＥＦＢ間のスイッチングを担当す
る。
【００７８】このように構成されたセンスアンプの動作
を説明する。以下で説明するセンスアンプの動作は上側
のセルアレイ部に格納されたデータをセンシングする場
合に当たる。すなわち、図３１に示すように、第５ＮＭ
ＯＳトランジスタＭＮ５を活性化させる活性化信号ＢＳ
ＥＬと第７ＮＭＯＳトランジスタＭＮ７を活性化させる
活性化信号ＲＳＥＬによって第５，第７ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ７が活性化されると、第６，第８Ｎ
ＭＯＳトランジスタＭＮ６，ＭＮ８は不活性化状態とな
る。
を説明する。以下で説明するセンスアンプの動作は上側
のセルアレイ部に格納されたデータをセンシングする場
合に当たる。すなわち、図３１に示すように、第５ＮＭ
ＯＳトランジスタＭＮ５を活性化させる活性化信号ＢＳ
ＥＬと第７ＮＭＯＳトランジスタＭＮ７を活性化させる
活性化信号ＲＳＥＬによって第５，第７ＮＭＯＳトラン
ジスタＭＮ５，ＭＮ７が活性化されると、第６，第８Ｎ
ＭＯＳトランジスタＭＮ６，ＭＮ８は不活性化状態とな
る。
【００７９】逆に、第６，第８ＮＭＯＳトランジスタＭ
Ｎ６，ＭＮ８が活性されると、第５，第７ＮＭＯＳトラ
ンジスタＭＮ５，ＭＮ７は不活性化状態となる。センス
アンプが初期の増幅期間にはカラム選択信号ＣＯＬＳＥ
Ｌによって不活性化され、外部のデータバスとセンスア
ンプの内部のノードは断絶される。このとき、センスア
ンプを活性化するために、センスアンプ等化器信号ＳＡ
ＥＱによってノードＳＮ３とノードＳＮ４を等電位とす
る。
Ｎ６，ＭＮ８が活性されると、第５，第７ＮＭＯＳトラ
ンジスタＭＮ５，ＭＮ７は不活性化状態となる。センス
アンプが初期の増幅期間にはカラム選択信号ＣＯＬＳＥ
Ｌによって不活性化され、外部のデータバスとセンスア
ンプの内部のノードは断絶される。このとき、センスア
ンプを活性化するために、センスアンプ等化器信号ＳＡ
ＥＱによってノードＳＮ３とノードＳＮ４を等電位とす
る。
【００８０】最初、第１ＮＭＯＳトランジスタＭＮ１と
第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を維持
している。後にノードＳＮ３とノードＳＮ４が等電位と
なると、セルアレイ部のデータは上側のグローバルビッ
トラインＢＬＧＴに伝達される。そして、第５ＮＭＯＳ
トランジスタＭＮ５を介してノードＳＮ１に伝達され
る。参照電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯ
ＳトランジスタＭＮ７を介してノードＳＮ２に伝達され
る。セルアレイ部のデータと参照電圧ががそれぞれノー
ドＳＮ１とＳＮ２に十分伝達されてからは、センスアン
プの参照電圧を接地電圧に遷移させる。
第２ＮＭＯＳトランジスタＭＮ２は不活性化状態を維持
している。後にノードＳＮ３とノードＳＮ４が等電位と
なると、セルアレイ部のデータは上側のグローバルビッ
トラインＢＬＧＴに伝達される。そして、第５ＮＭＯＳ
トランジスタＭＮ５を介してノードＳＮ１に伝達され
る。参照電圧はＣＲＥＦに伝達され、以後、第７ＮＭＯ
ＳトランジスタＭＮ７を介してノードＳＮ２に伝達され
る。セルアレイ部のデータと参照電圧ががそれぞれノー
ドＳＮ１とＳＮ２に十分伝達されてからは、センスアン
プの参照電圧を接地電圧に遷移させる。
【００８１】これによって、ノードＳＮ１とノードＳＮ
２の間の電圧差は第３ＮＭＯＳトランジスタＭＮ３のゲ
ート電圧と第４ＮＭＯＳトランジスタＭＮ４のゲート電
圧との差を誘導するので、結局、第３ＮＭＯＳトランジ
スタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４に流れる
電流も差が生じる。また、この状態で増幅が始まり、増
幅電圧はノードＳＮ３とＳＮ４との電圧差として表れ
る。
２の間の電圧差は第３ＮＭＯＳトランジスタＭＮ３のゲ
ート電圧と第４ＮＭＯＳトランジスタＭＮ４のゲート電
圧との差を誘導するので、結局、第３ＮＭＯＳトランジ
スタＭＮ３と第４ＮＭＯＳトランジスタＭＮ４に流れる
電流も差が生じる。また、この状態で増幅が始まり、増
幅電圧はノードＳＮ３とＳＮ４との電圧差として表れ
る。
【００８２】ノードＳＮ３とＳＮ４に誘起されるそれぞ
れの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭ
ＯＳトランジスタＭＰ２によって再び増幅する。第１Ｐ
ＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタ
ＭＰ２で十分増幅した後、第５，第７ＮＭＯＳトランジ
スタＭＮ５，ＭＮ７を不活性化させる。また、第１，第
２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させ、
ノードＳＮ３，ＳＮ４の増幅電圧を再びＳＮ１とＳＮ２
にフィードバックして増幅を維持する。この際、フィー
ドバックループが完成すると、第９，第１０ＮＭＯＳト
ランジスタＭＮ９，ＭＮ１０を活性化させ外部のデータ
バース及びデータバーバスとセンスアンプとのデータ伝
達が行われるようにする。
れの電圧は第１ＰＭＯＳトランジスタＭＰ１と第２ＰＭ
ＯＳトランジスタＭＰ２によって再び増幅する。第１Ｐ
ＭＯＳトランジスタＭＰ１と第２ＰＭＯＳトランジスタ
ＭＰ２で十分増幅した後、第５，第７ＮＭＯＳトランジ
スタＭＮ５，ＭＮ７を不活性化させる。また、第１，第
２ＮＭＯＳトランジスタＭＮ１，ＭＮ２を活性化させ、
ノードＳＮ３，ＳＮ４の増幅電圧を再びＳＮ１とＳＮ２
にフィードバックして増幅を維持する。この際、フィー
ドバックループが完成すると、第９，第１０ＮＭＯＳト
ランジスタＭＮ９，ＭＮ１０を活性化させ外部のデータ
バース及びデータバーバスとセンスアンプとのデータ伝
達が行われるようにする。
【００８３】また、第５ＮＭＯＳトランジスタＭＮ５を
再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達
させ、セルアレイ部にフィードバックして再格納できる
ようにする。このようなセンスアンプによれば、第３Ｎ
ＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタ
ＭＮ４は第１増幅部２５１を構成し、第１ＰＭＯＳトラ
ンジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は第
２増幅部２５３を構成する。ここで、符号ＳＥＮはセン
スアンプ活性化信号であってローアクティブ信号であ
り、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ１と
第２ＮＭＯＳトランジスタＭＮ２を活性化させる信号で
あってハイアクティブ信号である。
再び活性化させ、ノードＳＮ１の電圧をＢＬＧＴに伝達
させ、セルアレイ部にフィードバックして再格納できる
ようにする。このようなセンスアンプによれば、第３Ｎ
ＭＯＳトランジスタＭＮ３と第４ＮＭＯＳトランジスタ
ＭＮ４は第１増幅部２５１を構成し、第１ＰＭＯＳトラ
ンジスタＭＰ１と第２ＰＭＯＳトランジスタＭＰ２は第
２増幅部２５３を構成する。ここで、符号ＳＥＮはセン
スアンプ活性化信号であってローアクティブ信号であ
り、ＳＡＬＥ信号は第１ＮＭＯＳトランジスタＭＮ１と
第２ＮＭＯＳトランジスタＭＮ２を活性化させる信号で
あってハイアクティブ信号である。
【００８４】一方、図３２のように、データバスと連結
されるセンスアンプの出力端にＳＲＡＭセルよりなるレ
ジスタ２７０を配置することが可能であるが、これはＮ
ＡＮＤ型不揮発性メモリセルから読み出ししたデータを
一時的に格納するための格納場所として用いられる。し
たがって、レジスタに格納されたデータは書込みモード
及び再格納モードで不揮発性メモリセルに再格納され
る。もちろん、図３１のように、レジスタを構成せずに
データの格納場所としてセンスアンプを用いることも可
能である。
されるセンスアンプの出力端にＳＲＡＭセルよりなるレ
ジスタ２７０を配置することが可能であるが、これはＮ
ＡＮＤ型不揮発性メモリセルから読み出ししたデータを
一時的に格納するための格納場所として用いられる。し
たがって、レジスタに格納されたデータは書込みモード
及び再格納モードで不揮発性メモリセルに再格納され
る。もちろん、図３１のように、レジスタを構成せずに
データの格納場所としてセンスアンプを用いることも可
能である。
【００８５】これらの実施形態においては、参照セルは
カラム方向に構成されている。したがって、カラム方向
に形成される参照セルアレイのそれぞれのセルは、それ
らのワードラインに接続されたセルの数だけ選択されれ
ばよく、その後のワードラインに連結されるセルの選択
時には、そのワードラインに接続された参照セルだけを
選択される。したがって、参照セルがロー方向に形成さ
れていた従来技術に比べて、参照セルが選択される数は
著しく減少する。
カラム方向に構成されている。したがって、カラム方向
に形成される参照セルアレイのそれぞれのセルは、それ
らのワードラインに接続されたセルの数だけ選択されれ
ばよく、その後のワードラインに連結されるセルの選択
時には、そのワードラインに接続された参照セルだけを
選択される。したがって、参照セルがロー方向に形成さ
れていた従来技術に比べて、参照セルが選択される数は
著しく減少する。
【００８６】
【発明の効果】以上で詳述したように、本発明のＮＡＮ
Ｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮
発性強誘電体メモリ装置は次のような効果がある。第一
に、参照セルの一回アクセス時、メインセルも一回アク
セスされるので、参照セルとメインセルのアクセスされ
る数は同一である。したがって、メインセルに比べて参
照セルが過度にアクセスされる従来の技術とは異なっ
て、参照セルによる誘導電圧とメインセルによる誘導電
圧を同一に維持させ、素子の寿命を延長させることがで
きる。第二に、セル製造時、キャパシタ下部電極を基板
のＮ+ 不純物領域に使用し、基板の両側のＮ+ 不純物領
域にのみビットラインコンタクトが形成されるので、セ
ルトランジスタごとにビットラインとコンタクトしてい
た従来に比べ、ビットラインコンタクトの数を減少させ
られる。したがって、素子の面積を最小化できるので、
レイアウトの面積を最小化して高集積化を実現すること
ができる。
Ｄ型不揮発性強誘電体メモリセル及びそれを用いた不揮
発性強誘電体メモリ装置は次のような効果がある。第一
に、参照セルの一回アクセス時、メインセルも一回アク
セスされるので、参照セルとメインセルのアクセスされ
る数は同一である。したがって、メインセルに比べて参
照セルが過度にアクセスされる従来の技術とは異なっ
て、参照セルによる誘導電圧とメインセルによる誘導電
圧を同一に維持させ、素子の寿命を延長させることがで
きる。第二に、セル製造時、キャパシタ下部電極を基板
のＮ+ 不純物領域に使用し、基板の両側のＮ+ 不純物領
域にのみビットラインコンタクトが形成されるので、セ
ルトランジスタごとにビットラインとコンタクトしてい
た従来に比べ、ビットラインコンタクトの数を減少させ
られる。したがって、素子の面積を最小化できるので、
レイアウトの面積を最小化して高集積化を実現すること
ができる。
【図１】 一般的なＮＡＮＤ型ＤＲＡＭセルの構成図で
ある。
ある。
【図２】 一般的な強誘電体のヒステリシスループを示
す特性図である。
す特性図である。
【図３】 従来の不揮発性メモリ装置による単位セルの
構成図である。
構成図である。
【図４】 従来の不揮発性強誘電体メモリ装置を駆動す
るための駆動回路である。
るための駆動回路である。
【図５】 従来の技術による強誘電体メモリ素子の書込
みモードの動作を示すタイミング図である。
みモードの動作を示すタイミング図である。
【図６】 従来の技術による強誘電体メモリ素子の読み
出しモードの動作を示すタイミング図である。
出しモードの動作を示すタイミング図である。
【図７】 本発明のＮＡＮＤ型不揮発性強誘電体メモリ
セルによる単位セルである。
セルによる単位セルである。
【図８】 図７によるレイアウト図である。
【図９】 図８のＩ−Ｉ線の構造断面図である。
【図１０】 本発明のＮＡＮＤ型不揮発性強誘電体メモ
リセルの製造方法による第１実施形態を説明するための
工程断面図である。
リセルの製造方法による第１実施形態を説明するための
工程断面図である。
【図１１】 本発明のＮＡＮＤ型不揮発性強誘電体メモ
リセルの製造方法による第１実施形態を説明するための
工程断面図である。
リセルの製造方法による第１実施形態を説明するための
工程断面図である。
【図１２】 本発明のＮＡＮＤ型不揮発性強誘電体メモ
リセルの製造方法による第２実施形態を説明するための
工程断面図である。
リセルの製造方法による第２実施形態を説明するための
工程断面図である。
【図１３】 本発明のＮＡＮＤ型不揮発性強誘電体メモ
リセルの製造方法による第２実施形態を説明するための
工程断面図である。
リセルの製造方法による第２実施形態を説明するための
工程断面図である。
【図１４】 本発明によるマルチ-ＮＡＮＤ型基本セル
の構成図である。
の構成図である。
【図１５】 本発明によるＮＡＮＤ不揮発性強誘電体メ
モリセルの基本動作メカニズムを説明するためのブロッ
クダイアグラム。
モリセルの基本動作メカニズムを説明するためのブロッ
クダイアグラム。
【図１６】 図１４のようなメカニズムで動作する読み
出し及び書込みモードによるタイミング図である。
出し及び書込みモードによるタイミング図である。
【図１７】 本発明による強誘電体キャパシタにロジッ
ク″１″を処理するための基本的な読み出し／書込み動
作メカニズムを説明するための図面である。
ク″１″を処理するための基本的な読み出し／書込み動
作メカニズムを説明するための図面である。
【図１８】 本発明による強誘電体キャパシタにロジッ
ク″０″を処理するための基本読み出し／書込み動作メ
カニズムを詳細に説明するための図面である。
ク″０″を処理するための基本読み出し／書込み動作メ
カニズムを詳細に説明するための図面である。
【図１９】 本発明の第１実施形態による不揮発性強誘
電体メモリ装置の構成図である。
電体メモリ装置の構成図である。
【図２０】 図１９を繰り返して構成する場合の不揮発
性強誘電体メモリ装置の構成図である。
性強誘電体メモリ装置の構成図である。
【図２１】 本発明の第１実施形態による不揮発性強誘
電体メモリ装置の部分的詳細図である。
電体メモリ装置の部分的詳細図である。
【図２２】 本発明の第１実施形態による不揮発性強誘
電体メモリ装置の部分的詳細図である。
電体メモリ装置の部分的詳細図である。
【図２３】 図２２に図示のサブ駆動部の詳細構成図で
ある。
ある。
【図２４】 本発明の第１実施形態による不揮発性強誘
電体メモリ装置の部分的詳細図である。
電体メモリ装置の部分的詳細図である。
【図２５】 図２１の「Ａ」部分に対する詳細図であ
る。
る。
【図２６】 本発明の第１実施形態による不揮発性強誘
電体メモリ装置の部分的詳細図である。
電体メモリ装置の部分的詳細図である。
【図２７】 図２６のビットライン制御部を中心により
詳細に示す図面である。
詳細に示す図面である。
【図２８】 本発明の第２実施形態による不揮発性強誘
電体メモリ装置を説明するためのセルアレイ部の構成図
である。
電体メモリ装置を説明するためのセルアレイ部の構成図
である。
【図２９】 本発明の第２実施形態による不揮発性強誘
電体メモリ装置の構成図である。
電体メモリ装置の構成図である。
【図３０】 本発明の第１実施形態及び第２実施形態に
よる不揮発性強誘電体メモリ装置のビットラインプリー
チャージ回路部をより詳細に示す図面である。
よる不揮発性強誘電体メモリ装置のビットラインプリー
チャージ回路部をより詳細に示す図面である。
【図３１】 本発明の第１実施形態及び第２実施形態に
共通に使用されるセンスアンプをより詳細に示す図面で
ある。
共通に使用されるセンスアンプをより詳細に示す図面で
ある。
【図３２】 読み出ししたデータの一時的格納場所とし
て、センスアンプの出力端に構成されたレジスタを用い
る場合を説明するための図面である。
て、センスアンプの出力端に構成されたレジスタを用い
る場合を説明するための図面である。
８１：第１導電型半導体基板 ８５ａ〜８５ｄ：キャパシタの第１電極 ８７ａ〜８７ｆ：ソース及びドレイン領域 ８９：強誘電体膜 ９０ａ〜９０ｄ：キャパシタの第２電極 ９４ａ〜９４ｄ：プラグ ９６：ビットラインコンタクト ９７：ビットライン １５１：グローバルＸデコーダ部 １５３，１５９：第１，第２セルアレイ部 １５５，１５７：第１，第２ワードライン駆動部 １６５ａ：メインビットライン制御部 １６１，１６３：第１，第２ローカルＸデコーダ部 １６５ｂ：参照ビットライン制御部 １６５，１６７：第１，第２ビットライン制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792
Claims (32)
- 【請求項１】 直列に形成されたＮ個のトランジスタ；
前記Ｎ個のトランジスタ中最初のトランジスタの入力端
とｎ番目トランジスタの出力端とが連結されるビットラ
イン；前記ｎ番目のトランジスタを除いた各トランジス
タのゲートごとに連結されたワードライン；前記ｎ番目
のトランジスタのゲートに連結され、書込みまたは再格
納モードでのみ活性化信号が印加されるＷＥＣ信号ライ
ン；前記各ワードラインとそのトランジスタの出力端と
の間に形成された強誘電体キャパシタを含むことを特徴
とするＮＡＮＤ型不揮発性強誘電体メモリセル。 - 【請求項２】 第１導電型の半導体基板；前記半導体基
板の表面内に一定の間隔をおいて形成されるｎ固のソー
ス及びドレイン領域；前記ソース及びドレイン領域の間
の前記基板上に形成されたワードライン；前記ワードラ
イン中ｎ番目のワードライン以外のワードライン上にバ
リアメタルを介在して形成された強誘電体キャパシタの
第１電極；前記第１電極の上部及び側面に形成された強
誘電体膜；前記強誘電体膜上に形成された強誘電体キャ
パシタの第２電極；前記ｎ固のソース及びドレイン領域
のうち最初及びｎ番目の領域を除いた残りの領域と前記
残り領域にそれぞれ隣接した前記第２電極とを電気的に
連結したプラグ；前記プラグを含む基板上に絶縁層を間
において形成され、前記最初及びｎ番目の領域と電気的
に連結されるビットラインを含むことを特徴とするＮＡ
ＮＤ型不揮発性強誘電体メモリセル。 - 【請求項３】 前記Ｎ番目のワードラインは書込みモー
ドまたは再格納モードでのみ活性化信号を印加するＷＥ
Ｃ電極として使用されることを特徴とする請求項２記載
のＮＡＮＤ型不揮発性強誘電体メモリセル。 - 【請求項４】 前記ＷＥＣ電極は二つまたはそれ以上の
ワードラインごとに一つずつ構成されることを特徴とす
る請求項３記載のＮＡＮＤ型不揮発性強誘電体メモリセ
ル。 - 【請求項５】 前記各ワードライン及びＷＥＣ電極は絶
縁膜によって前記基板と絶縁されることを特徴とする請
求項２記載のＮＡＮＤ型不揮発性強誘電体メモリセル。 - 【請求項６】 第１導電型半導体基板；前記基板上に強
誘電体膜を介在して形成されたＮ個のワードライン；前
記ワードライン中Ｎ番目のワードライン以外のワードラ
インの縁部の下部基板内に形成されたキャパシタの第１
電極；前記ワードライン両側の基板内に形成され、前記
キャパシタの第１電極と接するソース及びドレイン領
域；前記ソース及びドレイン領域のうち最初及び最後の
領域と電気的に連結されるビットラインを含むことを特
徴とするＮＡＮＤ型不揮発性強誘電体メモリセル。 - 【請求項７】 前記Ｎ番目のワードラインは書込みモー
ドまたは再格納モード時にのみ活性化信号を印加するＷ
ＥＣ電極として使用されることを特徴とする請求項６記
載のＮＡＮＤ型不揮発性強誘電体メモリセル。 - 【請求項８】 前記キャパシタの第１電極の上部に形成
されたワードラインはキャパシタの第２電極としても使
用されることを特徴とする請求項６記載のＮＡＮＤ型不
揮発性強誘電体メモリセル。 - 【請求項９】 （１）第１導電型半導体基板上に一定の
間隔をおいてＮ個のワードラインを形成する工程； （２）前記ワードライン中Ｎ番目のワードライン以外の
ワードライン上にバリアメタルを介在して、強誘電体キ
ャパシタの第１電極を形成する工程； （３）前記第１電極の両側の前記基板内に第２導電型の
ソース及びドレイン領域を形成する工程； （４）前記第１電極の上部及び側面に強誘電体膜を形成
する工程； （５）前記強誘電体膜上にキャパシタの第２電極を形成
する工程； （６）前記Ｎ個のソース及びドレイン領域のうち最初及
びＮ番目の領域を除いた残りの領域と前記残り領域にそ
れぞれ隣接した第２電極とを電気的に連結するプラグを
形成する工程； （７）前記プラグを含む基板上に、絶縁層を間において
前記最初及びＮ番目の領域と電気的に連結されるように
ビットラインを形成する工程を含むことを特徴とするＮ
ＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 【請求項１０】 前記ワードライン及び第１電極を形成
する工程は、（１０−１）前記第１導電型の半導体基板
上にゲート絶縁膜を形成する工程と； （１０−２）前記ゲート絶縁膜上にワードライン物質層
を形成する工程と； （１０−３）前記ワードライン物質層上にバリアメタル
層を形成する工程と； （１０−４）前記バリアメタル層上にキャパシタ電極物
質層を形成する工程と； （１０−５）前記キャパシタ電極物質層、前記バリアメ
タル層、前記ワードライン物質層、ゲート絶縁膜を選択
的に除去して、前記ゲート絶縁膜により基板と絶縁され
るワードライン及び前記ワードラインとの間にバリアメ
タルが介在された第１電極を形成する工程とを含むこと
を特徴とするＮＡＮＤ型不揮発性強誘電体メモリセルの
製造方法。 - 【請求項１１】 前記（１０−５）ステップ後、前記バ
リアメタル層の側面が露出されるまで前記ワードライン
とワードラインとの間を絶縁物質で満たす工程をさらに
含むことを特徴とするＮＡＮＤ型不揮発性強誘電体メモ
リセルの製造方法。 - 【請求項１２】（１）第１導電型の半導体基板の表面内
に一定の間隔をおいてキャパシタの第１電極を形成する
工程； （２）前記第１電極がそれぞれ縁部にアラインされるよ
うに前記第１電極上に強誘電体膜を介在してワードライ
ンを形成し、最後のワードラインの一側にＷＥＣ電極を
形成する工程； （３）前記ワードライン及び前記ＷＥＣ電極をマスクと
して第２導電型の不純物イオン注入を行った後、熱処理
してソース及びドレイン領域を形成する工程； （４）前記ソース及びドレイン領域のうち最初及び最後
の領域と電気的に連結されるようにビットラインを形成
する工程を含むことを特徴とするＮＡＮＤ型不揮発性強
誘電体メモリセルの製造方法。 - 【請求項１３】 前記キャパシタの第１電極は不純物イ
オン注入により形成されることを特徴とする請求項１２
記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製造方
法。 - 【請求項１４】 前記第１電極を形成する工程は、 （１４−１）前記第１導電型の半導体基板上にフォトレ
ジストを塗布する工程と （１４−２）前記一定の間隔で基板が露出されるように
前記フォトレジストをパターニングする工程と； （１４−３）パターニングされたフォトレジストをマス
クとして用いた不純物イオン注入を行った後、熱処理し
て前記基板の表面内に一定の間隔を持つ第１電極を形成
する工程とを含むことを特徴とするＮＡＮＤ型不揮発性
強誘電体メモリセルの製造方法。 - 【請求項１５】 前記ワードライン及びＷＥＣ電極を形
成する工程は、前記第１電極が形成された基板上に強誘
電体膜を形成する工程と；前記強誘電体膜上にワードラ
イン物質層を形成する工程と；前記それぞれの第１電極
が縁部にアラインされるように、前記ワードライン物質
層をパターニングしてワードライン及びＷＥＣ電極を形
成する工程を含むことを特徴とする請求項１２記載のＮ
ＡＮＤ型不揮発性強誘電体メモリセルの製造方法。 - 【請求項１６】 前記強誘電体膜を形成する前に、前記
強誘電体膜が基板に拡散することを防ぐための拡散防止
膜を形成する工程をさらに含むことを特徴とする請求項
１４記載のＮＡＮＤ型不揮発性強誘電体メモリセルの製
造方法。 - 【請求項１７】 前記強誘電体膜を形成した後、前記強
誘電体膜が前記ワードライン物質層に拡散することを防
止するための拡散防止膜を形成する工程をさらに含むこ
とを特徴とする請求項１４記載のＮＡＮＤ型不揮発性強
誘電体メモリセルの製造方法。 - 【請求項１８】 複数本のグローバルワードラインを制
御するグローバルＸデコーダ部；直列に連結されたＮ個
のトランジスタと、 前記トランジスタ中最初のトランジスタのソース及びＮ
番目のトランジスタのドレインに連結されたビットライ
ンと、 Ｎ番目のトランジスタのゲートに連結されるＷＥＣ信号
ラインと、 前記Ｎ番目のトランジスタ以外のトランジスタのゲート
に連結されるワードラインと、 前記Ｎ番目のトランジスタを除いた各トランジスタのド
レインとそのワードラインとの間に連結される強誘電体
キャパシタとからなる複数個のＮＡＮＤ型不揮発性強誘
電体セルより構成されたセルアレイ部と；前記セルアレ
イ部の下部に位置して、前記セルアレイ部から選択され
た任意のセルから読み出ししたデータを一時的に格納し
て、書込み及び再格納時に出力するビットライン制御部
と；前記ワードラインを活性化させる活性化信号及び前
記ＷＥＣ信号を出力するローカルＸデコーダ部と；前記
ローカルＸデコーダ部から出力されるワードライン活性
化信号を最初のトランジスタから順次に印加し、書込み
モードでのみＷＥＣ信号を印加するワードライン駆動部
とを含むことを特徴とするＮＡＮＤ型不揮発性強誘電体
メモリ装置。 - 【請求項１９】 前記セルアレイ部は、 ロー方向に形成された複数個のグローバルワードライン
と、 前記グローバルワードラインと交差する方向に形成され
た複数個のメイングローバルビットライン及び少なくと
も一対の参照グローバルビットラインと、 前記各グローバルワードラインと交差する各グローバル
ビットラインごとに連結されるＮＡＮＤ型不揮発性強誘
電体セルとを含むことを特徴とする請求項１８記載のＮ
ＡＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項２０】 前記セルアレイ部は、 ロー方向に形成された複数個のグローバルワードライン
と、 前記グロバールワードラインを横切る方向に形成された
複数個のグローバルビットラインと、 前記各グローバルビットラインに相応して同一の方向に
形成されたローカルビットラインと、 前記各ローカルビットラインに並列に連結された複数個
のＮＡＮＤ型不揮発性強誘電体メモリセルと、 前記ローカルビットラインの先端に形成され、前記複数
個のＮＡＮＤ型不揮発性強誘電体メモリセルのデータを
そのグローバルビットラインにスイッチングするスイッ
チング素子とを含むことを特徴とする請求項１８記載の
ＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項２１】 前記ワードライン駆動部は前記各グロ
ーバルワードラインごとに連結されるサブ駆動部からな
ることを特徴とする請求項１８記載のＮＡＮＤ型不揮発
性強誘電体メモリ装置。 - 【請求項２２】 前記サブ駆動部は、 前記グローバルワードラインに直列に連結されたＮ個の
トランジスタより構成された第１制御部；前記各トラン
ジスタの出力端にゲートが連結され、ソースが前記ロー
カルＸディコーダ部と連結され、前記第１制御部の制御
によって前記ワードライン活性化信号を順次に出力する
Ｎ個のトランジスタより構成された第２制御部；前記ロ
ーカルＸデコーダ部から出力されるＷＥＣ信号を書込み
及び再格納モードでのみ前記ＷＥＣ信号ラインに伝達す
るトランジスタを含むことを特徴とする請求項２１記載
のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項２３】 前記ビットライン制御部は、 前記一対の参照グローバルビットラインのうち、１ビッ
トラインを介して印加される信号をセンシングして、参
照電圧を出力する参照センスアンプより構成される参照
ビットライン制御部；前記参照ビットライン制御部の一
側に形成され、前記メイングローバルビットラインごと
に連結され、前記参照電圧を受けてそのグローバルビッ
トラインを介して印加される信号をセンシングする複数
個のメインセンスアンプより構成されるメインビットラ
イン制御部から構成されることを特徴とする請求項１８
記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項２４】 前記参照グローバルビットラインのう
ち、前記参照センスアンプと連結されてない残りの一つ
の参照グローバルビットラインには一定の電圧が印加さ
れることを特徴とする請求項２３記載のＮＡＮＤ型不揮
発性強誘電体メモリ装置。 - 【請求項２５】 前記ビットライン制御部は隣接したビ
ットラインを同一レベルにプレチャージさせるプレチャ
ージ回路部をさらに備えることを特徴とする請求項２３
記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項２６】 ビットライン制御部は上部に形成され
た前記セルアレイ部と下部に位置した他のセルアレイ部
とを共有することを特徴とする請求項１８記載のＮＡＮ
Ｄ型不揮発性強誘電体メモリ装置。 - 【請求項２７】 前記メインセンスアンプは、 上部のセルアレイ部に構成されたグローバルビットライ
ン及び下部のセルアレイ部に構成されたグローバルビッ
トラインにソースが連結された第１ＮＭＯＳトランジス
タと、 前記上部のセルアレイ部に構成された参照グローバルビ
ットライン及び下部のセルアレイ部に構成された参照グ
ローバルビットラインにソースが連結され、ゲートは前
記第１ＮＭＯＳトランジスタのゲートに共通連結された
第２ＮＭＯＳトランジスタと、 前記第１ＮＭＯＳトランジスタを介して入る信号電圧を
増幅する第３ＮＭＯＳトランジスタと、 前記第２ＮＭＯＳトランジスタを介して入る基準電圧を
増幅する第４ＮＭＯＳトランジスタと、 ソースがそれぞれ電源端に連結され、ドレインは第１Ｎ
ＭＯＳトランジスタの出力端と第２ＮＭＯＳトランジス
タの出力端にそれぞれ連結される第１ＰＭＯＳトランジ
スタ及び第２ＰＭＯＳトランジスタと、 センスアンプ等化器信号によって前記第１ＮＭＯＳトラ
ンジスタの出力端と前記第２ＮＭＯＳトランジスタの出
力端をイクオーライジングさせる第３ＰＭＯＳトランジ
スタとを含むことを特徴とする請求項２３記載のＮＡＮ
Ｄ型不揮発性強誘電体メモリ装置。 - 【請求項２８】 前記第１ＰＭＯＳトランジスタのドレ
インは第２ＰＭＯＳトランジスタのゲートに連結され、
前記第２ＰＭＯＳトランジスタのドレインは前記第１Ｐ
ＭＯＳトランジスタのゲートに連結されることを特徴と
する請求項２７記載のＮＡＮＤ型不揮発性強誘電体メモ
リ装置。 - 【請求項２９】 前記第１ＮＭＯＳトランジスタのソー
スと前記上部のセルアレイ部に構成されたグローバルビ
ットラインとの間に第５ＮＭＯＳトランジスタがさらに
構成され、前記第１ＮＭＯＳトランジスタのソースと前
記下部のセルアレイ部に構成されたグローバルビットラ
インとの間に第６ＮＭＯＳトランジスタがさらに構成さ
れ、前記第２ＮＭＯＳトランジスタのソースと前記上部
のセルアレイ部に構成された参照グローバルビットライ
ンとの間に第７ＮＭＯＳトランジスタが構成され、前記
第２ＮＭＯＳトランジスタのソースと前記下部のセルア
レイ部に構成された参照グローバルビットラインの間に
第８ＮＭＯＳトランジスタがさらに構成されることを特
徴とする請求項２７記載のＮＡＮＤ型不揮発性強誘電体
メモリ措置。 - 【請求項３０】 前記メインセンスアンプの出力端には
カラム選択信号によってデータバスと選択的にスイッチ
ングする第９ＮＭＯＳトランジスタと、データバーバス
と選択的にスイッチングする第１０ＮＭＯＳトランジス
タとがさらに構成されることを特徴とする請求項２７記
載のＮＡＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項３１】 前記ＮＡＮＤ型不揮発性強誘電体セル
のデータを読み出しして、前記メインセンスアンプに一
時的に格納することを特徴とする請求項１８記載のＮＡ
ＮＤ型不揮発性強誘電体メモリ装置。 - 【請求項３２】 前記データバスと前記第９ＮＭＯＳト
ランジスタとの間にレジスタを構成して、前記読み出し
したデータを一時格納することを特徴とする請求項３０
記載のＮＡＮＤ型不揮発性強誘電体メモリ装置。
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